KR970024197A - 반도체 메모리 장치 및 제조방법 - Google Patents

반도체 메모리 장치 및 제조방법 Download PDF

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KR970024197A KR1019950034120A KR19950034120A KR970024197A KR 970024197 A KR970024197 A KR 970024197A KR 1019950034120 A KR1019950034120 A KR 1019950034120A KR 19950034120 A KR19950034120 A KR 19950034120A KR 970024197 A KR970024197 A KR 970024197A
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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 커패시터가 없는 DRAM 셀로 사용할 수 있는 반도체 메모리 장치 및 방법에 관한 것이다.
이와같은 본 발명의 반도체 메모리 장치는 전하를 저장하는 부유 게이트 전극을 갖는 메모리 셀과, 상기 부유 게이트 전극에 전하를 충전시키고 부유 게이트 전극에 충전된 전하를 방전시키도록 스위칭하는 스위칭 소자를 포함하여 구성되고, 본 발명의 반도체 메모리 장치의 제조방법은 제1 도전형 반도체 기판을 준비하는 단계; 상기 제1 도전형 반도체 기판에 섬 모양의 필드 절연막을 형성하는 단계; 상기 필드 절연막 사이의 행(column) 방향으로 상기 제1 도전형 반도체 기판에 제2 도전형 불순물 영역을 형성하는 단계; 상기 필드 절연막을 포함한 기판 전면에 제1 게이트 절연막을 형성하는 단계; 상기 제2 도전형 불순물 영역 사이의 상기 필드 절연막을 포함한 게1 게이트 절연막에 제1 도전형과 제2 도전형 불순물층이 반복되도록 부유 게이트 전극을 형성하는 단계; 상기 부유 게이트 전극을 포함한 제1 게이트 절연막 전면에 제2 게이트 절연막을 형성하는 단계; 상기 부유 게이트 전극의 수직 방향으로 상기 필드 절연막 사이의 제2 게이트 절연막위에 제어 전극을 형성하는 단계; 상기 제어 전극 사이에 패싱 트랜지스터의 게이트 전극을 형성하는 단계를 포함하여 이루어진 것이다.

Description

반도체 메모리 장치 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 반도체 메모리 장치의 회로적 구성도,
제6도는 본 발명 제1 실시예의 반도체 메모리 장치의 레이 아웃도.

Claims (47)

  1. 전하를 저장하는 부유 게이트 전극을 갖는 메모리 셀과, 상기 부유 게이트 전극에 전하를 충전시키고, 부유 게이트 전극에 충전된 전하를 방전시키도록 스위칭하는 스위칭 소자를 포함하여 단위 셀이 구성됨을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 메모리 셀은 상기 전하를 저장하는 부유 게이트 전극과, 상기 부유 게이트 전극의 전하 층방전을 제어하는 제어 전극과, 상기 부유 게이트 전극에 저장된 데이타를 읽어내기 위한 비트 선으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 메모리 셀에는 두개의 비트 선이 형성되고 각 비트 선에는 센싱 엠프가 연결됨을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 스위칭 소자는 모스 트랜지스터가 형성됨을 특징으로 하는 반도체 메모리 장치.
  5. 부유 게이트와 제어 게이트를 갖고 매트릭스 형태로 배열되는 복수개의 메모리 셀과, 상기 각 메모리 셀의 부유 게이트에 전하가 충전되도록하고 충전된 전하를 방전시키도록 스위칭하는 복수개의 스위칭 소자와, 동일 행의 각 메모리 셀의 제어 게이트에 고옹으로 연결되는 복수의 워드 선과, 동일 열의 각 메모리 셀의 드레인 및 이웃하는 열의 각 메모리 셀의 소오스에 공통으로 연결되는 복수의 비트 선과, 상기 각 비트 선에 연결되는 복수개의 센싱엠프를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 각 비트 선의 끝단은 플로오팅 되어 있음을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 동일 행의 각 스위칭 소자는 하나의 게이트 라인에 연결되고, 동일 열의 각 스위칭 소자는 직렬연결되어 있음을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 잇어서, 각 열의 스위칭 소자 드레인 단은 플로오팅 되어 있음을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 기판; 상기 반도체 기판상에 일정간격을 갖고 일방향으로 형성되는 복수개의 불순물영역; 상기 불순물 영역 사이의 상기 반도체 기판위에 형성되어 전하를 저장하는 복수개의 부유 게이트 전극; 상기 각 부유 게이트 전극 및 상기 반도체 기판상에 일정간격을 갖고 상기 부유게이트 전극에 수직한 방향으로 형성되는 복수개의 제어 전극; 그리고 상기 각 부유 게이트 전극 및 상기 반도체 기판상에 일정간격을 갖고 상기 각 제어 전극사이에 형성되는 패싱 트랜지스터를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 반도체 기판은 제1 도전형으로 형성되고 불순물 영역은 제2 도전형으로 형성됨을 특징으로 하는 반도체메모리 장치.
  11. 제9항에 있어서, 반도체 기판은 P형으로 형성되고 불순물 영역은 N형으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 제어 전극 하측의 상기 부유 게이트 전극은 제2 도전형으로 형성되고, 상기 패싱 트랜지스터 하측의 상기 부유 게이트 전극은 제1 도전형으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제어 전극 하측의 상기 부유 게이트 전극은 N형으로 형성되고, 상기 패싱 트랜지스터 하측의 상기 부유 게이트 전극은 P형으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  14. 제9항에 있어서, 패싱 트랜지스터는 상기 제어 전극 사이의 각 부유 게이트 전극 및 상기 반도체 기판상에 패싱 트랜지스터의 게이트 전극이 형성되고, 상기 패싱 트랜지스터의 게이트 전극 양측의 부유 게이트 전극을 상기 패싱 트랜지스터의 소오스 및 드레인 영역으로 함을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 패싱 트랜지스터와 상기 부유 게이트 전극이 교차하는 부분의 반도체 기판에는 필드 절연막이 형성됨을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 필드 절연막 대신에 채널격리 불순물 영역이 형성됨을 특징으로 하는 반도체 메모리 장치.
  17. 제13항에 있어서, 부유 게이트 전극은 다결정 실리콘으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  18. 제13항에 있어서, 제어 전극은 불순물 동핑된 다결정 실리콘으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  19. 제13항에 있어서, 제어 전극은 금속으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  20. 제14항에 있어서, 상기 패싱 트랜지스터의 게이트 전극은 불순물 도핑된 다결정 실리콘으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  21. 제14항에 있어서, 상기 패싱 트랜지스터의 게이트 전극은 금속으로 형성됨을 특징으로 하는 반도체 메모리 장치.
  22. 제13항에 있어서, 상기 제어 전극과, 상기 제어 전극 하측의 부유 게이트 전극과, 상기 부유 게이트 전극 양측의 불순물 영역에 의해 메모리 셀이 구성됨을 특징으로 하는 반도체 메모리 장치.
  23. 반도체 기판; 상기 반도체 기판위에 섬 모양으로 형성되는 필드 절연막; 상기 각 필드 절연막 및 반도체 기판위에 걸쳐 상기 반도체 기판에 절연되어 형성되는 부유 게이트 전극; 상기 필드 절연막 상측의 부유 게이트 전극 위에 형성되는 패싱 트랜지스터; 상기 패싱 트랜지스터 사이에 격리되어 형성되는 제어 전극을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서, 상기 패싱 트랜지스터는 상기 필드 절연막 상측의 부유 게이트 전극 위에 부유 게이트 전극과 절연되어 패싱 트랜지스터의 게이트 전극이 형성되고, 상기 게이트 전극 양측의 부유 게이트 전극을 소오스 및 드레인 영영으로 하여 형성됨을 특징으로 하는 반도체 메모리 장치.
  25. 제1 도전형 반도체 기판을 준비하는 단계; 상기 제1 도전형 반도체 기판에 섬 모양의 필드 절연막을 형성하는 단계; 상기 필드 절연막 사이의 행(column) 방향으로 상기 제1 도전형 반도체 기판에 제2 도전형 불순물 영역을 형성하는 단계; 상기 필드 절연막을 포함한 기판 전면에 제1 게이트 절연막을 형성하는 단계; 상기 제2 도전형 불순물 영역 사이의 상기 필드 절연막을 포함한 제1 게이트 절연막에 제1 도전형과 제2 도전형 불순물층이 반복되도록 부유 게이트 전극을 형성하는 단계; 상기 부유 게이트 전극을 포함한 제1 게이트 절연막 전면에 제2 게이트 절연막을 형성하는 단계; 상기 부유 게이트 전극의 수직 방향으로 상기 필드 절연막 사이의 제2 게이트 절연막위에 제어 전극을 형성하는 단계; 상기 제어 전극 사이에 패싱 트랜지스터의 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  26. 제25항에 있어서, 필드 절연막을 형성하는 방법은 제1 도전형 반도체 기판위에 버퍼 산화막과 질화막 및 감광막을 차례로 증착하는 단계; 노광 및 현상공정으로 섬 모양의 필드 영역을 정의하여 필드 영역의 상기 질화막을 선택적으로 제거하는 단계; 그리고 상기 제1 도전형 실리콘 기판을 열 산화하여 필드 영역에 필드 산화막을 형성하는 단계; 그리고 상기 감광막 및 질화막과 버퍼 산화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  27. 제25항에 있어서, 상기 필드 절연막 대신에 제1 도전형 이온주입하여 채널격리 영역을 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  28. 제27항에 있어서, 채널격리 영역 형성방법은 제1 도전형 반도체 기판위에 감광막을 증착하는 단계; 노광 및 현상공정으로 섬 모양의 필드 영역을 정의하여 제1 도전형 반도체 기판을 선택적으로 노출시키는 단계; 상기 노출된 제1 도전형 실리콘 기판에 제1 도전형 불순물 이온주입하여 채널격리 영역을 형성하는 단계; 그리고 상기 감광막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  29. 제25항에 있어서, 제1 게이트 절연막은 70∼200Å의 두께로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  30. 제25항에 있어서, 제2 도전형 불순물 영역의 불순물 농도는 1018∼1021 atoms/㎤ 으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  31. 제25항에 있어서, 부유 게이트 전극을 형성하는 방법은 상기 제1 게이트 절연막 위에 제1 도전형 반도체층 및 감광막을 차례로 증착하는 단계; 노광 및 현상 공정으로 상기 필드 절연막 상측을 제외한 부분의 상기 제1 도전형 반도체층을 노출시키는 단계; 상기 노출된 상기 제1 도전형 반도체 층에 제2 도전형 불순물 이온을 주입하는 단계; 그리고 상기 감광막을 제거하고 상기 이온주입된 제1 도전형 반도체층을 상기 제2 도전형 불순물 영역 사이의 제1 게이트 절연막위에만 남도록 사진식각 공정으로 패터닝하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  32. 제31항에 있어서, 상기 제1 도전형 반도체 층은 P형 다결정 실리콘층으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  33. 제31항에 있어서, 상기 제1 도전형 반도체 층은 불순물 농도가 1015∼1018 atoms/㎤ 인 것으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  34. 제31항에 있어서, 상기 제2 도전형 불순물 이온 주입 농도는 1018∼1021 atoms/㎤ 로 함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  35. 제25항에 있어서, 부유 게이트 전극을 형성하는 방법은 상기 제1 게이트 절연막위에 제1 도전형 반도체층을 증착하는 단계; 상기 제2 도전형 불순물 영역 사이의 제1 게이트 절연막위에만 선택적으로 남도록 상기 제1 도전형 반도체층을 패터닝하는 단계; 그리고 상기 패터닝된 제1 도전형 반도체층 중 필드 절연막 사이에 형성된 부분에 선택적으로 제2 도전형 불순물 이온을 주입하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  36. 제35항에 있어서, 상기 제1 도전형 반도체 층은 P형 다결정 실리콘층으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  37. 제35항에 있어서, 상기 제1 도전형 반도체층은 불순물 농도가 1015∼1018 atoms/㎤ 인 것으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  38. 제35항에 있어서, 상기 제2 도전형 불순물 이온 주입 농도는 1018∼1021 atoms/㎤ 로 함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  39. 제25항에 있어서, 상기 제2 게이트 절연막으로는 산화막 또는 질화막/산화막이 적층된 구조 또는 산화막/질화막/산화막이 적층된 구조로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  40. 제25항에 있어서, 제어 전극을 형성하는 방법은 상기 제2 게이트 절연막위에 제2 도전형 반도체층 및 및 캡 절연막을 차례로 형성하는 단계; 상기 부유 게이트 전극에 수직한 방향으로 상기 필드 절연막 사이에만 남도록 상기 캡 절연막 및 제2 도전형 반도체층을 선택적으로 제거하는 단계; 그리고 상기 캡 절연막 및 제2도전형 반도체층의 측면에 절연막 측벽을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  41. 제40항에 있어서, 상기 제2 도전형 반도체층은 N형 다결정 실리콘을 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  42. 제41항에 있어서, N형 다결정 실리콘은 불순물 농도가 1018∼1021 atoms/㎤ 인 것으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  43. 제40항에 있어서, 제2 도전형 반도체층 대신에 금속을 사용함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  44. 제25항에 있어서, 패싱 트랜지스터의 게이트 전극은 제2 도전형 반도체층으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  45. 제44항에 있어서, 제2 도전형 반도체층은 N형 다결정 실리콘으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  46. 제45항에 있어서, N형 다결정 실리콘은 불순물 농도가 1018∼1021 atoms/㎤ 인 것으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  47. 제44항에 있어서, 제2 도전형 반도체층 대신에 금속을 사용함을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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TW085102839A TW300338B (en) 1995-10-05 1996-03-08 Semiconductor memory device and process thereof
US08/646,152 US5687119A (en) 1995-10-05 1996-05-07 Semiconductor memory device with floating gate electrode
CNB961086467A CN1163966C (zh) 1995-10-05 1996-06-26 半导体存储器件及其制造方法
EP96113764A EP0767498B1 (en) 1995-10-05 1996-08-28 Semiconductor memory device and method of manufacturing the same
DE69631315T DE69631315T2 (de) 1995-10-05 1996-08-28 Halbleiterspeicheranordnung und Verfahren zur Herstellung
JP8281285A JP2847507B2 (ja) 1995-10-05 1996-10-03 半導体メモリ装置及びその製造方法
US08/879,317 US5998827A (en) 1995-10-05 1997-06-19 Semiconductor memory device and method of manufacturing the same
US08/879,135 US5950088A (en) 1995-10-05 1997-06-19 Semiconductor memory device and method of manufacturing the same

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69732293D1 (de) * 1997-08-27 2005-02-24 St Microelectronics Srl Herstellungsverfahren eines nativen MOS-P-Kanal-Transistors mit Verfahren für nichtflüchtige Speicher
US6054348A (en) * 1998-05-15 2000-04-25 Taiwan Semiconductor Manufacturing Company Self-aligned source process
US6429495B2 (en) * 1998-06-17 2002-08-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with address programming circuit
US6110779A (en) * 1998-07-17 2000-08-29 Advanced Micro Devices, Inc. Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride
TW399332B (en) * 1998-08-12 2000-07-21 United Microelectronics Corp The structure of flash memory cell and the manufacturing method thereof
JP3344563B2 (ja) * 1998-10-30 2002-11-11 シャープ株式会社 半導体装置
JP2000223590A (ja) * 1999-02-04 2000-08-11 Sony Corp ゲート電荷蓄積形メモリセル
KR100387267B1 (ko) * 1999-12-22 2003-06-11 주식회사 하이닉스반도체 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법
US6642111B1 (en) * 2002-07-09 2003-11-04 Powerchip Semiconductor Corp. Memory device structure and method of fabricating the same
JP4346322B2 (ja) * 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
FR2891398A1 (fr) * 2005-09-23 2007-03-30 St Microelectronics Sa Memoire non volatile reprogrammable
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US20090016118A1 (en) * 2007-07-12 2009-01-15 Silicon Storage Technology, Inc. Non-volatile dram with floating gate and method of operation
US8391078B2 (en) * 2008-02-12 2013-03-05 Chip Memory Technology, Inc. Method and apparatus of operating a non-volatile DRAM
US9029863B2 (en) * 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9431253B1 (en) * 2015-08-05 2016-08-30 Texas Instruments Incorporated Fabrication flow based on metal gate process for making low cost flash memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61165896A (ja) * 1985-01-17 1986-07-26 Matsushita Electronics Corp フロ−テイングゲ−ト型不揮発性メモリ素子
JPS62155568A (ja) * 1985-12-27 1987-07-10 Nec Corp 不揮発性半導体記憶装置
JPH0817209B2 (ja) * 1987-10-16 1996-02-21 松下電子工業株式会社 半導体装置
JP2500871B2 (ja) * 1991-03-30 1996-05-29 株式会社東芝 半導体不揮発性ｒａｍ
JP3114155B2 (ja) * 1991-08-05 2000-12-04 日本電信電話株式会社 アナログメモリ素子
JPH05243522A (ja) * 1992-03-02 1993-09-21 Hitachi Ltd 半導体記憶装置およびその製造方法
US5336937A (en) * 1992-08-28 1994-08-09 State University Of New York Programmable analog synapse and neural networks incorporating same
US5446299A (en) * 1994-04-29 1995-08-29 International Business Machines Corporation Semiconductor random access memory cell on silicon-on-insulator with dual control gates
US5554552A (en) * 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
US5541130A (en) * 1995-06-07 1996-07-30 International Business Machines Corporation Process for making and programming a flash memory array
US5753952A (en) * 1995-09-22 1998-05-19 Texas Instruments Incorporated Nonvolatile memory cell with P-N junction formed in polysilicon floating gate

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