JPH1084050A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH1084050A JPH1084050A JP9219605A JP21960597A JPH1084050A JP H1084050 A JPH1084050 A JP H1084050A JP 9219605 A JP9219605 A JP 9219605A JP 21960597 A JP21960597 A JP 21960597A JP H1084050 A JPH1084050 A JP H1084050A
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- insulating film
- electrode
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- gate electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
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- H10B20/38—Doping programmed, e.g. mask ROM
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Abstract
(57)【要約】
【課題】二つのトランジスタを１つのゲートを共有して
積層させ、ＲＯＭセルの集積度を向上させる。 【解決手段】ｐ形基板に一定の間隔でｎ形の第１ソース
／第１ドレイン電極２が形成されている。ゲート電極３
は、シリコン酸化膜４を介して第１ソース／第１ドレイ
ン電極２との間の第１チャンネル表面上に形成され、第
２ソース／ドレイン領域６が第２ゲート絶縁膜５を介し
てポリシリコン層７に形成されている。
積層させ、ＲＯＭセルの集積度を向上させる。 【解決手段】ｐ形基板に一定の間隔でｎ形の第１ソース
／第１ドレイン電極２が形成されている。ゲート電極３
は、シリコン酸化膜４を介して第１ソース／第１ドレイ
ン電極２との間の第１チャンネル表面上に形成され、第
２ソース／ドレイン領域６が第２ゲート絶縁膜５を介し
てポリシリコン層７に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ及びその製造方法に係り、特に大容量のＲＯＭデバイ
ス及びその製造方法を実現させ得る技術に関する。
タ及びその製造方法に係り、特に大容量のＲＯＭデバイ
ス及びその製造方法を実現させ得る技術に関する。
【０００２】
【従来の技術】一般に、マスクＲＯＭセルは、ＲＡＭと
は異なって、製造段階で単位セル内に“０”或いは
“１”の２進データを記録して製造する。従来のマスク
ＲＯＭデバイスは、例えば、単位記憶素子である一つの
セルが主にＮＭＯＳトランジスタから構成されている。
は異なって、製造段階で単位セル内に“０”或いは
“１”の２進データを記録して製造する。従来のマスク
ＲＯＭデバイスは、例えば、単位記憶素子である一つの
セルが主にＮＭＯＳトランジスタから構成されている。
【０００３】図６はＮＡＮＤゲートタイプで構成された
ＲＯＭの一部セルを示す回路図であり、図７は図６の回
路を実際の半導体基板に形成する場合にビットラインと
ワードライン配列を示すレイアウト図であり、図８は図
７のIII-III 線の断面図である。図６に示すように、ビ
ットライン選択信号が印加されるセレクターラインＳ／
Ｌに接続されたトランジスタＱ１１及びＱ２２（或いは
反対にＱ１２及びＱ２１) はディプリーショントランジ
スタから形成されているので、ソース−ドレイン間に電
圧が印加されたとき、ゲートに電圧が印加されていなけ
れば常時ターンオンし、トランジスタＱ１２及びＱ２１
（或いはＱ１１及びＱ２２) はエンハンスメントトラン
ジスタから形成されているので、ゲート電圧によってオ
ン或いはオフが制御される。そして、残りのトランジス
タＱ１１，Ｑ１２，．．．，Ｑ１ｎ，Ｑ２１，Ｑ２
２．．．Ｑ２ｎは、ＲＯＭデータ記録によってエンハン
スメントトランジスタ或いはディプリーショントランジ
スタでコーディングされるトランジスタである。マスク
ＲＯＭにおけるデータ記録はＲＯＭデバイス製造時にワ
ードラインとビットラインによって決定されるメモリア
ドレスにディプリーショントランジスタを形成するか、
もしくはエンハンスメントトランジスタを形成するかと
いうことによって行われる。
ＲＯＭの一部セルを示す回路図であり、図７は図６の回
路を実際の半導体基板に形成する場合にビットラインと
ワードライン配列を示すレイアウト図であり、図８は図
７のIII-III 線の断面図である。図６に示すように、ビ
ットライン選択信号が印加されるセレクターラインＳ／
Ｌに接続されたトランジスタＱ１１及びＱ２２（或いは
反対にＱ１２及びＱ２１) はディプリーショントランジ
スタから形成されているので、ソース−ドレイン間に電
圧が印加されたとき、ゲートに電圧が印加されていなけ
れば常時ターンオンし、トランジスタＱ１２及びＱ２１
（或いはＱ１１及びＱ２２) はエンハンスメントトラン
ジスタから形成されているので、ゲート電圧によってオ
ン或いはオフが制御される。そして、残りのトランジス
タＱ１１，Ｑ１２，．．．，Ｑ１ｎ，Ｑ２１，Ｑ２
２．．．Ｑ２ｎは、ＲＯＭデータ記録によってエンハン
スメントトランジスタ或いはディプリーショントランジ
スタでコーディングされるトランジスタである。マスク
ＲＯＭにおけるデータ記録はＲＯＭデバイス製造時にワ
ードラインとビットラインによって決定されるメモリア
ドレスにディプリーショントランジスタを形成するか、
もしくはエンハンスメントトランジスタを形成するかと
いうことによって行われる。
【０００４】次に、このようなＲＯＭセルのデータを読
み出す方法について説明する。ビットラインとワードラ
インに電圧を印加するが、読み出そうとするアドレスの
ワードライン電圧を他のワードライン電圧と異なる電圧
で印加し、セレクタ信号を印加して一つのビットライン
を選択すると、データがビットラインにあらわれる。そ
して、このビットラインの電圧状態、即ちデータを感知
増幅器で読み出す。
み出す方法について説明する。ビットラインとワードラ
インに電圧を印加するが、読み出そうとするアドレスの
ワードライン電圧を他のワードライン電圧と異なる電圧
で印加し、セレクタ信号を印加して一つのビットライン
を選択すると、データがビットラインにあらわれる。そ
して、このビットラインの電圧状態、即ちデータを感知
増幅器で読み出す。
【０００５】以上のような回路を基板に形成する方法を
図７及び図８を参照して説明する。まず、半導体基板１
０には、ビットラインを形成する位置にアクティブ領域
１２を区分するためにフィールド領域１１を形成する。
次に、アクティブ領域上にゲート絶縁膜１４を形成し、
ディプリーショントランジスタを形成する位置にイオン
注入１５を実施して、ＲＯＭデータを記録する。
図７及び図８を参照して説明する。まず、半導体基板１
０には、ビットラインを形成する位置にアクティブ領域
１２を区分するためにフィールド領域１１を形成する。
次に、アクティブ領域上にゲート絶縁膜１４を形成し、
ディプリーショントランジスタを形成する位置にイオン
注入１５を実施して、ＲＯＭデータを記録する。
【０００６】続いて、ポリシリコンを蒸着し、ゲートラ
イン１３をパターニングし、ゲートラインの側面にイオ
ン注入してソース及び或いはドレイン領域１６を形成
し、ゲート側壁スペーサ(Sidewall spacer) １７を形成
してから、絶縁膜１８で上部を覆ってセル製造を完了す
る。アクティブ領域の一側端部に形成されたソースドレ
イン領域１６は金属配線を通じてビットラインに接続さ
れ、もう一方の側端部に形成されたソース領域は接地Ｖ
ｓｓに接続される。また、ポリシリコンゲートはそれぞ
れワードラインに接続される。
イン１３をパターニングし、ゲートラインの側面にイオ
ン注入してソース及び或いはドレイン領域１６を形成
し、ゲート側壁スペーサ(Sidewall spacer) １７を形成
してから、絶縁膜１８で上部を覆ってセル製造を完了す
る。アクティブ領域の一側端部に形成されたソースドレ
イン領域１６は金属配線を通じてビットラインに接続さ
れ、もう一方の側端部に形成されたソース領域は接地Ｖ
ｓｓに接続される。また、ポリシリコンゲートはそれぞ
れワードラインに接続される。
【０００７】
【発明が解決しようとする課題】ところで、かかる従来
の電界効果トランジスタでは、アクティブ領域とポリシ
リコンゲートラインを定めるためにリソグラフィー技術
が用いられ、線幅を縮めるには限界があり、従って集積
度を高めるにも限界がある。よって、ＲＯＭセルのメモ
リ容量が大きくなり、それにつれてセル形成領域の占め
る面積も大きくなって、生産歩止まりが低下し、製品の
信頼性も低下するという問題点が発生する。
の電界効果トランジスタでは、アクティブ領域とポリシ
リコンゲートラインを定めるためにリソグラフィー技術
が用いられ、線幅を縮めるには限界があり、従って集積
度を高めるにも限界がある。よって、ＲＯＭセルのメモ
リ容量が大きくなり、それにつれてセル形成領域の占め
る面積も大きくなって、生産歩止まりが低下し、製品の
信頼性も低下するという問題点が発生する。
【０００８】本発明は、このような従来の課題に鑑みて
なされたもので、二つのトランジスタを積層させること
により、集積度を向上させ得る電界効果トランジスタ及
びその製造方法を提供することを目的とする。
なされたもので、二つのトランジスタを積層させること
により、集積度を向上させ得る電界効果トランジスタ及
びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】このため、請求項１の発
明にかかる電界効果トランジスタは、第１導電形半導体
基板に所定の間隔で形成された第１導電形とはキャリア
が異なる第２導電形の第１ソース電極及び第１ドレイン
電極と、前記第１ソース電極及び第１ドレイン電極との
間に形成される第１チャンネルの表面上に形成された第
１ゲート絶縁膜と、該第１ゲート絶縁膜を介して第１ソ
ース電極と第１ドレイン電極との間に形成されたゲート
電極と、該第１ゲート絶縁膜及びゲート電極上に形成さ
れた第２ゲート絶縁膜と、該第２ゲート絶縁膜を介して
第１ソース電極及び第１ドレイン電極と対応する位置に
形成された第２ソース電極及び第２ドレイン電極と、該
第２ソース電極と第２ドレイン電極との間に第２チャン
ネルが形成されるされるように、第２ゲート絶縁膜を介
してゲート電極の上部に形成された第１導電形の半導体
物質層と、を含んで構成されている。
明にかかる電界効果トランジスタは、第１導電形半導体
基板に所定の間隔で形成された第１導電形とはキャリア
が異なる第２導電形の第１ソース電極及び第１ドレイン
電極と、前記第１ソース電極及び第１ドレイン電極との
間に形成される第１チャンネルの表面上に形成された第
１ゲート絶縁膜と、該第１ゲート絶縁膜を介して第１ソ
ース電極と第１ドレイン電極との間に形成されたゲート
電極と、該第１ゲート絶縁膜及びゲート電極上に形成さ
れた第２ゲート絶縁膜と、該第２ゲート絶縁膜を介して
第１ソース電極及び第１ドレイン電極と対応する位置に
形成された第２ソース電極及び第２ドレイン電極と、該
第２ソース電極と第２ドレイン電極との間に第２チャン
ネルが形成されるされるように、第２ゲート絶縁膜を介
してゲート電極の上部に形成された第１導電形の半導体
物質層と、を含んで構成されている。
【００１０】かかる構成によれば、１つのゲート電極を
挟んで上下に２つのソース電極及びドレイン電極が形成
される。また、このような電界効果トランジスタを多数
個形成し、ゲート電極の間を絶縁体で充填することによ
り集積度の高いＲＯＭセルアレイが形成される。請求項
２の発明にかかる電界効果トランジスタの製造方法は、
第１導電形基板にフィールド絶縁膜を形成してアクティ
ブ領域を区分し、アクティブ領域上に第１ゲート絶縁膜
を形成した後、ポリシリコンを蒸着してパターニング
し、ゲート電極を形成する工程と、該ゲート電極をマス
クとして、所定の不純物イオンを注入し、ゲート電極の
両側下方の半導体基板に第１導電形とはキャリアが異な
る第２導電形の第１ソース及び第１ドレイン電極を形成
する工程と、半導体基板全体領域に絶縁膜を蒸着し、前
記ゲート電極の上部表面が露出するように該絶縁膜をエ
ッチバックしてゲート側面に絶縁層を形成する工程と、
前記ゲート電極表面に第２ゲート絶縁膜を形成し、該第
２ゲート絶縁膜を介してゲート電極の上部に第１導電形
の半導体物質層を形成する工程と、該半導体物質層のゲ
ート電極の両側に対応する領域に第２導電性不純物イオ
ンを注入し、第２ソース及び第２ドレイン電極を形成す
る工程と、を含んでなされる。
挟んで上下に２つのソース電極及びドレイン電極が形成
される。また、このような電界効果トランジスタを多数
個形成し、ゲート電極の間を絶縁体で充填することによ
り集積度の高いＲＯＭセルアレイが形成される。請求項
２の発明にかかる電界効果トランジスタの製造方法は、
第１導電形基板にフィールド絶縁膜を形成してアクティ
ブ領域を区分し、アクティブ領域上に第１ゲート絶縁膜
を形成した後、ポリシリコンを蒸着してパターニング
し、ゲート電極を形成する工程と、該ゲート電極をマス
クとして、所定の不純物イオンを注入し、ゲート電極の
両側下方の半導体基板に第１導電形とはキャリアが異な
る第２導電形の第１ソース及び第１ドレイン電極を形成
する工程と、半導体基板全体領域に絶縁膜を蒸着し、前
記ゲート電極の上部表面が露出するように該絶縁膜をエ
ッチバックしてゲート側面に絶縁層を形成する工程と、
前記ゲート電極表面に第２ゲート絶縁膜を形成し、該第
２ゲート絶縁膜を介してゲート電極の上部に第１導電形
の半導体物質層を形成する工程と、該半導体物質層のゲ
ート電極の両側に対応する領域に第２導電性不純物イオ
ンを注入し、第２ソース及び第２ドレイン電極を形成す
る工程と、を含んでなされる。
【００１１】かかる構成によれば、まず、第１導電形基
板ｌにフィールド絶縁膜を形成してアクティブ領域を区
分し、アクティブ領域上に第１ゲート絶縁膜を形成した
後、ポリシリコンを蒸着し、パターニングしてゲート電
極を形成する。次に、ゲート電極の側面に絶縁膜側壁を
形成し、第２導電性不純物イオンを注入してゲート電極
の両側下方にある半導体基板表面部位を第２導電形とな
るように形成し、第１ソース及び第１ドレイン電極を形
成する。次に、半導体基板全体領域に第２ゲート絶縁膜
を形成し、第２ゲート絶縁膜上部に第１導電形の半導体
物質層を形成し、ゲート電極の両側にある半導体物質層
に第２導電形となるような所定の不純物イオンを注入し
て第２ソース及び第２ドレイン電極を形成し、１つのゲ
ート電極を挟んで上下に２つのソース電極及びドレイン
電極が形成された電界効果トランジスタが形成される。
板ｌにフィールド絶縁膜を形成してアクティブ領域を区
分し、アクティブ領域上に第１ゲート絶縁膜を形成した
後、ポリシリコンを蒸着し、パターニングしてゲート電
極を形成する。次に、ゲート電極の側面に絶縁膜側壁を
形成し、第２導電性不純物イオンを注入してゲート電極
の両側下方にある半導体基板表面部位を第２導電形とな
るように形成し、第１ソース及び第１ドレイン電極を形
成する。次に、半導体基板全体領域に第２ゲート絶縁膜
を形成し、第２ゲート絶縁膜上部に第１導電形の半導体
物質層を形成し、ゲート電極の両側にある半導体物質層
に第２導電形となるような所定の不純物イオンを注入し
て第２ソース及び第２ドレイン電極を形成し、１つのゲ
ート電極を挟んで上下に２つのソース電極及びドレイン
電極が形成された電界効果トランジスタが形成される。
【００１２】請求項３の発明にかかる電界効果トランジ
スタの製造方法では、前記ゲート電極を形成する工程
は、第１ゲート絶縁膜を形成した後、ディプリーション
トランジスタを形成する部位に第２不純物イオンを注入
する工程である。かかる構成によれば、ＲＯＭセルを形
成する場合、これによりコーディングが行われる。
スタの製造方法では、前記ゲート電極を形成する工程
は、第１ゲート絶縁膜を形成した後、ディプリーション
トランジスタを形成する部位に第２不純物イオンを注入
する工程である。かかる構成によれば、ＲＯＭセルを形
成する場合、これによりコーディングが行われる。
【００１３】請求項４の発明にかかる電界効果トランジ
スタの製造方法では、第１導電形半導体基板にフィール
ド絶縁膜を形成してアクティブ領域を区分し、アクティ
ブ領域上に第１ゲート絶縁膜を形成した後、ポリシリコ
ンを蒸着してパターニングし、ゲート電極を形成する工
程と、半導体基板全体領域に絶縁膜を蒸着し、前記ゲー
ト電極の上部表面が露出するように該絶縁膜をエッチバ
ックしてゲート側面に絶縁層を形成する工程と、前記ゲ
ート電極及びゲート側面絶縁層をマスクとして所定の不
純物イオンを注入し、ゲート電極の両側下方の半導体基
板に第１導電形とはキャリアが異なる第２導電形の第１
ソース及び第１ドレイン電極を形成する工程と、全面に
第２ゲート絶縁膜を形成し、該第２ゲート絶縁膜を介し
てゲート電極の上部に第１導電形の半導体物質層を形成
する工程と、該半導体物質層のゲート電極の両側に対応
する領域に第２導電性不純物イオンを注入し、第２ソー
ス及び第２ドレイン電極を形成する工程と、を含んでな
される。
スタの製造方法では、第１導電形半導体基板にフィール
ド絶縁膜を形成してアクティブ領域を区分し、アクティ
ブ領域上に第１ゲート絶縁膜を形成した後、ポリシリコ
ンを蒸着してパターニングし、ゲート電極を形成する工
程と、半導体基板全体領域に絶縁膜を蒸着し、前記ゲー
ト電極の上部表面が露出するように該絶縁膜をエッチバ
ックしてゲート側面に絶縁層を形成する工程と、前記ゲ
ート電極及びゲート側面絶縁層をマスクとして所定の不
純物イオンを注入し、ゲート電極の両側下方の半導体基
板に第１導電形とはキャリアが異なる第２導電形の第１
ソース及び第１ドレイン電極を形成する工程と、全面に
第２ゲート絶縁膜を形成し、該第２ゲート絶縁膜を介し
てゲート電極の上部に第１導電形の半導体物質層を形成
する工程と、該半導体物質層のゲート電極の両側に対応
する領域に第２導電性不純物イオンを注入し、第２ソー
ス及び第２ドレイン電極を形成する工程と、を含んでな
される。
【００１４】かかる構成によれば、同様に、１つのゲー
ト電極を挟んで上下に２つのソース電極及びドレイン電
極が形成された電界効果トランジスタが形成される。請
求項５の発明にかかる電界効果トランジスタの製造方法
では、前記第１ソース及び第１ドレイン電極を形成する
工程の後に、絶縁膜を全面に形成してからエッチバック
し、ゲート電極両側にだけ絶縁層を形成することを工程
を追加するようにした。
ト電極を挟んで上下に２つのソース電極及びドレイン電
極が形成された電界効果トランジスタが形成される。請
求項５の発明にかかる電界効果トランジスタの製造方法
では、前記第１ソース及び第１ドレイン電極を形成する
工程の後に、絶縁膜を全面に形成してからエッチバック
し、ゲート電極両側にだけ絶縁層を形成することを工程
を追加するようにした。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図５に基づいて説明する。本発明の実施の形態に係る
電界効果トランジスタをＲＯＭセルに適用した一例を図
１に示す。尚、図６及び図７に示すＲＯＭセルアレイの
構成は、本実施の形態においても同様であり、ワードラ
インとビットラインがお互いに直交するようにレイアウ
トされており、図１は、図７のIII-III 線の断面図であ
る。
〜図５に基づいて説明する。本発明の実施の形態に係る
電界効果トランジスタをＲＯＭセルに適用した一例を図
１に示す。尚、図６及び図７に示すＲＯＭセルアレイの
構成は、本実施の形態においても同様であり、ワードラ
インとビットラインがお互いに直交するようにレイアウ
トされており、図１は、図７のIII-III 線の断面図であ
る。
【００１６】この図１に示すように、本実施の形態で
は、第１導電形であるｐ形の半導体基板１に所定の間隔
と幅をもつようにｎ+ イオンがドーピングされ、第２導
電形としてｎ形の第１ソース／ドレイン電極２が形成さ
れており、基板１表面には第１ゲート絶縁膜としてのシ
リコン酸化膜４が位置している。また、シリコン酸化膜
４の上部にはゲート電極３が形成されているので、第１
ソース／ドレイン領域２と共にトランジスタを成す。こ
のトランジスタはＲＯＭコーディング状態によってディ
プリーショントランジスタ或いはエンハンスメントトラ
ンジスタとして動作する。ゲート電極３の上部に第２ゲ
ート絶縁膜５が形成されており、ゲート電極３とゲート
電極３との間は側壁スペーサで絶縁され、第２ゲート絶
縁膜５の上部には、半導体物質層としてのｐ形ＴＦＴ用
ポリシリコン層７が形成されて、第１ソース／ドレイン
領域２と対応する位置にｎ+ 不純物イオンが注入されて
形成された第２ソース／ドレイン領域６が位置してい
る。そして、パッシベーション膜であるシリコン酸化膜
８がその上に形成されている。
は、第１導電形であるｐ形の半導体基板１に所定の間隔
と幅をもつようにｎ+ イオンがドーピングされ、第２導
電形としてｎ形の第１ソース／ドレイン電極２が形成さ
れており、基板１表面には第１ゲート絶縁膜としてのシ
リコン酸化膜４が位置している。また、シリコン酸化膜
４の上部にはゲート電極３が形成されているので、第１
ソース／ドレイン領域２と共にトランジスタを成す。こ
のトランジスタはＲＯＭコーディング状態によってディ
プリーショントランジスタ或いはエンハンスメントトラ
ンジスタとして動作する。ゲート電極３の上部に第２ゲ
ート絶縁膜５が形成されており、ゲート電極３とゲート
電極３との間は側壁スペーサで絶縁され、第２ゲート絶
縁膜５の上部には、半導体物質層としてのｐ形ＴＦＴ用
ポリシリコン層７が形成されて、第１ソース／ドレイン
領域２と対応する位置にｎ+ 不純物イオンが注入されて
形成された第２ソース／ドレイン領域６が位置してい
る。そして、パッシベーション膜であるシリコン酸化膜
８がその上に形成されている。
【００１７】次に、かかるＲＯＭセルの製造方法につい
て説明する。まず、図２に示すように、ｐ形基板５１に
アクティブ領域を形成するため、フィールド絶縁膜５２
をＬＯＣＯＳ工程によって形成し、フィールド絶縁膜５
２によって区域が定められたアクティブ領域（図７にお
けるビットライン領域と同じ) に第１ゲート絶縁膜（酸
化膜) ５３を形成する。
て説明する。まず、図２に示すように、ｐ形基板５１に
アクティブ領域を形成するため、フィールド絶縁膜５２
をＬＯＣＯＳ工程によって形成し、フィールド絶縁膜５
２によって区域が定められたアクティブ領域（図７にお
けるビットライン領域と同じ) に第１ゲート絶縁膜（酸
化膜) ５３を形成する。
【００１８】形成された第１ゲート酸化膜５３の上部に
ポリシリコンを蒸着し、フォトリソグラフィ(Photo-lit
hography) 方法によってゲート電極５４を形成する。
尚、ゲート電極５４を形成する前に、一般にＲＯＭデー
タをコーティングするために、ディプリーショントラン
ジスタを形成する位置に不純物イオンを注入する。
ポリシリコンを蒸着し、フォトリソグラフィ(Photo-lit
hography) 方法によってゲート電極５４を形成する。
尚、ゲート電極５４を形成する前に、一般にＲＯＭデー
タをコーティングするために、ディプリーショントラン
ジスタを形成する位置に不純物イオンを注入する。
【００１９】但し、ＲＯＭコーディングするときの位置
エラーを防止するために、ディプリーショントランジス
タを形成しない位置にだけ１次ゲート電極を形成し、そ
の後、ＲＯＭコーディング用イオン注入をしてから２次
ゲート電極を１次ゲート電極とイオン注入部位上に形成
して最終的なゲート電極を形成することもできる。ゲー
ト５４が形成された全体領域に酸化膜を蒸着した後にエ
ッチバックして、ゲート５４の側面に酸化膜側壁スペー
サ５５を形成する。
エラーを防止するために、ディプリーショントランジス
タを形成しない位置にだけ１次ゲート電極を形成し、そ
の後、ＲＯＭコーディング用イオン注入をしてから２次
ゲート電極を１次ゲート電極とイオン注入部位上に形成
して最終的なゲート電極を形成することもできる。ゲー
ト５４が形成された全体領域に酸化膜を蒸着した後にエ
ッチバックして、ゲート５４の側面に酸化膜側壁スペー
サ５５を形成する。
【００２０】次に、図３に示すように、基板全面にｎ+
不純物イオンを注入し、ゲート５４によってマスクされ
ない領域、即ち、ゲート５４の両側下方の領域の基板に
イオンを注入する。この不純物イオンは後工程で熱拡散
し、第１ソース／ドレイン領域５６が形成される。上記
のイオン注入工程の後、図４に示すように、露出したゲ
ート電極５４の表面に第２ゲート絶縁膜５７を形成す
る。この絶縁膜は酸化膜を蒸着して形成される。
不純物イオンを注入し、ゲート５４によってマスクされ
ない領域、即ち、ゲート５４の両側下方の領域の基板に
イオンを注入する。この不純物イオンは後工程で熱拡散
し、第１ソース／ドレイン領域５６が形成される。上記
のイオン注入工程の後、図４に示すように、露出したゲ
ート電極５４の表面に第２ゲート絶縁膜５７を形成す
る。この絶縁膜は酸化膜を蒸着して形成される。
【００２１】次に、図５に示すように、第２ゲート絶縁
膜５７の上部にＴＦＴ用ｐ形ポリシリコン層（半導体物
質層) を形成し、第１ソース／ドレイン領域５６と対応
する上部領域にｎ+ イオンを注入して第２ソース／ドレ
イン領域５８を形成する。そうすると、第２ソース／ド
レイン領域５８の間の領域５９がＴＦＴトランジスタの
チャンネル領域となる。
膜５７の上部にＴＦＴ用ｐ形ポリシリコン層（半導体物
質層) を形成し、第１ソース／ドレイン領域５６と対応
する上部領域にｎ+ イオンを注入して第２ソース／ドレ
イン領域５８を形成する。そうすると、第２ソース／ド
レイン領域５８の間の領域５９がＴＦＴトランジスタの
チャンネル領域となる。
【００２２】続いて、全面にシリコン酸化膜６０を形成
する。このような工程により、図１と同じセル構造のＲ
ＯＭセルが製造される。かかる構造を有するＲＯＭセル
では、ゲート５４の上部に位置する半導体物質層による
ＴＦＴトランジスタと、このゲート５４の下部に位置す
る基板上に形成された一般的なトランジスタと、がこの
ゲート５４を共有する。
する。このような工程により、図１と同じセル構造のＲ
ＯＭセルが製造される。かかる構造を有するＲＯＭセル
では、ゲート５４の上部に位置する半導体物質層による
ＴＦＴトランジスタと、このゲート５４の下部に位置す
る基板上に形成された一般的なトランジスタと、がこの
ゲート５４を共有する。
【００２３】以後の工程では、ゲート５４をワードライ
ンでそれぞれ接続し、第１ゲート酸化膜５３の下部に形
成されている第１ソース／ドレイン領域５６を、図６に
示すようにビットラインに接続して接地し、第２ゲート
酸化膜５７の上部にあるＴＦＴトランジスタの第２ソー
ス／ドレイン領域５８を、図６に示すようにビットライ
ンに接続して接地し、一般的なＮＡＮＤタイプのメモリ
回路が構成される。
ンでそれぞれ接続し、第１ゲート酸化膜５３の下部に形
成されている第１ソース／ドレイン領域５６を、図６に
示すようにビットラインに接続して接地し、第２ゲート
酸化膜５７の上部にあるＴＦＴトランジスタの第２ソー
ス／ドレイン領域５８を、図６に示すようにビットライ
ンに接続して接地し、一般的なＮＡＮＤタイプのメモリ
回路が構成される。
【００２４】故に、本発明のＲＯＭセルは第１ソース電
極及び第１ドレイン電極とゲート５４からなる第１トラ
ンジスタと、第２ソース電極及び第２ドレイン電極とゲ
ート５４からなる第２トランジスタを有する。そして、
第１トランジスタと第２トランジスタはゲートを共有
し、立体的に積層して形成されている。従って、ワード
ラインであるゲート５４に所定の電圧が印加されたと
き、第１トランジスタと第２トランジスタが同時にター
ンオンする。
極及び第１ドレイン電極とゲート５４からなる第１トラ
ンジスタと、第２ソース電極及び第２ドレイン電極とゲ
ート５４からなる第２トランジスタを有する。そして、
第１トランジスタと第２トランジスタはゲートを共有
し、立体的に積層して形成されている。従って、ワード
ラインであるゲート５４に所定の電圧が印加されたと
き、第１トランジスタと第２トランジスタが同時にター
ンオンする。
【００２５】また、ＲＯＭデバイスとしての動作は従来
のものと変わりはなく、セルアレイの集積度をおおよそ
２倍程度に増加させることができる。尚、ゲート５４の
両側下方の領域の基板にイオンを注入する不純物イオン
注入工程は、ゲート電極５４を形成した後、ゲート側壁
スペーサを形成していない状態で実施するような工程に
してもよい。この時はゲート５４が形成された全体領域
に酸化膜を厚く蒸着した後、ゲート５４の上面が露出す
るようにエッチバックし、ゲート５４の側面に酸化膜(
図示せず) を形成してゲートの間を絶縁し、第１ソース
及び第１ドレイン領域を覆う。このようにすると、ゲー
ト電極の間が絶縁膜で充填されて表面が平坦化されると
いう点で好ましい。
のものと変わりはなく、セルアレイの集積度をおおよそ
２倍程度に増加させることができる。尚、ゲート５４の
両側下方の領域の基板にイオンを注入する不純物イオン
注入工程は、ゲート電極５４を形成した後、ゲート側壁
スペーサを形成していない状態で実施するような工程に
してもよい。この時はゲート５４が形成された全体領域
に酸化膜を厚く蒸着した後、ゲート５４の上面が露出す
るようにエッチバックし、ゲート５４の側面に酸化膜(
図示せず) を形成してゲートの間を絶縁し、第１ソース
及び第１ドレイン領域を覆う。このようにすると、ゲー
ト電極の間が絶縁膜で充填されて表面が平坦化されると
いう点で好ましい。
【００２６】また、かかる電界効果トランジスタは、本
実施の形態のＲＯＭセルに限らず、どのようなものにも
適用してもよい。また、本実施の形態では、第１導電
形、第２導電形を、夫々、ｐ形，ｎ形としたが、これを
逆にすることもできる。
実施の形態のＲＯＭセルに限らず、どのようなものにも
適用してもよい。また、本実施の形態では、第１導電
形、第２導電形を、夫々、ｐ形，ｎ形としたが、これを
逆にすることもできる。
【００２７】
【発明の効果】以上説明したように、請求項１の発明に
かかる電界効果トランジスタによれば、ゲートを共有し
た二つのトランジスタを積層することができる。特に、
かかる電界効果トランジスタをＲＯＭセルに適用したと
きは、従来より２倍の集積度を達成させることができ、
集積度が向上する。
かかる電界効果トランジスタによれば、ゲートを共有し
た二つのトランジスタを積層することができる。特に、
かかる電界効果トランジスタをＲＯＭセルに適用したと
きは、従来より２倍の集積度を達成させることができ、
集積度が向上する。
【００２８】請求項２の発明にかかる電界効果トランジ
スタの製造方法によれば、ゲートを共有した二つのトラ
ンジスタを積層することができる。請求項３の発明にか
かる電界効果トランジスタの製造方法によれば、ＲＯＭ
セルに適用したときは、コーディングすることができ
る。請求項４の発明にかかる電界効果トランジスタの製
造方法によれば、同様に、ゲートを共有した二つのトラ
ンジスタを積層することができる。
スタの製造方法によれば、ゲートを共有した二つのトラ
ンジスタを積層することができる。請求項３の発明にか
かる電界効果トランジスタの製造方法によれば、ＲＯＭ
セルに適用したときは、コーディングすることができ
る。請求項４の発明にかかる電界効果トランジスタの製
造方法によれば、同様に、ゲートを共有した二つのトラ
ンジスタを積層することができる。
【００２９】請求項５の発明にかかる電界効果トランジ
スタの製造方法によれば、ゲートの両側に絶縁層を形成
することができる。
スタの製造方法によれば、ゲートの両側に絶縁層を形成
することができる。
【図１】本発明の実施の形態を示す断面図。
【図２】図１の製造工程を示す断面図。
【図３】同上断面図。
【図４】同上断面図。
【図５】同上断面図。
【図６】一般的なＲＯＭセルの回路構成図。
【図７】図６の平面図。
【図８】図７のIII-III 線の断面図。
１ ｐ形半導体基板 ２ 第１ソース／ドレイン電極 ３ ゲート電極 ４ シリコン酸化膜 ６ 第２ソース／ドレイン領域 ７ ポリシリコン層
Claims (5)
- 【請求項１】 第１導電形半導体基板に所定の間隔で形
成された第１導電形とはキャリアが異なる第２導電形の
第１ソース電極及び第１ドレイン電極と、 前記第１ソース電極及び第１ドレイン電極との間に形成
される第１チャンネルの表面上に形成された第１ゲート
絶縁膜と、 該第１ゲート絶縁膜を介して第１ソース電極と第１ドレ
イン電極との間に形成されたゲート電極と、 該第１ゲート絶縁膜及びゲート電極上に形成された第２
ゲート絶縁膜と、 該第２ゲート絶縁膜を介して第１ソース電極及び第１ド
レイン電極と対応する位置に形成された第２ソース電極
及び第２ドレイン電極と、 該第２ソース電極と第２ドレイン電極との間に第２チャ
ンネルが形成されるされるように、第２ゲート絶縁膜を
介してゲート電極の上部に形成された第１導電形の半導
体物質層と、を含んで構成されたことを特徴とする電界
効果トランジスタ。 - 【請求項２】 第１導電形基板にフィールド絶縁膜を形
成してアクティブ領域を区分し、アクティブ領域上に第
１ゲート絶縁膜を形成した後、ポリシリコンを蒸着して
パターニングし、ゲート電極を形成する工程と、 該ゲート電極をマスクとして、所定の不純物イオンを注
入し、ゲート電極の両側下方の半導体基板に第１導電形
とはキャリアが異なる第２導電形の第１ソース及び第１
ドレイン電極を形成する工程と、 半導体基板全体領域に絶縁膜を蒸着し、前記ゲート電極
の上部表面が露出するように該絶縁膜をエッチバックし
てゲート側面に絶縁層を形成する工程と、 前記ゲート電極表面に第２ゲート絶縁膜を形成し、該第
２ゲート絶縁膜を介してゲート電極の上部に第１導電形
の半導体物質層を形成する工程と、 該半導体物質層のゲート電極の両側に対応する領域に第
２導電性不純物イオンを注入し、第２ソース及び第２ド
レイン電極を形成する工程と、を含んでなされることを
特徴とする電界効果トランジスタの製造方法。 - 【請求項３】 前記ゲート電極を形成する工程は、第１
ゲート絶縁膜を形成した後、ディプリーショントランジ
スタを形成する部位に第２不純物イオンを注入する工程
であることを特徴とする請求項２記載の電界効果トラン
ジスタの製造方法。 - 【請求項４】 第１導電形半導体基板にフィールド絶縁
膜を形成してアクティブ領域を区分し、アクティブ領域
上に第１ゲート絶縁膜を形成した後、ポリシリコンを蒸
着してパターニングし、ゲート電極を形成する工程と、 半導体基板全体領域に絶縁膜を蒸着し、前記ゲート電極
の上部表面が露出するように該絶縁膜をエッチバックし
てゲート側面に絶縁層を形成する工程と、 前記ゲート電極及びゲート側面絶縁層をマスクとして所
定の不純物イオンを注入し、ゲート電極の両側下方の半
導体基板に第１導電形とはキャリアが異なる第２導電形
の第１ソース及び第１ドレイン電極を形成する工程と、 全面に第２ゲート絶縁膜を形成し、該第２ゲート絶縁膜
を介してゲート電極の上部に第１導電形の半導体物質層
を形成する工程と、 該半導体物質層のゲート電極の両側に対応する領域に第
２導電性不純物イオンを注入し、第２ソース及び第２ド
レイン電極を形成する工程と、を含んでなされることを
特徴とする電界効果トランジスタの製造方法。 - 【請求項５】 前記第１ソース及び第１ドレイン電極を
形成する工程の後に、絶縁膜を全面に形成してからエッ
チバックし、ゲート電極両側にだけ絶縁層を形成するこ
とを工程を追加することを特徴とする請求項４記載の電
界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR33876/1996 | 1996-08-16 | ||
| KR1019960033876A KR100197520B1 (ko) | 1996-08-16 | 1996-08-16 | 다층구조의 롬셀 구조 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084050A true JPH1084050A (ja) | 1998-03-31 |
| JP2838702B2 JP2838702B2 (ja) | 1998-12-16 |
Family
ID=19469693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219605A Expired - Lifetime JP2838702B2 (ja) | 1996-08-16 | 1997-08-14 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2838702B2 (ja) |
| KR (1) | KR100197520B1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521758A (ja) * | 1991-07-12 | 1993-01-29 | Nec Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPH0563163A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 読み出し専用半導体記憶装置 |
-
1996
- 1996-08-16 KR KR1019960033876A patent/KR100197520B1/ko not_active IP Right Cessation
-
1997
- 1997-08-14 JP JP9219605A patent/JP2838702B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521758A (ja) * | 1991-07-12 | 1993-01-29 | Nec Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPH0563163A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 読み出し専用半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2838702B2 (ja) | 1998-12-16 |
| KR100197520B1 (ko) | 1999-06-15 |
| KR19980014755A (ko) | 1998-05-25 |
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