JPH0563163A - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
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- JPH0563163A JPH0563163A JP24485591A JP24485591A JPH0563163A JP H0563163 A JPH0563163 A JP H0563163A JP 24485591 A JP24485591 A JP 24485591A JP 24485591 A JP24485591 A JP 24485591A JP H0563163 A JPH0563163 A JP H0563163A
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタをメモリトランジスタに使
用した半導体記憶装置においてディジット線からソース
線へ流れる寄生リーク電流を低減させる。 【構成】 第１のゲート電極４、不純物拡散層２ａ〜２
ｃ、チャネル５ａ、５ｂにより構成される基板トランジ
スタ群と、第２のゲート電極９、薄膜不純物拡散層７ａ
〜７ｃ、チャネル１０ａ、１０ｂにより構成される薄膜
トランジスタ群との並列接続体と、ディジット線（金属
配線１３）との間に、ブロックセレクト信号によって制
御されるエンハンスメント型基板トランジスタを設け
る。
用した半導体記憶装置においてディジット線からソース
線へ流れる寄生リーク電流を低減させる。 【構成】 第１のゲート電極４、不純物拡散層２ａ〜２
ｃ、チャネル５ａ、５ｂにより構成される基板トランジ
スタ群と、第２のゲート電極９、薄膜不純物拡散層７ａ
〜７ｃ、チャネル１０ａ、１０ｂにより構成される薄膜
トランジスタ群との並列接続体と、ディジット線（金属
配線１３）との間に、ブロックセレクト信号によって制
御されるエンハンスメント型基板トランジスタを設け
る。
Description
【０００１】
【産業上の利用分野】本発明は読み出し専用半導体記憶
装置（リードオンリーメモリ；以下、ＲＯＭと記す）に
関し、特にＮＡＮＤ型と呼ばれるＲＯＭに関する。
装置（リードオンリーメモリ；以下、ＲＯＭと記す）に
関し、特にＮＡＮＤ型と呼ばれるＲＯＭに関する。
【０００２】
【従来の技術】近年、半導体集積回路をさらに高集積化
するために、三次元デバイスと称される、素子の集積化
された半導体基板の表面上に薄膜トランジスタを積層す
る構造が提案されている（特開昭６１−２５３８５５号
公報等）。図４の（ａ）は、この手法を特にＲＯＭに適
用した例を示す平面図であり、図４の（ｂ）はそのＡ−
Ａ線断面図である。
するために、三次元デバイスと称される、素子の集積化
された半導体基板の表面上に薄膜トランジスタを積層す
る構造が提案されている（特開昭６１−２５３８５５号
公報等）。図４の（ａ）は、この手法を特にＲＯＭに適
用した例を示す平面図であり、図４の（ｂ）はそのＡ−
Ａ線断面図である。
【０００３】同図において、１はｐ型半導基板、２ａは
ディジット線に接続される、セルドレインを構成するｎ
型の不純物拡散層、２ｂはセルソースとなるｎ型の不純
物拡散層、２ｃは各トランジスタのソース・ドレインを
構成するとともに直列に配置されたトランジスタ同士を
接続するｎ型の不純物拡散層、３は基板表面に形成され
た第１のゲート絶縁膜、４は第１のゲート電極、５ａは
基板トランジスタのエンハンスメント型チャネル、５ｂ
は基板トランジスタのディプリーション型チャネル、６
は第１の層間絶縁膜である。
ディジット線に接続される、セルドレインを構成するｎ
型の不純物拡散層、２ｂはセルソースとなるｎ型の不純
物拡散層、２ｃは各トランジスタのソース・ドレインを
構成するとともに直列に配置されたトランジスタ同士を
接続するｎ型の不純物拡散層、３は基板表面に形成され
た第１のゲート絶縁膜、４は第１のゲート電極、５ａは
基板トランジスタのエンハンスメント型チャネル、５ｂ
は基板トランジスタのディプリーション型チャネル、６
は第１の層間絶縁膜である。
【０００４】また、７ａは、不純物拡散層２ａと接続さ
れた、薄膜トランジスタのドレインを構成する薄膜不純
物拡散層、７ｂは、不純物拡散層２ｂに接続された、薄
膜トランジスタのソースとなる薄膜不純物拡散層、７ｃ
は薄膜トランジスタのソース・ドレインを構成するとと
もに直列に配置された薄膜トランジスタ同士を接続する
薄膜不純物拡散層、８は半導体薄膜上に形成された第２
のゲート絶縁膜、９は第２のゲート電極、１０ａは薄膜
トランジスタのエンハンスメント型チャネル、１０ｂは
薄膜トランジスタのディプリーション型チャネル、１１
は第２の層間絶縁膜、１２ａは薄膜不純物拡散層７ａと
基板上の不純物拡散層２ａとの間を接続するために、第
１の層間絶縁膜６と第１のゲート絶縁膜３に開孔された
第１のコンタクト孔、１２ｂは薄膜不純物拡散層７ｂと
基板上の不純物拡散層２ｂとの接続をとるために絶縁膜
６、３に開孔された第２のコンタクト孔、１３は、薄膜
不純物拡散層７ａを介してセルドレインである不純物拡
散層２ａに接続さた金属配線、１４は第２の層間絶縁膜
１１に開孔された第３のコンタクト孔である。
れた、薄膜トランジスタのドレインを構成する薄膜不純
物拡散層、７ｂは、不純物拡散層２ｂに接続された、薄
膜トランジスタのソースとなる薄膜不純物拡散層、７ｃ
は薄膜トランジスタのソース・ドレインを構成するとと
もに直列に配置された薄膜トランジスタ同士を接続する
薄膜不純物拡散層、８は半導体薄膜上に形成された第２
のゲート絶縁膜、９は第２のゲート電極、１０ａは薄膜
トランジスタのエンハンスメント型チャネル、１０ｂは
薄膜トランジスタのディプリーション型チャネル、１１
は第２の層間絶縁膜、１２ａは薄膜不純物拡散層７ａと
基板上の不純物拡散層２ａとの間を接続するために、第
１の層間絶縁膜６と第１のゲート絶縁膜３に開孔された
第１のコンタクト孔、１２ｂは薄膜不純物拡散層７ｂと
基板上の不純物拡散層２ｂとの接続をとるために絶縁膜
６、３に開孔された第２のコンタクト孔、１３は、薄膜
不純物拡散層７ａを介してセルドレインである不純物拡
散層２ａに接続さた金属配線、１４は第２の層間絶縁膜
１１に開孔された第３のコンタクト孔である。
【０００５】図４に示されたＲＯＭの等価回路図を図５
に示す。図５において、ＱM1〜ＱM6はメモリトランジス
タ、ＱS1〜ＱS4はセレクタトランジスタであって、この
うちＱS3、ＱS4、ＱM4〜ＱM6が薄膜トランジスタで構成
されている。ＸS1、ＸS2は、セレクタトランジスタのゲ
ート電極に接続されたブロックセレクト用ワード線、Ｘ
1 、Ｘ2 Ｘ3 はメモリトランジスタのゲート電極に接続
されたワード線、Ｙはビット線、Ｓはソース線である。
メモリアレイは、ＱS1〜ＱS4、ＱM1〜ＱM6からなるトラ
ンジスタブロックを行列状に複数個並べて構成される。
その際、ワード線はゲート電極４および９を行方向に接
続して構成される。また、ディジット線はコンタクト孔
１４を介してトランジスタ群のセルドレインを列方向に
接続して構成される。本例の動作について以下に説明す
る。
に示す。図５において、ＱM1〜ＱM6はメモリトランジス
タ、ＱS1〜ＱS4はセレクタトランジスタであって、この
うちＱS3、ＱS4、ＱM4〜ＱM6が薄膜トランジスタで構成
されている。ＸS1、ＸS2は、セレクタトランジスタのゲ
ート電極に接続されたブロックセレクト用ワード線、Ｘ
1 、Ｘ2 Ｘ3 はメモリトランジスタのゲート電極に接続
されたワード線、Ｙはビット線、Ｓはソース線である。
メモリアレイは、ＱS1〜ＱS4、ＱM1〜ＱM6からなるトラ
ンジスタブロックを行列状に複数個並べて構成される。
その際、ワード線はゲート電極４および９を行方向に接
続して構成される。また、ディジット線はコンタクト孔
１４を介してトランジスタ群のセルドレインを列方向に
接続して構成される。本例の動作について以下に説明す
る。
【０００６】メモリトランジスタについては情報を記憶
させるために、またセレクタトランジスタについてはト
ランジスタブロックを選択させるために、製造工程中に
書き込みが行われる。書き込みは、通常ではエンハンス
メント型であるチャネルを不純物ドープによってディプ
リーション化することによって行う。図示した例では、
セレクタトランジスタＱS1、ＱS4およびメモリトランジ
スタＱM3、ＱM5がディプリーション化されたトランジス
タである。
させるために、またセレクタトランジスタについてはト
ランジスタブロックを選択させるために、製造工程中に
書き込みが行われる。書き込みは、通常ではエンハンス
メント型であるチャネルを不純物ドープによってディプ
リーション化することによって行う。図示した例では、
セレクタトランジスタＱS1、ＱS4およびメモリトランジ
スタＱM3、ＱM5がディプリーション化されたトランジス
タである。
【０００７】セレクト用ワード線ＸS1、ＸS2がともに低
電位（例えば、０Ｖ）であれば、セレクタトランジスタ
ＱS2とＱS3がオフ状態になり、このブロックはディジッ
ト線より切り離される。２群のトランジスタブロックの
うち一方のブロックを選択する場合、ＸS1、ＸS2のいず
れかが選択され高電位（例えば、５Ｖ）になされる。
電位（例えば、０Ｖ）であれば、セレクタトランジスタ
ＱS2とＱS3がオフ状態になり、このブロックはディジッ
ト線より切り離される。２群のトランジスタブロックの
うち一方のブロックを選択する場合、ＸS1、ＸS2のいず
れかが選択され高電位（例えば、５Ｖ）になされる。
【０００８】セレクト用ワード線ＸS2が高電位になされ
ると、メモリトランジスタＱM1、ＱM2、ＱM3のブロック
が、またセレクト用ワード線ＸS1が高電位になされる
と、メモリトランジスタＱM4、ＱM5、ＱM6のブロックが
ディジット線に接続される。読み出し時にはワード線Ｘ
1 〜Ｘ3 のうち一本のみが低電位になされ他は高電位に
保たれる。このとき低電位のワード線に接続されている
メモリトランジスタがエンハンスメント型であれば、こ
のチャネルはＯＦＦ状態となりディジット線からソース
線への電流は流れない。逆に、メモリトランジスタがデ
ィプリーション型であればチャネルはＯＮし、ディジッ
ト線より接地されたソース線に電流が流れる。この電流
の有無を情報“１”および“０”に対応づけて情報の読
み出しを行う。
ると、メモリトランジスタＱM1、ＱM2、ＱM3のブロック
が、またセレクト用ワード線ＸS1が高電位になされる
と、メモリトランジスタＱM4、ＱM5、ＱM6のブロックが
ディジット線に接続される。読み出し時にはワード線Ｘ
1 〜Ｘ3 のうち一本のみが低電位になされ他は高電位に
保たれる。このとき低電位のワード線に接続されている
メモリトランジスタがエンハンスメント型であれば、こ
のチャネルはＯＦＦ状態となりディジット線からソース
線への電流は流れない。逆に、メモリトランジスタがデ
ィプリーション型であればチャネルはＯＮし、ディジッ
ト線より接地されたソース線に電流が流れる。この電流
の有無を情報“１”および“０”に対応づけて情報の読
み出しを行う。
【０００９】
【発明が解決しようとする課題】上述した半導体記憶装
置では、薄膜トランジスタからなるメモリトランジスタ
群を採用したことによって、以下の問題が生じる。図６
は、基板トランジスタと薄膜トランジスタのゲート電圧
Ｖｇとドレイン電流Ｉｄとの関係を示す特性図であっ
て、実線は基板トランジスタの、また破線と点線は、そ
れぞれ薄膜トランジスタａ、ｂの特性を示している。同
図に示されるように、薄膜トランジスタは基板トランジ
スタに比べＯＮ電流が小さくかつＯＦＦ電流が大きい。
而して薄膜トランジスタのＯＮ電流を基板トランジスタ
のそれに近付けるべく、例えば半導体薄膜の厚さを厚く
する、またはチャネル長を短くする等の手段を講じた場
合にはＯＦＦ電流も大きくなってしまう。
置では、薄膜トランジスタからなるメモリトランジスタ
群を採用したことによって、以下の問題が生じる。図６
は、基板トランジスタと薄膜トランジスタのゲート電圧
Ｖｇとドレイン電流Ｉｄとの関係を示す特性図であっ
て、実線は基板トランジスタの、また破線と点線は、そ
れぞれ薄膜トランジスタａ、ｂの特性を示している。同
図に示されるように、薄膜トランジスタは基板トランジ
スタに比べＯＮ電流が小さくかつＯＦＦ電流が大きい。
而して薄膜トランジスタのＯＮ電流を基板トランジスタ
のそれに近付けるべく、例えば半導体薄膜の厚さを厚く
する、またはチャネル長を短くする等の手段を講じた場
合にはＯＦＦ電流も大きくなってしまう。
【００１０】前述したように選択されていないメモリト
ランジスタ群はセレクタトランジスタによって切り離さ
れるが、薄膜トランジスタの場合、高集積化されディジ
ット線に接続されるメモリトランジスタ群の数が増える
と、このＯＦＦ時のリーク電流による寄生リーク電流が
増大し、実際のＯＮ電流に近くなってしまう。
ランジスタ群はセレクタトランジスタによって切り離さ
れるが、薄膜トランジスタの場合、高集積化されディジ
ット線に接続されるメモリトランジスタ群の数が増える
と、このＯＦＦ時のリーク電流による寄生リーク電流が
増大し、実際のＯＮ電流に近くなってしまう。
【００１１】例えば、６４Ｍビットの場合、ディジット
線にはメモリセルトランジスタ群が１２８〜１０２４個
接続される。従って、ＯＦＦ電流が１×１０-10 Ａの薄
膜トランジスタａの場合、ディジット線のリーク電流は
１×１０-8〜１×１０-7Ａに、またＯＦＦ電流が３×１
０-8Ａの薄膜トランジスタｂの場合のリーク電流は３×
１０-6〜３×１０-5Ａとなる。この結果、ＯＮ電流に対
する寄生リーク電流の比率が薄膜トランジスタａでは
０．５〜５％、薄膜トランジスタｂでは１〜１０％とな
って誤動作の可能性が高くなる。
線にはメモリセルトランジスタ群が１２８〜１０２４個
接続される。従って、ＯＦＦ電流が１×１０-10 Ａの薄
膜トランジスタａの場合、ディジット線のリーク電流は
１×１０-8〜１×１０-7Ａに、またＯＦＦ電流が３×１
０-8Ａの薄膜トランジスタｂの場合のリーク電流は３×
１０-6〜３×１０-5Ａとなる。この結果、ＯＮ電流に対
する寄生リーク電流の比率が薄膜トランジスタａでは
０．５〜５％、薄膜トランジスタｂでは１〜１０％とな
って誤動作の可能性が高くなる。
【００１２】以上説明したように、ＲＯＭを高集積化し
ようとして、基板トランジスタ群に単に薄膜トランジス
タ群を積層しただけのものでは、大容量化した場合に
は、寄生リーク電流が増大するため、実用に適さないも
のとなる。
ようとして、基板トランジスタ群に単に薄膜トランジス
タ群を積層しただけのものでは、大容量化した場合に
は、寄生リーク電流が増大するため、実用に適さないも
のとなる。
【００１３】
【課題を解決するための手段】本発明の読み出し専用半
導体記憶装置は、複数の直列接続された薄膜トランジス
タによって構成された薄膜トランジスタ群と、前記薄膜
トランジスタ群とこのトランジスタ群へのドレイン電圧
供給線との間に配置された、半導体基板の表面領域にソ
ース・ドレイン領域を有するスイッチングトランジスタ
と、を具備するものである。また、前記薄膜トランジス
タ群に、半導体基板の表面領域内に形成された不純物拡
散層をソース・ドレインとする基板トランジスタが複数
個直列接続されて構成された基板トランジスタ群を、並
列に接続することができる。
導体記憶装置は、複数の直列接続された薄膜トランジス
タによって構成された薄膜トランジスタ群と、前記薄膜
トランジスタ群とこのトランジスタ群へのドレイン電圧
供給線との間に配置された、半導体基板の表面領域にソ
ース・ドレイン領域を有するスイッチングトランジスタ
と、を具備するものである。また、前記薄膜トランジス
タ群に、半導体基板の表面領域内に形成された不純物拡
散層をソース・ドレインとする基板トランジスタが複数
個直列接続されて構成された基板トランジスタ群を、並
列に接続することができる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。図１において、１は比抵抗が１３Ωcmのｐ型半
導体基板、２ａ、２ｂ、２ｃ、２ｄは、基板にＡｓをド
ーピングしてその不純物濃度が１×１０21cm-3程度にな
された不純物拡散層、３は、基板表面に酸化シリコン
（以下、ＳｉＯ2 と記す）を２５０Åの膜厚に成長させ
て形成した第１のゲート絶縁膜、４は、不純物がドープ
された膜厚３０００Åの多結晶シリコンからなる第１の
ゲート電極、５ａはＢが１×１０16cm-3の不純物濃度に
までドーピングされた基板トランジスタのエンハンスメ
ント型チャネル、５ｂは、Ｐが１×１０17cm-3の濃度に
までドーピンされた、基板トランジスタのディプリーシ
ョン型チャネル、６は、下層が膜厚３０００ÅのＢＰＳ
Ｇ、上層が膜厚１０００ÅのＳｉＯ2 からなる第１層間
絶縁膜である。
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。図１において、１は比抵抗が１３Ωcmのｐ型半
導体基板、２ａ、２ｂ、２ｃ、２ｄは、基板にＡｓをド
ーピングしてその不純物濃度が１×１０21cm-3程度にな
された不純物拡散層、３は、基板表面に酸化シリコン
（以下、ＳｉＯ2 と記す）を２５０Åの膜厚に成長させ
て形成した第１のゲート絶縁膜、４は、不純物がドープ
された膜厚３０００Åの多結晶シリコンからなる第１の
ゲート電極、５ａはＢが１×１０16cm-3の不純物濃度に
までドーピングされた基板トランジスタのエンハンスメ
ント型チャネル、５ｂは、Ｐが１×１０17cm-3の濃度に
までドーピンされた、基板トランジスタのディプリーシ
ョン型チャネル、６は、下層が膜厚３０００ÅのＢＰＳ
Ｇ、上層が膜厚１０００ÅのＳｉＯ2 からなる第１層間
絶縁膜である。
【００１５】７ａ、７ｂ、７ｃは、第１の層間絶縁膜６
上に膜厚１０００Åのアモルファスシリコン薄膜を堆積
し、この薄膜にその不純物濃度が１×１０21cm-3程度に
なるようにＡｓをドーピングして形成した薄膜不純物拡
散層、８は、気相成長法によってＳｉＯ2 を膜厚３００
Åに堆積して形成した第２のゲート絶縁膜、９は、不純
物ドーピングされた膜厚３０００Åの多結晶シリコンか
らなる第２のゲート電極、１０ａは、アモルファスシリ
コン膜にＢが１×１０16cm-3程度ドーピングされてい
る、薄膜トランジスタのエンハンスメント型チャネル、
１０ｂは、アモルファスシリコン膜にＰが濃度１×１０
17cm-3程度ドーピングされている薄膜トランジスタのデ
ィプリーション型チャネルである。
上に膜厚１０００Åのアモルファスシリコン薄膜を堆積
し、この薄膜にその不純物濃度が１×１０21cm-3程度に
なるようにＡｓをドーピングして形成した薄膜不純物拡
散層、８は、気相成長法によってＳｉＯ2 を膜厚３００
Åに堆積して形成した第２のゲート絶縁膜、９は、不純
物ドーピングされた膜厚３０００Åの多結晶シリコンか
らなる第２のゲート電極、１０ａは、アモルファスシリ
コン膜にＢが１×１０16cm-3程度ドーピングされてい
る、薄膜トランジスタのエンハンスメント型チャネル、
１０ｂは、アモルファスシリコン膜にＰが濃度１×１０
17cm-3程度ドーピングされている薄膜トランジスタのデ
ィプリーション型チャネルである。
【００１６】また、１１は、下層が厚さ１０００ÅのＳ
ｉＯ2 、上層が厚さ６０００ÅのＢＰＳＧからなる第２
の層間絶縁膜、１２ａは薄膜不純物拡散層７ａと基板上
の不純物拡散層２ａとの間を接続するために、第１層間
絶縁膜６と第１のゲート絶縁膜３に開孔された第１のコ
ンタクト孔、１２ｂは薄膜不純物拡散層７ｂと基板上の
不純物拡散層２ｂとの間を接続するために、絶縁膜６、
３に開孔された第２のコンタクト孔、１３は不純物拡散
層２ｄに接続された金属配線、１４は第２の層間絶縁膜
１１に開孔された第３のコンタクト孔である。
ｉＯ2 、上層が厚さ６０００ÅのＢＰＳＧからなる第２
の層間絶縁膜、１２ａは薄膜不純物拡散層７ａと基板上
の不純物拡散層２ａとの間を接続するために、第１層間
絶縁膜６と第１のゲート絶縁膜３に開孔された第１のコ
ンタクト孔、１２ｂは薄膜不純物拡散層７ｂと基板上の
不純物拡散層２ｂとの間を接続するために、絶縁膜６、
３に開孔された第２のコンタクト孔、１３は不純物拡散
層２ｄに接続された金属配線、１４は第２の層間絶縁膜
１１に開孔された第３のコンタクト孔である。
【００１７】本実施例の等価回路を第２図に示す。ここ
でＱM1〜ＱM6はメモリトランジスタ、ＱS0〜ＱS4はセレ
クタトランジスタであって、このうちＱS3、ＱS4、ＱM4
〜ＱM6が薄膜トランジスタにより構成されている。
ＸS0、ＸS1、ＸS2はセレクタトランジスタのゲート電極
に接続されたブロックセレクト用ワード線、Ｘ1 、Ｘ
2 、Ｘ3 はメモリトランジスタのゲート電極に接続され
たワード線、Ｙはビット線、Ｓはソース線である。メモ
リアレイは、ＱS0〜ＱS4、ＱM1〜ＱM6からなるトランジ
スタブロックを行列状に複数個並べて構成される。その
場合、セレクタトランジスタＱS0のドレインはコンタク
ト孔１４を介してディジット線により列方向に接続され
る。
でＱM1〜ＱM6はメモリトランジスタ、ＱS0〜ＱS4はセレ
クタトランジスタであって、このうちＱS3、ＱS4、ＱM4
〜ＱM6が薄膜トランジスタにより構成されている。
ＸS0、ＸS1、ＸS2はセレクタトランジスタのゲート電極
に接続されたブロックセレクト用ワード線、Ｘ1 、Ｘ
2 、Ｘ3 はメモリトランジスタのゲート電極に接続され
たワード線、Ｙはビット線、Ｓはソース線である。メモ
リアレイは、ＱS0〜ＱS4、ＱM1〜ＱM6からなるトランジ
スタブロックを行列状に複数個並べて構成される。その
場合、セレクタトランジスタＱS0のドレインはコンタク
ト孔１４を介してディジット線により列方向に接続され
る。
【００１８】本実施例の特徴は、薄膜トランジスタ
ＱS3、ＱS4、ＱM4、ＱM5、ＱM6の直列接続体からなる薄
膜トランジスタ群のドレインとディジット線との間にエ
ンハンスメント型の基板トランジスタであるセレクタト
ランジスタＱS0が存在することである。このトランジス
タＱS0が存在しているため、このトランジスタのゲート
電極に接続されたブロックセレクト用ワード線ＸS0を低
電位に保持することにより、トランジスタブロックをデ
ィジット線から切り離すことができる。この場合にトラ
ンジスタＱS0が基板トランジスタであってそのＯＦＦ電
流が極めて小さいため、メモリが大容量化され接続され
るトランジスタブロック数が増加しても、リーク電流を
低く抑えることができる。例えば、前出の６４Ｍビット
の場合にメモリセルトランジスタ群を１０２４個接続し
ても、図６に示すように、基板トランジスタのＯＦＦ電
流は１０-12 Ａ程度であるので、寄生リーク電流は１０
-9Ａレベルに留まる。
ＱS3、ＱS4、ＱM4、ＱM5、ＱM6の直列接続体からなる薄
膜トランジスタ群のドレインとディジット線との間にエ
ンハンスメント型の基板トランジスタであるセレクタト
ランジスタＱS0が存在することである。このトランジス
タＱS0が存在しているため、このトランジスタのゲート
電極に接続されたブロックセレクト用ワード線ＸS0を低
電位に保持することにより、トランジスタブロックをデ
ィジット線から切り離すことができる。この場合にトラ
ンジスタＱS0が基板トランジスタであってそのＯＦＦ電
流が極めて小さいため、メモリが大容量化され接続され
るトランジスタブロック数が増加しても、リーク電流を
低く抑えることができる。例えば、前出の６４Ｍビット
の場合にメモリセルトランジスタ群を１０２４個接続し
ても、図６に示すように、基板トランジスタのＯＦＦ電
流は１０-12 Ａ程度であるので、寄生リーク電流は１０
-9Ａレベルに留まる。
【００１９】メモリトランジスタの情報を読み出すとき
は、選択ブロックのＱS0のゲート電極に接続されたブロ
ックセレクト用ワード線のみを高電位にしそのＱS0をＯ
Ｎにする。この結果、目的のメモリトランジスタ群がデ
ィジット線に接続され、従来と同様の駆動方法で情報の
読み出しを行うことができる。
は、選択ブロックのＱS0のゲート電極に接続されたブロ
ックセレクト用ワード線のみを高電位にしそのＱS0をＯ
Ｎにする。この結果、目的のメモリトランジスタ群がデ
ィジット線に接続され、従来と同様の駆動方法で情報の
読み出しを行うことができる。
【００２０】図３の（ａ）は本発明の第２の実施例を示
す平面図であり、図３の（ｂ）はそのＡ−Ａ線断面図で
ある。同図において、図１に示した先の実施例の部分と
対応する部分には同一の番号が付されているので、重複
した説明は省略する。
す平面図であり、図３の（ｂ）はそのＡ−Ａ線断面図で
ある。同図において、図１に示した先の実施例の部分と
対応する部分には同一の番号が付されているので、重複
した説明は省略する。
【００２１】本実施例の先の実施例と相違する点は、第
１の実施例において第１のゲート電極４と第２のゲート
電極９に分かれていたゲート電極を本実施例では一つの
ゲート電極４ａに統合して兼用させた点と、第１の層間
絶縁膜を除去してゲート電極４ａの上部に半導体薄膜を
設けるとともに、ディプリーション型チャネル１０ｂを
薄膜不純物拡散層７ａ〜７ｃと同一不純物濃度の領域と
した点である。即ち、本実施例では、ディプリーション
型チャネル１０ｂは、不純物拡散層７ａ〜７ｃと同時に
形成される領域となっている。
１の実施例において第１のゲート電極４と第２のゲート
電極９に分かれていたゲート電極を本実施例では一つの
ゲート電極４ａに統合して兼用させた点と、第１の層間
絶縁膜を除去してゲート電極４ａの上部に半導体薄膜を
設けるとともに、ディプリーション型チャネル１０ｂを
薄膜不純物拡散層７ａ〜７ｃと同一不純物濃度の領域と
した点である。即ち、本実施例では、ディプリーション
型チャネル１０ｂは、不純物拡散層７ａ〜７ｃと同時に
形成される領域となっている。
【００２２】本実施例では、ゲート電極４ａとして不純
物をドーピングした膜厚１５００Åの多結晶シリコンと
膜厚１５００ÅのＷＳｉとの積層構造からなるポリサイ
ドゲート電極を、第２のゲート絶縁膜として膜厚３００
Åの気相成長法によるＳｉＯ 2 を、薄膜トランジスタの
エンハンスメント型チャネル１０ａとしてＢが１×１０
17cm-3の濃度にドープされた膜厚１５００Åのアモルフ
ァスシリコンを、薄膜不純物拡散層７ａ〜７ｃおよびデ
ィプリーション型チャネル１０ｂとして膜厚１５００Å
のアモルファスシリコンにＡｓとＰを不純物濃度が１×
１０21cm-3となるように二重ドーピングして形成した薄
膜を用いた。
物をドーピングした膜厚１５００Åの多結晶シリコンと
膜厚１５００ÅのＷＳｉとの積層構造からなるポリサイ
ドゲート電極を、第２のゲート絶縁膜として膜厚３００
Åの気相成長法によるＳｉＯ 2 を、薄膜トランジスタの
エンハンスメント型チャネル１０ａとしてＢが１×１０
17cm-3の濃度にドープされた膜厚１５００Åのアモルフ
ァスシリコンを、薄膜不純物拡散層７ａ〜７ｃおよびデ
ィプリーション型チャネル１０ｂとして膜厚１５００Å
のアモルファスシリコンにＡｓとＰを不純物濃度が１×
１０21cm-3となるように二重ドーピングして形成した薄
膜を用いた。
【００２３】本実施例では、先の実施例と比較して材料
数および工程数が少なくなっているのでより安価に製造
することができる。また、本実施例の等価回路は先の実
施例の場合と同様に図２に示したものとなる。従って、
その回路動作は先の実施例の場合と同様である。
数および工程数が少なくなっているのでより安価に製造
することができる。また、本実施例の等価回路は先の実
施例の場合と同様に図２に示したものとなる。従って、
その回路動作は先の実施例の場合と同様である。
【００２４】
【発明の効果】以上説明したように、本発明の読み出し
専用半導体記憶装置は、薄膜トランジスタを直列に接続
したメモリセルトランジスタ群とディジット線との間に
ＯＦＦ電流の少ない基板トランジスタを設け、これをブ
ロックセレクト信号で制御するようにしたものであるの
で、本発明によれば、ＯＦＦ時の寄生リーク電流を十分
低く抑えることができる。従って、本発明により、薄膜
トランジスタを利用した大容量ＲＯＭを実現することが
可能となる。
専用半導体記憶装置は、薄膜トランジスタを直列に接続
したメモリセルトランジスタ群とディジット線との間に
ＯＦＦ電流の少ない基板トランジスタを設け、これをブ
ロックセレクト信号で制御するようにしたものであるの
で、本発明によれば、ＯＦＦ時の寄生リーク電流を十分
低く抑えることができる。従って、本発明により、薄膜
トランジスタを利用した大容量ＲＯＭを実現することが
可能となる。
【図１】本発明の第１の実施例を示す平面図と断面図。
【図２】本発明の第１の実施例の等価回路図。
【図３】本発明の第２の実施例を示す平面図と断面図。
【図４】本発明の先行技術の平面図と断面図。
【図５】図４の装置の等価回路図。
【図６】基板トランジスタおよび薄膜トランジスタのＶ
ｇ−Ｉｄ特性図
ｇ−Ｉｄ特性図
１…ｐ型半導体基板 ２ａ、２ｂ、２ｃ、２ｄ…不純物拡散層 ３…第１のゲート絶縁膜 ４…第１のゲート電極 ４ａ…ゲート電極 ５ａ…基板トランジスタのエンハンスメント型チャネル ５ｂ…基板トランジスタのディプリーション型チャネル ６…第１の層間絶縁膜 ７ａ、７ｂ、７ｃ、７ｄ…薄膜不純物拡散層 ８…第２のゲート絶縁膜 ９…第２のゲート電極 １０ａ…薄膜トランジスタのエンハンスメント型チャネ
ル １０ｂ…薄膜トランジスタのディプリーション型チャネ
ル １１…第２の層間絶縁膜 １２ａ、１２ｂ、１４…コンタクト孔 １３…金属配線 ＱS0〜ＱS4…セレクタトランジスタ ＱM1〜ＱM6…メモリトランジスタ ＸS0〜ＸS2…ブロックセレクト用ワード線 Ｘ1 〜Ｘ3 …ワード線 Ｙ…ビット線 Ｓ…ソース線
ル １０ｂ…薄膜トランジスタのディプリーション型チャネ
ル １１…第２の層間絶縁膜 １２ａ、１２ｂ、１４…コンタクト孔 １３…金属配線 ＱS0〜ＱS4…セレクタトランジスタ ＱM1〜ＱM6…メモリトランジスタ ＸS0〜ＸS2…ブロックセレクト用ワード線 Ｘ1 〜Ｘ3 …ワード線 Ｙ…ビット線 Ｓ…ソース線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (3)
- 【請求項１】 半導体基板上に形成された、複数の直列
接続された薄膜トランジスタによって構成された薄膜ト
ランジスタ群と、 前記薄膜トランジスタ群とこのトランジスタ群へのドレ
イン電圧供給線との間に配置された、半導体基板の表面
領域にソース・ドレイン領域を有するスイッチングトラ
ンジスタと、 を具備する読み出し専用半導体記憶装置。 - 【請求項２】 直列に接続された、前記半導体基板の表
面領域内にソース・ドレイン領域を有する複数の基板ト
ランジスタからなる基板トランジスタ群が、前記薄膜ト
ランジスタ群と並列に接続されている請求項１記載の読
み出し専用半導体記憶装置。 - 【請求項３】 各薄膜トランジスタのゲート電極が、前
記基板トランジスタのゲート電極を兼用している請求項
２記載の読み出し専用半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24485591A JP3008999B2 (ja) | 1991-08-30 | 1991-08-30 | 読み出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24485591A JP3008999B2 (ja) | 1991-08-30 | 1991-08-30 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563163A true JPH0563163A (ja) | 1993-03-12 |
| JP3008999B2 JP3008999B2 (ja) | 2000-02-14 |
Family
ID=17124990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24485591A Expired - Lifetime JP3008999B2 (ja) | 1991-08-30 | 1991-08-30 | 読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008999B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1084050A (ja) * | 1996-08-16 | 1998-03-31 | Lg Semicon Co Ltd | 電界効果トランジスタ及びその製造方法 |
| US6653948B1 (en) | 1999-06-07 | 2003-11-25 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Vehicle-mounted display system and display method |
-
1991
- 1991-08-30 JP JP24485591A patent/JP3008999B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1084050A (ja) * | 1996-08-16 | 1998-03-31 | Lg Semicon Co Ltd | 電界効果トランジスタ及びその製造方法 |
| US6653948B1 (en) | 1999-06-07 | 2003-11-25 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Vehicle-mounted display system and display method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008999B2 (ja) | 2000-02-14 |
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