JPH0763077B2 - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
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- JPH0763077B2 JPH0763077B2 JP17830192A JP17830192A JPH0763077B2 JP H0763077 B2 JPH0763077 B2 JP H0763077B2 JP 17830192 A JP17830192 A JP 17830192A JP 17830192 A JP17830192 A JP 17830192A JP H0763077 B2 JPH0763077 B2 JP H0763077B2
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- transistor
- electrode
- gate
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Description
【０００１】
【発明の技術分野】本発明は薄膜半導体素子に係り、特
にフローティングゲートを備えたデータの記憶可能な薄
膜半導体素子に関する。
にフローティングゲートを備えたデータの記憶可能な薄
膜半導体素子に関する。
【０００２】
【従来の技術】コンピュータの主メモリとして、固定記
憶装置(Read Only Memory)が使用されているが、その固
定記憶装置の中で電気的に消去可能で再書込みも可能な
フローティングゲート型の記憶素子であるＥＥＰＲＯＭ
(Electrically Erasable Prog-ramable ROM)が知られて
いる。
憶装置(Read Only Memory)が使用されているが、その固
定記憶装置の中で電気的に消去可能で再書込みも可能な
フローティングゲート型の記憶素子であるＥＥＰＲＯＭ
(Electrically Erasable Prog-ramable ROM)が知られて
いる。
【０００３】図２はシリコン基板上に作られるフローテ
ィングゲートを有する電界効果型(MOSFET 型) のＥＥＰ
ＲＯＭの一記憶素子の断面図である。この記憶素子は、
記憶用トランジスタ１１と選択用トランジスタ１２とが
一対で形成されている。
ィングゲートを有する電界効果型(MOSFET 型) のＥＥＰ
ＲＯＭの一記憶素子の断面図である。この記憶素子は、
記憶用トランジスタ１１と選択用トランジスタ１２とが
一対で形成されている。
【０００４】図２において、シリコン基板１の表面近傍
に共にシリコン基板１の導電性とは逆の導電性を有する
ための不純物を高濃度に含む第１の拡散領域２′と第２
の拡散領域３′が所定距離（チャネルを形成するのに必
要な距離）だけ離して形成されている。さらにシリコン
基板１の表面近傍には第１の拡散領域２′から所定距離
だけ隔てて第３の拡散領域４′が形成されている。前記
第１の拡散領域２′、前記第２の拡散領域３′、及び前
記第３の拡散領域４′の形成されたシリコン基板１の表
面には、酸化シリコン（ＳｉＯ2 ）等から成る絶縁膜５
が形成されている。
に共にシリコン基板１の導電性とは逆の導電性を有する
ための不純物を高濃度に含む第１の拡散領域２′と第２
の拡散領域３′が所定距離（チャネルを形成するのに必
要な距離）だけ離して形成されている。さらにシリコン
基板１の表面近傍には第１の拡散領域２′から所定距離
だけ隔てて第３の拡散領域４′が形成されている。前記
第１の拡散領域２′、前記第２の拡散領域３′、及び前
記第３の拡散領域４′の形成されたシリコン基板１の表
面には、酸化シリコン（ＳｉＯ2 ）等から成る絶縁膜５
が形成されている。
【０００５】第１の拡散領域２′と第２の拡散領域３′
の間の記憶用トランジスタ１１のチャンネル部及びこの
第１の拡散領域２′の上方に絶縁膜５を介して対向させ
てフローティングゲート６が設けられ、このフローティ
ングゲート６の上方に絶縁膜５を介して制御ゲート７が
設けられている。また、第１の拡散領域２′と第３の拡
散領域３′の間の選択用トランジスタのチャンネル部の
上方に絶縁膜５を介して対向させた選択用トランジスタ
のゲート電極８が設けられている。
の間の記憶用トランジスタ１１のチャンネル部及びこの
第１の拡散領域２′の上方に絶縁膜５を介して対向させ
てフローティングゲート６が設けられ、このフローティ
ングゲート６の上方に絶縁膜５を介して制御ゲート７が
設けられている。また、第１の拡散領域２′と第３の拡
散領域３′の間の選択用トランジスタのチャンネル部の
上方に絶縁膜５を介して対向させた選択用トランジスタ
のゲート電極８が設けられている。
【０００６】フローティングゲート６の第１の拡散領域
２′に対向する部分はこの第１の拡散領域２′に近接し
て形成されており、フローティングゲート６のその部分
と第１の拡散領域２′に挟まれた絶縁膜５は膜厚が薄く
形成され、この絶縁膜５の膜厚の薄い部分がトンネル領
域９を形成している。さらに絶縁膜５の上にアルミニウ
ム（ 外１ ）等の金属から成るビット線１０が形成さ
れており、そのビット
２′に対向する部分はこの第１の拡散領域２′に近接し
て形成されており、フローティングゲート６のその部分
と第１の拡散領域２′に挟まれた絶縁膜５は膜厚が薄く
形成され、この絶縁膜５の膜厚の薄い部分がトンネル領
域９を形成している。さらに絶縁膜５の上にアルミニウ
ム（ 外１ ）等の金属から成るビット線１０が形成さ
れており、そのビット
【０００７】
【外１】
【０００８】線１０は第３の拡散領域４′と接続されて
いる。上記構成において、第１の拡散領域２′、第２の
拡散領域３′、絶縁膜５、フローティングゲート６、制
御ゲート７は記憶用トランジスタ１１を構成しており、
フローティングゲート６に電荷を蓄積することにより
“０”，“１”の２値データを記憶する。また、第３の
拡散領域４、第１の拡散領域２′、絶縁膜５及びゲート
電極８はＭＯＳＦＥＴ構造の選択用トランジスタ１２を
構成しており、選択用トランジスタ１２をオンすること
により記憶用トランジスタ１１へのデータの書込み／読
出しが行われる。ここで、第１の拡散領域２′と第２の
拡散領域３′は、それぞれ記憶用トランジスタ１１のド
レイン領域２とソース領域３である。また、第３の拡散
領域は選択用トランジスタ１２のドレイン領域４であ
り、第１の拡散領域２′は、この選択用トランジスタ１
２のソース領域にもなっている。尚、以下の説明では第
１の拡散領域２′は単にドレイン領域２と呼ぶことにす
る。
いる。上記構成において、第１の拡散領域２′、第２の
拡散領域３′、絶縁膜５、フローティングゲート６、制
御ゲート７は記憶用トランジスタ１１を構成しており、
フローティングゲート６に電荷を蓄積することにより
“０”，“１”の２値データを記憶する。また、第３の
拡散領域４、第１の拡散領域２′、絶縁膜５及びゲート
電極８はＭＯＳＦＥＴ構造の選択用トランジスタ１２を
構成しており、選択用トランジスタ１２をオンすること
により記憶用トランジスタ１１へのデータの書込み／読
出しが行われる。ここで、第１の拡散領域２′と第２の
拡散領域３′は、それぞれ記憶用トランジスタ１１のド
レイン領域２とソース領域３である。また、第３の拡散
領域は選択用トランジスタ１２のドレイン領域４であ
り、第１の拡散領域２′は、この選択用トランジスタ１
２のソース領域にもなっている。尚、以下の説明では第
１の拡散領域２′は単にドレイン領域２と呼ぶことにす
る。
【０００９】以上のように構成されたＭＯＳＦＥＴ型の
ＥＥＰＲＯＭは周知であるが、その動作を簡単に説明す
ると、まず書き込み時にはゲート電極８に所定の電圧を
印加し、選択用トランジスタ１２をオンさせた後、制御
ゲート７とビット線１０及びシリコン基板１に所定の電
圧を印加する。この結果、ドレイン領域２とシリコン基
板１間のｐｎ接合部が強く逆バイアスされ、なだれ効果
等によって発生した電荷がトンネリングによりトンネル
領域９を介しフローティングゲート６へ注入され、フロ
ーティングゲート６には電荷が蓄積される。フローティ
ングゲート６は絶縁膜５に囲まれているので、フローテ
ィングゲート６に蓄積された電子はドレイン電極２及び
制御ゲート５に対して電圧が印加されなくなった後も保
持され、記憶用トランジスタ１１をオンし続ける。
ＥＥＰＲＯＭは周知であるが、その動作を簡単に説明す
ると、まず書き込み時にはゲート電極８に所定の電圧を
印加し、選択用トランジスタ１２をオンさせた後、制御
ゲート７とビット線１０及びシリコン基板１に所定の電
圧を印加する。この結果、ドレイン領域２とシリコン基
板１間のｐｎ接合部が強く逆バイアスされ、なだれ効果
等によって発生した電荷がトンネリングによりトンネル
領域９を介しフローティングゲート６へ注入され、フロ
ーティングゲート６には電荷が蓄積される。フローティ
ングゲート６は絶縁膜５に囲まれているので、フローテ
ィングゲート６に蓄積された電子はドレイン電極２及び
制御ゲート５に対して電圧が印加されなくなった後も保
持され、記憶用トランジスタ１１をオンし続ける。
【００１０】一方、読み出し時には、ビット線１０をグ
ランドあるいは正の電圧ＶDDに接続し、ゲート電極９に
所定電圧を加え、選択用トランジスタ１０をオンさせ
る。そして、ソース領域３の出力レベルをチェックし
て、記憶用トランジスタがオンとなっているか、オフと
なっているかを検出する。
ランドあるいは正の電圧ＶDDに接続し、ゲート電極９に
所定電圧を加え、選択用トランジスタ１０をオンさせ
る。そして、ソース領域３の出力レベルをチェックし
て、記憶用トランジスタがオンとなっているか、オフと
なっているかを検出する。
【００１１】また、データの消去を行う場合にはドレイ
ン領域２と制御ゲート５にそれぞれ極性の異なる所定の
電圧を印加して、フローティングゲート６に蓄積されて
いる電荷をトンネリングによりトンネル領域９を介して
ドレイン領域２に放出させる。
ン領域２と制御ゲート５にそれぞれ極性の異なる所定の
電圧を印加して、フローティングゲート６に蓄積されて
いる電荷をトンネリングによりトンネル領域９を介して
ドレイン領域２に放出させる。
【００１２】このように、フローティングゲート６への
電荷の蓄積・消去を電気的に行うことができ、フローテ
ィングゲートの電荷の有無より“０”，“１”の２値デ
ータを記憶できるようになっている。
電荷の蓄積・消去を電気的に行うことができ、フローテ
ィングゲートの電荷の有無より“０”，“１”の２値デ
ータを記憶できるようになっている。
【００１３】
【従来技術の問題点】上述した従来のＭＯＳＦＥＴによ
るフローティングゲート型記憶素子はシリコン単結晶基
板上に形成されている。このシリコン単結晶基板は、そ
の結晶構造に必ず欠陥が存在し、この欠陥が存在する確
率はチップ面積が大きくなると格段に高くなる。したが
って従来、記憶容量を大きくするためには、チップサイ
ズを大きくすると不良の発生率が格段に高くなるので、
素子の微細化が行われていた。しかし、素子の微細化に
よりその素子構造上の問題、及び高精度パターニング、
複雑なプロセス制御を要するという様な製造工程上の問
題があった。
るフローティングゲート型記憶素子はシリコン単結晶基
板上に形成されている。このシリコン単結晶基板は、そ
の結晶構造に必ず欠陥が存在し、この欠陥が存在する確
率はチップ面積が大きくなると格段に高くなる。したが
って従来、記憶容量を大きくするためには、チップサイ
ズを大きくすると不良の発生率が格段に高くなるので、
素子の微細化が行われていた。しかし、素子の微細化に
よりその素子構造上の問題、及び高精度パターニング、
複雑なプロセス制御を要するという様な製造工程上の問
題があった。
【００１４】本発明は上記従来の問題点に鑑み、記憶内
容を電気的に書き込み可能で記憶容量が大きく、且つ製
造が容易な薄膜半導体素子を提供することを目的とす
る。
容を電気的に書き込み可能で記憶容量が大きく、且つ製
造が容易な薄膜半導体素子を提供することを目的とす
る。
【００１５】
【発明の要点】本発明は上記目的を達成するために、絶
縁性基板の上方に制御ゲートとフローティングゲートを
絶縁膜により絶縁して積層形成し、さらに薄膜部を形成
した絶縁膜を介し前記フローティングゲートに対向して
半導体膜を設け、その半導体膜と電気的に接続され、前
記薄膜部を介して前記フローティングゲートに対向する
突部を形成した第１の電極と、前記半導体膜と電気的に
接続され、第１の電極と所定の間隔をもって形成された
第２の電極とが設けられていることを特徴とする。
縁性基板の上方に制御ゲートとフローティングゲートを
絶縁膜により絶縁して積層形成し、さらに薄膜部を形成
した絶縁膜を介し前記フローティングゲートに対向して
半導体膜を設け、その半導体膜と電気的に接続され、前
記薄膜部を介して前記フローティングゲートに対向する
突部を形成した第１の電極と、前記半導体膜と電気的に
接続され、第１の電極と所定の間隔をもって形成された
第２の電極とが設けられていることを特徴とする。
【００１６】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図１は、本発明の一実施例の薄膜半導
体によるフローティングゲート型記憶素子の断面図であ
る。
ついて説明する。図１は、本発明の一実施例の薄膜半導
体によるフローティングゲート型記憶素子の断面図であ
る。
【００１７】同図において、絶縁性基板２１上に記憶用
トランジスタ４０の制御ゲート２２と選択用トランジス
タのゲート電極２３が所定距離、隔てて設けられてい
る。前記制御ゲート２２と前記ゲート電極２３が形成さ
れた絶縁性基板２１上には絶縁膜２４が形成され、制御
ゲート２２の上方には絶縁膜２４に周囲を囲まれたフロ
ーティングゲート２５が設けられている。また、フロー
ティングゲート２５の上方及びゲート電極２３の上方の
絶縁膜２４上には、それぞれ真性のアモルファスシリコ
ンからなる半導体膜２６、２７が形成されており、記憶
用トランジスタ４０用の半導体膜２６の上、及び選択ト
ランジスタ５０用の半導体膜２７の上にはそれら各トラ
ンジスタ４０，５０のチャネル領域２６ａ，２７ａの部
分を除いてオーミックコンタクト用のコンタクト層２８
が設けられている。このコンタクト層２８に接続して金
属電極が設けられ、この金属電極は記憶用トランジスタ
のソース電極２９、記憶用トランジスタ４０のドレイン
電極３０と選択用トランジスタ５０のソース電極３１と
を一体的に接続した接続電極３２、及び選択用トランジ
スタのドレイン電極３３を形成している。記憶用トラン
ジスタ４０のドレイン電極３０の一部には、コンタクト
層２８及び半導体膜２６を貫いてフローティングゲート
２５の方向へ突出した突部３０ａが形成され、この突部
３０ａとフローティングゲート２５の間の絶縁膜２４
は、その厚さがトンネリングが可能な程度に薄くなって
おりトンネル領域３３を形成している。制御ゲート２
２、フローティングゲート２５、半導体膜２６、コンタ
クト層２８、ソース電極２９、ドレイン電極３０から成
る薄膜トランジスタはフローティングゲート２５に電荷
を保持する記憶用トランジスタ４０を構成し、また、ゲ
ート電極２３、絶縁膜２４、半導体膜２７、コンタクト
層２８、ソース電極３１、ドレイン電極３３からなる逆
スタガー型の薄膜トランジスタはデータの書き込み／読
み出し制御用の選択用トランジスタ５０を構成してお
り、記憶用トランジスタ４０のドレイン電極と選択用ト
ランジスタ５０のソース電極とは接続電極３２によって
電気的に接続されている。
トランジスタ４０の制御ゲート２２と選択用トランジス
タのゲート電極２３が所定距離、隔てて設けられてい
る。前記制御ゲート２２と前記ゲート電極２３が形成さ
れた絶縁性基板２１上には絶縁膜２４が形成され、制御
ゲート２２の上方には絶縁膜２４に周囲を囲まれたフロ
ーティングゲート２５が設けられている。また、フロー
ティングゲート２５の上方及びゲート電極２３の上方の
絶縁膜２４上には、それぞれ真性のアモルファスシリコ
ンからなる半導体膜２６、２７が形成されており、記憶
用トランジスタ４０用の半導体膜２６の上、及び選択ト
ランジスタ５０用の半導体膜２７の上にはそれら各トラ
ンジスタ４０，５０のチャネル領域２６ａ，２７ａの部
分を除いてオーミックコンタクト用のコンタクト層２８
が設けられている。このコンタクト層２８に接続して金
属電極が設けられ、この金属電極は記憶用トランジスタ
のソース電極２９、記憶用トランジスタ４０のドレイン
電極３０と選択用トランジスタ５０のソース電極３１と
を一体的に接続した接続電極３２、及び選択用トランジ
スタのドレイン電極３３を形成している。記憶用トラン
ジスタ４０のドレイン電極３０の一部には、コンタクト
層２８及び半導体膜２６を貫いてフローティングゲート
２５の方向へ突出した突部３０ａが形成され、この突部
３０ａとフローティングゲート２５の間の絶縁膜２４
は、その厚さがトンネリングが可能な程度に薄くなって
おりトンネル領域３３を形成している。制御ゲート２
２、フローティングゲート２５、半導体膜２６、コンタ
クト層２８、ソース電極２９、ドレイン電極３０から成
る薄膜トランジスタはフローティングゲート２５に電荷
を保持する記憶用トランジスタ４０を構成し、また、ゲ
ート電極２３、絶縁膜２４、半導体膜２７、コンタクト
層２８、ソース電極３１、ドレイン電極３３からなる逆
スタガー型の薄膜トランジスタはデータの書き込み／読
み出し制御用の選択用トランジスタ５０を構成してお
り、記憶用トランジスタ４０のドレイン電極と選択用ト
ランジスタ５０のソース電極とは接続電極３２によって
電気的に接続されている。
【００１８】上記構成において、絶縁性基板２１として
はガラス基板等を用いることができ、制御ゲート２２、
ゲート電極２３、フローティングゲート２５には、クロ
ム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）
等の金属を、各トランジスタのソース電極２９，３１及
びドレイン電極３０，３３及び接続電極３２等を形成す
る金属電極には、アルミニウム（ 外２ ）等の低い電
気抵抗の金属を用いる
はガラス基板等を用いることができ、制御ゲート２２、
ゲート電極２３、フローティングゲート２５には、クロ
ム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）
等の金属を、各トランジスタのソース電極２９，３１及
びドレイン電極３０，３３及び接続電極３２等を形成す
る金属電極には、アルミニウム（ 外２ ）等の低い電
気抵抗の金属を用いる
【００１９】
【外２】
【００２０】ことができる。さらに、絶縁膜２４として
は窒化シリコン（ＳｉＮ）、２酸化シリコン（Ｓｉ
Ｏ2 ）等を、半導体膜２６，２７には、真性アモルファ
スシリコンや多結晶シリコン等を、コンタクト層２９に
は高不純物濃度のｎ形アモルファスシリコン等が用いら
れる。
は窒化シリコン（ＳｉＮ）、２酸化シリコン（Ｓｉ
Ｏ2 ）等を、半導体膜２６，２７には、真性アモルファ
スシリコンや多結晶シリコン等を、コンタクト層２９に
は高不純物濃度のｎ形アモルファスシリコン等が用いら
れる。
【００２１】次に、以上のように構成された本実施例の
動作を説明する。選択用トランジスタ５０は、周知のＴ
ＦＴであり第２のゲート電極２３に印加する電圧を制御
することによって導通（オン）・遮断（オフ）の制御を
行うことができる。
動作を説明する。選択用トランジスタ５０は、周知のＴ
ＦＴであり第２のゲート電極２３に印加する電圧を制御
することによって導通（オン）・遮断（オフ）の制御を
行うことができる。
【００２２】データの書き込み（フローティングゲート
２５への電荷の蓄積）、データの読み出し（フローティ
ングゲート２５に蓄積されている電荷の有無の検出）は
いづれも選択用トランジスタ５０をオンにして行う。
２５への電荷の蓄積）、データの読み出し（フローティ
ングゲート２５に蓄積されている電荷の有無の検出）は
いづれも選択用トランジスタ５０をオンにして行う。
【００２３】まず、データの書き込みを行う場合には、
選択用トランジスタ５０をＯＮさせ、選択用トランジス
タ５０のドレイン電極３３と記憶用トランジスタ４０の
制御ゲート２２にそれぞれ極性の異なる高電圧を印加す
る。記憶用トランジスタ４０のドレイン電極３０と制御
ゲート２２間に選択用トランジスタ５０を介して高電圧
が印加され、ドレイン電極３０の突部３０ａと制御ゲー
ト２２間の電界が極めて高くなる。この間に介在する絶
縁膜２４からなるトンネル領域３４は、その厚さが極め
て薄いのでドレイン電極３０の突部３０ａからフローテ
ィングゲート２５にトンネル電流が流れ、フローティン
グゲート２５に電荷が蓄積される。フローティングゲー
ト２５は周囲を絶縁膜２４によって囲まれているのでド
レイン電極３０及び制御ゲート２２間に電圧が印加され
なくなってもフローティングゲート２５に蓄積された電
荷は放電されることなく保持される。フローティングゲ
ート２５に電荷が蓄積されている場合は、電荷が蓄積さ
れた記憶用トランジスタ４０のドレイン電極３０とソー
ス電極２９間の抵抗は低抵抗（オン）となる。一方、フ
ローティングゲート２５に電荷が蓄積されていない場合
は、記憶用トランジスタ４０のドレイン電極３０とソー
ス電極２９間の抵抗は高抵抗（オフ）となる。
選択用トランジスタ５０をＯＮさせ、選択用トランジス
タ５０のドレイン電極３３と記憶用トランジスタ４０の
制御ゲート２２にそれぞれ極性の異なる高電圧を印加す
る。記憶用トランジスタ４０のドレイン電極３０と制御
ゲート２２間に選択用トランジスタ５０を介して高電圧
が印加され、ドレイン電極３０の突部３０ａと制御ゲー
ト２２間の電界が極めて高くなる。この間に介在する絶
縁膜２４からなるトンネル領域３４は、その厚さが極め
て薄いのでドレイン電極３０の突部３０ａからフローテ
ィングゲート２５にトンネル電流が流れ、フローティン
グゲート２５に電荷が蓄積される。フローティングゲー
ト２５は周囲を絶縁膜２４によって囲まれているのでド
レイン電極３０及び制御ゲート２２間に電圧が印加され
なくなってもフローティングゲート２５に蓄積された電
荷は放電されることなく保持される。フローティングゲ
ート２５に電荷が蓄積されている場合は、電荷が蓄積さ
れた記憶用トランジスタ４０のドレイン電極３０とソー
ス電極２９間の抵抗は低抵抗（オン）となる。一方、フ
ローティングゲート２５に電荷が蓄積されていない場合
は、記憶用トランジスタ４０のドレイン電極３０とソー
ス電極２９間の抵抗は高抵抗（オフ）となる。
【００２４】このように本実施例の記憶素子は、記憶用
トランジスタ４０のドレイン電極３０とソース電極２９
間の抵抗が、低抵抗（オン）であるか高抵抗（オフ）で
あるかによって“１”，“０”の２値データを記憶させ
ることができる。
トランジスタ４０のドレイン電極３０とソース電極２９
間の抵抗が、低抵抗（オン）であるか高抵抗（オフ）で
あるかによって“１”，“０”の２値データを記憶させ
ることができる。
【００２５】次に、データの読み出しは、まず記憶用ト
ランジスタ４０のソース電極２９をグランドまたは所定
電圧ＶDDに接続させ、その後書き込み時と同様に選択用
トランジスタ５０をオンさせドレイン電極３０に出力さ
れる電圧がグランドまたはＶ DDであるかを検出すること
によって行う。すなわち、記憶用トランジスタ４０がオ
ンとなっていればソース電極２９に印加した電圧が選択
用トランジスタ５０を介して、ドレイン電極３３に出力
される。
ランジスタ４０のソース電極２９をグランドまたは所定
電圧ＶDDに接続させ、その後書き込み時と同様に選択用
トランジスタ５０をオンさせドレイン電極３０に出力さ
れる電圧がグランドまたはＶ DDであるかを検出すること
によって行う。すなわち、記憶用トランジスタ４０がオ
ンとなっていればソース電極２９に印加した電圧が選択
用トランジスタ５０を介して、ドレイン電極３３に出力
される。
【００２６】また、データの消去を行う場合には、選択
用トランジスタ５０をＯＮさせ、制御ゲート２２とフロ
ーティングゲート２５にデータの書込みの際に印加した
電圧と逆極性の電圧を印加して、フローティングゲート
２５に蓄積されている電荷を絶縁膜２４中に放出させ
る。
用トランジスタ５０をＯＮさせ、制御ゲート２２とフロ
ーティングゲート２５にデータの書込みの際に印加した
電圧と逆極性の電圧を印加して、フローティングゲート
２５に蓄積されている電荷を絶縁膜２４中に放出させ
る。
【００２７】このように、制御ゲート２２と選択用トラ
ンジスタ５０を介して印加されるドレイン電極３０の電
圧制御、及び選択用トランジスタ５０のオン・オフ制御
により記憶用トランジスタ４０のフローティングゲート
２５に対する電荷の蓄積・放出を行うことができ、記憶
用トランジスタ４０のオン・オフ状態により２値データ
の記憶を行うことができる。
ンジスタ５０を介して印加されるドレイン電極３０の電
圧制御、及び選択用トランジスタ５０のオン・オフ制御
により記憶用トランジスタ４０のフローティングゲート
２５に対する電荷の蓄積・放出を行うことができ、記憶
用トランジスタ４０のオン・オフ状態により２値データ
の記憶を行うことができる。
【００２８】本実施例のフローティングゲート型記憶素
子をＥＥＰＲＯＭに用いる場合、選択用トランジスタ５
０のドレイン電極３３をビット線に、ゲート電極２３を
ワード線に接続して用いるようにする。そして、このフ
ローティングゲート型記憶素子を絶縁性基板２１上にｍ
行、ｎ列のマトリクス状に配設し、これらの選択用トラ
ンジスタゲート電極２３を各行毎にｍ本のビット線に接
続し、且つドレイン電極３３を各列毎にｎ本のワード線
にそれぞれ接続することによってｍビット×ｎワードの
ＥＥＰＲＯＭが実現できる。
子をＥＥＰＲＯＭに用いる場合、選択用トランジスタ５
０のドレイン電極３３をビット線に、ゲート電極２３を
ワード線に接続して用いるようにする。そして、このフ
ローティングゲート型記憶素子を絶縁性基板２１上にｍ
行、ｎ列のマトリクス状に配設し、これらの選択用トラ
ンジスタゲート電極２３を各行毎にｍ本のビット線に接
続し、且つドレイン電極３３を各列毎にｎ本のワード線
にそれぞれ接続することによってｍビット×ｎワードの
ＥＥＰＲＯＭが実現できる。
【００２９】以上述べた様に、本実施例は、大きな面積
に均質な薄膜を形成することができる薄膜形成技術を用
いて、大きな基板上にトランジスタを多数配列形成する
ものであるから、高精度で且つ複雑なプロセス制御を必
要とすることなく、大きな記憶容量をもった記憶素子を
製造することができる。また、記憶用トランジスタ４０
の制御ゲート２２等の配線ラインにクロム（Ｃｒ）、ア
ルミニウム（ 外３）等の金属を用いることができるの
で、配線ラインに拡散層やポリシリコンを用
に均質な薄膜を形成することができる薄膜形成技術を用
いて、大きな基板上にトランジスタを多数配列形成する
ものであるから、高精度で且つ複雑なプロセス制御を必
要とすることなく、大きな記憶容量をもった記憶素子を
製造することができる。また、記憶用トランジスタ４０
の制御ゲート２２等の配線ラインにクロム（Ｃｒ）、ア
ルミニウム（ 外３）等の金属を用いることができるの
で、配線ラインに拡散層やポリシリコンを用
【００３０】
【外３】
【００３１】いている従来のＭＯＳＦＥＴ型のフローテ
ィングゲート型記憶素子よりも配線抵抗を著しく小さく
できる。また、絶縁膜２４、半導体膜２６、コンタクト
層２８はプラズマＣＶＤ法等により連続して形成するこ
とができるため絶縁膜２４に含まれる可動イオンや固定
電荷を少なくすることができ、且つ各層の膜質の均一性
が良くなると共に絶縁膜２４と半導体膜２６間の界面特
性が良くなるため、記憶用トランジスタ４０及び選択用
トランジスタ５０の電気的特性が安定する。さらに、各
トランジスタ４０，５０の半導体膜は、フォトリソグラ
フィ法によってパターニングされた独立した島状に形成
されるため、従来のＭＯＳＦＥＴ形の記憶素子の如く不
純物のドープ及び／又は膜厚を厚くした絶縁膜の形成に
よる素子の分離に比べて各トランジスタのチャンネル領
域の分離が完全である。
ィングゲート型記憶素子よりも配線抵抗を著しく小さく
できる。また、絶縁膜２４、半導体膜２６、コンタクト
層２８はプラズマＣＶＤ法等により連続して形成するこ
とができるため絶縁膜２４に含まれる可動イオンや固定
電荷を少なくすることができ、且つ各層の膜質の均一性
が良くなると共に絶縁膜２４と半導体膜２６間の界面特
性が良くなるため、記憶用トランジスタ４０及び選択用
トランジスタ５０の電気的特性が安定する。さらに、各
トランジスタ４０，５０の半導体膜は、フォトリソグラ
フィ法によってパターニングされた独立した島状に形成
されるため、従来のＭＯＳＦＥＴ形の記憶素子の如く不
純物のドープ及び／又は膜厚を厚くした絶縁膜の形成に
よる素子の分離に比べて各トランジスタのチャンネル領
域の分離が完全である。
【００３２】尚、本実施例では選択用トランジスタ５０
を設けているが選択用トランジスタ５０は無くても良
く、ドレイン電極３０に直接電圧を印加するようにして
も良い。
を設けているが選択用トランジスタ５０は無くても良
く、ドレイン電極３０に直接電圧を印加するようにして
も良い。
【００３３】また、本実施例では記憶用トランジスタ４
０を逆スタガー型のＴＦＴにしているが、記憶用トラン
ジスタに用いるＴＦＴは逆スタガー型に限定されること
なくスタガー型、コプラナ型、逆コプラナ型であっても
良い。
０を逆スタガー型のＴＦＴにしているが、記憶用トラン
ジスタに用いるＴＦＴは逆スタガー型に限定されること
なくスタガー型、コプラナ型、逆コプラナ型であっても
良い。
【００３４】
【発明の効果】以上説明したように本発明によれば、薄
膜トランジスタによりフローティングゲート型記憶素子
を構成したので、大きな面積の絶縁性基板上に多数のト
ランジスタを配列形成することができ、また、製造工程
の制御が単純な薄膜形成技術によって各トランジスタを
形成するため、製造が容易で、且つ、記憶容量の大きな
記憶素子が得られる。
膜トランジスタによりフローティングゲート型記憶素子
を構成したので、大きな面積の絶縁性基板上に多数のト
ランジスタを配列形成することができ、また、製造工程
の制御が単純な薄膜形成技術によって各トランジスタを
形成するため、製造が容易で、且つ、記憶容量の大きな
記憶素子が得られる。
【図１】本発明の一実施例のフローティングゲート型記
憶素子である。
憶素子である。
【図２】従来のＭＯＳＦＥＴによるフローティングゲー
ト記憶素子である。
ト記憶素子である。
２１ 絶縁性基板 ２２ 制御ゲート ２４ 絶縁膜 ２５ フローティングゲート ２６ 半導体膜 ２９ ソース電極 ３０ ドレイン電極 ３０ａ 突部 ３３ トンネル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (1)
- 【請求項１】 絶縁性基板と、該絶縁性基板上に形成さ
れた制御ゲートと、該制御ゲートと絶縁して積層形成さ
れたフローティングゲートと、該フローティングゲート
を囲って絶縁し、一部に薄膜部を設けた絶縁膜と、少な
くとも前記フローティングゲートに対向させて形成され
た半導体膜と、該半導体膜と電気的に接続され、前記絶
縁膜の薄膜部を介して前記フローティングゲートと対向
する突部を形成した第１の電極と、前記半導体膜と電気
的に接続され、第１の電極と所定の間隔をもって形成さ
れた第２の電極とを備えたことを特徴とする薄膜半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17830192A JPH0763077B2 (ja) | 1992-07-06 | 1992-07-06 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17830192A JPH0763077B2 (ja) | 1992-07-06 | 1992-07-06 | 薄膜半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621478A JPH0621478A (ja) | 1994-01-28 |
| JPH0763077B2 true JPH0763077B2 (ja) | 1995-07-05 |
Family
ID=16046083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17830192A Expired - Fee Related JPH0763077B2 (ja) | 1992-07-06 | 1992-07-06 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763077B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689921B2 (ja) * | 1994-09-29 | 1997-12-10 | 日本電気株式会社 | 半導体不揮発性記憶装置及びその製造方法 |
| JP3943245B2 (ja) | 1997-09-20 | 2007-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4499754B2 (ja) * | 1997-09-20 | 2010-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5796760B2 (ja) * | 2009-07-29 | 2015-10-21 | Ｎｌｔテクノロジー株式会社 | トランジスタ回路 |
| KR101738996B1 (ko) * | 2009-11-13 | 2017-05-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 메모리 소자를 포함하는 장치 |
| IN2012DN05057A (ja) | 2009-12-28 | 2015-10-09 | Semiconductor Energy Lab | |
| TWI688047B (zh) | 2010-08-06 | 2020-03-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| KR102334169B1 (ko) | 2010-08-27 | 2021-12-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치, 반도체 장치 |
| US9024317B2 (en) | 2010-12-24 | 2015-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device |
| SG10201701689UA (en) | 2016-03-18 | 2017-10-30 | Semiconductor Energy Lab | Semiconductor device, semiconductor wafer, and electronic device |
-
1992
- 1992-07-06 JP JP17830192A patent/JPH0763077B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621478A (ja) | 1994-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |