JP4499754B2 - 半導体装置 - Google Patents
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Description
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いて形成される薄膜トランジスタの不揮発性メモリに関する。特に、その駆動回路などの周辺回路と共に絶縁基板上に一体形成されたＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に関する。また、ここでいうＳｉｌｉｃｏｎは単結晶、あるいは実質的に単結晶であるものをいう。
近年、半導体装置の小型化に伴い、高性能、高記憶容量、かつ小型のメモリが要求されてきた。現在半導体装置の記憶装置としては、磁気ディスクやバルクシリコンで作製された半導体不揮発性メモリが最もよく用いられている。
磁気ディスクは、記憶容量に関しては、半導体装置に用いられる中で最も大きいものの一つであるが、小型化が困難で、かつ書き込み／読み出し速度が遅いという欠点がある。
一方、半導体不揮発性メモリは、現在記憶容量に関しては磁気ディスクに劣るものの、その書き込み／読み出し速度は、磁気ディスクの数十倍である。また、半導体不揮発性メモリは、書き換え回数やデータ保持時間に関しても十分な性能を有するものが開発されてきている。そこで、最近半導体メモリを磁気ディスクの代替品として用いる動きが高まってきた。
しかし、従来、半導体不揮発性メモリは、バルクシリコンを用いて作製され、パッケージに収められているので、このような半導体不揮発性メモリを半導体装置に搭載する場合、工程が増加し、かつそのパッケージサイズのために半導体装置の小型化に支障をきたしていた。
そこで本発明は、上記の事情を鑑みてなされたものであり、他の半導体装置の部品と一体形成され得、小型化が可能な不揮発性メモリをを提供することを課題とする。
本発明のある実施態様によると、
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置された不揮発性メモリであって、
前記メモリＴＦＴは、絶縁基板上に形成される半導体活性層と、ゲイト絶縁膜と、フローティングゲイト電極と、前記フローティングゲイト電極を陽極酸化して得られる陽極酸化膜と、コントロールゲイト電極と、を少なくとも備えており、 前記スイッチングＴＦＴは、前記絶縁基板上に形成される半導体活性層と、ゲイト絶縁膜と、ゲイト電極と、を少なくとも備えており、
前記メモリＴＦＴと前記スイッチングＴＦＴとは、前記絶縁基板上に一体形成され、かつ前記メモリＴＦＴの半導体活性層の厚さは、前記スイッチングＴＦＴの半導体活性層の厚さよりも薄いことを特徴とする不揮発性メモリが提供される。このことによって上記目的が達成される。
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置された不揮発性メモリであって、
前記メモリＴＦＴは、絶縁基板上に形成される半導体活性層と、ゲイト絶縁膜と、フローティングゲイト電極と、前記フローティングゲイト電極を陽極酸化して得られる陽極酸化膜と、コントロールゲイト電極と、を少なくとも備えており、 前記スイッチングＴＦＴは、前記絶縁基板上に形成される半導体活性層と、ゲイト絶縁膜と、ゲイト電極と、を少なくとも備えており、
前記メモリＴＦＴと前記スイッチングＴＦＴとは、前記絶縁基板上に一体形成され、かつ前記メモリＴＦＴの半導体活性層の厚さは、前記スイッチングＴＦＴの半導体活性層の厚さよりも薄いことを特徴とする不揮発性メモリが提供される。このことによって上記目的が達成される。
前記メモリＴＦＴおよび前記スイッチングＴＦＴの半導体活性層の厚さは、１５０ｎｍ未満であってもよい。
前記メモリＴＦＴの半導体活性層の厚さは１〜５０ｎｍであり、前記スイッチングＴＦＴの半導体活性層の厚さは４０〜１００ｎｍであってもよい。
前記メモリＴＦＴの半導体活性層の厚さは１０〜４０ｎｍであってもよい。
前記メモリＴＦＴの半導体活性層の厚さは、前記スイッチングＴＦＴの半導体活性層の厚さよりも、インパクトイオナイゼイションが発生しやすい厚さであってもよい。
前記メモリＴＦＴの半導体活性層に流れるトンネル電流は、前記スイッチングＴＦＴの半導体活性層に流れるトンネル電流の２倍以上であってもよい。
また、本発明のある実施態様によると、
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置された不揮発性メモリであって、
前記メモリＴＦＴは、絶縁基板上に形成されるコントロールゲイト電極と、第１の絶縁膜と、フローティングゲイト電極と、第２の絶縁膜と、半導体活性層と、を少なくとも備えており、
前記スイッチングＴＦＴは、前記絶縁基板上に形成されるゲイト電極と、第１の絶縁膜と、半導体活性層を少なくとも備えており、
前記メモリＴＦＴと前記スイッチングＴＦＴとは、前記絶縁基板上に一体形成され、かつ前記メモリＴＦＴの半導体活性層の厚さは、前記スイッチングＴＦＴの半導体活性層の厚さよりも薄いことを特徴とする不揮発性メモリが提供される。このことによって上記目的が達成される。
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置された不揮発性メモリであって、
前記メモリＴＦＴは、絶縁基板上に形成されるコントロールゲイト電極と、第１の絶縁膜と、フローティングゲイト電極と、第２の絶縁膜と、半導体活性層と、を少なくとも備えており、
前記スイッチングＴＦＴは、前記絶縁基板上に形成されるゲイト電極と、第１の絶縁膜と、半導体活性層を少なくとも備えており、
前記メモリＴＦＴと前記スイッチングＴＦＴとは、前記絶縁基板上に一体形成され、かつ前記メモリＴＦＴの半導体活性層の厚さは、前記スイッチングＴＦＴの半導体活性層の厚さよりも薄いことを特徴とする不揮発性メモリが提供される。このことによって上記目的が達成される。
前記メモリＴＦＴおよび前記スイッチングＴＦＴの半導体活性層の厚さは、１５０ｎｍ未満であってもよい。
前記メモリＴＦＴの半導体活性層の厚さは１〜５０ｎｍであり、前記スイッチングＴＦＴの半導体活性層の厚さは４０〜１００ｎｍであってもよい。
前記メモリＴＦＴの半導体活性層の厚さは１０〜４０ｎｍであり、前記スイッチングＴＦＴの半導体活性層の厚さは４０〜１００ｎｍであってもよい。
前記メモリＴＦＴの半導体活性層の厚さは、前記スイッチングＴＦＴの半導体活性層の厚さよりも、インパクトイオナイゼイションが発生しやすい厚さであってもよい。
前記メモリＴＦＴの半導体活性層に流れるトンネル電流は、前記スイッチングＴＦＴの半導体活性層に流れるトンネル電流の２倍以上であってもよい。
また，本発明のある実施態様によると、
絶縁基板上に第１の厚さを有する非晶質珪素膜と、第２の厚さを有する非晶質珪素膜とを形成する工程と、
前記第１の厚さを有する非晶質珪素膜と、前記第２の厚さを有する非晶質珪素膜とを結晶化させ、第１の厚さを有する多結晶珪素膜と、第２の厚さを有する多結晶珪素膜とを形成する工程と、
前記第１の多結晶珪素膜上にメモリＴＦＴを形成し、前記第２の多結晶珪素膜上にスイッチングＴＦＴを形成する工程と、
を含む不揮発性メモリの製造方法であって、
前記第１の厚さは、前記第２の厚さよりも薄いことを特徴とする不揮発性メモリの製造方法が提供される。このことによって上記目的が達成される。
絶縁基板上に第１の厚さを有する非晶質珪素膜と、第２の厚さを有する非晶質珪素膜とを形成する工程と、
前記第１の厚さを有する非晶質珪素膜と、前記第２の厚さを有する非晶質珪素膜とを結晶化させ、第１の厚さを有する多結晶珪素膜と、第２の厚さを有する多結晶珪素膜とを形成する工程と、
前記第１の多結晶珪素膜上にメモリＴＦＴを形成し、前記第２の多結晶珪素膜上にスイッチングＴＦＴを形成する工程と、
を含む不揮発性メモリの製造方法であって、
前記第１の厚さは、前記第２の厚さよりも薄いことを特徴とする不揮発性メモリの製造方法が提供される。このことによって上記目的が達成される。
前記メモリＴＦＴおよび前記スイッチングＴＦＴの半導体活性層の厚さは、１５０ｎｍ未満であってもよい。
前記第１の厚さは１〜５０ｎｍであり、前記第２の厚さは４０〜１００ｎｍであってもよい。
前記第１の厚さは１０〜４０ｎｍであってもよい。
前記メモリＴＦＴの半導体活性層の厚さは、前記スイッチングＴＦＴの半導体活性層の厚さよりも、インパクトイオナイゼイションが発生しやすい厚さであってもよい。
前記メモリＴＦＴの半導体活性層に流れるトンネル電流は、前記スイッチングＴＦＴの半導体活性層に流れるトンネル電流の２倍以上であってもよい。
本発明によると、不揮発性メモリが、その駆動回路などの周辺回路と同一基板上に一体形成され、小型化を図ることができる。
また、本発明によると、不揮発性メモリの半導体活性層の膜厚が比較的薄いので、インパクトイオナイゼイションの発生が起こりやすく、低電圧駆動でかつ劣化の少ない不揮発性メモリが実現される。
さらに、本発明の不揮発性メモリは、半導体装置の部品と一体形成され得るので、半導体装置の小型化を図ることができる。
本実施例では、絶縁基板上に形成される不揮発性メモリ、特にＥＥＰＲＯＭについて述べる。本実施例のＥＥＰＲＯＭは、その駆動回路などの周辺回路と共に、絶縁基板上に一体形成される。
図１を参照する。図１に本実施例の４ｋビットＥＥＰＲＯＭの回路図を示す。本実施例の４ｋビットＥＥＰＲＯＭは、複数の電気的消去可能なメモリ素子Ｔｒ１、複数のスイッチング素子Ｔｒ２、ＸおよびＹアドレスデコーダ１０１、１０２、および他の周辺回路１０３、１０４によって構成される。他の周辺回路には、アドレスバッファ回路やコントロールロジック回路などが含まれ、必要に応じて設けられる。図１では、各ビット情報が記録されるメモリ素子（記憶素子）は、Ｔｒ１で示されている。Ｔｒ１は、フローティングゲイトを有するＰチャネル型不揮発性メモリである。Ｔｒ２は、Ｎチャネルスイッチング素子Ｔｒ２である。
２個のＴＦＴ（Ｔｒ１およびＴｒ２）は、それぞれのドレイン電極が互いに直列に接続されており、この直列接続回路によって１ビットのメモリセルを構成する。本実施例では、このメモリセルが縦６４個×横６４個マトリクス状に配列されている。各メモリセルは１ビットの情報を記憶することができるので、本実施例のＥＥＰＲＯＭは、４０９６ビット（＝約４ｋビット）の記憶容量を有する。なお本実施例では、記憶容量が４０９６ビットのＥＥＰＲＯＭについて説明するが、本発明は、いかなる記憶容量のＥＥＰＲＯＭを構成する際にも適応され得る。
各列に配置されているメモリセルは、Ａ０、Ｂ０〜Ａ６３、Ｂ６３という符号が付けられている信号線にその両端が接続されている。また、各行に配列されているメモリセルは、信号線Ｃ０、Ｄ０〜Ｃ６３〜Ｄ６３に各メモリセルのゲイト電極が接続されている。なお図１に示されるように、本実施例では、４ｋビットＥＥＰＲＯＭを構成する各メモリセルに、（０、０）、（１、０）、（６３、６３）といった符号が付けられている。
各信号線Ａ０、Ｂ０〜Ａ６３、Ｂ６３、およびＣ０、Ｄ０〜Ｃ６３〜Ｄ６３は、それぞれＸアドレスデコーダ１０１、およびＹアドレスデコーダ１０２に接続されている。このＸアドレスデコーダ１０１およびＹアドレスデコーダ１０２によって、特定のメモリセルが指定され、データの書き込み、読み出し、あるいは消去が行われる。
次に、本実施例のメモリセルの構成について図２を用いて説明する。図２には、本実施例のメモリセルの断面図が示されている。図２において、左側の素子がメモリ素子Ｔｒ１であり、右側の素子がスイッチング素子Ｔｒ２である。Ｔｒ１の半導体活性層２０２は、ソース・ドレイン領域２０３、２０４およびチャネル領域２０５を含む。一方Ｔｒ２の半導体活性層２０６は、ソース・ドレイン領域２０７、２０８、低濃度不純物領域２０９、およびチャネル領域２１０を含む。２１１および２１２はゲイト絶縁膜である。２１３はフローティングゲイト電極である。２１４、２１８は陽極酸化膜である。２１５はコントロールゲイト電極である。２１６、２２０、および２１９はソース・ドレイン電極である。２２１は層間絶縁膜である。
図２に示すようにメモリ素子Ｔｒ１の半導体活性層の厚さｄ１と、スイッチング素子Ｔｒ２の半導体活性層の厚さｄ２とは異なっており、ｄ１＜ｄ２である。こうすることによって、メモリ素子Ｔｒ１の半導体活性層でのインパクトイオナイゼイション（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ；インパクトイオン化、あるいは衝突電離）がより起こりやすくなり、Ｔｒ１のフローティングゲイト電極への電荷の注入が起こりやすくなる。また、メモリ素子の半導体活性層に流れるトンネル電流は、スイッチング素子の半導体活性層に流れるトンネル電流の２倍以上であることが好ましい。このことによって、メモリ素子の書込み／消去を低電圧で行うことができるので，メモリ素子の書込み回数に対するメモリ素子の劣化がすくなくなる。
なお、ＸおよびＹアドレスデコーダ１０１、１０２を構成するＴＦＴや他の周辺回路を構成するＴＦＴの半導体活性層の厚さは、スイッチングＴＦＴＴｒ２の厚さと同様である。
ここで、本実施例のＥＥＰＲＯＭの動作について、図１におけるメモリセル（１、１）を例にとって説明する。
まず、メモリ素子（１、１）にデータを書き込む場合、Ａ１に−５Ｖの電圧が印加される。また、信号線Ｄ１にも５Ｖの電圧が印加される。そこで信号線Ｂ１をＧＮＤにおとし、信号線Ｃ１には２０Ｖ程度の高電圧を印加すると、Ｔｒ１のチャネル領域を移動するキャリア（この場合はホール）が加速され、弱いアバランシェ崩壊またはインパクトイオナイゼイションが起こり、多量の高エネルギー状態のホットキャリア（電子）が発生する。このキャリアがゲイト絶縁膜に注入され、フローティングゲイト電極にトラップされる。このようにしてＴｒ１のフローティングゲイト電極に電荷が貯蓄される。フローティングゲイト電極に電荷が貯蓄されることによってＴｒ１のしきい値電圧が変化する。
次に、メモリ素子（１、１）からデータを読み出す場合、信号線Ｃ１には０Ｖが印加され、Ｄ１には５Ｖが印加される。そしてＢ１をＧＮＤにおとすと、フローティングゲイト電極に電荷が貯蓄されている場合と貯蓄されていない場合とで、Ｔｒ１のしきい値電圧が変化し、記憶されていた信号がＡ１から読み出されることになる。
次に、記憶素子（１、１）に記憶されているデータを消去する場合、信号線Ｄ１には５Ｖが印加され、信号線Ｂ１をＧＮＤにおとす。そして、信号線Ｃ１に−２０Ｖ程度の電圧が印加されると、フローティングゲイト電極にトラップされていた電子がドレイン領域へ注入される。よって、記憶されていたデータが消去される。
以上の動作を下の表にまとめる。
なお、記憶素子に印加される電圧は、記憶素子の半導体活性層の膜厚やコントロールゲイト電極−フローティング電極間の容量等に依存する。よって、記憶素子の動作電圧については、上述した電圧に限られるわけではない。
ＥＥＰＲＯＭは、その書き換え回数と情報保持時間が重要である。書き換え回数を多く可能にするために、記憶素子のコントロール電極に印加される電圧を小さくすることが要求される。本実施例の記憶素子の半導体活性層の厚さは、スイッチングＴＦＴやアドレスデコーダを構成するＴＦＴの半導体活性層の厚さよりも厚いので、インパクトイオナイゼイションが起こりやすく、コントロール電極に印加される電圧を低くすることができる。
また、本実施例において、メモリ素子にデ─タを書込み／消去する場合、メモリ素子のコントロ─ル電極に一度に２０Ｖの電圧を印加するのではなく、これよりも低い電圧を複数回のパルスで印加することによって、素子の劣化を防ぐことも出来る。
また、本実施例のＥＥＰＲＯＭを構成するＴＦＴには、移動度、しきい値電圧等に高特性が要求されるので、従来よく用いられているアモルファスシリコンの半導体活性層を備えたＴＦＴでは十分ではない。そこで、上記のような高特性を示すＴＦＴを作製する方法を以下に示す。以下の作製方法によると、高特性のＴＦＴを作製することができ、本実施例のＥＥＰＲＯＭが実現できる。
本実施例のＥＥＰＲＯＭの作製方法を図３〜図７を用いて説明する。なお、図３〜図７には、本実施例のＥＥＰＲＯＭを構成するＴＦＴとして、メモリセルを構成するメモリ素子およびスイッチング素子、ならびにアドレスデコーダやその他の周辺回路を構成する回路として代表的なＣＭＯＳ回路を構成する２つのＴＦＴを例にとって説明する。
また、以下に示す不揮発性メモリの製造方法によると、薄膜技術を用いて作製され得るいかなる半導体装置と本発明の不揮発性メモリとは、一体形成され得ることが理解される。
図３を参照する。まず、絶縁表面を有する基板として石英基板３０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を用いても良い。
次に、非晶質珪素膜３０２を厚さ２５ｎｍに形成する（図３（Ａ））。本実施例では成膜を減圧熱ＣＶＤ法で行い、下記条件に従って形成する。
成膜温度：４６５℃
成膜圧力：０．５ｔｏｒｒ
成膜ガス：Ｈｅ（ヘリウム）３００ｓｃｃｍ
Ｓｉ2 Ｈ6 （ジシラン）２５０ｓｃｃｍ
成膜温度：４６５℃
成膜圧力：０．５ｔｏｒｒ
成膜ガス：Ｈｅ（ヘリウム）３００ｓｃｃｍ
Ｓｉ2 Ｈ6 （ジシラン）２５０ｓｃｃｍ
次に、レジスト膜を形成し、パターンニングすることによってマスク３０４を形成する（図３（Ｂ））。その後、非晶質珪素膜３０３をエッチングし、基板上に部分的に形成された非晶質珪素膜３０４を形成する（図３（Ｃ））。なお、非晶質珪素膜３０３のエッチングには、ドライエッチングあるいはウエットエッチングのいずれを行ってもよい。ドライエッチングの場合、ＣＦ4 ＋Ｏ2 を用い、またウエットエッチングの場合、フッ素酸＋硝酸を用いてもよい。
次に、再び上述した方法で非晶質珪素膜を厚さ５０ｎｍに形成し、図３（Ｄ）に示すような非晶質珪素膜３０５、３０６を形成する。ここでは、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が、非晶質珪素膜３０５は５０ｎｍ、かつ非晶質珪素膜３０６が７５ｎｍとなるように調節した。
なお、２度目の非晶質珪素膜の形成の前には、非晶質珪素膜３０４および石英基板３０１の表面を清浄化しておくことが望ましい。
また、非晶質珪素膜３０５、３０６の形成にあたっては、別の方法を用いてもよい。例えば、上述した方法によって非晶質珪素膜を全体に７５ｎｍに形成し、部分的にマスクを形成し、上述したエッチングによって部分的に膜厚を減少させた非晶質珪素膜を得ることもできる。
なお、非晶質珪素膜３０５は、後にメモリ素子の半導体活性層となり、非晶質珪素膜３０６は、後にスイッチング素子および周辺のＣＭＯＳ回路等の半導体活性層となる。
なお、最終的な半導体活性層の厚さが１５０ｎｍ以上、特に２００ｎｍ以上の場合は、ＳＯＩ特有のインパクトイオナイゼイションの発生がきわめて少なく、バルクシリコンを用いた不揮発性メモリで発生するケースとほとんど変わらなくなってしまう。よってＳＯＩ技術による不揮発性メモリの特性を引き出すことができない。このため、本発明においては、最終的な半導体活性層の厚さは、共に１５０ｎｍ未満（好ましくは１００ｎｍ未満）が好ましい。
また、本実施例では、上述したようにメモリ素子の非晶質珪素膜３０５の最終的な膜厚を５０ｎｍ、スイッチング素子および周辺のＣＭＯＳ回路等の非晶質珪素膜３０６の最終的な膜厚を７５ｎｍとしたが、それぞれ好ましくは、１〜５０ｎｍ（さらに好ましくは１０〜４０ｎｍ）、４０〜１００ｎｍの範囲に形成すればよく、本実施例の膜厚に限定されるわけではない。
なお、非晶質珪素膜の成膜に際して膜中の不純物濃度の管理を徹底的に行うことが重要である。本実施例の場合、非晶質珪素膜３０５、３０６中では結晶化を阻害する不純物であるＣ（炭素）及びＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3 以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3 未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3 以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3 （フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
なお、本発明者らの知見によれば炉内温度３００℃とし、ＣｌＦ３（フッ化塩素）ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。
また、非晶質珪素膜３０５、３０６中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜３０５、３０６の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
次に、非晶質珪素膜３０５、３０６の結晶化工程を行う。結晶化の手段としては本発明者による特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本願発明では実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜３０７〜３０９を形成する。そして、非晶質珪素膜３０５、３０６の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層３１０を形成する（図４（Ａ））。
なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）等を用いることができる。
また、上記触媒元素の添加工程はスピンコート法に限らず、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
次に、触媒元素の添加工程が終了したら、４５０℃１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜３０５、３０６の結晶化を行う。本実施例では窒素雰囲気で５７０℃１４時間の加熱処理を行う。
この時、非晶質珪素膜３０５、３０６の結晶化はニッケルを添加した領域３１１、３１２で発生した核から優先的に進行し、基板３０１の基板面に対してほぼ平行に成長した結晶領域３１３、３１４、および３１５が形成される。本発明者らはこの結晶領域３１３、３１４、および３１５を横成長領域と呼んでいる。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある（図４（Ｂ））。
結晶化のための加熱処理が終了したら、マスク絶縁膜３０７、３０８、および３０９を除去してパターニングを行い、横成長領域のみでなる島状半導体層（活性層）３１６〜３１９を形成する。
次に、島状半導体活性層３１６のチャネル形成領域、および３１７〜３１９をレジストマスク３２０、３２１で覆い、Ｐ型を付与する不純物イオンの添加を行う。なお、本実施例ではＢ（ボロン）を不純物元素として用いたが、Ｉｎ（インジウム）を用いてもよい。なお、不純物添加時の加速電圧は、８０ｋｅＶ程度とする。
よって、島状半導体活性層３１６のソース・ドレイン領域１２５および１２７、チャネル形成領域１２６が形成される。また、島状半導体活性層３１７〜３１９は、レジストマスク３２１で覆われているので、不純物は添加されない。
その後、レジストマスク３２１を除去し、珪素を含む絶縁膜でなるゲイト絶縁膜３２５を形成する（図５（Ａ））。ゲイト絶縁膜３２５の膜厚は後の熱酸化工程による増加分も考慮して１０〜２５０ｎｍの範囲で調節すれば良い。なお、メモリ素子島状の半導体活性層のゲイト絶縁膜の厚さを１０〜５０ｎｍとし、他のゲイト絶縁膜の厚さを５０〜２５０ｎｍとしてもよい。なお、このゲイト絶縁膜には、ＳｉＯ2 、ＳｉＯＮ、ＳｉＮ等が用いられてもよい。また、成膜方法は公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いれば良い。
次に、図５（Ａ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。そのため加熱処理温度を好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．５〜１ｈｒとする。なお、上記加熱時に、ソース・ドレイン領域に存在する不純物がチャネル領域に拡散しないようにする必要がある。
代表的な実施例としては酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃、３０分の加熱処理を行えば良い。ＨＣｌ濃度を上記濃度以上とすると、活性層３１６〜３１９の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
また、ハロゲン元素を含む化合物してはＨＣｌガス以外にもＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲン元素を含む化合物から選ばれた一種または複数種のものを用いることが出来る。
この工程においては活性層３１６〜３１９中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去される。そして、この工程により活性層３１６〜３１９中のニッケルの濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下（代表的には２×１０17ａｔｏｍｓ／ｃｍ3 以下）にまで低減される。なお、本発明者らの経験によれば、ニッケル濃度が１×１０18ａｔｏｍｓ／ｃｍ3 以下（好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）であればＴＦＴ特性に悪影響はでない。
また、上記ゲッタリング処理はニッケル以外の他の金属元素にも効果的である。珪素膜中に混入しうる金属元素としては、主に成膜チャンバーの構成元素（代表的にはアルミニウム、鉄、クロム等）が考えられるが、上記ゲッタリング処理を行なえば、それら金属元素の濃度も５×１０17ａｔｏｍｓ／ｃｍ3 以下（好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）にすることが可能である。
なお、上記ゲッタリング処理を行うと、活性層３１６〜３１９中にはゲッタリング処理に使用したハロゲン元素が１×１０16〜１×１０20ａｔｏｍｓ／ｃｍ3 の濃度で残存する。
また、上記加熱処理により活性層３１６〜３１９とゲイト絶縁膜３２５との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜３２５の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃、１時間程度の加熱処理を行なうことで、ゲイト絶縁膜３２５の膜質の向上を図ることも有効である。
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲイト電極の原型１２９〜１３２を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる。なお、これ以外にもタンタル膜、導電性を有する珪素膜等を用いることもできる（図５（Ｂ））。
ここで本発明者らによる特開平７−１３５３１８号公報記載の技術を利用する。同公報には、陽極酸化により形成した酸化膜を利用して自己整合的にソース／ドレイン領域と低濃度不純物領域とを形成する技術が開示されている。以下にその技術について簡単に説明する。
まず、アルミニウム膜のパターニングに使用したレジストマスク（図示せず）を残したまま３％シュウ酸水溶液中で陽極酸化処理を行い、多孔性の陽極酸化膜３３０〜３３７を形成する。この膜厚が後に低濃度不純物領域の長さになるのでそれに合わせて膜厚を制御する。
次に、図示しないレジストマスクを除去した後、エチレングリコール溶液に３％の酒石酸を混合した電解溶液中で陽極酸化処理を行う。この処理では緻密な無孔性の陽極酸化膜３３８〜３４１が形成される。膜厚は７０〜１２０ｎｍで良い。
そして、上述の２回に渡る陽極酸化処理の後に残ったアルミニウム膜３４２〜３４５が実質的にゲイト電極として機能する（図５（Ｃ））。なお、アルミニウム膜３４２は、後にメモリ素子のフローティングゲイト電極となる。
次にゲイト電極３４２〜３４５、多孔性の陽極酸化膜３３０〜３３７をマスクとしてゲイト絶縁膜３２５をドライエッチング法によりエッチングし、３４６〜３４９にパターンニングする（図５（Ｄ））。
そして、多孔性の陽極酸化膜３３０〜３３７を除去する（図６（Ａ））。こうして形成されるゲイト絶縁膜３４６〜３４９の端部は多孔性の陽極酸化膜３３０〜３３７の膜厚分だけ露出した状態となる。
次に、ゲイト電極３４２を分断し、フローティンングゲイト電極３４２’を形成する（図６（Ｂ））。
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮ型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＩｎ（インジウム）を用いれば良い。
まず、Ｎ型ＴＦＴの不純物添加を行うために、レジストマスク３５０、３５１を形成する。本実施例では、不純物添加を２回の工程に分けて行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、 ｎ- 領域を形成する。このｎ- 領域は、Ｐイオン濃度が１×１０17ａｔｏｍｓ／ｃｍ3 〜１×１０19ａｔｏｍｓ／ｃｍ3 となるように調節する。
さらに、２回目の不純物添加を低加速電圧１０ｋe Ｖ程度で行い、 ｎ+ 領域を形成する。この時は、 加速電圧が低いので、 ゲイト絶縁膜がマスクとして機能する。また、このｎ+ 領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
よって、Ｎ型ＴＦＴのソース・ドレイン領域３５２〜３５５、低濃度不純物領域３５６、３５７、およびチャネル領域３５８、３５９が形成される。
次に、図６（Ｄ）に示すように、Ｎ型ＴＦＴを覆ってレジストマスク３６０、３６１を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行い、ｐ- 領域、ｐ+ 領域を形成する。このｐ- 領域は、ボロンイオン濃度が１×１０17ａｔｏｍｓ／ｃｍ3 以上（好ましくは１×１０18ａｔｏｍｓ／ｃｍ3 以上）となるように調節する。ボロンの他に、Ｇａ、Ｉｎなどを用いてもよい。
こうしてＰ型ＴＦＴのソース・ドレイン領域３６２、３６３、低濃度不純物領域３６４、およびチャネル形成領域３６７が形成される（図６（Ｄ））。
上述したように、スイッチングＴＦＴおよび他の周辺回路のＴＦＴには低濃度不純物領域が形成されているので、半導体活性層の厚さ薄い場合でもインパクトイオナイゼイションが起こりにくくなっている。
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物元素の活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
なお、本実施例のＴＦＴのチャネル形成領域は、不整合結合手の数が少なく、実質的に単結晶であるといえる。
次に、層間絶縁膜３６８を５００ｎｍの厚さに形成する。層間絶縁膜３６８としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜、或いはそれらの積層膜を用いることができる。
次に、コンタクトホールを形成した後、ソース・ドレイン電極３６９〜３７４、およびメモリ素子のコントロールゲイト電極３７５を形成する。このコントロールゲイト電極３７５は、陽極酸化膜３３８の上面に接続されている（図７（Ｂ））。
最後に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を終端する。以上の工程によって、図７（Ｂ）に示す様な構造のＴＦＴを作製することができる。
（活性層中に含まれる不純物に関する知見）
本実施例の活性層（半導体薄膜）には結晶化を阻害する元素であるＣ（炭素）、Ｎ（窒素）及びＯ（酸素）が存在しない、或いは実質的に存在しない点に特徴がある。これは徹底的な不純物（汚染物）管理によってなしうる構成である。
本実施例の活性層（半導体薄膜）には結晶化を阻害する元素であるＣ（炭素）、Ｎ（窒素）及びＯ（酸素）が存在しない、或いは実質的に存在しない点に特徴がある。これは徹底的な不純物（汚染物）管理によってなしうる構成である。
本実施例の場合、非晶質珪素膜の成膜にあたってＣ（炭素）、Ｎ（窒素）及びＯ（酸素）の混入を徹底的に避けるので、必然的に最終的な半導体膜中に存在するＣ（炭素）及びＮ（窒素）の濃度は少なくとも５×１０18ａｔｏｍｓ／ｃｍ3 未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3 以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、Ｏ（酸素）の濃度は少なくとも１．５×１０19ａｔｏｍｓ／ｃｍ3 未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3 以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる。
なお、純粋に珪素だけからなる半導体膜では珪素の濃度が約５×１０22ａｔｏｍｓ／ｃｍ3 であるので、例えば５×１０18ａｔｏｍｓ／ｃｍ3 の不純物元素は約０．０１ａｔｏｍｉｃ％の濃度で存在することに相当する。
また、望ましくは最終的な半導体膜中に存在するＣ（炭素）、Ｎ（窒素）及びＯ（酸素）の濃度をＳＩＭＳ分析における検出下限以下、さらに望ましくは完全に存在しない状態とすることが優れた結晶性を得るためには必要である。
本発明者らがＳＩＭＳで分析した結果、Ｃ、Ｎ、Ｏの濃度がいずれも上記濃度範囲を満たす非晶質珪素膜を出発膜として用いた場合、完成したＴＦＴの活性層中に含まれるＣ、Ｎ、Ｏの濃度も上記濃度範囲を満たすことが判明している。
ここで、図８（Ａ）に、本実施の不揮発性メモリの回路配置図を示す。図８（Ｂ）は、図８（Ａ）におけるＡ−Ａ’の断面図を示し、図８（Ｃ）は、図１６（Ａ）の等価回路図を示す。
図８（Ａ）において、８０１〜８０８は半導体活性層であり、ＴＦＴＴｒ１〜Ｔｒ８を構成している。８０９〜８１２は第１の配線層であり、Ｔｒ２、Ｔｒ４、Ｔｒ６、およびＴｒ８のゲイト電極、ゲイト信号線の配線、およびＴｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７のゲイト信号線の配線として利用している。なお、Ｔｒ１、Ｔｒ３、Ｔｒ５、およびＴｒ７のフローティングゲイト電極８１３〜８１６は、第１の配線層と同時に形成され、パターンニングされたのちにフローティングの状態となる。８１７〜８２８は第２の配線層であり、各Ｔｒのソース・ドレイン領域に接続される信号線として、またＴｒ１、Ｔｒ３、Ｔｒ５、およびＴｒ７のコントロールゲイト電極として用いられる。また、図中において、黒く塗りつぶされている部分は、その下部の配線あるいは半導体層とコンタクトをとっていることを示している。なお、図中において同一柄の配線は全て同一の配線層である。
本発明の不揮発性メモリにおいては、メモリ素子の半導体活性層の膜厚を、スイッチング素子や他の周辺回路を構成する素子の半導体活性層の膜厚よりも薄くしているので、メモリ素子において、インパクトイオン化が起こりやすく、メモリ素子の書込み／消去を低電圧で行うことが出来る。このことは、メモリ素子の書込み／消去回数に対する劣化の減少につながる。これは、従来バルクシリコンで作製されたＥＥＰＲＯＭでは、ゲイト絶縁膜が比較的薄い為に、ゲイト絶縁膜の劣化が生じていた事に対する革新的な解決方法である。さらに、従来のバルクシリコンでは、ゲイト絶縁膜が薄いためフロ─ティングゲイト電極に蓄積されていたキャリアが、温度の上昇により流出してしまうということに対する解決方法でもある。
本実施例では、まず安価な低級グレードの石英基板を用意する。次に、その石英基板をＣＭＰ（化学機械研磨）等の手法により理想状態（凹凸部の差の平均値が５ｎｍ以内、代表的には３ｎｍ以内、好ましくは２ｎｍ以内）にまで研磨する。
この様に、安価な石英基板であっても研磨によって優れた平坦性を有する絶縁性基板として利用することができる。石英基板を用いると非常に下地が緻密となるので下地／半導体薄膜界面の安定度が高い。また、基板からの汚染の影響も殆どないので非常に利用価値が高い。
実施例１では珪素の結晶化を助長する触媒元素をゲッタリングする工程においてハロゲン元素を用いる例を示した。本願発明では、触媒元素のゲッタリング工程にリン元素を用いることも可能である。その他の工程は、実施例１に従うものとする。
リン元素を用いる場合、活性層となる領域以外の領域にリンを添加し、４００〜１０５０℃（好ましくは６００〜７５０℃）の温度で、１ｍｉｎ〜２０ｈｒ（典型的には３０ｍｉｎ〜３ｈｒ）の加熱処理を行えば良い。この加熱処理によりリンを添加した領域に触媒元素がゲッタリングされるので、活性層中の触媒元素の濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減される。
こうしてゲッタリング工程を終えたら、リンを添加した領域以外の領域を利用して活性層を形成する。後は、実施例１の工程に従えば実施例１と同じ特徴を有する半導体装置が得られる。
勿論、ゲイト絶縁膜となる熱酸化膜を形成する際にハロゲン元素を含む雰囲気中で加熱処理を行えば、本実施例のリン元素によるゲッタリング効果とハロゲン元素によるゲッタリング効果との相乗効果が得られる。
本実施例では、逆スタガー型のＴＦＴによってＥＥＰＲＯＭを構成する場合について図９〜図１１を用いて説明する。なお、図９〜図１１においては、ＥＥＰＲＯＭを構成する一つのメモリセル（メモリ素子およびスイッチング素子）のみに注目しているが、アドレスデコーダや周辺回路等も同時に形成され得る。実際には、実施例１で説明した図１のように、マトリクス状に配置された複数のメモリセルとアドレスデコーダや周辺回路とによってＥＥＰＲＯＭが構成される。
図９を参照する。まず、ガラス基板９０１上に酸化珪素膜でなる下地膜９０２を設け、その上にゲイト電極９０３、９０４を形成する。ゲイト電極９０３は、後にメモリ素子のコントロールゲイト電極になり、ゲイト電極９０４は、後にスイッチング素子のゲイト電極となる。本実施例では、ゲイト電極９０３、９０４として２００ｎｍ〜４００ｎｍ厚のクロム膜を使用するが、アルミニウム合金、タンタル、タングステン、モリブデン、導電性を付与した珪素膜等を用いてもよい。
次に、ゲイト電極９０３、９０４上にゲイト絶縁膜９０５を１００〜２００ｎｍの厚さに形成する。ゲイト絶縁膜９０５としては、酸化珪素膜、窒化珪素膜、または酸化珪素膜と窒化珪素膜との積層膜を用いる。また、ゲイト電極を陽極酸化して得られる陽極酸化膜をゲイト絶縁膜として利用することもできる。
また、このメモリ素子側のゲイト絶縁膜は、次の工程で形成するフローティングゲイト電極とコントロールゲイト電極との間の容量を規定するものであり、その膜厚を変えてフローティングゲイト電極に印加される電圧を調整することができる。よって、ゲイト絶縁膜９０５の厚さは、上記の範囲に限られるわけではなく、また、部分的に膜厚を変えてもよい。
次に、フローティングゲイト電極９０６を形成する（図９（Ｂ））。本実施例では、フローティングゲイト電極としてクロム膜を使用するが、アルミニウム合金、タンタル、タングステン、モリブデン、導電性を付与した珪素膜等を用いてもよい。
次に、絶縁膜９０７を１０〜５０ｎｍの厚さに形成する。絶縁膜９０７としては、酸化珪素膜、窒化珪素膜、または酸化珪素膜と窒化珪素膜との積層膜を用いる。
次に、非晶質珪素膜９０８、９０９を実施例１の図３（Ａ）〜（Ｄ）に示した方法によって形成する（図９（Ｃ））。なお、本実施例では、メモリ素子の非晶質珪素膜９０８の最終的な膜厚を５０ｎｍ、スイッチング素子の非晶質珪素膜９０９の最終的な膜厚を７５ｎｍとしたが、それぞれ１〜５０ｎｍ（好ましくは１０〜４０ｎｍ）、４０〜１００ｎｍの範囲に形成すればよく、本実施例の膜厚に限定されるわけではない。また、図示しないが、アドレスデコーダや周辺回路のＴＦＴの非晶質珪素膜の膜厚は、スイッチング素子と同様の膜厚に作製され得る。
次に、非晶質珪素膜９０８、９０９をレーザー光あるいはレーザー光と同等の強度を持つ強光の照射を行い、非晶質珪素膜の結晶化を行う（図９（Ｄ））。レーザー光としては、エキシマレーザー光が好ましい。エキシマレーザーとしては、ＫｒＦ、ＡｒＦ，ＸｅＣｌを光源としたパルスレーザを利用すればよい。
また、レーザー光と同等の強度を持つ強光としては、ハロゲンランプまたはメタルハライドランプからの強光、赤外光または紫外光ランプからの強光を利用することができる。
本実施例では、線状に加工されたエキシマレーザー光を基板の一端から他端へ走査し、非晶質珪素膜の全面を結晶化する。この時、レーザー光のスウィープ速度は１．２ｍｍ／ｓ、処理温度は室温、パルス周波数は３０Ｈｚ、レーザーエネルギーは３００〜３１５ｍＪ／ｃｍ2 とする。この工程によって結晶性珪素膜が得られる。
なお、本実施例の非晶質珪素膜にも、実施例１あるいは実施例３で用いられた結晶化方法が用いられ得る。
また、実施例１の非晶質珪素膜にも、本実施例の結晶化方法が用いられ得ることが理解される。
次に図１０を参照する。結晶性珪素膜をパターンニングして、活性層９１０および９１１を形成する。
次に、一導電性を付与する不純物元素の添加を行なう。まず、メモリ素子、Ｎ型ＴＦＴ、およびＰ型ＴＦＴのチャネル領域を形成する活性層をレジストマスクで覆い（図示せず）、Ｐ型を付与する不純物元素（本実施例ではボロンを用いる。インジウムなどを用いてもよい）を添加し、ボロンイオン濃度が１×１０17ａｔｏｍｓ／ｃｍ3 以上（好ましくは１×１０18ａｔｏｍｓ／ｃｍ3 以上）であるｐ- 領域（低濃度不純物領域、図示せず）を形成する。
次に、レジストマスク９１２および９１３を形成する（図１０（Ｂ））。そして、Ｐ型を付与する不純物元素を、１×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3 程度の濃度となるように添加し、Ｐ型ＴＦＴのソース領域９１４およびドレイン領域９１５を形成する。また、活性層のうちレジストマスク９１２で覆われている部分がチャネル領域となる（図１０（Ｂ））。
次に、レジストマスク９１２および９１３を除去し、レジストマスク９１７および９１８を形成する。そして、Ｎ型を付与する不純物元素（本実施例ではリンを用いた。砒素等を用いてもよい。）を添加して、１×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3 程度の低濃度不純物領域９１９および９２０を形成する（図１０（Ｃ））。
次に、レジストマスク９１７および９１８を除去し、レジストマスク９２１および９２２を形成する。そして、再びＮ型を付与する不純物元素を図１０（Ｃ）の工程よりも高濃度（１×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3 ）に添加してＮ型ＴＦＴのソース・ドレイン領域９２３および９２４を形成する。なお、９２５は低濃度不純物領域、９２６はチャネル形成領域である（図１０（Ｄ））。
次に、レジストマスク９２１および９２２を除去した後、エキシマレーザー光を照射する（レーザーアニール）ことによって、イオン注入時のダメージの回復と添加した不純物の活性化を行う（図１１（Ａ））。
レーザーアニールが終了したら、層間絶縁膜９２７を３００〜５００ｎｍに形成する（図１１（Ｂ））。層間絶縁膜９２７は、酸化珪素膜、窒化珪素膜、有機性樹脂、あるいはそれらの積層膜によって構成される。
次に、層間絶縁膜９２７にコンタクトホールを形成し、金属薄膜で成るソース・ドレイン電極９２８、９２９、および９３０を形成する。この金属薄膜としては、アルミニウム、タンタル、チタン、タングステン、モリブデン、またはそれらの積層膜を用いればよい（図１１（Ｂ））。
次に、全体に対して水素雰囲気中、３５０℃で２時間程度の加熱処理を行い、膜中（特にチャネル形成領域）の不対結合手を水素終端する。以上の工程によって図１１（Ｂ）の状態が得られる。
上記実施例１〜４の不揮発性メモリは、様々な用途がある。本実施例では、これらの不揮発性メモリを用いた半導体装置について説明する。
このような半導体装置には、ビデオカメラ、スチルカメラ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図１２に示す。
図１２（Ａ）は携帯電話であり、本体１２０１、音声出力部１２０３、音声入力部１２０３、表示装置１２０４、操作スイッチ１２０５、アンテナ１２０６で構成される。本発明の不揮発メモリは、表示装置１２０４と一体形成されてもよい。
図１２（Ｂ）はビデオカメラであり、本体１３０１、表示装置１３０２、音声入力部１３０３、操作スイッチ１３０４、バッテリー１３０５、受像部１３０６で構成される。本発明の不揮発性メモリは、表示装置１３０２と一体形成されてもよい。
図１２（Ｃ）はモバイルコンピュータであり、本体１４０１、カメラ部１４０２、受像部１４０３、操作スイッチ１４０４、表示装置１４０５で構成される。本発明の不揮発性メモリは、表示装置１４０５と一体形成されてもよい。
図１２（Ｄ）はヘッドマウントディスプレイであり、本体１５０１、表示装置１５０２、バンド部１５０３で構成される。本発明の不揮発性メモリは、表示装置１５０２と一体形成されてもよい。
本実施例では、上記実施例１〜実施例５で説明した作製方法において、ゲイト電極にＴａ（タンタル）またはＴａ合金を用いた場合について説明する。
ＴａまたはＴａ合金をゲイト電極に用いると、約４５０℃から約６００℃で熱酸化することができ、Ｔａ2 Ｏ 3等の膜質の良い酸化膜がゲイト電極上に形成される。この酸化膜は、上記実施例１で説明した、Ａｌ（アルミニウム）をゲイト電極として用いたときに形成される酸化膜よりも膜質は良いことがわかっている。
このことは、絶縁膜の耐圧評価の一つであるＪ−Ｅ特性（電流密度−電界強度特性）において、ＴａまたはＴａ合金の酸化膜がＡｌの酸化膜よりも良い特性を有することによってわかった。
また、Ｔａ2 Ｏ3 は、比誘電率が１１．６前後であり、フローティングゲイト−コントロールゲイト間の容量が大きいので、Ａｌをゲイト電極に用いた場合に比較してフローティングゲイトに電荷が注入されやすいという利点もある。
また、Ｔａをゲイト電極に用いた場合、上記実施例で行ったように陽極酸化することもできる。
（ＣＧＳに関する知見）
ここで、上記実施例１に記載した作製方法によって作製され半導体薄膜について説明する。上記実施例１の作製方法によると、非晶質珪素膜を結晶化させて、連続粒界結晶シリコン（いわゆるContinuous Grain Silicon：ＣＧＳ）と呼ぶ結晶シリコン膜を得ることができる。
上記実施例１の作製方法によって得られた半導体薄膜の横成長領域は棒状または偏平棒状結晶の集合体からなる特異な結晶構造を示す。以下にその特徴について示す。
〔活性層の結晶構造に関する知見〕
上記実施例１の作製工程に従って形成した横成長領域は、微視的に見れば複数の棒状（または偏平棒状）結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。
また、本発明者らは上述した作製方法によって得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）を用いて８００万倍に拡大し、詳細に観察した（図１３（Ａ））。ただし、本明細書中において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。
本発明者らが得たＴＥＭ写真（図１３（Ａ））では異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの概略｛１１０｝配向であることが電子線回折により確認されている。
ところで、前述の様なＴＥＭ写真による格子縞観察では｛１１０｝面内に｛１１１｝面に対応する格子縞が観察された。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。
この時、本発明者らは上述した実施例１の作製方法によって得られた半導体薄膜のＴＥＭ写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどちらにも｛１１１｝面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平行に走っているのが観察されたのである。
さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任意の結晶粒界で同様であり、全体の９０％以上（典型的には９５％以上）の格子縞が結晶粒界で連続性を保っている。
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
なお、図１３（Ｂ）に、本発明者らはリファレンスとして従来の多結晶珪素膜（いわゆる高温ポリシリコン膜）についても電子線回折およびＨＲ−ＴＥＭ観察による解析を行った。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた部分（矢印で示している部分等）が多く、結晶欠陥が多いことが判明した。このような部分では、未結合手が存在することになり、トラップ準位としてキャリアの移動を阻害する可能性が高い。
本発明者らは、上述した実施例１の作製方法で得られる半導体薄膜の様に格子縞が整合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（又は不対結合手）と呼ぶ。
本願発明の不揮発性メモリで利用する半導体薄膜は結晶粒界における整合性が極めて優れているため、上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結果、全体の結合手に対する不整合結合手の存在割合は10％以下（好ましくは５％以下、さらに好ましくは３％以下）であった。即ち、全体の結合手の90％以上（好ましくは95％以上、さらに好ましくは97％以上）が整合結合手によって構成されているのである。
また、上述の実施例１の作製方法に従って作製した横成長領域を電子線回折で観察した結果を図１４（Ａ）に示す。なお、図１４（Ｂ）は比較のために観察した従来のポリシリコン膜（高温ポリシリコン膜と呼ばれるもの）の電子線回折パターンである。
なお、図１４（Ａ）および図１４（Ｂ）は電子線の照射スポットの径を1.35μｍとして測定を行っているため、格子縞レベルに比べて十分マクロな領域の情報を拾っていると考えてよい。
また、図１４（Ｃ）は単結晶シリコンの｛１１０｝面に垂直に電子線を照射した場合の電子線回折パターンの模式図である。通常、この様な電子線回折パターンと観測結果とを見比べ、観察試料の配向性が何であるかを推測する。
図１４（Ａ）の場合、図１４（Ｃ）に示す様な〈１１０〉入射に対応する回折斑点が比較的きれいに現れており、結晶軸が〈１１０〉軸である（結晶面が｛１１０｝面である）ことが確認できる。
なお、各斑点は同心円状の広がりを僅かにもっているが、これは結晶軸まわりにある程度の回転角度の分布をもつためと予想される。その広がりの程度はパターンから見積もっても５°以内である。
また、多数観測するうちには回折斑点が部分的に見えない場合があった（図１４（Ａ）でも一部分の回折斑点が見えない）。おそらくは概略｛１１０｝配向であるものの、わずかに結晶軸がずれているために回折パターンが見えなくなっているものと思われる。
本発明者らは、結晶面内に殆ど必ず｛１１１｝面が含まれるという事実を踏まえ、おそらく〈１１１〉軸まわりの回転角のずれがその様な現象の原因であろうと推測している。
一方、図１４（Ｂ）に示す電子線回折パターンの場合、回折斑点には明瞭な規則性が見られず、ほぼランダムに配向していることが確認できる。即ち、｛１１０｝面以外の面方位の結晶が不規則に混在すると予想される。
これらの結果が示す様に、上述の実施例１の作製方法による結晶性珪素膜の特徴は殆ど全ての結晶粒が概略｛１１０｝面に配向しており、かつ、結晶粒界において格子に連続性を有することにある。この特徴は、従来のポリシリコン膜にはないものである。
以上の様に、上述の実施例１の作製方法で作製された半導体薄膜は従来の半導体薄膜とは全く異なる結晶構造（正確には結晶粒界の構造）を有する半導体薄膜であった。本発明者らは本願発明で利用する半導体薄膜について解析した結果を特願平9-55633 号、同9-165216号、同9-212428号でも説明している。
なお、本発明者らは特開平7-321339号公報に記載した手法に従ってＸ線回折を行い、上述の作製方法の結晶性珪素膜について配向比率を算出した。同公報では下記の数式１に示す様な算出方法で配向比率を定義している。
ここで上述の半導体薄膜の配向性をＸ線回折で測定した結果の一例を図１７に示す。なお、Ｘ線回折パターンには（２２０）面に相当するピークが現れているが、｛１１０｝面と等価であることは言うまでもない。この測定の結果、｛１１０｝面が主たる配向であり、配向比率は０．７以上（典型的には０．９以上）であることが判明した。
以上に示してきた通り、上述の実施例１の作製方法による結晶性珪素膜と従来のポリシリコン膜とは全く異なる結晶構造（結晶構成）を有していることが判る。この点からも本願発明の結晶性珪素膜は全く新しい半導体膜であると言える。
なお、上述の実施例１の半導体薄膜を形成するにあたって結晶化温度以上の温度でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。その事について説明する。
図１５（Ａ）は上述の実施例１の作製方法において、結晶化工程までを終了した時点での結晶シリコン膜を２５万倍に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）に矢印で示される様なジグザグ状に見える欠陥が確認される。
この様な欠陥は主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。図１５（Ａ）は｛１１１｝面に平行な欠陥面を有する積層欠陥と思われる。その事は、ジグザグ状に見える欠陥が約７０°の角をなして折れ曲がっていることから推測できる。
一方、図１５（Ｂ）に示す様に、同倍率で見た上述の実施例１の作製方法による結晶シリコン膜は、結晶粒内には殆ど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるが、実質的にゼロと見なせる程度にまで低減することができる。
即ち、図１５（Ｂ）に示す結晶シリコン膜は結晶粒内の欠陥が殆ど無視しうる程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。
この様に、図１５（Ａ）と図１５（Ｂ）の写真に示した結晶シリコン膜は結晶粒界はほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。上述の実施例１の作製方法による結晶シリコン膜が、図１５（Ａ）に示した結晶シリコン膜よりも遙に高い電気特性を示す理由はこの欠陥数の差によるところが大きい。
こうして得られた上述の実施例１の作製方法による結晶シリコン膜（図１５（Ｂ））は、単に結晶化を行っただけの結晶シリコン膜（図１５（Ａ））に較べて格段に結晶粒内の欠陥数が少ないという特徴を有している。
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では上述した実施例１の作製方法による結晶シリコン膜のスピン密度は少なくとも 5×1017spins/cm3 以下（好ましくは 3×1017spins/cm3 以下）であることが判明している。ただし、この測定値はは現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
以上の様な結晶構造および特徴を有する結晶シリコン膜を、本出願人は連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。
従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだが、上述した実施例１の作製方法による半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキャリア移動度が実現される。そのため、上述した実施例１の作製方法による半導体薄膜を用いて作製したＴＦＴの電気特性は非常に優れた値を示す。この事については以下に示す。
〔ＴＦＴの電気特性に関する知見〕
上述した実施例１の作製方法による半導体薄膜は実質的に単結晶と見なせる（実質的に結晶粒界が存在しない）ため、それを活性層とするＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られている。
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
なお、ＣＧＳを形成するにあたって前述した結晶化温度以上の温度（７００〜１１００℃）でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。そのことについて以下に説明する。
以上のことから、ＣＧＳを作製するにあたって、触媒元素のゲッタリングプロセスは必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次のようなモデルを考えている。
まず、図１５（Ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在していると考えられる。
しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合を形成して安定する。こうして欠陥が消滅する。
勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結合がスムーズに行われると推測できる。
また、本発明者らは結晶化温度以上の温度（７００〜１１００℃）で加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。
〔ＴＦＴ特性とＣＧＳの関係に関する知見〕
上述の様な優れたＴＦＴ特性は、ＴＦＴの活性層として、結晶粒界において結晶格子に連続性を有する半導体薄膜を利用している点によるところが大きい。その理由について以下に考察する。
上述の様な優れたＴＦＴ特性は、ＴＦＴの活性層として、結晶粒界において結晶格子に連続性を有する半導体薄膜を利用している点によるところが大きい。その理由について以下に考察する。
結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
上記論文によれば、平面状粒界には｛１１１｝双晶粒界、｛１１１｝積層欠陥、｛２２１｝双晶粒界、｛２２１｝twist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
特に｛１１１｝双晶粒界はΣ３の対応粒界、｛２２１｝双晶粒界はΣ９の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
本発明者らが上述の実施例１の作製方法による半導体薄膜を詳細にＴＥＭで観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛１１１｝双晶粒界であることが判明した。
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
従って、図１３（Ａ）のＴＥＭ写真に示された結晶粒界では、隣接する結晶粒の各格子縞が約70°の角度で連続しており、この結晶粒界は｛１１１｝双晶粒界であると容易に推察することができる。
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、上述の実施例１の作製方法による半導体薄膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうるのである。この特徴は、面方位が不規則な他のポリシリコン膜ではあり得ることではない。
ここで、上述の実施例１の作製方法による半導体薄膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図１６（Ａ）に示す。白く見える領域と黒く見える領域とが存在するが、同色に見える部分は配向性が同一であることを示している。
図１６（Ａ）で特筆すべきはこれだけ広範囲の暗視野像において、白く見える領域がかなりの割合で連続的にまとまっている点である。これは配向性の同じ結晶粒がある程度の方向性をもって存在し、隣接する結晶粒同士で殆ど同一の配向性を有していることを意味している。
他方、従来の高温ポリシリコン膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図１６（Ｂ）に示す。従来の高温ポリシリコン膜では同一面方位の部分はばらばらに点在するのみであり、図１６（Ａ）に示す様な方向性のあるまとまりは確認できない。これは隣接する結晶粒同士の配向性が全く不規則であるためと考えられる。
また、本発明者らは、図１３に示した測定点以外にも多数の領域に渡って観察と測定を繰り返し、ＴＦＴを作製するのに十分な広い領域において、結晶粒界における結晶格子の連続性が保たれていることを確認している。
また、上述の実施例３の製造方法において、ニッケルのゲッタリング処理をリンを用いて行った場合の半導体薄膜を明視野で観察した場合のＴＥＭ写真を図１８に示す。また、図１８中においてPoint １を３０万倍に拡大した写真を図１９（Ａ）に、２００万倍に拡大した写真を図１９（Ｂ）に示す。なお、図１９（Ａ）内において四角で囲まれた領域が図１９（Ｂ）に相当する。また、Point １における電子線回折パターン（スポット径 1.7μｍφ）を図１９（Ｃ）に示す。
さらに、Point １と全く同条件でPoint ２とPoint ３を観察した。Point ２の観察結果を図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）に、Point ３の観察結果を図２１（Ａ）、図２１（Ｂ）、図２１（Ｃ）に示す。
これらの観察結果から、任意の結晶粒界において結晶格子に連続性が保たれており、平面状粒界が形成されていることが判る。なお、本発明者らはここに示した測定点以外にも多数の領域に渡って観察と測定を繰り返し、ＴＦＴを作製するのに十分な広い領域において、結晶粒界における結晶格子の連続性が確保されていることを確認している。
１０１ Ｘアドレスデコーダ
１０２ Ｙアドレスデコーダ
２０１ 基板
２０２ 半導体活性層
２０３、２０４ ソース・ドレイン領域
２０５ チャネル形成領域
２０６ 半導体活性層
２０７、２０８ ソース・ドレイン領域
２０９ 低濃度不純物領域
２１０ チャネル形成領域
２１１、２１２ ゲイト絶縁膜
２１３ フローティングゲイト電極
２１４ 陽極酸化膜
２１５ コントロールゲイト電極
２１６、２１９、２２０ ソース・ドレイン電極
２１７ ゲイト電極
２１８ 陽極酸化膜
２２１ 層間絶縁膜
１０２ Ｙアドレスデコーダ
２０１ 基板
２０２ 半導体活性層
２０３、２０４ ソース・ドレイン領域
２０５ チャネル形成領域
２０６ 半導体活性層
２０７、２０８ ソース・ドレイン領域
２０９ 低濃度不純物領域
２１０ チャネル形成領域
２１１、２１２ ゲイト絶縁膜
２１３ フローティングゲイト電極
２１４ 陽極酸化膜
２１５ コントロールゲイト電極
２１６、２１９、２２０ ソース・ドレイン電極
２１７ ゲイト電極
２１８ 陽極酸化膜
２２１ 層間絶縁膜
Claims (11)
- 不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、メモリ素子及びスイッチング素子がマトリクス状に配列された複数のメモリセルを有し、
前記メモリ素子は、コントロールゲイト電極と、前記コントロールゲイト電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲイト電極と、
前記フローティングゲイト電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された半導体活性層とを有し、
前記スイッチング素子は、ゲイト電極と、前記ゲイト電極上に形成され、且つ前記第１の絶縁膜及び前記第２の絶縁膜の積層でなるゲイト絶縁膜と、前記ゲイト絶縁膜上に形成された半導体活性層とを有し、
前記メモリ素子の半導体活性層の厚さは、前記スイッチング素子の半導体活性層の厚さよりも小さいことを特徴とする半導体装置。 - 不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、メモリ素子及びスイッチング素子がマトリクス状に配列された複数のメモリセルを有し、
前記メモリ素子は、コントロールゲイト電極と、前記コントロールゲイト電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲイト電極と、
前記フローティングゲイト電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された結晶性珪素膜とを有し、
前記スイッチング素子は、ゲイト電極と、前記ゲイト電極上に形成され、且つ前記第１の絶縁膜及び前記第２の絶縁膜の積層でなるゲイト絶縁膜と、前記ゲイト絶縁膜上に形成された結晶性珪素膜とを有し、
前記メモリ素子の結晶性珪素膜の厚さは、前記スイッチング素子の結晶性珪素膜の厚さよりも小さいことを特徴とする半導体装置。 - 請求項２において、前記メモリ素子の結晶性珪素膜の厚さは１〜５０ｎｍであり、前記スイッチング素子の結晶性珪素膜の厚さは４０〜１００ｎｍであることを特徴とする半導体装置。
- 請求項１乃至３のいずれか一において、前記メモリ素子及び前記スイッチング素子は、それぞれＴＦＴであることを特徴とする半導体装置。
- 不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、メモリ素子及びスイッチング素子がマトリクス状に配列された複数のメモリセルと、周辺回路とを有し、
前記メモリ素子は、コントロールゲイト電極と、前記コントロールゲイト電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲイト電極と、
前記フローティングゲイト電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された半導体活性層とを有し、
前記周辺回路のＴＦＴは、ゲイト電極と、前記ゲイト電極上に形成され、且つ前記第１の絶縁膜及び前記第２の絶縁膜の積層でなるゲイト絶縁膜と、前記ゲイト絶縁膜上に形成された半導体活性層とを有し、
前記メモリ素子の半導体活性層の厚さは、前記周辺回路のＴＦＴの半導体活性層の厚さよりも小さいことを特徴とする半導体装置。 - 不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、メモリ素子及びスイッチング素子がマトリクス状に配列された複数のメモリセルと、周辺回路とを有し、
前記メモリ素子は、コントロールゲイト電極と、前記コントロールゲイト電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲイト電極と、
前記フローティングゲイト電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された結晶性珪素膜とを有し、
前記周辺回路のＴＦＴは、ゲイト電極と、前記ゲイト電極上に形成され、且つ前記第１の絶縁膜及び前記第２の絶縁膜の積層でなるゲイト絶縁膜と、前記ゲイト絶縁膜上に形成された結晶性珪素膜とを有し、
前記メモリ素子の結晶性珪素膜の厚さは、前記周辺回路のＴＦＴの結晶性珪素膜の厚さよりも小さいことを特徴とする半導体装置。 - 請求項６において、前記メモリ素子の結晶性珪素膜の厚さは１〜５０ｎｍであり、前記周辺回路のＴＦＴの結晶性珪素膜の厚さは４０〜１００ｎｍであることを特徴とする半導体装置。
- 請求項１乃至７のいずれか一において、前記ゲイト電極は、クロム、アルミニウム合金、タンタル、タングステン、モリブデン、または導電性を有する珪素膜が用いられていることを特徴とする半導体装置。
- 請求項１乃至８のいずれか一において、前記第１の絶縁膜の厚さは１００〜２００ｎｍであることを特徴とする半導体装置。
- 請求項１乃至９のいずれか一において、前記不揮発性メモリは、ＥＥＰＲＯＭであることを特徴とする半導体装置。
- 請求項１乃至１０のいずれか一に記載の半導体装置は、ビデオカメラ、スチルカメラ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、または携帯情報端末であることを特徴とする半導体装置。
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