JPH02297975A - 薄膜e↑2promの製造方法 - Google Patents

薄膜e↑2promの製造方法

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JPH02297975A
JPH02297975A JP1117583A JP11758389A JPH02297975A JP H02297975 A JPH02297975 A JP H02297975A JP 1117583 A JP1117583 A JP 1117583A JP 11758389 A JP11758389 A JP 11758389A JP H02297975 A JPH02297975 A JP H02297975A
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thin film
film transistor
type semiconductor
semiconductor layer
memory
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Hiroshi Matsumoto
広 松本
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Casio Computer Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜E2 FROMの製造方法に関するもので
ある。
〔従来の技術〕
最近、E2 FROMとして、メモリ用トランジスタと
、このメモリ用トランジスタを選択する選択用トランジ
スタ(各メモリ用トランジスタにそれぞれ接続される選
択トランジスタ、または、メモリ用トランジスタのゲー
ト、ソース、ドレイン電極がつながる各配線にそれぞれ
接続されるライン選択トランジスタ)とを、薄膜トラン
ジスタで構成した薄膜E2PROMが考えられている。
第4図は従来の薄膜E2 FROMを示したもので、こ
こでは、メモリ用薄膜トランジスタT1にそれぞれ選択
用薄膜トランジスタT2を接続したものを示している。
この薄膜E2 FROMは、ガラス等からなる絶縁基板
1の上に、メモリ用薄膜トランジスタT1と選択用薄膜
トランジスタT2とを形成した構成となっている。
この薄膜E” FROMは、絶縁基板1上にまずメモリ
用薄膜トランジスタT1を形成し、次いでこの基板1上
に選択用薄膜トランジスタT2を形成する方法で製造さ
れたもので、メモリ用薄膜トランジスタT1は、基板1
上に形成されたゲート電極G1と、このゲート電極G1
の上に基板全面にわたって形成された窒化シリコン(S
i N)からなるゲート絶縁膜2と、このゲート絶縁1
1!2の上に前記ゲート電極G1に対向させて形成され
た1−a−Si(i型アモルファス争シリコン)からな
るl型半導体層3と、このl型半導体層3の上にn”−
a−8l(n型不純物をドープしたアモルファスeシリ
コン)からなるn型半導体層4を介して形成されたソー
ス電極Slおよびドレイン電極DIとからなりでいる。
そして、前記ゲート絶縁膜2は、トランジスタにメモリ
効果をもたせるために、シリコン原子S1と窒素原子N
との組成比Si/Nを、化学量論比(S i /N−0
,75)より太きく (Si /N−0,85〜1.1
5) して電荷蓄積機能をもたせた窒化シリコンで形成
されている。
このメモリ用薄膜トランジスタTIは、そのゲート絶縁
fi2が電荷蓄積機能をもっているために、Vc  (
ゲート電圧)10(ドレイン電流)特性に大きなヒステ
リシス性があり、したがってこのメモリ用薄膜トランジ
スタT1はメモリ効果をもっている。
また、選択用薄膜トランジスタT2は、前記メモリ用薄
膜トランジスタTlのゲート絶縁膜2上に形成されたゲ
ート電極C2と、このゲート電極G2の上に基板全面に
わたって形成された窒化シリコン(Si N)からなる
ゲート絶縁膜5と、このゲート絶縁膜5の上に前記ゲー
ト電極G2に対向させて形成された1−a−3lからな
るl型半導体層6と、このl型半導体層6の上にn”−
a−8lからなるn型半導体層7を介して形成されたソ
ース電極S2およびドレイン電極D2とからなっている
。そして、前記ゲート絶縁膜5は、トランジスタにヒス
テリシス性をもたせないために、シリコン原子Stと窒
素原子Nとの組成比Sl/Nを化学量論比(S i /
N−0,75)とほぼ同じにした電荷蓄積機能のない窒
化シリコンで形成されている。
なお、前記メモリ用薄膜トランジスタT1のドレイン電
極D1は図示しない接続配線によって選択用薄膜トラン
ジスタT2のソース電極S2に接続されており、またメ
モリ用薄膜トランジスタT1のゲート電極G1とソース
電極S1、および選択用薄膜トランジスタT2のゲート
電極G2とドレイン電極D2はそれぞれ図示しない配線
につながっている。
〔発明が解決しようとする課題〕
しかしながら、上記従来の薄膜E2PROMは、メモリ
用薄膜トランジスタTIと選択用1iIJL!!)ラン
ジスタT2とを別工程で形成したものであるため、この
薄膜E2 FROMはその製造に多くの工程数を要する
という問題をもっていた。
このようにメモリ用薄膜トランジスタT1と選択用薄膜
トランジスタT2とを別工程で形成しているのは、メモ
リ用薄膜トランジスタTlのゲート絶縁膜2はこのメモ
リ用薄膜トランジスタT1にメモリ効果をもたせるため
に電荷蓄積機能をもつものとする必要があり、選択用薄
膜トランジスタT2のゲート絶縁膜5はこの選択用薄膜
トランジスタT2に良好なスイッチング動作を行なわせ
るために電荷蓄積機能のないものとする必要があるため
である。
このため、従来は、基板1上にまずメモリ用薄膜トラン
ジスタT1を形成し、この後選択用薄膜トランジスタT
2を形成する工程で上記薄膜E2 FROMを製造して
いるが、このようにメモリ用薄膜トランジスタTlと選
択用薄膜トランジスタT2とを別工程で形成するのでは
、ゲート電極となる金属膜の膜付けとそのパターニング
、ゲート絶縁膜の膜付け、n型半導体層の膜付けとその
パターニング、n型半導体層およびソース、ドレイン電
極となる金属膜の膜付けとそのパターニングを行なって
メモリ用薄膜トランジスタTIを形成し、さらに上記工
程を繰返して選択用薄膜トランジスタT2を形成しなけ
ればならないがら、薄膜E2PROMの製造に多くのパ
ターニング工程数を要していた。
本発明は上記のような実情にがんがみてなされたもので
あって、その目的とするところは、絶縁基板上にメモリ
用薄膜トランジスタと選択用薄膜トランジスタとを形成
した薄膜E2 FROMを、少ないパターニング工程数
で能率よく製造することができる薄膜E2 FROMの
製造方法を提供することにある。
〔課題を解決するための手段〕
本発明の薄膜E2 FROMの製造方法は、絶縁基板上
にメモリ用薄膜トランジスタと選択用薄膜トランジスタ
のゲート電極を同時に形成する工程と、 前記絶縁基板上の前記メモリ用薄膜トランジスタの形成
領域に、電荷蓄積機能をもつゲート絶縁膜と、n型半導
体層と、n型半導体層と、ソース。
ドレイン電極となる金属膜とを積層形成する工程と、 前記絶縁基板上の前記選択用薄膜トランジスタの形成領
域に、電荷蓄積機能をもたないゲート絶縁膜と、n型半
導体層と、n型半導体層と、ソース、ドレイン電極とな
る金属膜とを積層形成する工程と、 前記両金属膜および前記両n型半導体層を同時にパター
ニングして前記メモリ用薄膜トランジスタのソース、ド
レイン電極と前記選択用薄膜トランジスタのソース、ド
レイン電極とを同時に形成する工程と、 前記両i型半導体層をそれぞれ前記メモリ用薄膜トラン
ジスタと前記選択用薄膜トランジスタの素子形状に同時
にパターニングする工程と、からなることを特徴とする
ものである。
〔作用〕
すなわち、本発明は、メモリ用薄膜トランジスタと選択
用薄膜トランジスタのゲート電極を同時に形成し、また
メモリ用薄膜トランジスタの形成領域と選択用薄膜トラ
ンジスタの形成領域とにそれぞれゲート絶縁膜と、n型
半導体層と、n型半導体層と、ソース、ドレイン電極と
なる金属膜とを積層形成して、前記両金属膜および前記
両n型半導体層を同時にパターニングすることにより前
記両薄膜トランジスタのソース、ドレイン電極を同時に
形成するとともに、前記両i型半導体層を同時に前記両
薄膜トランジスタの素子形状にパターニングするように
したものであり、本発明によれば、前記両薄膜トランジ
スタのゲート電極と、両薄膜トランジスタのソース、ド
レイン電極およびn型半導体層と、両薄膜トランジスタ
のn型半導体層とを、それぞれ一度のパターニングで形
成できるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタの形成に要するパターニング工程は、ゲー
ト電極と、ソース、ドレイン電極およびn型半導体層と
、n型半導体層とのそれぞれのパターニングと、メモリ
用薄膜トランジスタの形成領域に形成するゲート絶縁膜
とn型半導体層とn型半導体層と金属膜との積層膜のパ
ターニングと、選択用薄膜トランジスタの形成領域に形
成するゲート絶縁膜とn型半導体層とn型半導体層と金
属膜との積層膜のパターニングだけでよい。したがって
、本発明によれば、絶縁基板上にメモリ用薄膜トランジ
スタと選択用薄膜トランジスタとを形成した薄膜E2P
ROMを、少ないバターニング工程数で能率よく製造す
ることができる。
〔実施例〕
以下、本発明の一実施例を、メモリ用薄膜トランジスタ
にそれぞれ選択用薄膜トランジスタを接続した薄膜E2
 FROMについて第1図および第2図を参照し説明す
る。
まず、本実施例の製造方法によって製造された薄膜E2
PROMの構造を説明する。
第2図は、製造された薄膜E2PROMの断面を示した
もので、図中11はガラス等からなる絶縁基板であり、
メモリ用薄膜トランジスタTIOと選択用薄膜トランジ
スタT20は前記絶縁基板11の上に形成されている。
前記メモリ用薄膜トランジスタTllは、基板11上に
形成されたゲート電極GIOと、基板11上のメモリ用
薄膜トランジスタ形成領域に前記ゲート電極GIOを覆
って形成された窒化シリコシ(SI N)からなるゲー
ト絶縁膜12と、このゲート絶縁膜12の上に前記ゲー
ト電極GIOに対向させて形成された1−a−8i(i
型アモルファス・シリコン)からなる1型半導体層13
と、このi型半導体層13の上にn”−a−81(n型
不純物をドープしたアモルファス・シリコン)からなる
n型半導体層14を介して形成されたソース電極SIO
およびドレイン電極DIOとからなっており、前記ゲー
ト絶縁膜(窒化シリコン膜)12は、シリコン原子Sl
と窒素原子Nとの組成比Si/Nを、化学量論比(Sl
/N−0,75)より太きく (Sl /N−0,85
〜1.15) して電荷蓄積機能をもたせた窒化シリコ
ンで形成されている。
また、前記選択用薄膜トランジスタT20は、前記基板
11上に形成されたゲート電極G20と、基板11上の
選択用薄膜トランジスタ形成領域に前記ゲート電極G2
0を覆って形成された窒化シリコン(SIN)からなる
ゲート絶縁膜15と、このゲート絶縁11115の上に
前記ゲート電極G20に対向させて形成された1−a−
Stからなるi型半導体層16と、このi型半導体層1
6の上にn”−a−8iからなるn型半導体層17を介
して形成されたソース電極S20およびドレイン電極0
20とからなっており、前記ゲート絶縁膜(窒化シリコ
ン膜)15は、シリコン原子S1と窒素原子Nとの組成
比St/Nを、化学量論比(S 1 /N−0,75)
とほぼ同じにした電荷蓄積機能のない窒化シリコンで形
成されている。
なお、前記メモリ用薄膜トランジスタTIOのドレイン
電極DIOは図示しない接続配線によって選択用薄膜ト
ランジスタT20のソース電極S20に接続されており
、またメモリ用薄膜トランジスタTIOのゲート電極G
IOとソース電極5IO1および選択用薄膜トランジス
タT20のゲート電極G20とドレイン電極D20はそ
れぞれ図示しない配線につながっている。また、aはメ
モリ用薄膜トランジスタTIOおよび選択用薄膜トラン
ジスタT20を覆う窒化シリコン等からなる保護絶縁膜
である。
第1図は上記薄膜E2PROMの製造工程を示したもの
で、この薄膜E” FROMは次のような工程で製造さ
れる。
まず、絶縁基板11上にクロム(Cr )等の金属膜を
真空蒸着法またはスッパタリング法により1000人の
厚さに膜付けし、この金属膜をバターニングして、第1
図(a)に示すように、メモリ用および選択用薄膜トラ
ンジスタTIO,72Gのゲート電極G 10. G 
20とコノ各ゲート電極GIG、 G20につながる図
示しないゲート配線を同時に形成する。
次に、第1図(b)に示すように、前記基板11上の選
択用薄膜トランジスタT20の形成領域に、St/Hの
値を化学量論比(S I /N−0,75)と同程度に
した窒化シリコンからなる電荷蓄積機能をもたないゲー
ト絶縁膜15と、1−a−3tからなるi型半導体層1
6と、n”−a−8tからなるn型半導体層17と、選
択用薄膜トランジスタT20のソース、ドレイン電極S
20.D20となるクロム(C「)等の金属膜19とを
、それぞれ3000人、1500人、 250人、 5
00人の厚さに積層形成する。この積層膜は、基板11
上にその全面にわたって上記ゲート絶縁膜15と1型半
導体層16とn型半導体層17とをプラズマCVD法に
より順次連続して堆積させ、その上に上記金属膜19を
真空蒸着法またはスツバタリング法により膜付けした後
、この各膜をフォトリソグラフィ法によりバターニング
する方法で形成する。
次に、第1図(c)に示すように、前記基板11上のメ
モリ用薄膜トランジスタTIOの形成領域に、Sl/N
の値をSl/N−0,85〜1,15にした窒化シリコ
ンからなる電荷蓄積機能をもつゲート絶縁膜12と、1
−a−81からなるi型半導体層13と、n”−a−S
lからなるn型半導体層14と、メモリ用薄膜トランジ
スタTlOのソース、ドレイン電極SIO,DIOとな
るクロム(Cr )等の金属膜18とを、それぞれ20
00人、1500人、250人、500人の厚さに積層
形成する。この積層膜も、基板ll上にその全面にわた
って上記ゲート絶縁膜12とl型半導体層13とn型半
導体層14とをプラズマCVD法により順次連続して堆
積させ、その上に上記金属膜18を真空蒸着法またはス
ッパタリング法により膜付けした後、この各膜をフォト
リソグラフィ法によりバターニングする方法で形成する
次に、前記メモリ用薄膜トランジスタTlOの形成領域
と選択用薄膜トランジスタT20の形成領域に形成した
両金属膜18.19と、その下のn型半導体層14.1
7とを、フォトリソグラフィ法によって同時にバターニ
ングし、第1図(d)に示すようにメモリ用薄膜トラン
ジスタTIQのソース、ドレイン電極SIO,DIOお
よび前記ソース電極SIGにつながる図示しないソース
配線と、選択用薄膜トランジスタT20のソース、ドレ
イン電極S20.D20および前記ドレイン電極S20
につながる図示しないドレイン配線とを同時に形成する
とともに、前記n型半導体層14.17の不要部分(ソ
ース、ドレイン電極SIO,DIO,S20.  D2
0および各配線の下辺外の部分)を除去する。
次に、前記メモリ用薄膜トランジスタTIOの形成領域
と選択用薄膜トランジスタT20の形成領域に形成した
両i型半導体層13.16を、フォトリングラフ。法に
よって同時に両薄膜トランジスタTIO,T2Oの素子
形状にバターニングし、第1図(e)に示すようにメモ
リ用薄膜トランジスタTIOと選択用薄膜トランジスタ
T20とを同時に完成する。
この後は、メモリ用薄膜トランジスタTIOのドレイン
電極DIOと選択用薄膜トランジスタT20のソース電
極S20とを接続する図示しない接続配線ヲ形成し、次
いでメモリ用薄膜トランジスタTIOおよび選択用薄膜
トランジスタT20を覆う窒化シリコン等の保護絶縁膜
aを形成して第2図に示した薄膜E2PROMを完成す
る。
なお、上記製造工程における、選択用薄膜トランジスタ
T20の形成領域へのゲート絶縁膜15とl型半導体層
16とn型半導体層17と金属膜19との積層形成と、
メモリ用薄膜トランジスタTIOの形成領域へのゲート
絶縁膜12とl型半導体層13とn型半導体層14と金
属膜18との積層形成とは、いずれを先に行なってもよ
い。
すなわち、上記薄膜E2PROMの製造方法は、メモリ
用薄膜トランジスタTLOと選択用薄膜トランジスタT
20のゲート電極GIO,G20を同時に形成し、また
メモリ用薄膜トランジスタTIOの形成領域と選択用薄
膜トランジスタT20の形成領域とにそれぞれ、ゲート
絶縁膜12.15と、l型半導体層13.16と、n型
半導体層14.17と、ソース、ドレイン電極SLO,
DIOおよびS 20゜D20となる金属膜18.19
とを積層形成して、前記両金属膜18.19およびn型
半導体層14゜17とを同時にバターニングすることに
より前記両薄膜トランジスタTIO,T2Oのソース、
ドレイン電極810. DIO,S20. D20を同
時に形成するとともに、前記両i型半導体層13.16
を同時に前記両薄膜トランジスタTIO,T2Oの素子
形状にバターニングするようにしたものである。そして
、この製造方法によれば、前記両薄膜トランジスタTI
O,720のゲート電極GIO,G20と、両薄膜トラ
ンジスタTIO,T2Oのソース、ドレイン電極S10
.  DIO,S20.  I)21)およびn型半導
体層14.17と、両薄膜トランジスタTIO,T20
ノi型半導体層13.16とを、それぞれ一度のバター
ニングで形成できるから、メモリ用薄膜トランジスタT
lOと選択用薄膜トランジスタT20の形成に要するバ
ターニング工程は、ゲート電極G 10゜G20と、ソ
ース、ドレイン電極310. DIo、  820゜D
20およびn型半導体層14.17と、l型半導体層1
3.16とのそれぞれのバターニングと、メモリ用薄膜
トランジスタTIOの形成領域に形成するゲート絶縁膜
12とl型半導体層13とn型半導体層14と金属膜1
8との積層膜のバターニングと、選択用薄膜トランジス
タT20の形成領域に形成するゲート絶縁膜15とl型
半導体層16とn型半導体層17と金属膜19との積層
膜のバターニングだけでよい。したがって、上記製造方
法によれば、絶縁基板11上にメモリ用薄膜トランジス
タTIOと選択用薄膜トランジスタT20とを形成した
RHE2PROMを、少ないバターニング工程数で能率
よく製造することができる。
次に、本発明の他の実施例を説明する。
第3図は製造された薄膜E2PROMの断面を示したも
ので、この薄膜E2PROMは、メモリ用薄膜トランジ
スタTLOと選択用薄膜トランジスタT20とを、それ
ぞれ、逆スタガー型薄膜トランジスタの上に、両薄膜ト
ランジスタTIO,T2Oに共通する上部ゲート絶縁膜
(Sl/Nの値を化学量論比sx/N−=−a、t5と
同程度にした電荷蓄積機能をもたない窒化シリコン膜)
20を介して上部ゲート電極G11. G21を設けた
ものであり、両薄膜トランジスタTIO,T2(lの上
部ゲート電極G11゜G21はそれぞれ図示1.ないゲ
ート配線(基板11上の下部ゲート電極GIO,G20
につながるゲート配線とは別の配線)につながっている
。メモリ用薄膜トランジスタTIOと選択用薄膜トラン
ジスタT20の逆スタガー型薄膜トランジスタ部分は、
第2図に示したものと同じ構造であるから、その説明は
図に同符号を付して省略する。
すなわち、この薄、[LE2 FROMは、選択用薄膜
トランジスタT20に前記上部ゲート電極G21を設け
て、この上部ゲート電極G21からのl型半導体層16
への電圧の印加により、選択用薄膜トランジスタT20
のオン電R(I o ON)を大きくとれるようにする
とともに、メモリ用薄膜トランジスタTIOに前記上部
ゲート電極Gllを設けることにより、書込みおよび消
去はトランジスタ本来の下部ゲート電極GIOにゲート
電圧を印加して行ない、読出しは前記上部ゲート電極G
llにゲート電圧を印加して行なうようにしたもので、
メモリ用薄膜トランジスタTIOをこのような構造とす
れば、読出しの繰返しによる閾値電圧の変動をなくして
、半永久的に安定した読出しを行なうことができる(特
願平1−15165号参照)。
この薄膜E2PROMの製造方法を説明すると、この薄
膜E2PROMは、第1図(a)〜(e)の工程により
前述した実施例の薄膜E2PROMの製造と同様にして
、メモリ用薄膜トランジスタTIOと選択用薄膜トラン
ジスタT20の逆スタガー型薄膜トランジスタ部分を形
成した後、その上に、両薄膜トランジスタTIO,T2
Oに共通する上部ゲート絶縁820をプラズマCVD法
により3000人の厚さに堆積させ、この上部ゲート絶
縁膜20の上にクロム(Cr)等からなる金属膜を真空
蒸着法またはスパッタリング法により1000人の厚さ
に膜付けし、この金属膜をフォトリソグラフィ法により
バターニングして、メモリ用薄膜トランジスタT10と
選択用薄膜トランジスタT20の上部ゲート電極G11
.  G21および図示しないゲート配線を同時に形成
する方法で製造する。
そして、この薄膜E2 PROMの製造方法によれば、
メモリ用薄膜トランジスタTIOと選択用薄膜トランジ
スタT20の逆スタガー型薄膜トランジスタ部分を前述
した実施例と同じパターニング工程数で形成でき、また
メモリ用薄膜トランジスタTIOと選択用薄膜トランジ
スタT20の上部ゲート11tiG11. G21も一
度のバターニングで同時に形成できるから、メモリ用薄
膜トランジスタT10と選択用薄膜トランジスタT20
とにそれぞれ上部ゲート電極Gll、  G21を設け
た薄膜E2PROMを、少ないパターニング工程数で能
率よく製造することができる。
なお、上記実施例では、メモリ用薄膜トランジスタTI
Oの電化蓄積機能をもつゲート絶縁膜12を、Si/N
の値をSt/N−0,85〜1,15にした窒化シリコ
ンで形成しているが、このゲート絶縁膜12は、ゲート
電極G10側に、誘電率が10以上の高誘電体膜(酸化
タンタル等)を1000人〜5000人の厚さに形成し
、i型半導体層13側にSt/Nの値が化学量論比(S
 i / N−0,75)と同程度の窒化シリコン膜を
50人〜2000人の厚さに形成した二層膜としてもよ
く、この二層構造のゲート絶縁膜も、メモリ素子として
十分な電化蓄積機能をもつ。
また、上記実施例では、メモリ用薄膜トランジスタTI
Oに選択用薄膜トランジスタT20を接続した薄膜E2
PROMについて説明したが、本発明は、メモリ用薄膜
トランジスタのゲート、ソース。
ドレイン電極がつながる各配線にそれぞれこの各配線を
選択するライン選択用薄膜トランジスタを接続した薄膜
E2PROMにも適用できることはもちろんである。
〔発明の効果〕
本発明の薄膜E2PROMの製造方法は、メモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート電極を
同時に形成し、またメモリ用薄膜トランジスタの形成領
域と選択用薄膜トランジスタの形成領域とにそれぞれゲ
ート絶縁膜と、n型半導体層と、n型半導体層と、ソー
ス、ドレイン電極となる金属膜とを積層形成して、前記
両金属膜および前記両n型半導体層を同時にパターニン
グすることにより前記両薄膜トランジスタのソース、ド
レイン電極を同時に形成するとともに、前記両1型半導
体層を同時に前記両薄膜トランジスタの素子形状にパタ
ーニングするようにしたものであるから、本発明によれ
ば、絶縁基板上にメモリ用薄膜トランジスタと選択用薄
膜トランジスタとを形成した薄膜E’ FROMを、少
ないパターニング工程数で能率よく製造することができ
る。
【図面の簡単な説明】
第1図および第2図は本発明の一実施例を示す薄膜E2
 FROMの製造工程図および製造された薄膜E’ F
ROMの断面図、第3図は本発明の他の実施例を示す製
造された薄膜E2 FROMの断面図、第4図は従来の
薄膜E2 FROMの断面図である。 11・・・絶縁基板、TIO・・・メモリ用薄膜トラン
ジスタ、GIO・・・ゲート電極、12・・・ゲート絶
縁膜(電荷蓄積機能をもつ窒化シリコン膜)、13・・
・n型半導体層、14・・・n型半導体層、SIO・・
・ソース電極、DIO・・・ドレイン電極、G11・・
・上部ゲート電極、20・・・上部ゲート絶縁膜、T2
O・・・選択用薄膜トランジスタ、15・・・ゲート絶
縁膜(電荷蓄積機能をもたない窒化シリコン膜)、16
・・・n型半導体層、17・・・n型半導体層、S20
・・・ソース電極、D20・・・ドレイン電極、G21
・・・上部ゲート電極。

Claims (1)

  1. 【特許請求の範囲】 絶縁基板上にメモリ用薄膜トランジスタと 選択用薄膜トランジスタとを形成した薄膜 E^2PROMの製造方法において、 前記絶縁基板上に前記メモリ用薄膜トランジスタと前記
    選択用薄膜トランジスタのゲート電極を同時に形成する
    工程と、 前記絶縁基板上の前記メモリ用薄膜トランジスタの、形
    成領域に、電荷蓄積機能をもつゲート絶縁膜と、i型半
    導体層と、n型半導体層およびソース、ドレイン電極と
    なる金属膜とを積層形成する工程と、 前記絶縁基板上の前記選択用薄膜トランジスタの形成領
    域に、電荷蓄積機能をもたないゲート絶縁膜と、半導体
    層と、n型半導体層と、ソース、ドレイン電極となる金
    属膜とを積層形成する工程と、 前記両金属膜および前記両n型半導体層を同時にパター
    ニングして前記メモリ用薄膜トランジスタのソース、ド
    レイン電極と前記選択用薄膜トランジスタのソース、ド
    レイン電極とを同時に形成する工程と、 前記両i型半導体層をそれぞれ前記メモリ用薄膜トラン
    ジスタと前記選択用薄膜トランジスタの素子形状に同時
    にパターニングする工程と、からなることを特徴とする
    薄膜E^2PROMの製造方法。
JP1117583A 1988-11-01 1989-05-12 薄膜e↑2promの製造方法 Pending JPH02297975A (ja)

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JP1117583A JPH02297975A (ja) 1989-05-12 1989-05-12 薄膜e↑2promの製造方法
US07/427,252 US5060034A (en) 1988-11-01 1989-10-25 Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1
EP19890120022 EP0367152A3 (en) 1988-11-01 1989-10-27 Memory device using thin film transistors having memory function and method for manufacturing same
CA002001692A CA2001692A1 (en) 1988-11-01 1989-10-27 Memory device using thin film transistors having memory function and method for manufacturing same
KR1019890015839A KR930008498B1 (ko) 1988-11-01 1989-11-01 박막트랜지스터를 사용한 메모리 장치

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007208273A (ja) * 1997-09-20 2007-08-16 Semiconductor Energy Lab Co Ltd 半導体装置
US7989873B2 (en) 1997-09-20 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and manufacturing method thereof
JP2011223026A (ja) * 2011-07-04 2011-11-04 Getner Foundation Llc 不揮発性記憶装置及びその製造方法

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