JPH02297975A - 薄膜ｅ↑２ｐｒｏｍの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜Ｅ２　ＦＲＯＭの製造方法に関するもので
ある。

〔従来の技術〕

最近、Ｅ２　ＦＲＯＭとして、メモリ用トランジスタと
、このメモリ用トランジスタを選択する選択用トランジ
スタ（各メモリ用トランジスタにそれぞれ接続される選
択トランジスタ、または、メモリ用トランジスタのゲー
ト、ソース、ドレイン電極がつながる各配線にそれぞれ
接続されるライン選択トランジスタ）とを、薄膜トラン
ジスタで構成した薄膜Ｅ２ＰＲＯＭが考えられている。

第４図は従来の薄膜Ｅ２　ＦＲＯＭを示したもので、こ
こでは、メモリ用薄膜トランジスタＴ１にそれぞれ選択
用薄膜トランジスタＴ２を接続したものを示している。

この薄膜Ｅ２　ＦＲＯＭは、ガラス等からなる絶縁基板
１の上に、メモリ用薄膜トランジスタＴ１と選択用薄膜
トランジスタＴ２とを形成した構成となっている。

この薄膜Ｅ”　ＦＲＯＭは、絶縁基板１上にまずメモリ
用薄膜トランジスタＴ１を形成し、次いでこの基板１上
に選択用薄膜トランジスタＴ２を形成する方法で製造さ
れたもので、メモリ用薄膜トランジスタＴ１は、基板１
上に形成されたゲート電極Ｇ１と、このゲート電極Ｇ１
の上に基板全面にわたって形成された窒化シリコン（Ｓ
ｉ　Ｎ）からなるゲート絶縁膜２と、このゲート絶縁１
１！２の上に前記ゲート電極Ｇ１に対向させて形成され
た１−ａ−Ｓｉ（ｉ型アモルファス争シリコン）からな
るｌ型半導体層３と、このｌ型半導体層３の上にｎ”−
ａ−８ｌ（ｎ型不純物をドープしたアモルファスｅシリ
コン）からなるｎ型半導体層４を介して形成されたソー
ス電極Ｓｌおよびドレイン電極ＤＩとからなりでいる。

そして、前記ゲート絶縁膜２は、トランジスタにメモリ
効果をもたせるために、シリコン原子Ｓ１と窒素原子Ｎ
との組成比Ｓｉ／Ｎを、化学量論比（Ｓ　ｉ　／Ｎ−０
，７５）より太きく　（Ｓｉ　／Ｎ−０，８５〜１．１
５）　して電荷蓄積機能をもたせた窒化シリコンで形成
されている。

このメモリ用薄膜トランジスタＴＩは、そのゲート絶縁
ｆｉ２が電荷蓄積機能をもっているために、Ｖｃ　　（
ゲート電圧）１０（ドレイン電流）特性に大きなヒステ
リシス性があり、したがってこのメモリ用薄膜トランジ
スタＴ１はメモリ効果をもっている。

また、選択用薄膜トランジスタＴ２は、前記メモリ用薄
膜トランジスタＴｌのゲート絶縁膜２上に形成されたゲ
ート電極Ｃ２と、このゲート電極Ｇ２の上に基板全面に
わたって形成された窒化シリコン（Ｓｉ　Ｎ）からなる
ゲート絶縁膜５と、このゲート絶縁膜５の上に前記ゲー
ト電極Ｇ２に対向させて形成された１−ａ−３ｌからな
るｌ型半導体層６と、このｌ型半導体層６の上にｎ”−
ａ−８ｌからなるｎ型半導体層７を介して形成されたソ
ース電極Ｓ２およびドレイン電極Ｄ２とからなっている
。そして、前記ゲート絶縁膜５は、トランジスタにヒス
テリシス性をもたせないために、シリコン原子Ｓｔと窒
素原子Ｎとの組成比Ｓｌ／Ｎを化学量論比（Ｓ　ｉ　／
Ｎ−０，７５）とほぼ同じにした電荷蓄積機能のない窒
化シリコンで形成されている。

なお、前記メモリ用薄膜トランジスタＴ１のドレイン電
極Ｄ１は図示しない接続配線によって選択用薄膜トラン
ジスタＴ２のソース電極Ｓ２に接続されており、またメ
モリ用薄膜トランジスタＴ１のゲート電極Ｇ１とソース
電極Ｓ１、および選択用薄膜トランジスタＴ２のゲート
電極Ｇ２とドレイン電極Ｄ２はそれぞれ図示しない配線
につながっている。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜Ｅ２ＰＲＯＭは、メモリ
用薄膜トランジスタＴＩと選択用１ｉＩＪＬ！！）ラン
ジスタＴ２とを別工程で形成したものであるため、この
薄膜Ｅ２　ＦＲＯＭはその製造に多くの工程数を要する
という問題をもっていた。

このようにメモリ用薄膜トランジスタＴ１と選択用薄膜
トランジスタＴ２とを別工程で形成しているのは、メモ
リ用薄膜トランジスタＴｌのゲート絶縁膜２はこのメモ
リ用薄膜トランジスタＴ１にメモリ効果をもたせるため
に電荷蓄積機能をもつものとする必要があり、選択用薄
膜トランジスタＴ２のゲート絶縁膜５はこの選択用薄膜
トランジスタＴ２に良好なスイッチング動作を行なわせ
るために電荷蓄積機能のないものとする必要があるため
である。

このため、従来は、基板１上にまずメモリ用薄膜トラン
ジスタＴ１を形成し、この後選択用薄膜トランジスタＴ
２を形成する工程で上記薄膜Ｅ２　ＦＲＯＭを製造して
いるが、このようにメモリ用薄膜トランジスタＴｌと選
択用薄膜トランジスタＴ２とを別工程で形成するのでは
、ゲート電極となる金属膜の膜付けとそのパターニング
、ゲート絶縁膜の膜付け、ｎ型半導体層の膜付けとその
パターニング、ｎ型半導体層およびソース、ドレイン電
極となる金属膜の膜付けとそのパターニングを行なって
メモリ用薄膜トランジスタＴＩを形成し、さらに上記工
程を繰返して選択用薄膜トランジスタＴ２を形成しなけ
ればならないがら、薄膜Ｅ２ＰＲＯＭの製造に多くのパ
ターニング工程数を要していた。

本発明は上記のような実情にがんがみてなされたもので
あって、その目的とするところは、絶縁基板上にメモリ
用薄膜トランジスタと選択用薄膜トランジスタとを形成
した薄膜Ｅ２　ＦＲＯＭを、少ないパターニング工程数
で能率よく製造することができる薄膜Ｅ２　ＦＲＯＭの
製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の薄膜Ｅ２　ＦＲＯＭの製造方法は、絶縁基板上
にメモリ用薄膜トランジスタと選択用薄膜トランジスタ
のゲート電極を同時に形成する工程と、 前記絶縁基板上の前記メモリ用薄膜トランジスタの形成
領域に、電荷蓄積機能をもつゲート絶縁膜と、ｎ型半導
体層と、ｎ型半導体層と、ソース。

ドレイン電極となる金属膜とを積層形成する工程と、 前記絶縁基板上の前記選択用薄膜トランジスタの形成領
域に、電荷蓄積機能をもたないゲート絶縁膜と、ｎ型半
導体層と、ｎ型半導体層と、ソース、ドレイン電極とな
る金属膜とを積層形成する工程と、 前記両金属膜および前記両ｎ型半導体層を同時にパター
ニングして前記メモリ用薄膜トランジスタのソース、ド
レイン電極と前記選択用薄膜トランジスタのソース、ド
レイン電極とを同時に形成する工程と、 前記両ｉ型半導体層をそれぞれ前記メモリ用薄膜トラン
ジスタと前記選択用薄膜トランジスタの素子形状に同時
にパターニングする工程と、からなることを特徴とする
ものである。

〔作用〕

すなわち、本発明は、メモリ用薄膜トランジスタと選択
用薄膜トランジスタのゲート電極を同時に形成し、また
メモリ用薄膜トランジスタの形成領域と選択用薄膜トラ
ンジスタの形成領域とにそれぞれゲート絶縁膜と、ｎ型
半導体層と、ｎ型半導体層と、ソース、ドレイン電極と
なる金属膜とを積層形成して、前記両金属膜および前記
両ｎ型半導体層を同時にパターニングすることにより前
記両薄膜トランジスタのソース、ドレイン電極を同時に
形成するとともに、前記両ｉ型半導体層を同時に前記両
薄膜トランジスタの素子形状にパターニングするように
したものであり、本発明によれば、前記両薄膜トランジ
スタのゲート電極と、両薄膜トランジスタのソース、ド
レイン電極およびｎ型半導体層と、両薄膜トランジスタ
のｎ型半導体層とを、それぞれ一度のパターニングで形
成できるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタの形成に要するパターニング工程は、ゲー
ト電極と、ソース、ドレイン電極およびｎ型半導体層と
、ｎ型半導体層とのそれぞれのパターニングと、メモリ
用薄膜トランジスタの形成領域に形成するゲート絶縁膜
とｎ型半導体層とｎ型半導体層と金属膜との積層膜のパ
ターニングと、選択用薄膜トランジスタの形成領域に形
成するゲート絶縁膜とｎ型半導体層とｎ型半導体層と金
属膜との積層膜のパターニングだけでよい。したがって
、本発明によれば、絶縁基板上にメモリ用薄膜トランジ
スタと選択用薄膜トランジスタとを形成した薄膜Ｅ２Ｐ
ＲＯＭを、少ないバターニング工程数で能率よく製造す
ることができる。

〔実施例〕

以下、本発明の一実施例を、メモリ用薄膜トランジスタ
にそれぞれ選択用薄膜トランジスタを接続した薄膜Ｅ２
　ＦＲＯＭについて第１図および第２図を参照し説明す
る。

まず、本実施例の製造方法によって製造された薄膜Ｅ２
ＰＲＯＭの構造を説明する。

第２図は、製造された薄膜Ｅ２ＰＲＯＭの断面を示した
もので、図中１１はガラス等からなる絶縁基板であり、
メモリ用薄膜トランジスタＴＩＯと選択用薄膜トランジ
スタＴ２０は前記絶縁基板１１の上に形成されている。

前記メモリ用薄膜トランジスタＴｌｌは、基板１１上に
形成されたゲート電極ＧＩＯと、基板１１上のメモリ用
薄膜トランジスタ形成領域に前記ゲート電極ＧＩＯを覆
って形成された窒化シリコシ（ＳＩ　Ｎ）からなるゲー
ト絶縁膜１２と、このゲート絶縁膜１２の上に前記ゲー
ト電極ＧＩＯに対向させて形成された１−ａ−８ｉ（ｉ
型アモルファス・シリコン）からなる１型半導体層１３
と、このｉ型半導体層１３の上にｎ”−ａ−８１（ｎ型
不純物をドープしたアモルファス・シリコン）からなる
ｎ型半導体層１４を介して形成されたソース電極ＳＩＯ
およびドレイン電極ＤＩＯとからなっており、前記ゲー
ト絶縁膜（窒化シリコン膜）１２は、シリコン原子Ｓｌ
と窒素原子Ｎとの組成比Ｓｉ／Ｎを、化学量論比（Ｓｌ
／Ｎ−０，７５）より太きく　（Ｓｌ　／Ｎ−０，８５
〜１．１５）　して電荷蓄積機能をもたせた窒化シリコ
ンで形成されている。

また、前記選択用薄膜トランジスタＴ２０は、前記基板
１１上に形成されたゲート電極Ｇ２０と、基板１１上の
選択用薄膜トランジスタ形成領域に前記ゲート電極Ｇ２
０を覆って形成された窒化シリコン（ＳＩＮ）からなる
ゲート絶縁膜１５と、このゲート絶縁１１１１５の上に
前記ゲート電極Ｇ２０に対向させて形成された１−ａ−
Ｓｔからなるｉ型半導体層１６と、このｉ型半導体層１
６の上にｎ”−ａ−８ｉからなるｎ型半導体層１７を介
して形成されたソース電極Ｓ２０およびドレイン電極０
２０とからなっており、前記ゲート絶縁膜（窒化シリコ
ン膜）１５は、シリコン原子Ｓ１と窒素原子Ｎとの組成
比Ｓｔ／Ｎを、化学量論比（Ｓ　１　／Ｎ−０，７５）
とほぼ同じにした電荷蓄積機能のない窒化シリコンで形
成されている。

なお、前記メモリ用薄膜トランジスタＴＩＯのドレイン
電極ＤＩＯは図示しない接続配線によって選択用薄膜ト
ランジスタＴ２０のソース電極Ｓ２０に接続されており
、またメモリ用薄膜トランジスタＴＩＯのゲート電極Ｇ
ＩＯとソース電極５ＩＯ１および選択用薄膜トランジス
タＴ２０のゲート電極Ｇ２０とドレイン電極Ｄ２０はそ
れぞれ図示しない配線につながっている。また、ａはメ
モリ用薄膜トランジスタＴＩＯおよび選択用薄膜トラン
ジスタＴ２０を覆う窒化シリコン等からなる保護絶縁膜
である。

第１図は上記薄膜Ｅ２ＰＲＯＭの製造工程を示したもの
で、この薄膜Ｅ”　ＦＲＯＭは次のような工程で製造さ
れる。

まず、絶縁基板１１上にクロム（Ｃｒ　）等の金属膜を
真空蒸着法またはスッパタリング法により１０００人の
厚さに膜付けし、この金属膜をバターニングして、第１
図（ａ）に示すように、メモリ用および選択用薄膜トラ
ンジスタＴＩＯ，７２Ｇのゲート電極Ｇ　１０．　Ｇ　
２０とコノ各ゲート電極ＧＩＧ、　Ｇ２０につながる図
示しないゲート配線を同時に形成する。

次に、第１図（ｂ）に示すように、前記基板１１上の選
択用薄膜トランジスタＴ２０の形成領域に、Ｓｔ／Ｈの
値を化学量論比（Ｓ　Ｉ　／Ｎ−０，７５）と同程度に
した窒化シリコンからなる電荷蓄積機能をもたないゲー
ト絶縁膜１５と、１−ａ−３ｔからなるｉ型半導体層１
６と、ｎ”−ａ−８ｔからなるｎ型半導体層１７と、選
択用薄膜トランジスタＴ２０のソース、ドレイン電極Ｓ
２０．Ｄ２０となるクロム（Ｃ「）等の金属膜１９とを
、それぞれ３０００人、１５００人、　２５０人、　５
００人の厚さに積層形成する。この積層膜は、基板１１
上にその全面にわたって上記ゲート絶縁膜１５と１型半
導体層１６とｎ型半導体層１７とをプラズマＣＶＤ法に
より順次連続して堆積させ、その上に上記金属膜１９を
真空蒸着法またはスツバタリング法により膜付けした後
、この各膜をフォトリソグラフィ法によりバターニング
する方法で形成する。

次に、第１図（ｃ）に示すように、前記基板１１上のメ
モリ用薄膜トランジスタＴＩＯの形成領域に、Ｓｌ／Ｎ
の値をＳｌ／Ｎ−０，８５〜１，１５にした窒化シリコ
ンからなる電荷蓄積機能をもつゲート絶縁膜１２と、１
−ａ−８１からなるｉ型半導体層１３と、ｎ”−ａ−Ｓ
ｌからなるｎ型半導体層１４と、メモリ用薄膜トランジ
スタＴｌＯのソース、ドレイン電極ＳＩＯ，ＤＩＯとな
るクロム（Ｃｒ　）等の金属膜１８とを、それぞれ２０
００人、１５００人、２５０人、５００人の厚さに積層
形成する。この積層膜も、基板ｌｌ上にその全面にわた
って上記ゲート絶縁膜１２とｌ型半導体層１３とｎ型半
導体層１４とをプラズマＣＶＤ法により順次連続して堆
積させ、その上に上記金属膜１８を真空蒸着法またはス
ッパタリング法により膜付けした後、この各膜をフォト
リソグラフィ法によりバターニングする方法で形成する
。

次に、前記メモリ用薄膜トランジスタＴｌＯの形成領域
と選択用薄膜トランジスタＴ２０の形成領域に形成した
両金属膜１８．１９と、その下のｎ型半導体層１４．１
７とを、フォトリソグラフィ法によって同時にバターニ
ングし、第１図（ｄ）に示すようにメモリ用薄膜トラン
ジスタＴＩＱのソース、ドレイン電極ＳＩＯ，ＤＩＯお
よび前記ソース電極ＳＩＧにつながる図示しないソース
配線と、選択用薄膜トランジスタＴ２０のソース、ドレ
イン電極Ｓ２０．Ｄ２０および前記ドレイン電極Ｓ２０
につながる図示しないドレイン配線とを同時に形成する
とともに、前記ｎ型半導体層１４．１７の不要部分（ソ
ース、ドレイン電極ＳＩＯ，ＤＩＯ，Ｓ２０．　　Ｄ２
０および各配線の下辺外の部分）を除去する。

次に、前記メモリ用薄膜トランジスタＴＩＯの形成領域
と選択用薄膜トランジスタＴ２０の形成領域に形成した
両ｉ型半導体層１３．１６を、フォトリングラフ。法に
よって同時に両薄膜トランジスタＴＩＯ，Ｔ２Ｏの素子
形状にバターニングし、第１図（ｅ）に示すようにメモ
リ用薄膜トランジスタＴＩＯと選択用薄膜トランジスタ
Ｔ２０とを同時に完成する。

この後は、メモリ用薄膜トランジスタＴＩＯのドレイン
電極ＤＩＯと選択用薄膜トランジスタＴ２０のソース電
極Ｓ２０とを接続する図示しない接続配線ヲ形成し、次
いでメモリ用薄膜トランジスタＴＩＯおよび選択用薄膜
トランジスタＴ２０を覆う窒化シリコン等の保護絶縁膜
ａを形成して第２図に示した薄膜Ｅ２ＰＲＯＭを完成す
る。

なお、上記製造工程における、選択用薄膜トランジスタ
Ｔ２０の形成領域へのゲート絶縁膜１５とｌ型半導体層
１６とｎ型半導体層１７と金属膜１９との積層形成と、
メモリ用薄膜トランジスタＴＩＯの形成領域へのゲート
絶縁膜１２とｌ型半導体層１３とｎ型半導体層１４と金
属膜１８との積層形成とは、いずれを先に行なってもよ
い。

すなわち、上記薄膜Ｅ２ＰＲＯＭの製造方法は、メモリ
用薄膜トランジスタＴＬＯと選択用薄膜トランジスタＴ
２０のゲート電極ＧＩＯ，Ｇ２０を同時に形成し、また
メモリ用薄膜トランジスタＴＩＯの形成領域と選択用薄
膜トランジスタＴ２０の形成領域とにそれぞれ、ゲート
絶縁膜１２．１５と、ｌ型半導体層１３．１６と、ｎ型
半導体層１４．１７と、ソース、ドレイン電極ＳＬＯ，
ＤＩＯおよびＳ　２０゜Ｄ２０となる金属膜１８．１９
とを積層形成して、前記両金属膜１８．１９およびｎ型
半導体層１４゜１７とを同時にバターニングすることに
より前記両薄膜トランジスタＴＩＯ，Ｔ２Ｏのソース、
ドレイン電極８１０．　ＤＩＯ，Ｓ２０．　Ｄ２０を同
時に形成するとともに、前記両ｉ型半導体層１３．１６
を同時に前記両薄膜トランジスタＴＩＯ，Ｔ２Ｏの素子
形状にバターニングするようにしたものである。そして
、この製造方法によれば、前記両薄膜トランジスタＴＩ
Ｏ，７２０のゲート電極ＧＩＯ，Ｇ２０と、両薄膜トラ
ンジスタＴＩＯ，Ｔ２Ｏのソース、ドレイン電極Ｓ１０
．　　ＤＩＯ，Ｓ２０．　　Ｉ）２１）およびｎ型半導
体層１４．１７と、両薄膜トランジスタＴＩＯ，Ｔ２０
ノｉ型半導体層１３．１６とを、それぞれ一度のバター
ニングで形成できるから、メモリ用薄膜トランジスタＴ
ｌＯと選択用薄膜トランジスタＴ２０の形成に要するバ
ターニング工程は、ゲート電極Ｇ　１０゜Ｇ２０と、ソ
ース、ドレイン電極３１０．　ＤＩｏ、　　８２０゜Ｄ
２０およびｎ型半導体層１４．１７と、ｌ型半導体層１
３．１６とのそれぞれのバターニングと、メモリ用薄膜
トランジスタＴＩＯの形成領域に形成するゲート絶縁膜
１２とｌ型半導体層１３とｎ型半導体層１４と金属膜１
８との積層膜のバターニングと、選択用薄膜トランジス
タＴ２０の形成領域に形成するゲート絶縁膜１５とｌ型
半導体層１６とｎ型半導体層１７と金属膜１９との積層
膜のバターニングだけでよい。したがって、上記製造方
法によれば、絶縁基板１１上にメモリ用薄膜トランジス
タＴＩＯと選択用薄膜トランジスタＴ２０とを形成した
ＲＨＥ２ＰＲＯＭを、少ないバターニング工程数で能率
よく製造することができる。

次に、本発明の他の実施例を説明する。

第３図は製造された薄膜Ｅ２ＰＲＯＭの断面を示したも
ので、この薄膜Ｅ２ＰＲＯＭは、メモリ用薄膜トランジ
スタＴＬＯと選択用薄膜トランジスタＴ２０とを、それ
ぞれ、逆スタガー型薄膜トランジスタの上に、両薄膜ト
ランジスタＴＩＯ，Ｔ２Ｏに共通する上部ゲート絶縁膜
（Ｓｌ／Ｎの値を化学量論比ｓｘ／Ｎ−＝−ａ、ｔ５と
同程度にした電荷蓄積機能をもたない窒化シリコン膜）
２０を介して上部ゲート電極Ｇ１１．　Ｇ２１を設けた
ものであり、両薄膜トランジスタＴＩＯ，Ｔ２（ｌの上
部ゲート電極Ｇ１１゜Ｇ２１はそれぞれ図示１．ないゲ
ート配線（基板１１上の下部ゲート電極ＧＩＯ，Ｇ２０
につながるゲート配線とは別の配線）につながっている
。メモリ用薄膜トランジスタＴＩＯと選択用薄膜トラン
ジスタＴ２０の逆スタガー型薄膜トランジスタ部分は、
第２図に示したものと同じ構造であるから、その説明は
図に同符号を付して省略する。

すなわち、この薄、［ＬＥ２　ＦＲＯＭは、選択用薄膜
トランジスタＴ２０に前記上部ゲート電極Ｇ２１を設け
て、この上部ゲート電極Ｇ２１からのｌ型半導体層１６
への電圧の印加により、選択用薄膜トランジスタＴ２０
のオン電Ｒ（Ｉ　ｏ　ＯＮ）を大きくとれるようにする
とともに、メモリ用薄膜トランジスタＴＩＯに前記上部
ゲート電極Ｇｌｌを設けることにより、書込みおよび消
去はトランジスタ本来の下部ゲート電極ＧＩＯにゲート
電圧を印加して行ない、読出しは前記上部ゲート電極Ｇ
ｌｌにゲート電圧を印加して行なうようにしたもので、
メモリ用薄膜トランジスタＴＩＯをこのような構造とす
れば、読出しの繰返しによる閾値電圧の変動をなくして
、半永久的に安定した読出しを行なうことができる（特
願平１−１５１６５号参照）。

この薄膜Ｅ２ＰＲＯＭの製造方法を説明すると、この薄
膜Ｅ２ＰＲＯＭは、第１図（ａ）〜（ｅ）の工程により
前述した実施例の薄膜Ｅ２ＰＲＯＭの製造と同様にして
、メモリ用薄膜トランジスタＴＩＯと選択用薄膜トラン
ジスタＴ２０の逆スタガー型薄膜トランジスタ部分を形
成した後、その上に、両薄膜トランジスタＴＩＯ，Ｔ２
Ｏに共通する上部ゲート絶縁８２０をプラズマＣＶＤ法
により３０００人の厚さに堆積させ、この上部ゲート絶
縁膜２０の上にクロム（Ｃｒ）等からなる金属膜を真空
蒸着法またはスパッタリング法により１０００人の厚さ
に膜付けし、この金属膜をフォトリソグラフィ法により
バターニングして、メモリ用薄膜トランジスタＴ１０と
選択用薄膜トランジスタＴ２０の上部ゲート電極Ｇ１１
．　　Ｇ２１および図示しないゲート配線を同時に形成
する方法で製造する。

そして、この薄膜Ｅ２　ＰＲＯＭの製造方法によれば、
メモリ用薄膜トランジスタＴＩＯと選択用薄膜トランジ
スタＴ２０の逆スタガー型薄膜トランジスタ部分を前述
した実施例と同じパターニング工程数で形成でき、また
メモリ用薄膜トランジスタＴＩＯと選択用薄膜トランジ
スタＴ２０の上部ゲート１１ｔｉＧ１１．　Ｇ２１も一
度のバターニングで同時に形成できるから、メモリ用薄
膜トランジスタＴ１０と選択用薄膜トランジスタＴ２０
とにそれぞれ上部ゲート電極Ｇｌｌ、　　Ｇ２１を設け
た薄膜Ｅ２ＰＲＯＭを、少ないパターニング工程数で能
率よく製造することができる。

なお、上記実施例では、メモリ用薄膜トランジスタＴＩ
Ｏの電化蓄積機能をもつゲート絶縁膜１２を、Ｓｉ／Ｎ
の値をＳｔ／Ｎ−０，８５〜１，１５にした窒化シリコ
ンで形成しているが、このゲート絶縁膜１２は、ゲート
電極Ｇ１０側に、誘電率が１０以上の高誘電体膜（酸化
タンタル等）を１０００人〜５０００人の厚さに形成し
、ｉ型半導体層１３側にＳｔ／Ｎの値が化学量論比（Ｓ
　ｉ　／　Ｎ−０，７５）と同程度の窒化シリコン膜を
５０人〜２０００人の厚さに形成した二層膜としてもよ
く、この二層構造のゲート絶縁膜も、メモリ素子として
十分な電化蓄積機能をもつ。

また、上記実施例では、メモリ用薄膜トランジスタＴＩ
Ｏに選択用薄膜トランジスタＴ２０を接続した薄膜Ｅ２
ＰＲＯＭについて説明したが、本発明は、メモリ用薄膜
トランジスタのゲート、ソース。

ドレイン電極がつながる各配線にそれぞれこの各配線を
選択するライン選択用薄膜トランジスタを接続した薄膜
Ｅ２ＰＲＯＭにも適用できることはもちろんである。

〔発明の効果〕

本発明の薄膜Ｅ２ＰＲＯＭの製造方法は、メモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート電極を
同時に形成し、またメモリ用薄膜トランジスタの形成領
域と選択用薄膜トランジスタの形成領域とにそれぞれゲ
ート絶縁膜と、ｎ型半導体層と、ｎ型半導体層と、ソー
ス、ドレイン電極となる金属膜とを積層形成して、前記
両金属膜および前記両ｎ型半導体層を同時にパターニン
グすることにより前記両薄膜トランジスタのソース、ド
レイン電極を同時に形成するとともに、前記両１型半導
体層を同時に前記両薄膜トランジスタの素子形状にパタ
ーニングするようにしたものであるから、本発明によれ
ば、絶縁基板上にメモリ用薄膜トランジスタと選択用薄
膜トランジスタとを形成した薄膜Ｅ’　ＦＲＯＭを、少
ないパターニング工程数で能率よく製造することができ
る。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す薄膜Ｅ２
　ＦＲＯＭの製造工程図および製造された薄膜Ｅ’　Ｆ
ＲＯＭの断面図、第３図は本発明の他の実施例を示す製
造された薄膜Ｅ２　ＦＲＯＭの断面図、第４図は従来の
薄膜Ｅ２　ＦＲＯＭの断面図である。 １１・・・絶縁基板、ＴＩＯ・・・メモリ用薄膜トラン
ジスタ、ＧＩＯ・・・ゲート電極、１２・・・ゲート絶
縁膜（電荷蓄積機能をもつ窒化シリコン膜）、１３・・
・ｎ型半導体層、１４・・・ｎ型半導体層、ＳＩＯ・・
・ソース電極、ＤＩＯ・・・ドレイン電極、Ｇ１１・・
・上部ゲート電極、２０・・・上部ゲート絶縁膜、Ｔ２
Ｏ・・・選択用薄膜トランジスタ、１５・・・ゲート絶
縁膜（電荷蓄積機能をもたない窒化シリコン膜）、１６
・・・ｎ型半導体層、１７・・・ｎ型半導体層、Ｓ２０
・・・ソース電極、Ｄ２０・・・ドレイン電極、Ｇ２１
・・・上部ゲート電極。

Claims (1)

1. 【特許請求の範囲】 絶縁基板上にメモリ用薄膜トランジスタと 選択用薄膜トランジスタとを形成した薄膜 Ｅ＾２ＰＲＯＭの製造方法において、 前記絶縁基板上に前記メモリ用薄膜トランジスタと前記
   選択用薄膜トランジスタのゲート電極を同時に形成する
   工程と、 前記絶縁基板上の前記メモリ用薄膜トランジスタの、形
   成領域に、電荷蓄積機能をもつゲート絶縁膜と、ｉ型半
   導体層と、ｎ型半導体層およびソース、ドレイン電極と
   なる金属膜とを積層形成する工程と、 前記絶縁基板上の前記選択用薄膜トランジスタの形成領
   域に、電荷蓄積機能をもたないゲート絶縁膜と、半導体
   層と、ｎ型半導体層と、ソース、ドレイン電極となる金
   属膜とを積層形成する工程と、 前記両金属膜および前記両ｎ型半導体層を同時にパター
   ニングして前記メモリ用薄膜トランジスタのソース、ド
   レイン電極と前記選択用薄膜トランジスタのソース、ド
   レイン電極とを同時に形成する工程と、 前記両ｉ型半導体層をそれぞれ前記メモリ用薄膜トラン
   ジスタと前記選択用薄膜トランジスタの素子形状に同時
   にパターニングする工程と、からなることを特徴とする
   薄膜Ｅ＾２ＰＲＯＭの製造方法。