JPS6050963A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6050963A JPS6050963A JP16068983A JP16068983A JPS6050963A JP S6050963 A JPS6050963 A JP S6050963A JP 16068983 A JP16068983 A JP 16068983A JP 16068983 A JP16068983 A JP 16068983A JP S6050963 A JPS6050963 A JP S6050963A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、薄膜トランジスタ（ＴＰＴ）の構造及び製造
方法に関するもので、特に、ＴＰＴのストレー容量を減
少させると共に、半導体膜とソース電極及びドレイン電
極との接触部分を製造プロセス上の汚染から保護するこ
とにより、安定で特性の優れたＴＰＴを確立したもので
ある。
方法に関するもので、特に、ＴＰＴのストレー容量を減
少させると共に、半導体膜とソース電極及びドレイン電
極との接触部分を製造プロセス上の汚染から保護するこ
とにより、安定で特性の優れたＴＰＴを確立したもので
ある。
〈従来技術〉
第１図（ＡｌｔＢｌｔＣｌを参照しながら従来のＴ Ｐ
Ｔについて説明する。第１図（Ａｌは従来からよく知
られているＴＰＴの一例を模式的に描いた平面図であり
第１図ｔＢ）はその断面図である。
Ｔについて説明する。第１図（Ａｌは従来からよく知
られているＴＰＴの一例を模式的に描いた平面図であり
第１図ｔＢ）はその断面図である。
ＴＰＴは、ガラス等の絶縁性基板（１０）の上に形成さ
れ、ゲート電極（１１）、ケート絶縁膜（１２）、半導
体膜（１３）、ソース電極（］４）及びドレイン電極（
１５）で構成されている。薄膜形成法としては、真空蒸
着法、スパッタリンク法などが用いられ、シャドウマス
クやフォトリソグラフィーの技術を導入することにより
パターン化する方法が行なわれている。たとえは、第１
図（ＡｌｔＢｌの構造をもつＴＰＴの場合、ゲート電極
（１１）、ゲート絶縁膜（１２）、半導体膜（］３）、
ソース電極（１４）及びドレイン電極（１５）の順でパ
ターン形成される。
れ、ゲート電極（１１）、ケート絶縁膜（１２）、半導
体膜（１３）、ソース電極（］４）及びドレイン電極（
１５）で構成されている。薄膜形成法としては、真空蒸
着法、スパッタリンク法などが用いられ、シャドウマス
クやフォトリソグラフィーの技術を導入することにより
パターン化する方法が行なわれている。たとえは、第１
図（ＡｌｔＢｌの構造をもつＴＰＴの場合、ゲート電極
（１１）、ゲート絶縁膜（１２）、半導体膜（］３）、
ソース電極（１４）及びドレイン電極（１５）の順でパ
ターン形成される。
ＴＰＴにおいては、ソース電極（１４）とドレイン電極
（１５）との間を流れる電流がゲート電極（１１）に印
加する電圧によって変調を受ける。
（１５）との間を流れる電流がゲート電極（１１）に印
加する電圧によって変調を受ける。
第１図（Ｃ１は半導体膜（１３）として例えばＣｄＳｅ
のようなｎ型半導体を用いたｎタイプＴＰＴをオン状態
とするための結線図である。ｎタイプＴＰＴがオン状態
となった時、ゲート絶縁膜（１２）と半導体膜（１３）
との界面に電子の蓄積層すなわち導電経路が形成される
。この蓄積層は、ゲート電極（’］ＩＬｈの半導体膜（
１３）とケート絶縁膜（１２）界面全体に拡かり、ゲー
ト電極（１１）とこの蓄積層とでコンデンサが形成され
てＴＰＴのストレー容量となる。このストレー容量は、
ＴＰＴを容量負荷で動作させる場合に問題を生しること
となる。
のようなｎ型半導体を用いたｎタイプＴＰＴをオン状態
とするための結線図である。ｎタイプＴＰＴがオン状態
となった時、ゲート絶縁膜（１２）と半導体膜（１３）
との界面に電子の蓄積層すなわち導電経路が形成される
。この蓄積層は、ゲート電極（’］ＩＬｈの半導体膜（
１３）とケート絶縁膜（１２）界面全体に拡かり、ゲー
ト電極（１１）とこの蓄積層とでコンデンサが形成され
てＴＰＴのストレー容量となる。このストレー容量は、
ＴＰＴを容量負荷で動作させる場合に問題を生しること
となる。
上記ストレー容量は、たとえば第２図（Ａｌの構造をも
つＴＰＴの場２合、ゲート電極（１１）上の半導体膜（
１３）の面積に比例して増加する。従って、ゲート電極
上の半導体膜で第２図（Ａ用１５．及びＳ２の部分をで
きるだけ小さくする必要がある。
つＴＰＴの場２合、ゲート電極（１１）上の半導体膜（
１３）の面積に比例して増加する。従って、ゲート電極
上の半導体膜で第２図（Ａ用１５．及びＳ２の部分をで
きるだけ小さくする必要がある。
すなわち、第２図（Ｂｌに示すＴＰＴのように、半導体
＋１１３）のパターン幅とソース会ドレイン電極幅が相
等しい場合、ストレー容量の影響が少ない最も優れた構
造となる。しかしながら、従来のＴＰＴ製造工程すなわ
ち半導体膜（１３）をパターン化した後ソース嶺ドレイ
ン電極を形成する方法では、パターン合わせ精度の問題
かあり、第２図ｆＢ）のようなＴＦＴの製作は事実上不
可能であった。
＋１１３）のパターン幅とソース会ドレイン電極幅が相
等しい場合、ストレー容量の影響が少ない最も優れた構
造となる。しかしながら、従来のＴＰＴ製造工程すなわ
ち半導体膜（１３）をパターン化した後ソース嶺ドレイ
ン電極を形成する方法では、パターン合わせ精度の問題
かあり、第２図ｆＢ）のようなＴＦＴの製作は事実上不
可能であった。
また、半導体ｇ（１３）をパターン化した後、ソース・
ドレイン電極を形成する従来の製作法では、半導体膜（
１３）を例えばフォトリンクラフイーでパターン化する
と、フォトレジストや溶剤等の汚染により安定な半導体
膜（１３）とソース・トレイン電極間の接触が得られず
、ＴＰＴ特性の再現性を得ることが困難であった。
ドレイン電極を形成する従来の製作法では、半導体膜（
１３）を例えばフォトリンクラフイーでパターン化する
と、フォトレジストや溶剤等の汚染により安定な半導体
膜（１３）とソース・トレイン電極間の接触が得られず
、ＴＰＴ特性の再現性を得ることが困難であった。
〈発明の目的〉
本発明は上述の問題点に鑑み、半導体パターン幅とソー
ス・ドレイン電極幅が略々等しい値を有するＴＰＴの製
造方法を提供することを目的とするものである２１本発
明によりＴＰＴの半導体膜のシート抵抗が同じ場合には
、ＴＰＴのストレー容量を最小とするこ吉ができ、ＴＰ
Ｔを容量負荷で動作させた場合、多大な効果か得られる
。また、本発明は半導体膜、ソース・ドレイン電極用金
属膜を連続して積層した後、それぞれのパターン化を行
なうものであり、半導体物とソース−ドレイン電極間の
接触部分は清浄な状態が保持されるものである１、 〈実施例１〉 第３図ｔＡｌｔＢｌ乃至第８図ｆＡ）＋Ｂｌは本発明の
一実施例を示すＴＰＴの各製造工程に於ける平面図及び
側断面図である。ます、絶縁性基板（３０）としてカラ
ス基板（コーニング社７０５９）を使用し、その上に第
３図ｔＡｌＦＢ＋に示す如くゲート電極（３１）を形成
する。ゲート電極材料としてはＴｉ（チタン）を使用し
、その膜厚を２００ ＯＡ’とする。、Ｔｉのパターン
化は０．５ ％ ＨＦ水溶液をエッチャントとしてフォ
トエツチング法により行なう。次に、第４図ｔＡＯＢ＋
に示す如くゲート絶縁膜（３２）、半導体膜（３３）、
ソース・ドレイン電極形成用金属膜（３６）を連続して
積属する。ここで、ケート絶縁膜（３２）としては膜厚
２００ＯＡ’の５１３Ｎ４を用い、半導体膜１’３３）
としてはＳｉＨ４のグロー放電により堆積した無定形シ
リコン水素合金（ａ−８ｌ・Ｈ）を用いる２３またその
膜厚は４０００にとする。金属膜（３６）としては厚さ
２００ＯＡ’のＡｉを使用する。尚、ゲート絶縁膜（３
２）、半導体膜（３３）、金属膜（３６）と連続して積
層するため、特に半導体膜（３３）と金続膜（３６）間
の接触界面はフォトリンクラフイーの諸工程における汚
染の影響がない。このため、Ｔ Ｐ Ｔ形成時に半導体
膜（３３）とソース・トレイン電極間の電気的接触が安
定なものとなり、Ｔ Ｆ ′ｒ特性の再現性向上に多大
な効果が得られる。３層連続堆積後、金属膜（３６）上
にフォトレジスト（３７）を塗布し、露光・現像を行っ
て第５図（Ａ）（Ｂｌに示す如く所定のパターンを形成
する。次に余分なＡｉ及びａ−５ｉ・Ｈを引き続いてエ
ツチングにより取、り除き、半導体層（３３）と金属屑
（３６）を第６ 図＋ＡＨＢ＋に示す如くパターン化す
る。ここで、ＡＡのエッチャントとしてはＨ３ＰＯ４系
水溶液を使用し、ａ−５ｉ・Ｈに対してはＨＦとＨＮＯ
３の混合液を用いる。このエツチンク工程においては、
Ａｆｆｌのエツチングとａ−５ｉ・Ｈのエツチングを同
しレジストマスクにより行なうため、ａ−５ｉ＊Ｈのパ
ターン幅とＡｐ（ソース・ドレイン電極）のパターン幅
か完全に合致する。
ス・ドレイン電極幅が略々等しい値を有するＴＰＴの製
造方法を提供することを目的とするものである２１本発
明によりＴＰＴの半導体膜のシート抵抗が同じ場合には
、ＴＰＴのストレー容量を最小とするこ吉ができ、ＴＰ
Ｔを容量負荷で動作させた場合、多大な効果か得られる
。また、本発明は半導体膜、ソース・ドレイン電極用金
属膜を連続して積層した後、それぞれのパターン化を行
なうものであり、半導体物とソース−ドレイン電極間の
接触部分は清浄な状態が保持されるものである１、 〈実施例１〉 第３図ｔＡｌｔＢｌ乃至第８図ｆＡ）＋Ｂｌは本発明の
一実施例を示すＴＰＴの各製造工程に於ける平面図及び
側断面図である。ます、絶縁性基板（３０）としてカラ
ス基板（コーニング社７０５９）を使用し、その上に第
３図ｔＡｌＦＢ＋に示す如くゲート電極（３１）を形成
する。ゲート電極材料としてはＴｉ（チタン）を使用し
、その膜厚を２００ ＯＡ’とする。、Ｔｉのパターン
化は０．５ ％ ＨＦ水溶液をエッチャントとしてフォ
トエツチング法により行なう。次に、第４図ｔＡＯＢ＋
に示す如くゲート絶縁膜（３２）、半導体膜（３３）、
ソース・ドレイン電極形成用金属膜（３６）を連続して
積属する。ここで、ケート絶縁膜（３２）としては膜厚
２００ＯＡ’の５１３Ｎ４を用い、半導体膜１’３３）
としてはＳｉＨ４のグロー放電により堆積した無定形シ
リコン水素合金（ａ−８ｌ・Ｈ）を用いる２３またその
膜厚は４０００にとする。金属膜（３６）としては厚さ
２００ＯＡ’のＡｉを使用する。尚、ゲート絶縁膜（３
２）、半導体膜（３３）、金属膜（３６）と連続して積
層するため、特に半導体膜（３３）と金続膜（３６）間
の接触界面はフォトリンクラフイーの諸工程における汚
染の影響がない。このため、Ｔ Ｐ Ｔ形成時に半導体
膜（３３）とソース・トレイン電極間の電気的接触が安
定なものとなり、Ｔ Ｆ ′ｒ特性の再現性向上に多大
な効果が得られる。３層連続堆積後、金属膜（３６）上
にフォトレジスト（３７）を塗布し、露光・現像を行っ
て第５図（Ａ）（Ｂｌに示す如く所定のパターンを形成
する。次に余分なＡｉ及びａ−５ｉ・Ｈを引き続いてエ
ツチングにより取、り除き、半導体層（３３）と金属屑
（３６）を第６ 図＋ＡＨＢ＋に示す如くパターン化す
る。ここで、ＡＡのエッチャントとしてはＨ３ＰＯ４系
水溶液を使用し、ａ−５ｉ・Ｈに対してはＨＦとＨＮＯ
３の混合液を用いる。このエツチンク工程においては、
Ａｆｆｌのエツチングとａ−５ｉ・Ｈのエツチングを同
しレジストマスクにより行なうため、ａ−５ｉ＊Ｈのパ
ターン幅とＡｐ（ソース・ドレイン電極）のパターン幅
か完全に合致する。
連続エツチング終了後、フォトレジストを取り除き、再
び所定のパターンで第７図ｔＡ＋ＦＢ＋に示す如くフォ
トレジスト膜（３８）を形成する。次に、Ａ、７！をエ
ツチングすることにより、第８図（ＡｌｔＢｌに示す如
くソース電極（３４）とドレイン電極（３５）を形成す
る。Ａｊ８エツチング終了後フォトレジストを取り除き
、本発明に係るＴＰＴか完成する。
び所定のパターンで第７図ｔＡ＋ＦＢ＋に示す如くフォ
トレジスト膜（３８）を形成する。次に、Ａ、７！をエ
ツチングすることにより、第８図（ＡｌｔＢｌに示す如
くソース電極（３４）とドレイン電極（３５）を形成す
る。Ａｊ８エツチング終了後フォトレジストを取り除き
、本発明に係るＴＰＴか完成する。
以上の製作工程の説明で明らかなように、本実施例によ
り製作されたＴＰＴは、半導体膜のパターン幅とソース
・トレイン電極幅か全く同寸法となっており、ストレー
容量に対して最も有効な構造となっていることかわかる
。また、半導体膜とソース・ドレイン電極との接触部か
フォトレジストや溶剤による汚染の悪影響を受けること
がなくＴＰＴ特性の再現性が向上していることか実験的
に確Ｊ忍された。
り製作されたＴＰＴは、半導体膜のパターン幅とソース
・トレイン電極幅か全く同寸法となっており、ストレー
容量に対して最も有効な構造となっていることかわかる
。また、半導体膜とソース・ドレイン電極との接触部か
フォトレジストや溶剤による汚染の悪影響を受けること
がなくＴＰＴ特性の再現性が向上していることか実験的
に確Ｊ忍された。
〈実施例２〉
本実施例の模式図を第９図［Ａｌ（Ｂ＋に示す。本実施
例では、ソース電極（４４）及Ｏニドレイン電極（４５
）をｎ＋−ａ−５ｉ”ＨとＴ１の二層構造電極とした点
に特徴がある。すなわち、ケート電極（４工）形成後、
５ｉ３Ｎ４（４２）、ａ−５ｉ”Ｈ（４３）、 ｎ十−
ａ−５ｉ ＊Ｈ（４５’）、 Ｔｉ（４５″）と連続し
て積層するため、半導体膜ａ−５ｉ・Ｈ（４３）とｎ＋
−ａ−５ｉ ・Ｈ（４５’）との優れた電気接触状態が
得られるものである。
例では、ソース電極（４４）及Ｏニドレイン電極（４５
）をｎ＋−ａ−５ｉ”ＨとＴ１の二層構造電極とした点
に特徴がある。すなわち、ケート電極（４工）形成後、
５ｉ３Ｎ４（４２）、ａ−５ｉ”Ｈ（４３）、 ｎ十−
ａ−５ｉ ＊Ｈ（４５’）、 Ｔｉ（４５″）と連続し
て積層するため、半導体膜ａ−５ｉ・Ｈ（４３）とｎ＋
−ａ−５ｉ ・Ｈ（４５’）との優れた電気接触状態が
得られるものである。
〈実施例３〉
本実施例の模式図を第１０図ｔＡ＋ｔＢ＋に示す。本実
施例ではゲート電極（５１）としてＴａを、ゲート絶縁
膜としてＴａ２０ｓ（５２’）と５ｉ３Ｎ４（５２）の
２層構造を用いたところに特徴かある。
施例ではゲート電極（５１）としてＴａを、ゲート絶縁
膜としてＴａ２０ｓ（５２’）と５ｉ３Ｎ４（５２）の
２層構造を用いたところに特徴かある。
Ｔａを直接陽極酸化することにより、ｌ ０００ Ａ。
程度の薄膜であってもピンホールフリーの絶縁膜を形成
し、ＴＰＴ製作上の歩留を向上させることができる。さ
らにＳｉ３Ｎ４を堆積することによりａ−５ｉ・Ｈ（５
３）とゲート絶縁膜との清浄な界面が得られる。
し、ＴＰＴ製作上の歩留を向上させることができる。さ
らにＳｉ３Ｎ４を堆積することによりａ−５ｉ・Ｈ（５
３）とゲート絶縁膜との清浄な界面が得られる。
〈実施例４〉
本実施例は上述のＴＰＴをＸＹマトリックス型液晶表示
装置の各絵素のスイッチンク素子として用いたものであ
る。第１１図＋ＡＨＢＩはＸＹマトリックス型液晶表示
装置のｌ絵素分の表示電極とＴＰＴの拡大模式図である
。実施例１に従って、ゲート電極バー（６１）、ゲート
絶縁膜（６２）、半導体膜（６３）、ソース電極バー（
６４）及びドレイン電極パ・ンド（６５）の順にＴＰＴ
を製作した後、表示電極（６８）として透明導電膜をフ
ォトエツチング法にてパターン化する。液晶表示装置を
製作するには、その後液晶の配向処理を施してもう１枚
のガラス板と貼り合わせた後、液晶を刺入しなければな
らないが、本実施例の説明ではその詳細については省略
する。
装置の各絵素のスイッチンク素子として用いたものであ
る。第１１図＋ＡＨＢＩはＸＹマトリックス型液晶表示
装置のｌ絵素分の表示電極とＴＰＴの拡大模式図である
。実施例１に従って、ゲート電極バー（６１）、ゲート
絶縁膜（６２）、半導体膜（６３）、ソース電極バー（
６４）及びドレイン電極パ・ンド（６５）の順にＴＰＴ
を製作した後、表示電極（６８）として透明導電膜をフ
ォトエツチング法にてパターン化する。液晶表示装置を
製作するには、その後液晶の配向処理を施してもう１枚
のガラス板と貼り合わせた後、液晶を刺入しなければな
らないが、本実施例の説明ではその詳細については省略
する。
〈発明の効果〉
本発明により製作されたＴＰＴは、容量負荷で動作させ
る時、ＴＰＴのストレー容量が最小となる構造であるた
め、非常に有効である。
る時、ＴＰＴのストレー容量が最小となる構造であるた
め、非常に有効である。
なお、上記各実施例は半導体膜としてａ−５ｉ・Ｈを用
いて実施したものであるが、半導体膜としてはａ−５ｉ
＠Ｈに限られることはなく、Ｔｅ、ＣｄＳｅ等を用いて
もよい。
いて実施したものであるが、半導体膜としてはａ−５ｉ
＠Ｈに限られることはなく、Ｔｅ、ＣｄＳｅ等を用いて
もよい。
第１図は従来のＴＰＴの構成説明図である。
第２図はＴＰＴのストレー容量を説明する説明図である
。 第３図乃至第８図は本発明の一実施例を示すＴＰＴの各
製造工程に於ける平面図及び側断面図である。 第９図、第１０図及び第１１図はそれぞれ本発明の他の
実施例を示すＴＰＴの構成図である。 ３０・・・絶縁性基板、 ３１．５１ ・ゲート電極、
３２・・・ゲート絶縁膜、３３・・・半導体膜、３４゜
４４・・・ソース電極、３５．４５・・・トレイン電極
っ第 １ 図 （Ａ） （Ｂ） 第２１ヅ１ 第Ｊ １ｍ 第４１ン１ 第５ ｒｘｌ ５／ 第６ｒη ど、４ノ （１３） 第１０１ｐ口 （Ａ） （Ｂ） 第１Ｉ □□□
。 第３図乃至第８図は本発明の一実施例を示すＴＰＴの各
製造工程に於ける平面図及び側断面図である。 第９図、第１０図及び第１１図はそれぞれ本発明の他の
実施例を示すＴＰＴの構成図である。 ３０・・・絶縁性基板、 ３１．５１ ・ゲート電極、
３２・・・ゲート絶縁膜、３３・・・半導体膜、３４゜
４４・・・ソース電極、３５．４５・・・トレイン電極
っ第 １ 図 （Ａ） （Ｂ） 第２１ヅ１ 第Ｊ １ｍ 第４１ン１ 第５ ｒｘｌ ５／ 第６ｒη ど、４ノ （１３） 第１０１ｐ口 （Ａ） （Ｂ） 第１Ｉ □□□
Claims (1)
- １ 絶縁性基板上にゲート電極を形成する工程とゲート
電極を被覆するように絶縁膜を形成する工程と、半導体
膜と金属膜を連続して積層する工程と、上記金属膜をフ
ォトエツチングによりパターン化する工程と、パターン
化した上記金属膜をマスクとして、連続して半導体膜を
エツチングによりパターン化する工程と、上記金属膜の
みをあらたにフォトエツチングによりパターン化してソ
ース電極とドレイン電極を形成する工程とよりなること
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16068983A JPS6050963A (ja) | 1983-08-30 | 1983-08-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16068983A JPS6050963A (ja) | 1983-08-30 | 1983-08-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050963A true JPS6050963A (ja) | 1985-03-22 |
Family
ID=15720334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16068983A Pending JPS6050963A (ja) | 1983-08-30 | 1983-08-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050963A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292371A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS62203375A (ja) * | 1986-03-04 | 1987-09-08 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH0655256A (ja) * | 1992-02-18 | 1994-03-01 | General Motors Corp <Gm> | 合金構造体、その製造方法及び合金鋳造モールド |
| JP2011228690A (ja) * | 2010-04-02 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1983
- 1983-08-30 JP JP16068983A patent/JPS6050963A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292371A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS62203375A (ja) * | 1986-03-04 | 1987-09-08 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH0655256A (ja) * | 1992-02-18 | 1994-03-01 | General Motors Corp <Gm> | 合金構造体、その製造方法及び合金鋳造モールド |
| JP2011228690A (ja) * | 2010-04-02 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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