JPH0818058A - 薄膜トランジスタアレイおよび液晶表示装置 - Google Patents

薄膜トランジスタアレイおよび液晶表示装置

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JPH0818058A
JPH0818058A JP14514094A JP14514094A JPH0818058A JP H0818058 A JPH0818058 A JP H0818058A JP 14514094 A JP14514094 A JP 14514094A JP 14514094 A JP14514094 A JP 14514094A JP H0818058 A JPH0818058 A JP H0818058A
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film
electrode
liquid crystal
transistor array
thin film
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JP14514094A
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Kenji Yamamoto
健二 山本
Makoto Sasaki
真 佐々木
Asako Waga
朝子 和賀
Chisato Iwasaki
千里 岩崎
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Frontec Inc
Original Assignee
FURONTETSUKU KK
Frontec Inc
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Publication date
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Abstract

(57)【要約】 【目的】 ドレイン電極と画素電極の良好なコンタクト
を損なうことなく、その画素電極による液晶への電圧印
加効率を高めつつ、また、製造過程における歩留りを向
上させる。 【構成】 基板上に、ゲート電極と、ゲート電極を覆う
ゲート絶縁膜と、ゲート電極の上方に形成される半導体
膜及びオーミックコンタクト膜と、オーミックコンタク
ト膜に接続されたソース電極及びドレイン電極と、ドレ
イン電極に接続された画素電極と、保護膜とが形成され
てなる薄膜トランジスタアレイにおいて、ソース電極お
よびドレイン電極が、シリサイドを形成する金属からな
る下部層と、その上部に積層された銅からなる上部層と
を有して構成され、ソース電極およびドレイン電極を覆
う保護膜に形成されたコンタクトホールを通じて、保護
膜上に形成された画素電極と、ドレイン電極の上部層と
が接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示素子などに用
いられる薄膜トランジスタアレイに関するもので、特に
その電圧印加効率を高めたものである。
【０００２】
【従来の技術】図１６は、薄膜トランジスタアレイをス
イッチ素子に用いたアクティブマトリックス液晶表示装
置の等価回路の一構成例を示すものである。図１６にお
いて、多数のゲート配線Ｇ1，Ｇ2，…，Ｇnと、多数の
ソース配線Ｓ1，Ｓ2，…，Ｓmとがマトリックス状に配
線され、各ゲート配線Ｇはそれぞれ走査回路１に、各信
号配線Ｓはそれぞれ信号供給回路２に接続され、各線の
交差部分に薄膜トランジスタ（スイッチ素子）３が設け
られ、この薄膜トランジスタ３のドレイン電極にコンデ
ンサとなる容量部４と液晶表示素子５とが接続されて回
路が構成されている。
【０００３】図１７と図１８は、図１６に等価回路で示
した従来のアクティブマトリックス液晶表示装置におい
て、ゲート配線Ｇとソース配線Ｓなどの部分を基板上に
備えた薄膜トランジスタアレイの一構造例を示すもので
ある。図１７と図１８に示す薄膜トランジスタアレイに
おいては、ガラスなどの透明の基板１２上に、ゲート配
線Ｇとソース配線Ｓとがマトリックス状に配線されてい
る。また、ゲート配線Ｇとソース配線Ｓとの交差部分の
近傍に薄膜トランジスタ３が設けられている。
【０００４】図１７と図１８に示す薄膜トランジスタア
レイ３はエッチストッパ型の一般的な構成のものであ
り、ゲート配線Ｇとこのゲート配線Ｇから引き出して設
けたゲート電極１４上に、ＳｉＮxなどからなるゲート
絶縁膜１８を設け、このゲート絶縁膜１８上にアモルフ
ァスシリコン（ａ-Ｓｉ）からなる半導体膜２０を設
け、更にこの半導体膜２０上に導電材料からなるドレイ
ン電極３１とソース電極３０とを相互に対向させて設け
て構成されている。また、半導体膜２０の最上層にはリ
ンなどのドナーとなる不純物を高濃度にドープしたアモ
ルファスシリコンなどのオーミックコンタクト膜２２が
形成され、その上にドレイン電極３１とソース電極３０
とで挟まれた状態でエッチングストッパー１３が形成さ
れている。また、ドレイン電極３１の上からドレイン電
極３１の側方側にかけて、透明電極材料からなる透明画
素電極１６が形成されている。また、この例の薄膜トラ
ンジスタアレイ３にあっては、ゲート電極１４は上層部
のＴａ2Ｏ5からなるゲート絶縁膜１７と下層部のゲート
配線１５とからなる二重構造にされている。
【０００５】また、前記ゲート絶縁膜１８と透明画素電
極１６とソース電極３０などの上を覆ってこれらの上に
パッシベーション膜３４が設けられている。このパッシ
ベーション膜３４上には図示略の配向膜が形成され、こ
の配向膜上方に液晶が設けられてアクティブマトリック
ス液晶表示装置が構成され、前記透明画素電極１６によ
って液晶の分子に電界を印加することにより、液晶分子
の配向制御ができるようになっている。
【０００６】また、図１９に示すような薄膜トランジス
タアレイ１０も知られている。この薄膜トランジスタア
レイ１０は、ガラスなどからなる基板１２上に、Ｃｒや
Ａｌなどの導電性金属からなるゲート電極１４と、ＩＴ
Ｏ画素電極１６とが離間して形成されている。そして、
これらの上には、ゲート絶縁膜１８が積層されている。
また、このゲート絶縁膜１８には、ＩＴＯ画素電極１６
の端部上にコンタクトホール２４が形成される。
【０００７】さらにまた、ゲート絶縁膜１８上であって
ゲート電極１４の上方にはａ−Ｓｉ（ｉ）からなる半導
体膜２０が形成され、その半導体膜２０の中央部を除く
上部にはａ−Ｓｉ（ｎ+）からなるオーミックコンタク
ト膜２２が形成されている。さらに、このオーミックコ
ンタクト膜２２上およびその周部と、ゲート絶縁膜１８
に形成されたコンタクトホール２４中およびその周部の
ゲート絶縁膜１８上には、Ｃｒなどからなる下部層２６
とＡｌなどからなる上部層２８とからなるソース電極３
０及びドレイン電極３１が形成されている。この際、コ
ンタクトホール２４の下端であって、下部層２６とＩＴ
Ｏ画素電極１６の間にはＣｒなどからなるゲート電極３
２が介在する。さらに、これらの上部にはＳｉＮxから
なるパッシベーション保護膜３４が積層されている。
【０００８】さらにまた、図２０に示すような薄膜トラ
ンジスタアレイ３６も知られている。この薄膜トランジ
スタアレイ３６では、ガラス基板１２上に、Ｃｒなどの
金属からなるゲート電極１４が形成され、そのゲート電
極１４を覆うように基板１２上にゲート絶縁膜１８が積
層されている。そして、そのゲート絶縁膜１８上であっ
て、ゲート電極１４の上方には、ａ−Ｓｉ（ｉ）からな
る半導体膜２０が形成され、その半導体膜２０と離間し
てＩＴＯ画素電極１６が形成されている。また、半導体
膜２０の中央部を除く上部にはａ−Ｓｉ（ｎ+）からな
るオーミックコンタクト膜２２が形成されている。さら
に、このオーミックコンタクト膜２２上およびその周部
とＩＴＯ画素電極１６の端部の上部に、Ｃｒからなる下
部層２６とＡｌからなる上部層２８とからなるソース電
極３０及びドレイン電極３１が形成されている。この
際、ソース電極３０及びドレイン電極３１は、半導体膜
２０とＩＴＯ画素電極１６の間にも、ゲート絶縁膜１８
に接触するように形成される。さらに、これらの上部に
はＳｉＮxからなるパッシベーション保護膜３４が積層
されている。
【０００９】これら各層の厚さは、表１に示す程度のも
のが実際の使用には好適とされている。
【００１０】
【表１】
【００１１】上記薄膜トランジスタアレイ３は、以下の
ようにして製造される。まず、ガラスなどの透明基板１
２を用意したならば、これをブラシ洗浄装置と紫外線照
射装置により初期洗浄し、この洗浄後の透明基板の上に
反応性スパッタリングなどの成膜法を用いてＴａＯxな
どからなる表面安定化膜を形成する。表面安定化膜を形
成した基板１２に対し、直流スパッタなどの成膜法を用
いてＡｌなどの導電性材料からなるゲート配線用金属膜
を基板上に被覆し、この金属膜をウエットエッチングな
どの方法を用いる第１のフォトリソ工程でエッチングし
てゲート配線１５を形成する。次にゲート配線１５上に
直流スパッタリングなどの成膜法によりＴａなどからな
るゲート電極形成用の金属膜を被覆し、次いでドライエ
ッチングなどの方法を用いる第二のフォトリソ工程でエ
ッチングしてゲート電極１４を形成する。
【００１２】次に、このゲート電極１４を陽極酸化処理
してその表面部分をＴａＯxとしてゲート電極１４の絶
縁性向上処理を行う。続いて、それらの上にプラズマＣ
ＶＤなどの成膜法によりＳｉＮxからなるゲート絶縁膜
１８とａ-Ｓｉ（アモルファスシリコン）などからなる
半導体膜２０とＳｉＮxからなるエッチングストッパ用
の絶縁膜を形成する。次にウエットエッチングなどの方
法を用いる第３のフォトリソ工程でエッチングしてゲー
ト電極上にエッチングストッパー１３を形成する。次
に、第３のフォトリソ工程済みの基板表面にプラズマＣ
ＶＤなどの方法を用いてａ-Ｓｉ（ｎ+）などのオーミッ
クコンタクト膜を形成する。次に、直流スパッタリング
などの方法を用いる第４のフォトリソ工程で半導体膜や
オーミックコンタクト膜をパターニングしてゲート電極
１４上方に他の部分と分離状態の半導体部を形成する。
次に、第４のフォトリソ工程済みの基板表面に直流スパ
ッタリングなどの成膜法を用いてＴｉなどの金属膜を形
成する。
【００１３】次に、前記金属膜をドライエッチングなど
の方法を用いる第５のフォトリソ工程でパターニングし
てソース電極３０とドレイン電極３１を形成する。次
に、前記第５のフォトリソ工程済みの基板表面に反応性
スパッタリングなどの成膜法でＩＴＯ（インジウム錫酸
化物）などの透明導電膜を形成する。次にウエットエッ
チングなどの方法を用いる第６のフォトリソ工程で透明
導電膜を加工して透明画素電極１６を形成する。次に、
第６のフォトリソ工程処理済みの基板表面にＳｉＮxな
どの保護膜をプラズマＣＶＤなどの方法で形成する。次
に、前記保護膜をウエットエッチングなどの方法でパタ
ーニングしてソース電極３０に接続するソース端子用の
コンタクトホールとドレイン電極３１に接続するドレイ
ン端子用のコンタクトホールとを形成する第７のフォト
リソ工程を行って薄膜トランジスタアレイが完成され
る。
【００１４】上記薄膜トランジスタアレイ３，１０，３
６にあっては、そのいずれのソース電極３０・ドレイン
電極３１も、オーミックコンタクト膜２２と良好なオー
ミックコンタクトを形成している。また、ＩＴＯ画素電
極１６と良好なコンタクトを形成するために、ソース電
極３０・ドレイン電極３１の下部にはＣｒを、また、ソ
ース電極３０・ドレイン電極３１の配線抵抗を低減する
ために、そのＣｒの上部にＡｌを積層した構成としてい
る。
【００１５】
【発明が解決しようとする課題】しかしながら、上記薄
膜トランジスタアレイ１０であると、ＩＴＯ画素電極１
６上に、ゲート絶縁膜１８とパッシベーション保護膜３
４が積層されており、また、上記薄膜トランジスタアレ
イ３，３６であっても、ＩＴＯ画素電極１６上に、パッ
シベーション保護膜３４が積層されているために、ＩＴ
Ｏ画素電極１６から液晶への電圧印加効率が低いもので
あった。即ち、薄膜トランジスタアレイ１０を組み込ん
だ液晶表示素子は、図２１（ａ）に示されるように、ガ
ラス基板１２上にあるＩＴＯ画素電極１６と、液晶５０
を挟んで対向する画素電極１６’との間には、ゲート絶
縁膜１８、パッシベーション保護膜３４、配向膜５２、
液晶５０、配向膜５２が介在している。したがって、こ
の構成の等価回路は図２１（ｂ）に示されるものとな
る。
【００１６】同様に、上記薄膜トランジスタアレイ３，
３６であれば、ゲート絶縁膜１８上にあるＩＴＯ画素電
極１６と、液晶５０を挟んで対向する画素電極１６’と
の間には、、パッシベーション保護膜３４、配向膜５
２、液晶５０、配向膜５２が介在している。したがっ
て、この構成の等価回路は図２２（ｂ）に示されるもの
となる。よって、いずれの薄膜トランジスタアレイ３，
１０，３６でも、その薄膜トランジスタアレイのドレイ
ン電極から印加される電圧（Ｖｄ）と、液晶にかかる実
効電圧（ＶLC）の間には、下記式（ｉ）の関係が成り立
つ。
【００１７】
【数１】
【００１８】尚、図２２（ｂ）におけるＣSINは、Ｃ
P-SINとＣG-SINの和である。このように、実効印加電圧
が低いと、液晶ディスプレイのコントラストを有効に高
めることができない。
【００１９】そこで、ドレイン電極３１のＡｌの上部に
ＩＴＯ画素電極１６を成膜することも考えられるが、単
にその構成とすると、ＡｌとＩＴＯ画素電極１６の間
に、抵抗値の大きい層を形成することになってしまい、
良好な電気的コンタクトをとることができなくなってし
まう。
【００２０】ところで、これらの薄膜トランジスタアレ
イはＣＶＤやエッチング技術などを駆使した薄膜形成法
により、複数の薄膜トランジスタアレイが図２３（ａ）
に示すように、マトリクス状に製造される。しかしなが
ら、この製造過程においては極めて高度な製造精度が要
求され、例えば、画素電極１６，１６，・・・の形成に不
良が生じると、図２３（ｂ）に示すように、ソース（ゲ
ート）ラインＳとがショートしてしまうなどの重大
な欠陥が生じ、これが歩留りの向上の大きな妨げとなっ
ている。
【００２１】本発明は前記課題を解決するためになされ
たもので、液晶表示素子に使用される薄膜トランジスタ
アレイであって、そのドレイン電極と画素電極の良好な
コンタクトを損なうことなく、その画素電極による液晶
への電圧印加効率を高めつつ、また、製造過程における
歩留りを向上させることを目的とするものである。
【００２２】
【課題を解決するための手段】本発明の薄膜トランジス
タアレイは、基板上に、少なくとも、ゲート電極と、該
ゲート電極を覆うゲート絶縁膜と、前記ゲート電極の上
方に形成される半導体膜及びオーミックコンタクト膜
と、該オーミックコンタクト膜に接続されたソース電極
およびドレイン電極と、該ドレイン電極に接続された画
素電極と、保護膜とが形成されてなる薄膜トランジスタ
アレイにおいて、前記ソース電極およびドレイン電極
が、シリサイドを形成する金属からなる下部層と、その
上部に積層された銅からなる上部層とを有して構成さ
れ、該ソース電極およびドレイン電極を覆う保護膜に形
成されたコンタクトホールを通じて、保護膜上に形成さ
れた画素電極と、前記ドレイン電極の上部層とが接続さ
れていることを特徴とするものである。
【００２３】この際、下部層のシリサイドを形成する金
属は、Ｃｒであることが特に好ましい。
【００２４】
【作用】本発明の薄膜トランジスタアレイであると、保
護膜に形成されたコンタクトホールを通じて、ドレイン
電極と接続している画素電極が、保護膜上に形成されて
いるので、画素電極と液晶の間には、ゲート絶縁膜や保
護膜が介在していない。したがって、画素電極から液晶
への電圧印加効率を高められる。
【００２５】またこの際、ドレイン電極が、シリサイド
を形成する金属からなる下部層と、その上部に積層され
た銅からなる上部層とを有して構成されていることか
ら、ドレイン電極の抵抗値が小さく、良好な電気的コン
タクトを保ち続けることができる。
【００２６】また、本発明の薄膜トランジスタアレイで
あると、画素電極と、ゲートライン又はソース・ドレイ
ンラインとの間に、ゲート絶縁膜または保護膜が介在す
るようになるので、画素電極と、ゲートライン又はソー
ス・ドレインラインとのショート等の不具合の発生を抑
制することができる。
【００２７】
【実施例】本発明の薄膜トランジスタアレイの一実施例
を図１を参照して説明する。図１に示す本実施例の薄膜
トランジスタアレイ３８は、基板１２上に、液晶表示素
子用のトランジスタとして必要な各層が積層されて構成
されているもので、まず、ゲート電極１４と、そのゲー
ト電極１４を覆うようにしてゲート絶縁膜１８が形成さ
れている。ゲート電極１４には、導電性の金属材料が用
いられ、ＣｒやＡｌが好適である。ゲート絶縁膜１８に
は、ＳｉＮxなどが用いられる。ゲート絶縁膜１８上で
あって、ゲート電極１４の上方には、ａ−Ｓｉ（ｉ）か
らなる半導体膜２０が形成され、その半導体膜２０の中
央部を除く上部にはａ−Ｓｉ（ｎ+）からなるオーミッ
クコンタクト膜２２が形成されている。
【００２８】さらに、そのオーミックコンタクト膜２２
上と、半導体膜２０の周部であってゲート絶縁膜１８上
には、ソース電極４４及びドレイン電極４５が積層され
ている。このソース電極４４及びドレイン電極４５は、
それぞれ下部層４０とその上に積層された上部層４２と
から構成されている。下部層４０は、シリサイドを形成
する金属からなるもので、Ｃｒ、Ｔｉなどが適用できる
が、中でもＣｒが好適である。上部層４２にはＣｕが用
いられる。さらに、これら各層の上部には、ＳｉＮxか
らなるパッシベーション保護膜３４が積層されている。
パッシベーション保護膜３４には、ドレイン電極４５の
端部にあたる位置にコンタクトホール４６が形成されて
いる。さらに、本実施例の薄膜トランジスタアレイ３８
においては、パッシベーション保護膜３４上にＩＴＯ画
素電極１６が積層されており、このＩＴＯ画素電極１６
はコンタクトホール４６を通じてドレイン電極４５の上
部層４２に接続されている。
【００２９】これら各層の厚さは、表２に示す程度のも
のが実際の使用には好適である。
【表２】
【００３０】この薄膜トランジスタアレイ３８は、以下
のようにして製造することができる。まず、工程1にお
いて図２に示すガラスなどの透明の基板１２上にＣｒ、
Ｔａ、Ｍｏ、Ａｌなどの導電材料からなる導電性金属薄
膜から形成された第一の金属膜１４’を成膜する。ここ
で形成する第一の金属膜１４’の厚さは例えば１０００
オングストローム程度とすることができる。次に、第一
のフォトリソ工程2において第一の金属膜１４’付きの
基板１２を以下のように加工する。まず、基板１２を洗
浄し、第一の金属膜１４’上にレジストを塗布してから
フォトマスクを介して上面全部に露光処理と現像処理を
行い、フォトマスクのパターンをフォトレジストに書き
移す。次に、第一の金属膜１４’がＣｒからなる膜であ
る場合、例えば、（ＮＨ4）2［Ｃｅ（ＮＯ3）6］＋ＨＮ
Ｏ3＋Ｈ2Ｏなる配合組成のエッチング液を用いてウエッ
トエッチング処理し、続いてレジストを剥離して基板１
２上に図３に示すゲート電極１４とゲート配線１９を形
成する。なお、図面ではゲート電極とゲート配線の一部
のみを示しているが、実際には基板１２上に多数のゲー
ト電極１４とゲート配線１９を形成するものとする。
【００３１】ゲート電極１４とゲート配線１９を形成し
たならば、工程3においてこれらを形成した基板１２を
洗浄し、その表面に図４に示すように、ＳｉＮxからな
る第一の絶縁膜１８と、ａ-Ｓｉ（ｉ）からなる半導体
膜２０と、ａ-Ｓｉ（ｎ+）からなるオーミックコンタク
ト膜２２を積層する。ここで形成する第一の絶縁膜１８
は例えば３０００オングストローム程度、半導体膜２０
は１０００オングストローム程度、オーミックコンタク
ト膜２２は２００オングストローム程度の厚さにそれぞ
れ形成することができる。次に、第二のフォトリソ工程
4において第一フォトリソ工程2と同じようにレジスト塗
布、露光、現像、エッチングおよびレジスト剥離といっ
た処理を施して半導体膜２０とオーミックコンタクト膜
２２をパターニングしてゲート電極１４の上方に図５に
示すように半導体部２１を形成する。この工程で用いる
エッチング液は、例えば、ＨＦ＋ＨＮＯ3なる配合組成
のものを用いることができる。
【００３２】第二フォトリソ工程4を施したならば工程5
において基板１２を洗浄し、その上面に、Ｃｒなどから
なる導電材料からなる金属膜４０’と、Ｃｕの膜４２’
を順に図６に示すように形成する。
【００３３】Ｃｕの膜４２’を形成したならば、第三の
フォトリソ工程6において金属膜４０’、Ｃｕの膜４
２’とオーミックコンタクト膜２２をウエットエッチン
グなどの方法によりパターニングして、図７に示すよう
にソース電極４４とソース配線４７とドレイン電極４５
とチャネル部４９を形成する。なお、前記ウエットエッ
チングを行う場合に用いるエッチング液として、ＨＦ＋
ＨＮＯ3なる配合組成のものを用いることができる。
【００３４】続いて工程7において前記処理済みの基板
１２を洗浄し、その表面にプラズマＣＶＤなどの方法で
図８に示すようにパッシベーション膜３４を成膜する。
ここで形成するパッシベーション膜３４は例えば厚さ４
０００オングストローム程度に形成することができる。
パッシベーション膜３４を形成したならば、処理済みの
基板１２に対し、第四フォトリソ工程8においてＳＦ6＋
Ｏ2ガスなどを用いたドライエッチングなどの方法によ
り、パッシベーション膜３４をパターニングして図９に
示すように、ドレイン電極４５に通じるコンタクトホー
ル４６と、ゲート配線１９に通じるコンタクトホール５
４と、ソース配線４７に通じるコンタクトホール５６を
形成する。
【００３５】前記各コンタクトホールを形成した基板１
２の表面に工程9においてＩＴＯからなる透明導電膜１
６’を成膜する。この透明導電膜１６’の厚さは１５０
０オングストローム程度とすることができる。最後に、
第五フォトリソ工程においてウエットエッチングにより
透明導電膜１６’の一部を除去して図１に示すように透
明画素電極１６と、ソース配線接続用の端子部２１を形
成する。この際に用いるエッチング液は、例えばＨＣｌ
＋ＨＮＯ3＋Ｈ2Ｏの配合組成のものを用いることができ
る。
【００３６】以上の工程を経ることにより図１に示す構
造の薄膜トランジスタアレイ３８を得ることができる。
この例の製造方法によれば、フォトリソ工程が全工程の
中で５工程で良く、工程数が少なく、その分、製造工程
の簡略化を図ることができ、歩留まりを向上させること
ができ、製造コストを削減できる。
【００３７】この例の薄膜トランジスタアレイ３８は、
対になる他の基板との間に従来の液晶表示装置と同様に
液晶を封入して液晶表示装置を構成するために使用さ
れ、透明画素電極１６がその上方に設けられる液晶分子
の配列制御を行って液晶による表示を行うことができ
る。上記本実施例の構造であると、透明画素電極１６と
液晶分子の間に、ゲート絶縁膜１８やパッシベーション
保護膜３４が積層されず、液晶分子に効率良く電圧を印
加することができ、電圧印加効率が向上する。特に、ソ
ース電極４４及びドレイン電極４５を上部層４２と下部
層４０の２層構造とし、上部層４２をＣｕで構成するこ
とにより、抵抗が小さく、良好な電気的コンタクトを保
持することができる。
【００３８】また、本実施例の薄膜トランジスタアレイ
３８であると、ゲートライン／画素電極、あるいは、ソ
ース・ドレインライン／画素電極が、ゲート絶縁膜とパ
ッシベーション保護膜３４で、それぞれ隔離された層に
形成される。その為、ゲートライン／画素電極、あるい
は、ソース・ドレインライン／画素電極のショートが起
こらず、歩留りが向上する。
【００３９】〔試験例〕画素電極と各種金属端子とを連
続して接続し、その抵抗値を測定した。即ち、本試験
は、図１２に示すように、Ｓｉ3Ｎ4などの絶縁膜に形成
されたコンタクトホールを介して、各種の金属端子４８
上に画素電極１６を接続し、これを一単位Ｕとして、図
１１に示すように、複数個、連続して接続してコンタク
トチェーンを形成し、その抵抗値を測定したものであ
る。試験に供した各金属には、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕ
を用いた。また、比較の為に、従来の薄膜トランジスタ
アレイに相当するものとして、図１３に示すように、画
素電極１６上に、Ａｌ／Ｃｒ端子４８’を接続したもの
でコンタクトチェーンを形成したものも測定した。
【００４０】その結果、従来の画素電極上にＡｌ／Ｃｒ
を形成したものであると、その抵抗値は1×１０4〜1×
１０5Ωであった。これに対し、金属端子４８に、Ａ
ｌ、Ｃｒ、Ｔｉ、Ｃｕを用いたものの測定結果を表３に
示す。
【００４１】
【表３】
【００４２】この測定結果から、金属端子にＡｌを用い
たものでは抵抗値が大きすぎて使用し得ず、Ｃｒは使用
し得るレベルではあるが好ましくない。しかし、Ｔｉ若
しくはＣｕは従来のものと比較しても遜色なく使用する
ことができ、特にＣｕは優れていることがわかる。
【００４３】これは、画素電極としてＩＴＯなどの酸化
物導電膜を形成する時に、各金属はそれぞれ酸化されて
絶縁膜を形成してしまうことに起因するものと思われ
る。即ち、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕはそれぞれ酸化され
て、Ａｌ2Ｏ3、Ｃｒ2Ｏ3、ＴｉＯ2、Ｃｕ2Ｏを生成する
が、その酸化のされ易さが、Ａｌ＞Ｃｒ≒Ｔｉ＞Ｃｕ>>
Ａｕ であることから、この中ではＣｕが最適になるも
のと考えられる。
【００４４】〔実効電圧の試算〕上記本実施例の薄膜ト
ランジスタアレイ３８を組み込んだ液晶表示素子では、
図１４（ａ）に示すように、液晶を挟んで対向する画素
電極１６，１６’間には、配向膜５２、液晶５０、配向
膜５２が介在しているのみである。したがって、この構
成の等価回路は図１４（ｂ）に示されるものとなる。よ
って、ドレイン電極から印加される電圧（Ｖｄ）と、液
晶にかかる実効電圧（ＶLC）の間には、下記式（ii）の
関係が成り立つ。
【００４５】
【数２】
【００４６】いま、画素電極の面積を１×１０-8ｍ2と
し、各層の厚み（オンク゛ストローム）及び誘電率を下記表４に
示す値のものとする。
【００４７】
【表４】
【００４８】この条件においては、各層の容量（Ｃ＝ε
Ｓ／ｄ）は下記のごとくなる。 ＣPI ＝3.0 ×10-1 (F) ＣSIN＝1.85×10-1 (F) ・・・ 保護膜34(P-SIN)のみ ＣSIN＝1.05×10-1 (F) ・・・ 保護膜34(P-SIN)とゲー
ト絶縁膜18(G-SIN) ＣLC ＝7.8 ×10-3 (F) ・・・ ＶLC≦２Ｖ ＣLC ＝1.6 ×10-2 (F) ・・・ ＶLC≧３.５Ｖ
【００４９】これらから、本実施例および上記従来の各
薄膜トランジスタアレイ３８，１０，３６の各ドレイン
電極から印加される電圧（Ｖｄ）と、液晶にかかる実効
電圧（ＶLC）の間には、図１５に示す関係が成り立つ。
図１５から、例えば、Ｖｇを６（Ｖ）とした場合、本実
施例の薄膜トランジスタアレイ３８による実効印加電圧
は、上記従来の薄膜トランジスタアレイ１０のものに比
べて、１２．５％、薄膜トランジスタアレイ３６に比べ
て８％も増加することがわかる。したがって、本実施例
の薄膜トランジスタアレイ３８であれば、実効印加電圧
を増加することができ、液晶ディスプレイのコントラス
ト比を高めることができることがわかる。
【００５０】
【発明の効果】本発明の薄膜トランジスタアレイは、基
板上に、少なくとも、ゲート電極と、該ゲート電極を覆
うゲート絶縁膜と、前記ゲート電極の上方に形成される
半導体膜及びオーミックコンタクト膜と、該オーミック
コンタクト膜に接続されたソース電極およびドレイン電
極と、該ドレイン電極に接続された画素電極と、保護膜
とが形成されてなる薄膜トランジスタアレイにおいて、
前記ソース電極およびドレイン電極が、シリサイドを形
成する金属からなる下部層と、その上部に積層された銅
からなる上部層とを有して構成され、該ソース電極およ
びドレイン電極を覆う保護膜に形成されたコンタクトホ
ールを通じて、保護膜上に形成された画素電極と、前記
ドレイン電極の上部層とが接続されていることを特徴と
するものである。
【００５１】この構成の薄膜トランジスタアレイである
と、保護膜に形成されたコンタクトホールを通じて、ド
レイン電極と接続している画素電極が、保護膜上に形成
されているので、画素電極と液晶の間には、ゲート絶縁
膜や保護膜が介在していない。したがって、画素電極か
ら液晶への電圧印加効率を高められ、液晶表示素子とし
て用いた場合に、その液晶ディスプレイのコントラスト
を有効に高めることができる。
【００５２】またこの際、ドレイン電極が、シリサイド
を形成する金属からなる下部層と、その上部に積層され
た銅からなる上部層とを有して構成されていることか
ら、ドレイン電極の抵抗値が小さく、良好な電気的コン
タクトを保ち続けることができる。
【００５３】また、本発明の薄膜トランジスタアレイで
あると、画素電極と、ゲートライン又はソース・ドレイ
ンラインとの間に、ゲート絶縁膜または保護膜が介在す
るようになるので、画素電極と、ゲートライン又はソー
ス・ドレインラインとのショート等の不具合の発生を抑
制することができる。したがって、製造歩留りを格段に
向上せしめることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す側断面図である。
【図２】本実施例において、基板表面に第一の金属膜を
形成した状態を示す断面図である。
【図３】本実施例において、基板上に第一のフォトリソ
工程によりゲート電極とゲート配線を形成した状態を示
す断面図である。
【図４】本実施例において、基板表面に第一の絶縁膜と
半導体膜とオーミックコンタクト膜を形成した状態を示
す断面図である。
【図５】本実施例において、第二のフォトリソ工程によ
り半導体部を形成した状態を示す断面図である。
【図６】本実施例において、基板表面に第二の金属膜を
成膜した状態を示す断面図である。
【図７】本実施例において、第三フォトリソ工程により
ソース電極、ドレイン電極、ソース配線およびチャネル
部を形成した状態を示す断面図である。
【図８】本実施例において、基板表面にパッシベーショ
ン膜を成膜した状態を示す断面図である。
【図９】本実施例において、第四フォトリソ工程により
パッシベーション膜にコンタクトホールを形成した状態
を示す断面図である。
【図１０】本実施例において、パッシベーション膜上に
透明導電膜を形成した状態を示す断面図である。
【図１１】コンタクトチェーンを示す模式構成図であ
る。
【図１２】コンタクトチェーンの一単位を示す側断面図
である。
【図１３】コンタクトチェーンの従来例の一単位を示す
側断面図である。
【図１４】図１４（ａ）は液晶表示素子の構成を示す側
断面図、図１４（ｂ）は等価回路図である。
【図１５】印加電圧と実効印加電圧の関係を示すグラフ
である。
【図１６】一般のアクティブマトリックス液晶表示素子
の駆動回路を示す図である。
【図１７】薄膜トランジスタアレイの一構造例を示す平
面図である。
【図１８】従来の薄膜トランジスタアレイの一構造例の
断面図である。
【図１９】従来の薄膜トランジスタアレイの一構造例の
断面図である。
【図２０】従来の薄膜トランジスタアレイの一構造例の
断面図である。
【図２１】図２１（ａ）は液晶表示素子の構成を示す側
断面図、図２１（ｂ）は等価回路図である。
【図２２】図２２（ａ）は液晶表示素子の構成を示す側
断面図、図２２（ｂ）は等価回路図である。
【図２３】液晶表示素子の構成の一部概略を示すもの
で、図２３（ａ）は設計上のものを示し、図２３（ｂ）
は製造欠陥が生じた際のものを示し、各図において、
（Ｉ）図は平面図、（II）図は（Ｉ）図のＡ−Ｂ断面図
を示す。
【符号の説明】
３ 薄膜トランジスタアレイ ５ 液晶表示部 １０ 薄膜トランジスタアレイ １２ 基板 １４ ゲート電極 １６ 画素電極 １８ ゲート絶縁膜 ２０ 半導体膜 ２２ オーミックコンタクト膜 ２４ コンタクトホール ２６ 下部層 ２８ 上部層 ３０ ソース電極 ３１ ドレイン電極 ３４ 保護膜 ３６ 薄膜トランジスタアレイ ３８ 薄膜トランジスタアレイ ４０ 下部層 ４２ 上部層 ４４ ソース電極 ４５ ドレイン電極 ４６ コンタクトホール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 薄膜トランジスタアレイおよび液晶表
示装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、基板上に薄膜トランジ
スタがマトリクス状に多数配置された薄膜トランジスタ
アレイおよびこれを用いた液晶表示装置に関するもの
で、特にその電圧印加効率を高めたものである。
【０００２】
【従来の技術】図１６は、薄膜トランジスタアレイをス
イッチ素子に用いたアクティブマトリックス液晶表示装
置の等価回路の一構成例を示すものである。図１６にお
いて、多数のゲート配線Ｇ1，Ｇ2，…，Ｇnと、多数の
ソース配線Ｓ1，Ｓ2，…，Ｓmとがマトリックス状に配
線され、各ゲート配線Ｇはそれぞれ走査回路１に、各信
号配線Ｓはそれぞれ信号供給回路２に接続され、各線の
交差部分に薄膜トランジスタ（スイッチ素子）３が設け
られ、この薄膜トランジスタ３のドレイン電極にコンデ
ンサとなる容量部４と液晶表示素子５とが接続されて回
路が構成されている。
【０００３】図１７と図１８は、図１６に等価回路で示
した従来のアクティブマトリックス液晶表示装置におい
て、ゲート配線Ｇとソース配線Ｓなどの部分を基板上に
備えた薄膜トランジスタアレイの一構造例を示すもので
ある。図１７と図１８に示す薄膜トランジスタアレイに
おいては、ガラスなどの透明の基板１２上に、ゲート配
線Ｇとソース配線Ｓとがマトリックス状に配線されてい
る。また、ゲート配線Ｇとソース配線Ｓとの交差部分の
近傍に薄膜トランジスタ３が設けられている。
【０００４】図１７と図１８に示す薄膜トランジスタア
レイ３はエッチストッパ型の一般的な構成のものであ
り、ゲート配線Ｇとこのゲート配線Ｇから引き出して設
けたゲート電極１４上に、ＳｉＮxなどからなるゲート
絶縁膜１８を設け、このゲート絶縁膜１８上にアモルフ
ァスシリコン（ａ-Ｓｉ）からなる半導体膜２０を設
け、更にこの半導体膜２０上に導電材料からなるドレイ
ン電極３１とソース電極３０とを相互に対向させて設け
て構成されている。また、半導体膜２０の最上層にはリ
ンなどのドナーとなる不純物を高濃度にドープしたアモ
ルファスシリコンなどのオーミックコンタクト膜２２が
形成され、その上にドレイン電極３１とソース電極３０
とで挟まれた状態でエッチングストッパー１３が形成さ
れている。また、ドレイン電極３１の上からドレイン電
極３１の側方側にかけて、透明電極材料からなる透明画
素電極１６が形成されている。また、この例の薄膜トラ
ンジスタアレイ３にあっては、ゲート電極１４は上層部
のＴａ2Ｏ5からなるゲート絶縁膜１７と下層部のゲート
配線１５とからなる二重構造にされている。
【０００５】また、前記ゲート絶縁膜１８と透明画素電
極１６とソース電極３０などの上を覆ってこれらの上に
パッシベーション膜３４が設けられている。このパッシ
ベーション膜３４上には図示略の配向膜が形成され、こ
の配向膜上方に液晶が設けられてアクティブマトリック
ス液晶表示装置が構成され、前記透明画素電極１６によ
って液晶の分子に電界を印加することにより、液晶分子
の配向制御ができるようになっている。
【０００６】また、図１９に示すような薄膜トランジス
タアレイ１０も知られている。この薄膜トランジスタア
レイ１０は、ガラスなどからなる基板１２上に、Ｃｒや
Ａｌなどの導電性金属からなるゲート電極１４と、ＩＴ
Ｏ画素電極１６とが離間して形成されている。そして、
これらの上には、ゲート絶縁膜１８が積層されている。
また、このゲート絶縁膜１８には、ＩＴＯ画素電極１６
の端部上にコンタクトホール２４が形成される。
【０００７】さらにまた、ゲート絶縁膜１８上であって
ゲート電極１４の上方にはａ−Ｓｉ（ｉ）からなる半導
体膜２０が形成され、その半導体膜２０の中央部を除く
上部にはａ−Ｓｉ（ｎ+）からなるオーミックコンタク
ト膜２２が形成されている。さらに、このオーミックコ
ンタクト膜２２上およびその周部と、ゲート絶縁膜１８
に形成されたコンタクトホール２４中およびその周部の
ゲート絶縁膜１８上には、Ｃｒなどからなる下部層２６
とＡｌなどからなる上部層２８とからなるソース電極３
０及びドレイン電極３１が形成されている。この際、コ
ンタクトホール２４の下端であって、下部層２６とＩＴ
Ｏ画素電極１６の間にはＣｒなどからなるゲート電極３
２が介在する。さらに、これらの上部にはＳｉＮxから
なるパッシベーション保護膜３４が積層されている。
【０００８】さらにまた、図２０に示すような薄膜トラ
ンジスタアレイ３６も知られている。この薄膜トランジ
スタアレイ３６では、ガラス基板１２上に、Ｃｒなどの
金属からなるゲート電極１４が形成され、そのゲート電
極１４を覆うように基板１２上にゲート絶縁膜１８が積
層されている。そして、そのゲート絶縁膜１８上であっ
て、ゲート電極１４の上方には、ａ−Ｓｉ（ｉ）からな
る半導体膜２０が形成され、その半導体膜２０と離間し
てＩＴＯ画素電極１６が形成されている。また、半導体
膜２０の中央部を除く上部にはａ−Ｓｉ（ｎ+）からな
るオーミックコンタクト膜２２が形成されている。さら
に、このオーミックコンタクト膜２２上およびその周部
とＩＴＯ画素電極１６の端部の上部に、Ｃｒからなる下
部層２６とＡｌからなる上部層２８とからなるソース電
極３０及びドレイン電極３１が形成されている。この
際、ソース電極３０及びドレイン電極３１は、半導体膜
２０とＩＴＯ画素電極１６の間にも、ゲート絶縁膜１８
に接触するように形成される。さらに、これらの上部に
はＳｉＮxからなるパッシベーション保護膜３４が積層
されている。
【０００９】これら各層の厚さは、表１に示す程度のも
のが実際の使用には好適とされている。
【００１０】
【表１】
【００１１】上記薄膜トランジスタアレイ３は、以下の
ようにして製造される。まず、ガラスなどの透明基板１
２を用意したならば、これをブラシ洗浄装置と紫外線照
射装置により初期洗浄し、この洗浄後の透明基板の上に
反応性スパッタリングなどの成膜法を用いてＴａＯxな
どからなる表面安定化膜を形成する。表面安定化膜を形
成した基板１２に対し、直流スパッタなどの成膜法を用
いてＡｌなどの導電性材料からなるゲート配線用金属膜
を基板上に被覆し、この金属膜をウエットエッチングな
どの方法を用いる第１のフォトリソ工程でエッチングし
てゲート配線１５を形成する。次にゲート配線１５上に
直流スパッタリングなどの成膜法によりＴａなどからな
るゲート電極形成用の金属膜を被覆し、次いでドライエ
ッチングなどの方法を用いる第二のフォトリソ工程でエ
ッチングしてゲート電極１４を形成する。
【００１２】次に、このゲート電極１４を陽極酸化処理
してその表面部分をＴａＯxとしてゲート電極１４の絶
縁性向上処理を行う。続いて、それらの上にプラズマＣ
ＶＤなどの成膜法によりＳｉＮxからなるゲート絶縁膜
１８とａ-Ｓｉ（アモルファスシリコン）などからなる
半導体膜２０とＳｉＮxからなるエッチングストッパ用
の絶縁膜を形成する。次にウエットエッチングなどの方
法を用いる第３のフォトリソ工程でエッチングしてゲー
ト電極上にエッチングストッパー１３を形成する。次
に、第３のフォトリソ工程済みの基板表面にプラズマＣ
ＶＤなどの方法を用いてａ-Ｓｉ（ｎ+）などのオーミッ
クコンタクト膜を形成する。次に、第４のフォトリソ工
程で半導体膜やオーミックコンタクト膜をパターニング
してゲート電極１４上方に他の部分と分離状態の半導体
部を形成する。次に、第４のフォトリソ工程済みの基板
表面に直流スパッタリングなどの成膜法を用いてＴｉな
どの金属膜を形成する。
【００１３】次に、前記金属膜をドライエッチングなど
の方法を用いる第５のフォトリソ工程でパターニングし
てソース電極３０とドレイン電極３１を形成する。次
に、前記第５のフォトリソ工程済みの基板表面に反応性
スパッタリングなどの成膜法でＩＴＯ（インジウム錫酸
化物）などの透明導電膜を形成する。次にウエットエッ
チングなどの方法を用いる第６のフォトリソ工程で透明
導電膜を加工して透明画素電極１６を形成する。次に、
第６のフォトリソ工程処理済みの基板表面にＳｉＮxな
どの保護膜をプラズマＣＶＤなどの方法で形成する。次
に、前記保護膜をウエットエッチングなどの方法でパタ
ーニングしてソース電極３０に接続するソース端子用の
コンタクトホールとドレイン電極３１に接続するドレイ
ン端子用のコンタクトホールとを形成する第７のフォト
リソ工程を行って薄膜トランジスタアレイが完成され
る。
【００１４】上記薄膜トランジスタアレイ３，１０，３
６にあっては、そのいずれのソース電極３０・ドレイン
電極３１も、オーミックコンタクト膜２２と良好なオー
ミックコンタクトを形成している。また、ＩＴＯ画素電
極１６と良好なコンタクトを形成するために、ソース電
極３０・ドレイン電極３１の下部にはＣｒを、また、ソ
ース電極３０・ドレイン電極３１の配線抵抗を低減する
ために、そのＣｒの上部にＡｌを積層した構成としてい
る。
【００１５】
【発明が解決しようとする課題】しかしながら、上記薄
膜トランジスタアレイ１０であると、ＩＴＯ画素電極１
６上に、ゲート絶縁膜１８とパッシベーション保護膜３
４が積層されており、また、上記薄膜トランジスタアレ
イ３，３６であっても、ＩＴＯ画素電極１６上に、パッ
シベーション保護膜３４が積層されているために、ＩＴ
Ｏ画素電極１６から液晶への電圧印加効率が低いもので
あった。即ち、薄膜トランジスタアレイ１０を組み込ん
だ液晶表示素子は、図２１（ａ）に示されるように、ガ
ラス基板１２上にあるＩＴＯ画素電極１６と、液晶５０
を挟んで対向する画素電極１６’との間には、ゲート絶
縁膜１８、パッシベーション保護膜３４、配向膜５２、
液晶５０、配向膜５２が介在している。したがって、こ
の構成の等価回路は図２１（ｂ）に示されるものとな
る。
【００１６】同様に、上記薄膜トランジスタアレイ３，
３６であれば、ゲート絶縁膜１８上にあるＩＴＯ画素電
極１６と、液晶５０を挟んで対向する画素電極１６’と
の間には、、パッシベーション保護膜３４、配向膜５
２、液晶５０、配向膜５２が介在している。したがっ
て、この構成の等価回路は図２２（ｂ）に示されるもの
となる。よって、いずれの薄膜トランジスタアレイ３，
１０，３６でも、その薄膜トランジスタアレイのドレイ
ン電極から印加される電圧（Ｖｄ）と、液晶にかかる実
効電圧（ＶLC）の間には、下記式（ｉ）の関係が成り立
つ。
【００１７】
【数１】
【００１８】尚、図２２（ｂ）におけるＣSINは、Ｃ
P-SINとＣG-SINの和である。このように、実効印加電圧
が低いと、液晶ディスプレイのコントラストを有効に高
めることができない。
【００１９】そこで、ドレイン電極３１のＡｌの上部に
ＩＴＯ画素電極１６を成膜することも考えられるが、単
にその構成とすると、ＡｌとＩＴＯ画素電極１６の間
に、抵抗値の大きい層を形成することになってしまい、
良好な電気的コンタクトをとることができなくなってし
まう。
【００２０】ところで、これらの薄膜トランジスタアレ
イはＣＶＤやエッチング技術などを駆使した薄膜形成法
により、複数の薄膜トランジスタアレイが図２３（ａ）
に示すように、マトリクス状に製造される。しかしなが
ら、この製造過程においては極めて高度な製造精度が要
求され、例えば、画素電極１６，１６，・・・の形成に不
良が生じると、図２３（ｂ）に示すように、ソース（ゲ
ート）ラインＳとがショートしてしまうなどの重大
な欠陥が生じ、これが歩留りの向上の大きな妨げとなっ
ている。
【００２１】本発明は前記課題を解決するためになされ
たもので、ドレイン電極と画素電極の良好なコンタクト
を損なうことなく、その画素電極による液晶への電圧印
加効率を高めつつ、また、製造過程における歩留りを向
上させることの可能な薄膜トランジスタアレイ、また
は、画素電極から液晶への電圧印加効率を高め、その結
果として表示コントラストを高めることができ、さらに
製造過程における歩留りを向上させることのできる液晶
表示装置を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】本発明の薄膜トランジス
タアレイは、基板上に、少なくとも、ゲート電極と、該
ゲート電極を覆うゲート絶縁膜と、前記ゲート電極の上
方に形成される半導体膜及びオーミックコンタクト膜
と、該オーミックコンタクト膜に接続されたソース電極
およびドレイン電極と、該ドレイン電極に接続された画
素電極と、保護膜とが形成されてなる薄膜トランジスタ
アレイにおいて、前記ソース電極およびドレイン電極
が、シリサイドを形成する金属からなる下部層と、その
上部に積層された銅からなる上部層とを有して構成さ
れ、該ソース電極およびドレイン電極を覆う保護膜に形
成されたコンタクトホールを通じて、保護膜上に形成さ
れた画素電極と、前記ドレイン電極の上部層とが接続さ
れていることを特徴とするものである。
【００２３】この際、下部層のシリサイドを形成する金
属は、Ｃｒであることが特に好ましい。
【００２４】また、本発明の液晶表示装置は、対向して
配置された一対の基板の間に液晶が封止されており、一
方の基板の対向面上に、少なくとも、ゲート電極と、該
ゲート電極を覆うゲート絶縁膜と、前記ゲート電極の上
方に形成される半導体膜およびオーミックコンタクト膜
と、該オーミックコンタクト膜に接続されたソース電極
およびドレイン電極と、該ドレイン電極に接続された画
素電極と、保護膜とが形成されており、ソース電極およ
びドレイン電極が、シリサイドを形成する金属からなる
下部層と、その上部に積層された銅からなる上部層とを
有して構成され、ソース電極およびドレイン電極を覆う
保護膜に形成されたコンタクトホールを通じて、保護膜
上に形成された画素電極と、前記ドレイン電極の上部層
とが接続されていることを特徴とするものである。
【００２５】下部層のシリサイドを形成する金属はＣｒ
であることが特に好ましい。
【００２６】
【作用】本発明の薄膜トランジスタアレイであると、保
護膜に形成されたコンタクトホールを通じて、ドレイン
電極と接続している画素電極が、保護膜上に形成されて
いるので、画素電極と液晶の間には、ゲート絶縁膜や保
護膜が介在していない。したがって、画素電極から液晶
への電圧印加効率を高められる。
【００２７】またこの際、ドレイン電極が、シリサイド
を形成する金属からなる下部層と、その上部に積層され
た銅からなる上部層とを有して構成されていることか
ら、ドレイン電極の抵抗値が小さく、良好な電気的コン
タクトを保ち続けることができる。
【００２８】また、本発明の薄膜トランジスタアレイで
あると、画素電極と、ゲートライン又はソース・ドレイ
ンラインとの間に、ゲート絶縁膜または保護膜が介在す
るようになるので、画素電極と、ゲートライン又はソー
ス・ドレインラインとのショート等の不具合の発生を抑
制することができる。
【００２９】また、本発明の液晶表示装置であると、画
素電極から液晶への電圧印加効率が高いため、液晶に高
い電圧まで印加でき透過率の変化量が大きくなり、表示
のコントラストが高くなる。
【００３０】
【実施例】本発明の薄膜トランジスタアレイおよびこれ
を用いた液晶表示装置の一実施例を図１を参照して説明
する。図１に示す本実施例の薄膜トランジスタアレイ３
８は、基板１２上に、液晶表示素子用のトランジスタと
して必要な各層が積層されて構成されているもので、ま
ず、ゲート電極１４と、そのゲート電極１４を覆うよう
にしてゲート絶縁膜１８が形成されている。ゲート電極
１４には、導電性の金属材料が用いられ、ＣｒやＡｌが
好適である。ゲート絶縁膜１８には、ＳｉＮxなどが用
いられる。ゲート絶縁膜１８上であって、ゲート電極１
４の上方には、ａ−Ｓｉ（ｉ）からなる半導体膜２０が
形成され、その半導体膜２０の中央部を除く上部にはａ
−Ｓｉ（ｎ+）からなるオーミックコンタクト膜２２が
形成されている。
【００３１】さらに、そのオーミックコンタクト膜２２
上と、半導体膜２０の周部であってゲート絶縁膜１８上
には、ソース電極４４及びドレイン電極４５が積層され
ている。このソース電極４４及びドレイン電極４５は、
それぞれ下部層４０とその上に積層された上部層４２と
から構成されている。下部層４０は、シリサイドを形成
する金属からなるもので、Ｃｒ、Ｔｉなどが適用できる
が、中でもＣｒが好適である。上部層４２にはＣｕが用
いられる。さらに、これら各層の上部には、ＳｉＮxか
らなるパッシベーション保護膜３４が積層されている。
パッシベーション保護膜３４には、ドレイン電極４５の
端部にあたる位置にコンタクトホール４６が形成されて
いる。さらに、本実施例の薄膜トランジスタアレイ３８
においては、パッシベーション保護膜３４上にＩＴＯ画
素電極１６が積層されており、このＩＴＯ画素電極１６
はコンタクトホール４６を通じてドレイン電極４５の上
部層４２に接続されている。
【００３２】これら各層の厚さは、表２に示す程度のも
のが実際の使用には好適である。
【表２】
【００３３】この薄膜トランジスタアレイ３８は、以下
のようにして製造することができる。まず、工程1にお
いて図２に示すガラスなどの透明の基板１２上にＣｒ、
Ｔａ、Ｍｏ、Ａｌなどの導電材料からなる導電性金属薄
膜から形成された第一の金属膜１４’を成膜する。ここ
で形成する第一の金属膜１４’の厚さは例えば１０００
オングストローム程度とすることができる。次に、第一
のフォトリソ工程2において第一の金属膜１４’付きの
基板１２を以下のように加工する。まず、基板１２を洗
浄し、第一の金属膜１４’上にレジストを塗布してから
フォトマスクを介して上面全部に露光処理と現像処理を
行い、フォトマスクのパターンをフォトレジストに書き
移す。次に、第一の金属膜１４’がＣｒからなる膜であ
る場合、例えば、（ＮＨ4）2［Ｃｅ（ＮＯ3）6］＋ＨＮ
Ｏ3＋Ｈ2Ｏなる配合組成のエッチング液を用いてウエッ
トエッチング処理し、続いてレジストを剥離して基板１
２上に図３に示すゲート電極１４とゲート配線１９を形
成する。なお、図面ではゲート電極とゲート配線の一部
のみを示しているが、実際には基板１２上に多数のゲー
ト電極１４とゲート配線１９を形成するものとする。
【００３４】ゲート電極１４とゲート配線１９を形成し
たならば、工程3においてこれらを形成した基板１２を
洗浄し、その表面に図４に示すように、ＳｉＮxからな
る第一の絶縁膜１８と、ａ-Ｓｉ（ｉ）からなる半導体
膜２０と、ａ-Ｓｉ（ｎ+）からなるオーミックコンタク
ト膜２２を積層する。ここで形成する第一の絶縁膜１８
は例えば３０００オングストローム程度、半導体膜２０
は１０００オングストローム程度、オーミックコンタク
ト膜２２は２００オングストローム程度の厚さにそれぞ
れ形成することができる。次に、第二のフォトリソ工程
4において第一フォトリソ工程2と同じようにレジスト塗
布、露光、現像、エッチングおよびレジスト剥離といっ
た処理を施して半導体膜２０とオーミックコンタクト膜
２２をパターニングしてゲート電極１４の上方に図５に
示すように半導体部２１を形成する。この工程で用いる
エッチング液は、例えば、ＨＦ＋ＨＮＯ3なる配合組成
のものを用いることができる。
【００３５】第二フォトリソ工程4を施したならば工程5
において基板１２を洗浄し、その上面に、Ｃｒなどから
なる導電材料からなる金属膜４０’と、Ｃｕの膜４２’
を順に図６に示すように形成する。
【００３６】Ｃｕの膜４２’を形成したならば、第三の
フォトリソ工程6において金属膜４０’、Ｃｕの膜４
２’とオーミックコンタクト膜２２をウエットエッチン
グなどの方法によりパターニングして、図７に示すよう
にソース電極４４とソース配線４７とドレイン電極４５
とチャネル部４９を形成する。なお、前記ウエットエッ
チングを行う場合に用いるエッチング液として、ＨＦ＋
ＨＮＯ3なる配合組成のものを用いることができる。
【００３７】続いて工程7において前記処理済みの基板
１２を洗浄し、その表面にプラズマＣＶＤなどの方法で
図８に示すようにパッシベーション膜３４を成膜する。
ここで形成するパッシベーション膜３４は例えば厚さ４
０００オングストローム程度に形成することができる。
パッシベーション膜３４を形成したならば、処理済みの
基板１２に対し、第四フォトリソ工程8においてＳＦ6＋
Ｏ2ガスなどを用いたドライエッチングなどの方法によ
り、パッシベーション膜３４をパターニングして図９に
示すように、ドレイン電極４５に通じるコンタクトホー
ル４６と、ゲート配線１９に通じるコンタクトホール５
４と、ソース配線４７に通じるコンタクトホール５６を
形成する。
【００３８】前記各コンタクトホールを形成した基板１
２の表面に工程9においてＩＴＯからなる透明導電膜１
６’を成膜する。この透明導電膜１６’の厚さは１５０
０オングストローム程度とすることができる。最後に、
第五フォトリソ工程においてウエットエッチングにより
透明導電膜１６’の一部を除去して図１に示すように透
明画素電極１６と、ソース配線接続用の端子部２１を形
成する。この際に用いるエッチング液は、例えばＨＣｌ
＋ＨＮＯ3＋Ｈ2Ｏの配合組成のものを用いることができ
る。
【００３９】以上の工程を経ることにより図１に示す構
造の薄膜トランジスタアレイ３８を得ることができる。
この例の製造方法によれば、フォトリソ工程が全工程の
中で５工程で良く、工程数が少なく、その分、製造工程
の簡略化を図ることができ、歩留まりを向上させること
ができ、製造コストを削減できる。
【００４０】この薄膜トランジスタアレイ３８は、対に
なる他の基板との間に従来の液晶表示装置と同様に液晶
を封入して図１４に示す液晶表示装置を構成するために
使用され、透明画素電極１６がその上方に設けられる液
晶分子の配列制御を行って液晶による表示を行うことが
できる。上記本実施例の液晶表示装置の構造であると、
透明画素電極１６と液晶分子の間に、ゲート絶縁膜１８
やパッシベーション保護膜３４が積層されず、液晶分子
に効率良く電圧を印加することができ、電圧印加効率が
向上する。特に、ソース電極４４及びドレイン電極４５
を上部層４２と下部層４０の２層構造とし、上部層４２
をＣｕで構成することにより、抵抗が小さく、良好な電
気的コンタクトを保持することができる。
【００４１】また、本実施例の薄膜トランジスタアレイ
３８であると、ゲートライン／画素電極、あるいは、ソ
ース・ドレインライン／画素電極が、ゲート絶縁膜とパ
ッシベーション保護膜３４で、それぞれ隔離された層に
形成される。その為、ゲートライン／画素電極、あるい
は、ソース・ドレインライン／画素電極のショートが起
こらず、歩留りが向上する。
【００４２】〔試験例〕画素電極と各種金属端子とを連
続して接続し、その抵抗値を測定した。即ち、本試験
は、図１２に示すように、Ｓｉ3Ｎ4などの絶縁膜に形成
されたコンタクトホールを介して、各種の金属端子４８
上に画素電極１６を接続し、これを一単位Ｕとして、図
１１に示すように、複数個、連続して接続してコンタク
トチェーンを形成し、その抵抗値を測定したものであ
る。試験に供した各金属には、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕ
を用いた。また、比較の為に、従来の薄膜トランジスタ
アレイに相当するものとして、図１３に示すように、画
素電極１６上に、Ａｌ／Ｃｒ端子４８’を接続したもの
でコンタクトチェーンを形成したものも測定した。
【００４３】その結果、従来の画素電極上にＡｌ／Ｃｒ
を形成したものであると、その抵抗値は1×１０4〜1×
１０5Ωであった。これに対し、金属端子４８に、Ａ
ｌ、Ｃｒ、Ｔｉ、Ｃｕを用いたものの測定結果を表３に
示す。
【００４４】
【表３】
【００４５】この測定結果から、金属端子にＡｌを用い
たものでは抵抗値が大きすぎて使用し得ず、Ｃｒは使用
し得るレベルではあるが好ましくない。しかし、Ｔｉ若
しくはＣｕは従来のものと比較しても遜色なく使用する
ことができ、特にＣｕは優れていることがわかる。
【００４６】これは、画素電極としてＩＴＯなどの酸化
物導電膜を形成する時に、各金属はそれぞれ酸化されて
絶縁膜を形成してしまうことに起因するものと思われ
る。即ち、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕはそれぞれ酸化され
て、Ａｌ2Ｏ3、Ｃｒ2Ｏ3、ＴｉＯ2、Ｃｕ2Ｏを生成する
が、その酸化のされ易さが、Ａｌ＞Ｃｒ≒Ｔｉ＞Ｃｕ>>
Ａｕ であることから、この中ではＣｕが最適になるも
のと考えられる。
【００４７】〔実効電圧の試算〕上記本実施例の薄膜ト
ランジスタアレイ３８を組み込んだ液晶表示装置では、
図１４（ａ）に示すように、液晶を挟んで対向する画素
電極１６，１６’間には、配向膜５２、液晶５０、配向
膜５２が介在しているのみである。したがって、この構
成の等価回路は図１４（ｂ）に示されるものとなる。よ
って、ドレイン電極から印加される電圧（Ｖｄ）と、液
晶にかかる実効電圧（ＶLC）の間には、下記式（ii）の
関係が成り立つ。
【００４８】
【数２】
【００４９】いま、画素電極の面積を１×１０-8ｍ2と
し、各層の厚み（オンク゛ストローム）及び誘電率を下記表４に
示す値のものとする。
【００５０】
【表４】
【００５１】この条件においては、各層の容量（Ｃ＝ε
Ｓ／ｄ）は下記のごとくなる。 ＣPI ＝3.0 ×10-1 (F) ＣSIN＝1.85×10-1 (F) ・・・ 保護膜34(P-SIN)のみ ＣSIN＝1.05×10-1 (F) ・・・ 保護膜34(P-SIN)とゲー
ト絶縁膜18(G-SIN) ＣLC ＝7.8 ×10-3 (F) ・・・ ＶLC≦２Ｖ ＣLC ＝1.6 ×10-2 (F) ・・・ ＶLC≧３.５Ｖ
【００５２】これらから、本実施例および上記従来の各
薄膜トランジスタアレイ３８，１０，３６の各ドレイン
電極から印加される電圧（Ｖｄ）と、液晶にかかる実効
電圧（ＶLC）の間には、図１５に示す関係が成り立つ。
図１５から、例えば、Ｖｇを６（Ｖ）とした場合、本実
施例の薄膜トランジスタアレイ３８による実効印加電圧
は、上記従来の薄膜トランジスタアレイ１０のものに比
べて、１２．５％、薄膜トランジスタアレイ３６に比べ
て８％も増加することがわかる。したがって、本実施例
の薄膜トランジスタアレイ３８であれば、実効印加電圧
を増加することができ、液晶ディスプレイのコントラス
トを高めることができることがわかる。
【００５３】
【発明の効果】本発明の薄膜トランジスタアレイは、基
板上に、少なくとも、ゲート電極と、該ゲート電極を覆
うゲート絶縁膜と、前記ゲート電極の上方に形成される
半導体膜及びオーミックコンタクト膜と、該オーミック
コンタクト膜に接続されたソース電極およびドレイン電
極と、該ドレイン電極に接続された画素電極と、保護膜
とが形成されてなる薄膜トランジスタアレイにおいて、
前記ソース電極およびドレイン電極が、シリサイドを形
成する金属からなる下部層と、その上部に積層された銅
からなる上部層とを有して構成され、該ソース電極およ
びドレイン電極を覆う保護膜に形成されたコンタクトホ
ールを通じて、保護膜上に形成された画素電極と、前記
ドレイン電極の上部層とが接続されていることを特徴と
するものである。
【００５４】この構成の薄膜トランジスタアレイである
と、保護膜に形成されたコンタクトホールを通じて、ド
レイン電極と接続している画素電極が、保護膜上に形成
されているので、画素電極と液晶の間には、ゲート絶縁
膜や保護膜が介在していない。したがって、画素電極か
ら液晶への電圧印加効率を高められ、液晶表示装置とし
て用いた場合に、その液晶ディスプレイのコントラスト
を有効に高めることができる。
【００５５】またこの際、ドレイン電極が、シリサイド
を形成する金属からなる下部層と、その上部に積層され
た銅からなる上部層とを有して構成されていることか
ら、ドレイン電極の抵抗値が小さく、良好な電気的コン
タクトを保ち続けることができる。
【００５６】また、本発明の薄膜トランジスタアレイで
あると、画素電極と、ゲートライン又はソース・ドレイ
ンラインとの間に、ゲート絶縁膜または保護膜が介在す
るようになるので、画素電極と、ゲートライン又はソー
ス・ドレインラインとのショート等の不具合の発生を抑
制することができる。したがって、製造歩留りを格段に
向上せしめることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す側断面図である。
【図２】本実施例において、基板表面に第一の金属膜を
形成した状態を示す断面図である。
【図３】本実施例において、基板上に第一のフォトリソ
工程によりゲート電極とゲート配線を形成した状態を示
す断面図である。
【図４】本実施例において、基板表面に第一の絶縁膜と
半導体膜とオーミックコンタクト膜を形成した状態を示
す断面図である。
【図５】本実施例において、第二のフォトリソ工程によ
り半導体部を形成した状態を示す断面図である。
【図６】本実施例において、基板表面に第二の金属膜を
成膜した状態を示す断面図である。
【図７】本実施例において、第三フォトリソ工程により
ソース電極、ドレイン電極、ソース配線およびチャネル
部を形成した状態を示す断面図である。
【図８】本実施例において、基板表面にパッシベーショ
ン膜を成膜した状態を示す断面図である。
【図９】本実施例において、第四フォトリソ工程により
パッシベーション膜にコンタクトホールを形成した状態
を示す断面図である。
【図１０】本実施例において、パッシベーション膜上に
透明導電膜を形成した状態を示す断面図である。
【図１１】コンタクトチェーンを示す模式構成図であ
る。
【図１２】コンタクトチェーンの一単位を示す側断面図
である。
【図１３】コンタクトチェーンの従来例の一単位を示す
側断面図である。
【図１４】図１４（ａ）は本発明の液晶表示装置の実施
例の構成を示す側断面図、図１４（ｂ）は等価回路図で
ある。
【図１５】印加電圧と実効印加電圧の関係を示すグラフ
である。
【図１６】一般のアクティブマトリックス液晶表示素子
の駆動回路を示す図である。
【図１７】薄膜トランジスタアレイの一構造例を示す平
面図である。
【図１８】従来の薄膜トランジスタアレイの一構造例の
断面図である。
【図１９】従来の薄膜トランジスタアレイの一構造例の
断面図である。
【図２０】従来の薄膜トランジスタアレイの一構造例の
断面図である。
【図２１】図２１（ａ）は液晶表示素子の構成を示す側
断面図、図２１（ｂ）は等価回路図である。
【図２２】図２２（ａ）は液晶表示素子の構成を示す側
断面図、図２２（ｂ）は等価回路図である。
【図２３】液晶表示素子の構成の一部概略を示すもの
で、図２３（ａ）は設計上のものを示し、図２３（ｂ）
は製造欠陥が生じた際のものを示し、各図において、
（Ｉ）図は平面図、（II）図は（Ｉ）図のＡ−Ｂ断面図
を示す。
【符号の説明】 ３ 薄膜トランジスタアレイ ５ 液晶表示部 １０ 薄膜トランジスタアレイ １２ 基板 １４ ゲート電極 １６ 画素電極 １８ ゲート絶縁膜 ２０ 半導体膜 ２２ オーミックコンタクト膜 ２４ コンタクトホール ２６ 下部層 ２８ 上部層 ３０ ソース電極 ３１ ドレイン電極 ３４ 保護膜 ３６ 薄膜トランジスタアレイ ３８ 薄膜トランジスタアレイ ４０ 下部層 ４２ 上部層 ４４ ソース電極 ４５ ドレイン電極 ４６ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩崎 千里 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 基板上に、少なくとも、ゲート電極と、
    該ゲート電極を覆うゲート絶縁膜と、前記ゲート電極の
    上方に形成される半導体膜及びオーミックコンタクト膜
    と、該オーミックコンタクト膜に接続されたソース電極
    およびドレイン電極と、該ドレイン電極に接続された画
    素電極と、保護膜とが形成されてなる薄膜トランジスタ
    アレイにおいて、 前記ソース電極およびドレイン電極が、シリサイドを形
    成する金属からなる下部層と、その上部に積層された銅
    からなる上部層とを有して構成され、 該ソース電極およびドレイン電極を覆う保護膜に形成さ
    れたコンタクトホールを通じて、保護膜上に形成された
    画素電極と、前記ドレイン電極の上部層とが接続されて
    いることを特徴とする薄膜トランジスタアレイ。
  2. 【請求項２】 前記下部層のシリサイドを形成する金属
    がＣｒであることを特徴とする請求項１記載の薄膜トラ
    ンジスタアレイ。
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