JPH10173191A - 薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置 - Google Patents

薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置

Info

Publication number
JPH10173191A
JPH10173191A JP8327294A JP32729496A JPH10173191A JP H10173191 A JPH10173191 A JP H10173191A JP 8327294 A JP8327294 A JP 8327294A JP 32729496 A JP32729496 A JP 32729496A JP H10173191 A JPH10173191 A JP H10173191A
Authority
JP
Japan
Prior art keywords
film
layer
forming
electrode
alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8327294A
Other languages
English (en)
Inventor
Kazunori Inoue
和式 井上
Koji Yabushita
宏二 薮下
Yasushi Eguchi
泰 江口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8327294A priority Critical patent/JPH10173191A/ja
Publication of JPH10173191A publication Critical patent/JPH10173191A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 下地とのオーミックコンタクト特性の低下、
アルカリ性溶液中で画素電極を構成するITO膜との電
池反応によるITO膜の腐食、および生産性の低下を誘
発せずに、比抵抗が小さい材料を主構成要素として構成
されたソース配線、ソース電極およびドレイン電極を有
する薄膜トランジスタを得ることにより、高開口率な液
晶表示装置を提供することを目的とする。 【解決手段】 基板1上にゲート電極2、ゲート絶縁膜
3、半導体層4、オーミックコンタクト層5を順次形成
する。次にAl- 12. 5at%Mo/Al- 0.2at%
Cu/Crからなる三層膜を順次形成し、レジストを用
いてAl- 12.5at%Mo膜とAl- 0. 2at%Cu
膜を同時にエッチングしパターン形成する。次にCr膜
をエッチングしてソース電極6、ドレイン電極7を形成
する。次にチャネル部8を形成することにより薄膜トラ
ンジスタを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、例えば液晶表示
装置等に用いられる薄膜トランジスタ(以下、TFTと
称する)およびその製造方法並びにこれを搭載した液晶
表示装置に関するものである。
【0002】
【従来の技術】近年、TFTを搭載したTFT型液晶表
示装置は、大型かつ高精細化と共に、低消費電力化の観
点から開口率の向上が求められている。図4は従来の一
般的なTFT型液晶表示装置のTFTを搭載したTFT
アレイ基板を示す断面図である。TFTは、ガラス基板
等の透明絶縁性基板1上にゲート電極2、ゲート絶縁膜
3、アモルファスシリコン膜からなる半導体層4、n+
型アモルファスシリコン膜からなるオーミクコンタクト
層5、金属膜からなるソース電極6およびドレイン電極
7、チャネル部8およびパッシベーション膜9を順次形
成することにより構成されている。このようにして形成
されたTFTを、ドレイン電極7と電気的に接続されて
いる透明導電膜からなる画素電極10と共に透明絶縁性
基板1上にマトリクス状に配列することによりTFTア
レイ基板が構成される。ここで、ソース電極6とドレイ
ン電極7、およびこれらと同時に形成されるソース電極
6に電圧を印加するソース配線(図示せず)は、Cr、
Ti、Ta等比抵抗値が20μΩ・cm〜200μΩ・
cmと大きい金属による単層膜を用いて形成されてい
る。
【0003】上記のように、従来のTFT型液晶表示装
置では、ソース配線、ソース電極6およびドレイン電極
7を構成する材料として比抵抗が大きい金属が用いられ
ているが、液晶表示装置の高精細化、および高開口率化
の要求から、ソース配線、ソース電極6およびドレイン
電極7を比抵抗が小さい材料を用いて形成することによ
り、そのパターンを微細化することが必要となってい
る。このような理由から、ソース配線、ソース電極6お
よびドレイン電極7を構成する材料として、比抵抗が小
さく、低コストかつ微細加工が容易なAlまたはAlを
主成分とする合金が用いられるようになったが、Alを
ソース電極6およびドレイン電極7の材料として用いる
場合、下地であるn+ 型アモルファスシリコン膜からな
るオーミックコンタクト層5およびITO(Indium Tin
Oxide)膜からなる画素電極10とのオーミックコンタ
クト特性が悪く、また、Al膜をパターニングしてソー
ス電極6およびドレイン電極7を形成する際には、パタ
ーン精度の観点から一般的に用いられているポジ型フォ
トレジストの現像液がアルカリ性溶液であるため、現像
工程でAl膜が現像液中に溶解し、Al膜と下地となる
画素電極10を構成するITO膜が現像液中で電池反応
を起こしITO膜が腐食されるという問題がある。
【0004】AlまたはAl合金を用いて形成したソー
ス配線、ソース電極6およびドレイン電極7において、
オーミックコンタクト特性の低下およびアルカリ性の現
像液中での電池反応を防止する方法として、例えば図5
に示すように、ソース電極6およびドレイン電極7を、
一層目がオーミックコンタクト特性を向上させると共に
現像液中でのAl膜とITO膜の電池反応を防止するた
めのバリア層を形成する高融点金属であるCrまたはT
iによる下層膜6d、7d、二層目が低抵抗層を形成す
るAlによる上層膜6e、7eである二層膜構造を用い
て構成する方法が提案されている。また、特開平3−2
46524号公報や特開平4−20930号公報では、
Al/Mo、Al/MoCr、Al/MoTaおよびA
l/MoTiのいずれかーつの二層膜を用いてソース電
極6およびドレイン電極7を構成する方法が提案されて
いる。
【0005】また、図6に示すように、最下層膜6a、
7aとして、オーミックコンタクト特性を向上させると
共にAl膜とITO膜の電池反応を防止するためのバリ
ア層となる高融点金属膜、中間層膜6b、7bとして、
AlまたはAl系合金からなる低抵抗膜、最上層膜6
c、7cとして、アルカリ性の現像液中での電極電位が
ITOの還元電位より大きいCr、Ti、Cu、Mo、
Ta、W、およびZrのいずれかーつによる金属膜から
なる三層膜構造を用いてソース電極6およびドレイン電
極7を構成する方法が提案されている。ここで、最上層
膜6c、7cとして、現像液中での電極電位がITOの
還元電位より大きい金属による金属膜を形成することに
より、現像液中で最下層膜6a、7aの欠陥等を通して
中間層膜6b、7bであるAl膜がITO膜と接続され
た場合でも電池反応によるITO膜の腐食を抑制するこ
とができる。三層膜構造を用いたソース電極6およびド
レイン電極7としては、例えば特開平4−293021
号公報ではCr/Al/Crの三層構造、特開平6−2
36893号公報ではTi/Al/Tiの三層構造、特
開平7−30118号公報ではZr/Al/Zrの三層
構造が提案されている。また、特開平8−62628号
公報ではMo/Al/Moの三層構造が提案されてい
る。
【0006】
【発明が解決しようとする課題】以上のように、TFT
型液晶表示装置において、オーミックコンタクト層を構
成するn+ 型アモルファスシリコン膜および画素電極を
構成するITO膜とのオーミックコンタクト特性の低下
や、パターン形成時に用いるポジレジストのアルカリ性
の現像液中でのITO膜との電池反応によるITO膜の
腐食を誘発せずに、比抵抗が小さい材料を用いてソース
配線、ソース電極およびドレイン電極を形成する方法と
して、従来いくつかの方法が提案されてきたがいずれも
有効ではない。
【0007】例えば、図5に示す、下層膜6d、7dと
してバリア層となるCrあるいはTi、あるいはMoC
r等のMo合金、および上層膜6e、7eとして比抵抗
が小さいAlからなる二層膜を用いてソース電極6およ
びドレイン電極7を構成する方法では、現像液中におけ
るAl膜との電池反応によるITO膜の腐食防止には改
善効果が得られるが、バリア層となる金属膜に生じたピ
ンホール欠陥やダスト等が付着したことによるカバレッ
ジ不良部、あるいは金属膜の粒界部等を通してAl膜と
ITO膜が接触するため、現像液中でのAl膜とITO
膜の電池反応を完全に防止することはできない。
【0008】また、図6に示す、最下層膜6a、7aと
してバリア層となる金属膜、中間層膜6b、7bとして
比抵抗が小さいAl膜またはAl合金膜、最上層膜6
c、7cとしてITOの還元電位より電極電位が大きい
金属による金属膜からなる三層膜構造を用いてソース電
極6およびドレイン電極7を構成する方法では、ソース
電極6およびドレイン電極7をパターン形成する際、三
回のエッチング工程が必要であるため、生産性が低下す
ると共に、パターニングの寸法精度が悪くなり微細なパ
ターンを形成できず液晶パネルの開口率が低下するなど
の問題があった。また、ソース電極6およびドレイン電
極7をMo/Al/Moの三層膜構造とすることによ
り、パターン形成時のエッチング工程において、燐酸系
のエッチング液を用いて一括エッチングすることが可能
であるが、Moは成膜後、自然酸化により表面に酸化モ
リブデンが形成され、酸化モリブデンは高い導電性を有
すると共に、水やアルカリに溶出する性質を有している
ため、形成された酸化モリブデンがウェットプロセスに
おいて溶出し、TFTアレイ基板上に付着してTFT特
性の低下を招くなどの問題があった。
【0009】この発明は、上記のような問題を解決する
ためになされたもので、下地とのオーミックコンタクト
特性の低下、アルカリ性溶液中で画素電極を構成するI
TO膜との電池反応によるITO膜の腐食、および生産
性の低下を誘発せずに、比抵抗が小さい材料を主構成要
素として構成されたソース配線、ソース電極およびドレ
イン電極を有する薄膜トランジスタを形成することを目
的とする。また、ソース配線、ソース電極およびドレイ
ン電極を比抵抗が小さい材料を主に用いて構成すること
により、パターンを微細化でき高開口率化による低消費
電力の液晶表示装置を得ることを目的とする。
【0010】
【課題を解決するための手段】この発明に係わる薄膜ト
ランジスタは、基板上に形成された制御電極と、制御電
極上に絶縁膜を介して設けられた半導体層と、半導体層
上に形成され、最下層が高融点金属膜、中間層がAlま
たはAl合金膜、最上層がAlに高融点金属を添加した
合金膜である三層構造を有し、半導体層と共に半導体素
子を構成する一対の電極を備えたものである。また、一
対の電極を構成する三層膜の最下層は、Cr、Ti、T
a、MoおよびWのいずれかーつの金属により形成され
ているものである。また、一対の電極を構成する三層膜
の最上層は、Alに10at%以上かつ22at%以下のM
oが添加された合金により形成されているものである。
また、一対の電極を構成する三層膜の最上層は、Alに
10at%以上かつ22at%以下のMoが添加された合金
により形成され、かつ最下層は、Moにより形成されて
いるものである。または、一対の電極を構成する三層膜
の最上層は、Alに8at%以上かつ15at%以下のWが
添加された合金により形成されているものである。ま
た、一対の電極を構成する三層膜の最上層は、Alに8
at%以上かつ15at%以下のWが添加された合金により
形成され、かつ最下層はWにより形成されているもので
ある。
【0011】また、この発明に係わる薄膜トランジスタ
の製造方法は、基板上に制御電極を形成する工程と、制
御電極上に絶縁膜を形成する工程と、制御電極上に絶縁
膜を介して半導体層を形成する工程と、半導体層上にコ
ンタクト層を形成する工程と、コンタクト層上に、高融
点金属膜、AlまたはAl合金膜およびAlに高融点金
属を添加した合金膜を順次形成する工程と、レジストを
形成し、Alに高融点金属を添加した合金膜およびAl
またはAl合金膜を同時にエッチングする工程と、高融
点膜をエッチングし、一対の電極を形成する工程を含む
ものである。または、基板上に制御電極を形成する工程
と、制御電極上に絶縁膜を形成する工程と、制御電極上
に絶縁膜を介して半導体層を形成する工程と、半導体層
上にコンタクト層を形成する工程と、コンタクト層上
に、高融点金属膜、AlまたはAl合金膜およびAlに
高融点金属を添加した合金膜を順次形成する工程と、レ
ジストを形成し、Alに高融点金属を添加した合金膜、
AlまたはAl合金膜および高融点金属膜を同時にエッ
チングし、一対の電極を形成する工程を含むものであ
る。
【0012】また、この発明に係わる液晶表示装置は、
透明絶縁性基板と、透明絶縁性基板上に形成された上記
のいずれかーつの薄膜トランジスタと、薄膜トランジス
タを構成する一対の電極のいずれか一方に接続された透
明導電膜からなる画素電極と、透明絶縁性基板と共に液
晶材料を狭持する対向電極等を有する対向基板を備えた
ものである。また、画素電極は、酸化錫、酸化インジウ
ムおよびインジウム・錫酸化物のいずれかーつである。
【0013】
【発明の実施の形態】
実施の形態1.以下、この発明の一実施の形態である薄
膜トランジスタ(TFT)およびこれを搭載した液晶表
示装置を図について説明する。図1は本発明の実施の形
態1を示す薄膜トランジスタを搭載したTFTアレイ基
板の断面図である。図において、1は基板(本実施の形
態においては透明絶縁性基板)、2は基板1上に形成さ
れたゲート電極、3はゲート電極2上に形成されたゲー
ト絶縁膜、4はゲート絶縁膜3を介してゲート電極2上
に形成された半導体層、5は半導体層4上に形成された
オーミックコンタクト層、6、7はオーミックコンタク
ト層5上に形成されたソース配線を備えたソース電極と
ドレイン電極で、最下層膜6a、7a、中間層膜6b、
7bおよび最上層膜6c、7cの三層膜構造を有してい
る。8はチャネル部、9はパッシベーション膜、10は
ドレイン電極7と電気的に接続された画素電極である。
【0014】次に、本実施の形態による薄膜トランジス
タを搭載したTFTアレイ基板の製造方法を説明する。
まず、透明絶縁性基板1の表面にCrをスパッタ法等に
より約300nm成膜した後、写真製版法により形成し
たレジストを用いてパターニングし、ゲート電極2およ
びゲート配線(図示せず)を形成する。次に、プラズマ
CVD法等によりゲート絶縁膜3となるシリコン窒化膜
を約400nm、アモルファスシリコン膜を約200n
m、不純物がドープされたn+ 型アモルファスシリコン
膜を約50nm順次形成した後、写真製版法により形成
したレジストを用いて、アモルファスシリコン膜および
+ 型アモルファスシリコン膜を同時にパターニング
し、ゲート電極2の上方の位置に半導体層4およびオー
ミックコンタクト層5を形成する。次に、透明導電膜と
してITOをスパッタ法等により約100nm成膜した
後、写真製版法により形成したレジストを用いてパター
ニングし、画素電極10を形成する。
【0015】次に、ソース電極6およびドレイン電極7
を形成するために、まず、スパッタ法等により、最下層
膜6a、7aとして、オーミックコンタクト層5を構成
するn+ 型アモルファスシリコン膜および画素電極10
を構成するITO膜とオーミックコンタクト性が良いと
共に、上層に含有されるAlとITO膜との電池反応を
防止するバリア層となるCrを約100nm、中間層膜
6b、7bとして、比抵抗が小さいCuを0. 2atomic
%添加したAl(以下、Al- 0. 2at%Cuと記載)
を約300nm、最上層膜6c、7cとして、アルカリ
性の現像液中で画素電極10を構成するITO膜との電
池反応を抑制するために、現像液中でITOの還元電位
より大きい電極電位を有するAl- 12. 5at%Moを
約100nm連続して成膜し三層膜を形成する。次に、
写真製版法によりエッチングレジストを形成する。この
とき、アルカリ性の現像液を用いてレジストを現像した
が、画素電極10を構成するITO膜に腐食は見られな
かった。
【0016】次に、最上層膜6c、7cのAl- 12.
5at%Mo膜と中間層膜6b、7bのAl- 0. 2at%
Cu膜とを燐酸、硝酸、酢酸および水の混酸からなるエ
ッチング液を用いて同時にエッチングする。続けて、最
下層膜6a、7aのCr膜を硝酸セリウムアンモニウム
と過塩素酸からなるエッチング液を用いてエッチングし
て、Al- 12. 5at%Mo/Al- 0. 2at%Cu/
Crの三層膜構造を有したソース電極6およびドレイン
電極7を形成する。さらに続けて、例えば、CF4 とO
2 の混合ガスをエッチングガスとして用いたドライエッ
チング法により、半導体層4上のソース電極6とドレイ
ン電極7に覆われていない部分のn+ 型アモルファスシ
リコン膜(オーミックコンタクト層5)をエッチングし
てチャネル部8を形成した後にレジストを剥離する。最
後に、窒化シリコンをプラズマCVD法等により約40
0nm成膜し、パッシベーション膜9を形成する。
【0017】このようにして形成された、Al- 12.
5at%Mo/Al- 0. 2at%Cu/Crからなる三層
膜構造のソース配線、ソース電極6およびドレイン電極
7を有する薄膜トランジスタと、この薄膜トランジスタ
のドレイン電極7と電気的に接続された透明導電膜から
なる画素電極10を、透明絶縁性基板1上にマトリクス
状に配列することにより構成されたTFTアレイ基板
と、他の透明絶縁性基板上に遮光層、オーバーコート層
および対向電極が形成された対向基板の表面に配向膜を
形成後対向させ、この間に液晶を注入してシール剤で封
入すると共に、対向するTFTアレイ基板と対向基板の
外側に偏光板を配置することにより液晶パネルを構成す
る。
【0018】なお、三層膜構造を有するソース配線、ソ
ース電極6およびドレイン電極7において、最下層膜6
a、7aであるCr膜は、上層に含有されるAlと下地
層である画素電極10を構成するITO膜が現像液中で
接触して電池反応を起こすのを防止するために、ピンホ
ール等の欠陥がない均一な膜であることが必要であり、
そのため最下層膜6a、7aの膜厚は10nm以上であ
ることが望ましい。また、Crは比抵抗が大きいため、
ソース配線、ソース電極6およびドレイン電極7全体の
電気抵抗を低くするためには、最下層膜6a、7aの膜
厚を150nm以下にすることが必要である。また、最
下層膜6a、7aとして、Crの代わりにTi、Ta等
を用いてもよい。
【0019】また、中間層膜6b、7bを構成するAl
- 0. 2at%Cu膜は、ソース配線、ソース電極6およ
びドレイン電極7を低抵抗にするための膜であり、その
膜厚は要求される抵抗値によって決めればよいが、ソー
ス配線、ソース電極6およびドレイン電極7全体の膜厚
によって生じる段差が後工程に及ぼす影響を考慮する
と、中間層膜6b、7bの膜厚は500nm以下にする
ことが望ましい。なお、中間層膜6b、7bとしてAl
- 0. 2at%Cu膜を用いたが、比抵抗が小さい膜であ
れば他の組成の膜でもよい。例えば、Al- xat%Si
- yat%Cu(0≦x≦1. 0、0≦y≦1. 0)膜を
用いてもよく、この組成範囲では中間層膜6b、7bと
しての比抵抗値が4μΩ・cm以下となる。また、添加
元素として、Cuの代わりに他の元素を少なくとも一種
類以上添加した比抵抗が小さいAl合金膜を用いて中間
層膜6b、7bを構成してもよい。
【0020】また、最上層膜6c、7cを構成するAl
- 12. 5at%Mo膜は、現像液中で画素電極10を構
成するITO膜との電池反応によるITO膜の腐食を抑
制するために、ピンホール等の欠陥がない均一な膜であ
ると共に、現像液中でITO膜の還元電位(−1. 4
V)より大きい電極電位を有することが必要である。ピ
ンホール等の欠陥がない均一な膜を形成するためには、
最上層膜6c、7cの膜厚は10nm以上であることが
望ましい。また、ソース配線、ソース電極6およびドレ
イン電極7全体の電気抵抗を低くするためには、最上層
膜6c、7cの膜厚を150nm以下にすることが必要
である。
【0021】また、図2はAlMo合金膜におけるMo
組成とアルカリ性の現像液中での電位の関係を調べた実
験結果を示す図である。実験に用いた現像液は東京応化
製のTFR−DE、液温は23℃、基準電極はAg/A
gClである。図2に示すように、現像液中でのITO
膜との電池反応を抑制するためには、Alに添加するM
oの量を10at%以上にすることが必要である。しか
し、最上層膜6c、7cとしてAl- 23at%Mo膜を
用いてソース配線、ソース電極6およびドレイン電極7
を形成したところ、その表面にシミのような斑点が生じ
た。これは、写真製版工程におけるレジストの密着力不
良によって生じていると考えられ、Moの添加量が22
at%を超えると発生しやすくなることが明かになった。
シミの発生が直接不良や欠陥を引き起こすことにはなら
ないが、プロセスの安定性を考慮して、Moの添加量は
22at%を超えないことが好ましい。従って、最上層膜
6c、7cを構成するAlMo合金膜のMoの組成範囲
は10at%≦Mo≦22at%であることが望ましい。
【0022】この発明によれば、ソース配線、ソース電
極6およびドレイン電極7を、最下層膜6a、7aとし
てオーミックコンタクト層5を構成するn+ 型アモルフ
ァスシリコン膜および画素電極10を構成するITO膜
とオーミックコンタクト性が良いと共に、上層に含有さ
れるAlとITO膜との電池反応を防止するバリア層と
なる高融点金属膜、中間層膜6b、7bとして比抵抗が
小さいAl合金膜、最上層膜6c、7cとしてアルカリ
性の現像液中でITOの還元電位より大きい電極電位を
有する金属膜からなる三層膜構造とすることにより、下
地とのオーミックコンタクト特性の低下、アルカリ溶液
中で画素電極を構成するITO膜との電池反応によるI
TO膜の腐食、および最上層膜6c、7cと中間層膜6
b、7bを同時にエッチング可能な膜構成にすることに
より生産性の低下を誘発せずに、比抵抗が小さい金属を
主構成要素として形成されたソース配線、ソース電極6
およびドレイン電極7を有する薄膜トランジスタを形成
することができる。。また、ソース配線、ソース電極6
およびドレイン電極7を比抵抗が小さい金属を主構成要
素として構成することにより、そのパターンを微細化で
き高開口率化による低消費電力の液晶表示装置を得るこ
とができる。
【0023】実施の形態2.実施の形態1では、ソース
電極6およびドレイン電極7の膜構成をAl- 12. 5
at%Mo/Al- 0. 2at%Cu/Crとしたが、最下
層膜6a、7aとしてCr膜の代わりにMo膜を用いる
ことにより、実施の形態1と同様の効果が得られると共
に、最上層膜6c、7c、中間層膜6b、7bおよび最
下層膜6a、7aを一回のエッチング工程で同時にエッ
チングしてパターンを形成することができるので、生産
性が向上する。なお、その他の構成は実施の形態1と同
様であるので説明を省略する。
【0024】本実施の形態による薄膜トランジスタを搭
載したTFTアレイ基板の製造方法は、実施の形態1と
同様に、透明絶縁性基板1上にCr膜からなるゲート電
極2およびゲート配線、シリコン窒化膜からなるゲート
絶縁膜3、アモルファスシリコン膜からなる半導体層
4、n+ 型アモルファスシリコン膜からなるオーミック
コンタクト層5およびITO膜からなる画素電極10を
順次形成する。次に、ソース電極6およびドレイン電極
7を形成するために、まず、スパッタ法等により、最下
層膜6a、7aとして、オーミックコンタクト層5を構
成するn+ 型アモルファスシリコン膜および画素電極1
0を構成するITO膜とオーミックコンタクト性が良い
と共に、上層に含有されるAlとITO膜との電池反応
を防止するバリア層となるMoを約100nm、中間層
膜6b、7bとして、比抵抗が小さいAl- 0. 2at%
Cuを約300nm、最上層膜6c、7cとして、アル
カリ性の現像液中で画素電極10を構成するITO膜と
の電池反応を抑制するために、現像液中でITOの還元
電位より大きい電極電位を有するAl- 12. 5at%M
oを約100nm連続して成膜し三層膜を形成する。
【0025】次に、写真製版法によりエッチングレジス
トを形成する。このとき、アルカリ性の現像液を用いて
レジストを現像したが、画素電極10を構成するITO
膜に腐食は見られなかった。次に、最上層膜6c、7c
のAl- 12. 5at%Mo膜、中間層膜6b、7bのA
l- 0. 2at%Cu膜および最下層膜6a、7aのMo
膜を燐酸、硝酸、酢酸および水の混酸からなるエッチン
グ液を用いて三層同時にエッチングして、Al- 12.
5at%Mo/Al- 0. 2at%Cu/Moの三層膜構造
を有したソース電極6およびドレイン電極7を形成す
る。さらに続けて、例えば、CF4 とO2 の混合ガスを
エッチングガスとして用いたドライエッチング法によ
り、半導体層4上のソース電極6とドレイン電極7に覆
われていない部分のn+ 型アモルファスシリコン膜(オ
ーミックコンタクト層5)をエッチングしてチャネル部
9を形成した後にレジストを剥離する。最後に、窒化シ
リコンをプラズマCVD法等により約400nm成膜
し、パッシベーション膜10を形成する。
【0026】なお、三層膜構造を有するソース配線、ソ
ース電極6およびドレイン電極7において、最下層膜6
a、7aであるMo膜は、ピンホール等の欠陥がない均
一な膜であり、かつソース配線およびソース電極6、ド
レイン電極7全体の電気抵抗を低くするために、その膜
厚は10nm以上、かつ150nm以下であることが望
ましい。
【0027】本実施の形態によれば、ソース配線、ソー
ス電極6およびドレイン電極7を、Al- 12. 5at%
Mo/Al- 0. 2at%Cu/Moの三層膜構造を用い
て形成することにより、三層膜を一回のエッチング工程
で同時にエッチングしてパターンを形成することができ
るので、生産性が向上する。
【0028】実施の形態3.実施の形態1では、ソース
電極6およびドレイン電極7の膜構成をAl- 12. 5
at%Mo/Al- 0. 2at%Cu/Crとしたが、最上
層膜6c、7cとしてAl- 12. 5at%Mo膜の代わ
りにAl- 10. 0at%W膜を用いることにより、実施
の形態1と同様の効果が得られる。なお、その他の構成
は実施の形態1と同様であるので説明を省略する。
【0029】本実施の形態による薄膜トランジスタを搭
載したTFTアレイ基板の製造方法は、実施の形態1と
同様に、透明絶縁性基板1上にCr膜からなるゲート電
極2およびゲート配線、シリコン窒化膜からなるゲート
絶縁膜3、アモルファスシリコン膜からなる半導体層
4、n+ 型アモルファスシリコン膜からなるオーミック
コンタクト層5およびITO膜からなる画素電極10を
順次形成する。次に、ソース電極6およびドレイン電極
7を形成するために、まず、スパッタ法等により、最下
層膜6a、7aとして、オーミックコンタクト層5を構
成するn+ 型アモルファスシリコン膜および画素電極1
0を構成するITO膜とオーミックコンタクト性が良い
と共に、上層に含有されるAlとITO膜との電池反応
を防止するバリア層となるCrを約100nm、中間層
膜6b、7bとして、比抵抗が小さいAl- 0. 2at%
Cuを約300nm、最上層膜6c、7cとして、アル
カリ性の現像液中で画素電極10を構成するITO膜と
の電池反応を抑制するために、現像液中でITOの還元
電位より大きい電極電位を有するAl- 10. 0at%W
を約100nm連続して成膜し三層膜を形成する。
【0030】次に、写真製版法によりエッチングレジス
トを形成する。このとき、アルカリ性の現像液を用いて
レジストを現像したが、画素電極10を構成するITO
膜に腐食は見られなかった。次に、最上層膜6c、7c
のAl- 10. 0at%W膜、中間層膜6b、7bのAl
- 0. 2at%Cu膜とを燐酸、硝酸、酢酸および水の混
酸からなるエッチング液を用いて同時にエッチングす
る。続けて、最下層膜6a、7aのCr膜を硝酸セリウ
ムアンモニウムと過塩素酸からなるエッチング液を用い
てエッチングして、Al- 10. 0at%W/Al- 0.
2at%Cu/Crの三層膜構造を有したソース電極6お
よびドレイン電極7を形成する。さらに続けて、例え
ば、CF4 とO2 の混合ガスをエッチングガスとして用
いたドライエッチング法により、半導体層4上のソース
電極6とドレイン電極7に覆われていない部分のn+
アモルファスシリコン膜(オーミックコンタクト層5)
をエッチングしてチャネル部9を形成した後にレジスト
を剥離する。最後に、窒化シリコンをプラズマCVD法
等により約400nm成膜し、パッシベーション膜10
を形成する。
【0031】なお、最上層膜6c、7cを構成するAl
- 10. 0at%W膜は、ピンホール等の欠陥がない均一
な膜であると共に、現像液中でITO膜の還元電位(−
1.4V)より大きい電極電位を有することが必要であ
る。ピンホール等の欠陥がない均一な膜を形成するため
には、最上層膜6c、7cの膜厚は10nm以上である
ことが望ましい。また、ソース配線、ソース電極6およ
びドレイン電極7全体の電気抵抗を低くするためには、
最上層膜6c、7cの膜厚を150nm以下にすること
が必要である。
【0032】また、図3はAlW合金膜におけるW組成
とアルカリ性の現像液中での電位の関係を調べた実験結
果を示す図である。実験に用いた現像液は東京応化製の
TFR−DE、液温は23℃、基準電極はAg/AgC
lである。図3に示すように、現像液中でのITO膜と
の電池反応を抑制するためには、Alに添加するWの量
を8at%以上にすることが必要である。しかし、最上層
膜6c、7cとして15at%を超えるWを添加したAl
W膜を用いてソース配線、ソース電極6およびドレイン
電極7を形成したところエッチング残さが生じた。これ
は、中間層膜6b、7bを構成するAl- 0. 2at%C
u膜との界面付近に生じたW粒子がエッチング液に溶解
されずに残留し、これがエッチング時のマスクとなり中
間層膜6b、7bのAl- 0. 2at%Cu膜および最下
層膜6a、7aのCr膜がエッチングされずに残ったた
めである。一方、W組成が15at%以下のAlW合金膜
を用いた場合には、W粒子が中間層膜6b、7bを構成
するAl- 0. 2at%Cu膜との界面付近に生じても、
Al- 0.2at%Cu膜のエッチング時にリフトオフさ
れるためエッチング残さは生じない。エッチング残によ
る不良発生を防止するために、Wの添加量は15at%を
超えないことが好ましい。従って、最上層膜6c、7c
を構成するAlW合金膜のWの組成範囲は8at%≦W≦
15at%であることが望ましい。
【0033】実施の形態4.実施の形態3では、ソース
電極6およびドレイン電極7の膜構成をAl- 10. 0
at%W/Al- 0. 2at%Cu/Crとしたが、最下層
膜6a、7aとしてCr膜の代わりにW膜を用いること
により、実施の形態3と同様の効果が得られると共に、
実施の形態3においてソース電極6およびドレイン電極
7を構成する最上層膜6c、7cであるAl- 10. 0
at%W膜をエッチングしてパターン形成する際に生じた
W粒子のエッチング残さを、最下層膜6a、7aである
W膜のエッチング時に同時にエッチング除去することが
できるので、エッチング残による不良発生を確実に防止
することができる。なお、最下層膜6a、7aであるW
膜の膜厚は10nm以上、かつ150nm以下とし、W
膜のエッチング液はフッ酸、硝酸、酢酸および水からな
る混酸を用い、その他の構成および製造方法は実施の形
態3と同様である。
【0034】なお、実施の形態1、2、3、および4で
は、半導体層4としてアモルファスシリコン膜を用いた
が、他の多結晶シリコン膜等を用いてもよい。また、実
施の形態1、2、3、および4では、画素電極10とソ
ース電極6およびドレイン電極7はゲート絶縁膜3上に
形成される構成を用いたが、他の構成を用いた場合で
も、画素電極10を構成するITOとソース電極6およ
びドレイン電極7の主たる構成要素であるAlとのアル
カリ性溶液中における電池反応を防止することができ
る。また、実施の形態1、2、3、および4では、画素
電極10としてITO膜を用いたが、酸化スズ膜あるい
は酸化インジウム膜を用いてもよい。
【0035】
【発明の効果】以上のように、この発明によれば、ソー
ス配線、ソース電極およびドレイン電極を、最下層膜と
してオーミックコンタクト層を構成するn+ 型アモルフ
ァスシリコン膜および画素電極を構成するITO膜とオ
ーミックコンタクト性が良いと共に、上層に含有される
AlとITO膜との電池反応を防止するバリア層となる
高融点金属膜、中間層膜として比抵抗が小さいAl合金
膜、最上層膜としてアルカリ性の現像液中でITOの還
元電位より大きい電極電位を有する金属膜からなる三層
膜構造とすることにより、下地とのオーミックコンタク
ト特性の低下、アルカリ溶液中で画素電極を構成するI
TO膜との電池反応によるITO膜の腐食、および三層
膜を二回以下のエッチング工程によりパターン形成でき
る膜構成にすることにより生産性の低下を誘発せずに、
比抵抗が小さい金属を主構成要素としてソース配線、ソ
ース電極およびドレイン電極を形成することができ、高
性能かつ信頼性の高い薄膜トランジスタを高歩留まりで
形成することができる。。また、ソース配線、ソース電
極およびドレイン電極を比抵抗が小さい金属を主構成要
素として構成することにより、そのパターンを微細化で
き高開口率化による低消費電力の液晶表示装置を得るこ
とができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による薄膜トランジ
スタを示す断面図である。
【図2】 この発明の実施の形態1によるAlMo合金
のMo組成と現像液中の電極電位の関係を示す図であ
る。
【図3】 この発明の実施の形態3によるAlW合金の
W組成と現像液中の電極電位の関係を示す図である。
【図4】 従来のこの種薄膜トランジスタを示す断面図
である。
【図5】 従来の他の薄膜トランジスタを示す断面図で
ある。
【図6】 従来のさらに他の薄膜トランジスタを示す断
面図である。
【符号の説明】
1 透明絶縁性基板、2 ゲート電極、3 ゲート絶縁
膜、4 半導体層、5 オーミックコンタクト層、6
ソース電極、7 ドレイン電極、8 チャネル部、9
パッシベーション膜、10 画素電極。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 基板上に形成された制御電極と、 上記制御電極上に絶縁膜を介して設けられた半導体層
    と、 上記半導体層上に形成され、最下層が高融点金属膜、中
    間層がAlまたはAl合金膜、最上層がAlに高融点金
    属を添加した合金膜である三層構造を有し、上記半導体
    層と共に半導体素子を構成する一対の電極を備えたこと
    を特徴とする薄膜トランジスタ。
  2. 【請求項2】 一対の電極を構成する三層膜の最下層
    は、Cr、Ti、Ta、MoおよびWのいずれかーつの
    金属により形成されていることを特徴とする請求項1記
    載の薄膜トランジスタ。
  3. 【請求項3】 一対の電極を構成する三層膜の最上層
    は、Alに10at%以上かつ22at%以下のMoが添加
    された合金により形成されていることを特徴とする請求
    項1または請求項2記載の薄膜トランジスタ。
  4. 【請求項4】 一対の電極を構成する三層膜の最上層
    は、Alに10at%以上かつ22at%以下のMoが添加
    された合金により形成され、かつ最下層は、Moにより
    形成されていることを特徴とする請求項1記載の薄膜ト
    ランジスタ。
  5. 【請求項5】 一対の電極を構成する三層膜の最上層
    は、Alに8at%以上かつ15at%以下のWが添加され
    た合金により形成されていることを特徴とする請求項1
    または請求項2記載の薄膜トランジスタ。
  6. 【請求項6】 一対の電極を構成する三層膜の最上層
    は、Alに8at%以上かつ15at%以下のWが添加され
    た合金により形成され、かつ最下層はWにより形成され
    ていることを特徴とする請求項1記載の薄膜トランジス
    タ。
  7. 【請求項7】 基板上に制御電極を形成する工程と、 上記制御電極上に絶縁膜を形成する工程と、 上記制御電極上に絶縁膜を介して半導体層を形成する工
    程と、 上記半導体層上にコンタクト層を形成する工程と、 上記コンタクト層上に、高融点金属膜、AlまたはAl
    合金膜およびAlに高融点金属を添加した合金膜を順次
    形成する工程と、 レジストを形成し、上記Alに高融点金属を添加した合
    金膜およびAlまたはAl合金膜を同時にエッチングす
    る工程と、 上記高融点膜をエッチングし、一対の電極を形成する工
    程を含むことを特徴とする薄膜トランジスタの製造方
    法。
  8. 【請求項8】 基板上に制御電極を形成する工程と、 上記制御電極上に絶縁膜を形成する工程と、 上記制御電極上に絶縁膜を介して半導体層を形成する工
    程と、 上記半導体層上にコンタクト層を形成する工程と、 上記コンタクト層上に、高融点金属膜、AlまたはAl
    合金膜およびAlに高融点金属を添加した合金膜を順次
    形成する工程と、 レジストを形成し、上記Alに高融点金属を添加した合
    金膜、AlまたはAl合金膜および高融点金属膜を同時
    にエッチングし、一対の電極を形成する工程を含むこと
    を特徴とする薄膜トランジスタの製造方法。
  9. 【請求項9】 透明絶縁性基板と、 上記透明絶縁性基板上に形成された請求項1〜請求項6
    のいずれか一項記載の薄膜トランジスタと、 上記薄膜トランジスタを構成する一対の電極のいずれか
    一方に接続された透明導電膜からなる画素電極と、 上記透明絶縁性基板と共に液晶材料を狭持する対向電極
    等を有する対向基板を備えたことを特徴とする液晶表示
    装置。
  10. 【請求項10】 画素電極は、酸化錫、酸化インジウム
    およびインジウム・錫酸化物のいずれかーつであること
    を特徴とする液晶表示装置。
JP8327294A 1996-12-06 1996-12-06 薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置 Pending JPH10173191A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8327294A JPH10173191A (ja) 1996-12-06 1996-12-06 薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8327294A JPH10173191A (ja) 1996-12-06 1996-12-06 薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置

Publications (1)

Publication Number Publication Date
JPH10173191A true JPH10173191A (ja) 1998-06-26

Family

ID=18197528

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8327294A Pending JPH10173191A (ja) 1996-12-06 1996-12-06 薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置

Country Status (1)

Country Link
JP (1) JPH10173191A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635945B1 (ko) * 1999-12-01 2006-10-18 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JP2007206134A (ja) * 2006-01-31 2007-08-16 Epson Imaging Devices Corp アクティブマトリクス型表示装置の製造方法
KR100766493B1 (ko) * 2001-02-12 2007-10-15 삼성전자주식회사 박막트랜지스터 액정표시장치
CN100357799C (zh) * 2004-05-12 2007-12-26 株式会社日立显示器 显示装置及显示装置的制造方法
KR100799463B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US7535520B2 (en) 2005-11-07 2009-05-19 Samsung Electronics, Co., Ltd. Thin film transistor array panel for liquid crystal display
US7570327B2 (en) 2006-07-19 2009-08-04 Nec Lcd Technologies, Ltd. Semi-transmissive type liquid-crystal display device and method of fabricating the same
JP2019050394A (ja) * 2018-10-31 2019-03-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US10665610B2 (en) 2000-12-11 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635945B1 (ko) * 1999-12-01 2006-10-18 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
US10665610B2 (en) 2000-12-11 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
KR100766493B1 (ko) * 2001-02-12 2007-10-15 삼성전자주식회사 박막트랜지스터 액정표시장치
USRE41927E1 (en) 2001-02-12 2010-11-16 Samsung Electronics Co., Ltd. TFT LCD device having multi-layered pixel electrodes
KR100799463B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
CN100357799C (zh) * 2004-05-12 2007-12-26 株式会社日立显示器 显示装置及显示装置的制造方法
US7838884B2 (en) * 2004-05-12 2010-11-23 Hitachi Displays, Ltd. Display device and fabrication method of display device
US7535520B2 (en) 2005-11-07 2009-05-19 Samsung Electronics, Co., Ltd. Thin film transistor array panel for liquid crystal display
JP2007206134A (ja) * 2006-01-31 2007-08-16 Epson Imaging Devices Corp アクティブマトリクス型表示装置の製造方法
US7570327B2 (en) 2006-07-19 2009-08-04 Nec Lcd Technologies, Ltd. Semi-transmissive type liquid-crystal display device and method of fabricating the same
JP2019050394A (ja) * 2018-10-31 2019-03-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器

Similar Documents

Publication Publication Date Title
US6624864B1 (en) Liquid crystal display device, matrix array substrate, and method for manufacturing matrix array substrate
US20070295967A1 (en) Active matrix tft array substrate and method of manufacturing the same
US20050219451A1 (en) Semitransmissive liquid crystal display device and manufacturing method thereof
JP2000002892A (ja) 液晶表示装置、マトリクスアレイ基板およびその製造方法
JP4802462B2 (ja) 薄膜トランジスタアレイ基板の製造方法
JP2000258799A (ja) 液晶表示装置の製造方法
JP2000284326A (ja) 液晶表示装置とその製造方法
KR100832511B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법과, 반투과형액정 표시장치
US7492418B2 (en) Liquid crystal display device with particular metal layer configuration of TFT and fabricating method thereof
JPH1117188A (ja) アクティブマトリクス基板
JP4166300B2 (ja) 液晶表示装置の製造方法
JPH05323373A (ja) 薄膜トランジスタパネルの製造方法
JP4728170B2 (ja) 半導体デバイスおよびアクティブマトリクス型表示装置
JPH06188265A (ja) 半導体装置およびその製造方法
JPH10173191A (ja) 薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置
JP2000214481A (ja) 液晶表示装置およびその製造方法
JP3318652B2 (ja) 液晶表示装置およびこれに用いられるtftアレイ基板の製造方法
JP2000002886A (ja) 液晶表示装置の製造方法
JPH11352515A (ja) 液晶表示装置およびその製造方法
JPH0818058A (ja) 薄膜トランジスタアレイおよび液晶表示装置
JP4219717B2 (ja) 表示装置の製造方法、液晶表示装置並びに金属膜のパターニング方法。
JPH0713180A (ja) 液晶表示装置
JPH11352503A (ja) 表示装置及びその製造方法
KR100309210B1 (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
JP3169322B2 (ja) アクティブマトリクス基板およびその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070723

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080723

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090723

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees