JPH11352503A - 表示装置及びその製造方法 - Google Patents
表示装置及びその製造方法Info
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- JPH11352503A JPH11352503A JP17383698A JP17383698A JPH11352503A JP H11352503 A JPH11352503 A JP H11352503A JP 17383698 A JP17383698 A JP 17383698A JP 17383698 A JP17383698 A JP 17383698A JP H11352503 A JPH11352503 A JP H11352503A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタを備えたアクティブマトリ
クス型の液晶表示装置において、ソース電極と画素電極
との間のコンタクトを良好とし、且つドレイン配線の抵
抗を小さくする。 【解決手段】 ソース電極は、下から順に、Ｃｒからな
る第１のソース電極３１、Ａｌ系金属からなる第２のソ
ース電極３２及びＣｒからなる第３のソース電極３３の
３層構造となっている。そして、ソース電極のうち最上
層のＣｒ層からなる第３のソース電極３３にＩＴＯから
なる画素電極３７が接続されている。ドレイン配線３４
は、下から順に、Ａｌ系金属層３５及びＣｒ層３６の２
層構造となっている。
クス型の液晶表示装置において、ソース電極と画素電極
との間のコンタクトを良好とし、且つドレイン配線の抵
抗を小さくする。 【解決手段】 ソース電極は、下から順に、Ｃｒからな
る第１のソース電極３１、Ａｌ系金属からなる第２のソ
ース電極３２及びＣｒからなる第３のソース電極３３の
３層構造となっている。そして、ソース電極のうち最上
層のＣｒ層からなる第３のソース電極３３にＩＴＯから
なる画素電極３７が接続されている。ドレイン配線３４
は、下から順に、Ａｌ系金属層３５及びＣｒ層３６の２
層構造となっている。
Description
【０００１】
【発明の属する技術分野】この発明は表示装置及びその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来例として、アクティブマトリクス型
の液晶表示装置について説明する。図１６は従来のこの
ような液晶表示装置の一例の一部の断面図を示したもの
である。この液晶表示装置はガラス基板１を備えてい
る。ガラス基板１の上面の所定の箇所にはＡｌまたはＡ
ｌ合金からなるゲート電極２を含むゲート配線（走査信
号線、図示せず）が形成され、その上面全体にはゲート
絶縁膜３が形成されている。ゲート絶縁膜３の上面の所
定の箇所でゲート電極２に対応する部分には真性のアモ
ルファスシリコンまたはポリシリコンからなる半導体層
４が形成されている。半導体層４の上面中央部にはブロ
ッキング層５が形成されている。ブロッキング層５の上
面両側及びその両側における半導体層４の上面にはｎ+
シリコン層６、７が形成されている。ｎ+シリコン層
６、７の上面にはＣｒからなるドレイン電極８及びソー
ス電極９が形成されている。ゲート絶縁膜３の上面の所
定の箇所にはＣｒからなるドレイン配線（データ信号
線）１０がドレイン電極８及びソース電極９の形成と同
時に形成されている。ドレイン配線１０はドレイン電極
８と接続されている。ソース電極９の上面及びその近傍
のゲート絶縁膜３の上面の所定の箇所にはＩＴＯ（イン
ジウム−錫酸化物）からなる画素電極１１が形成されて
いる。
の液晶表示装置について説明する。図１６は従来のこの
ような液晶表示装置の一例の一部の断面図を示したもの
である。この液晶表示装置はガラス基板１を備えてい
る。ガラス基板１の上面の所定の箇所にはＡｌまたはＡ
ｌ合金からなるゲート電極２を含むゲート配線（走査信
号線、図示せず）が形成され、その上面全体にはゲート
絶縁膜３が形成されている。ゲート絶縁膜３の上面の所
定の箇所でゲート電極２に対応する部分には真性のアモ
ルファスシリコンまたはポリシリコンからなる半導体層
４が形成されている。半導体層４の上面中央部にはブロ
ッキング層５が形成されている。ブロッキング層５の上
面両側及びその両側における半導体層４の上面にはｎ+
シリコン層６、７が形成されている。ｎ+シリコン層
６、７の上面にはＣｒからなるドレイン電極８及びソー
ス電極９が形成されている。ゲート絶縁膜３の上面の所
定の箇所にはＣｒからなるドレイン配線（データ信号
線）１０がドレイン電極８及びソース電極９の形成と同
時に形成されている。ドレイン配線１０はドレイン電極
８と接続されている。ソース電極９の上面及びその近傍
のゲート絶縁膜３の上面の所定の箇所にはＩＴＯ（イン
ジウム−錫酸化物）からなる画素電極１１が形成されて
いる。
【０００３】
【発明が解決しようとする課題】このように、従来の液
晶表示装置では、ドレイン電極８、ソース電極９及びド
レイン配線１０をＣｒによって形成している。これは、
ソース電極９とＩＴＯからなる画素電極１１との間のコ
ンタクトを良好とするためである。しかしながら、Ｃｒ
は高抵抗金属であるので、ドレイン配線１０の抵抗が大
きくなり、ひいては配線時定数が大きくなり、したがっ
てドレイン配線１０の幅を細くするのに限界があり、ひ
いては開口率が低下するという問題があった。なお、ド
レイン配線１０等を低抵抗金属であるＡｌまたはＡｌ合
金によって形成することが考えられる。しかしながら、
この場合、ＡｌまたはＡｌ合金は酸化されやすい金属で
あるので、その表面にすぐに自然酸化膜が形成され、こ
のためソース電極９と画素電極１１との間のコンタクト
抵抗が非常に高くなり、好ましくない。ちなみに、Ａｌ
とＩＴＯとのコンタクトの場合には、６μｍ×６μｍの
コンタクト面積でコンタクト抵抗が数十ＭΩと非常に高
くなってしまう。これに対し、ＣｒとＩＴＯとのコンタ
クトの場合には、６μｍ×６μｍのコンタクト面積でコ
ンタクト抵抗が数十ｋΩとかなり低くなり、コンタクト
を良好とすることができる。しかし、Ｃｒの場合には、
上述のような問題がある。この発明の課題は、ソース電
極と画素電極との間のコンタクトを良好とすることがで
きる上、ドレイン配線の抵抗を小さくすることである。
晶表示装置では、ドレイン電極８、ソース電極９及びド
レイン配線１０をＣｒによって形成している。これは、
ソース電極９とＩＴＯからなる画素電極１１との間のコ
ンタクトを良好とするためである。しかしながら、Ｃｒ
は高抵抗金属であるので、ドレイン配線１０の抵抗が大
きくなり、ひいては配線時定数が大きくなり、したがっ
てドレイン配線１０の幅を細くするのに限界があり、ひ
いては開口率が低下するという問題があった。なお、ド
レイン配線１０等を低抵抗金属であるＡｌまたはＡｌ合
金によって形成することが考えられる。しかしながら、
この場合、ＡｌまたはＡｌ合金は酸化されやすい金属で
あるので、その表面にすぐに自然酸化膜が形成され、こ
のためソース電極９と画素電極１１との間のコンタクト
抵抗が非常に高くなり、好ましくない。ちなみに、Ａｌ
とＩＴＯとのコンタクトの場合には、６μｍ×６μｍの
コンタクト面積でコンタクト抵抗が数十ＭΩと非常に高
くなってしまう。これに対し、ＣｒとＩＴＯとのコンタ
クトの場合には、６μｍ×６μｍのコンタクト面積でコ
ンタクト抵抗が数十ｋΩとかなり低くなり、コンタクト
を良好とすることができる。しかし、Ｃｒの場合には、
上述のような問題がある。この発明の課題は、ソース電
極と画素電極との間のコンタクトを良好とすることがで
きる上、ドレイン配線の抵抗を小さくすることである。
【０００４】
【課題を解決するための手段】この発明は、ドレイン配
線を基板側から少なくともＡｌ系金属層及びＡｌ系金属
層より酸化還元電位が高い表面層の２層構造とし、ソー
ス電極及びドレイン電極の最上層をＡｌ系金属層より酸
化還元電位が高い金属層とし、前記ソース電極の最上層
の金属層に画素電極を接続させるようにしたものであ
る。この発明によれば、ソース電極の最上層のＡｌ系金
属層より酸化還元電位が高い金属層に画素電極を接続さ
せているので、ソース電極と画素電極との間のコンタク
トを良好とすることができ、しかもドレイン配線を基板
側から少なくともＡｌ系金属層及びＡｌ系金属層より酸
化還元電位が高い表面層の２層構造としているので、ド
レイン配線の抵抗を小さくすることができる。
線を基板側から少なくともＡｌ系金属層及びＡｌ系金属
層より酸化還元電位が高い表面層の２層構造とし、ソー
ス電極及びドレイン電極の最上層をＡｌ系金属層より酸
化還元電位が高い金属層とし、前記ソース電極の最上層
の金属層に画素電極を接続させるようにしたものであ
る。この発明によれば、ソース電極の最上層のＡｌ系金
属層より酸化還元電位が高い金属層に画素電極を接続さ
せているので、ソース電極と画素電極との間のコンタク
トを良好とすることができ、しかもドレイン配線を基板
側から少なくともＡｌ系金属層及びＡｌ系金属層より酸
化還元電位が高い表面層の２層構造としているので、ド
レイン配線の抵抗を小さくすることができる。
【０００５】
【発明の実施の形態】（第１実施形態）図１はこの発明
の第１実施形態における液晶表示装置の要部の断面図を
示したものである。この液晶表示装置はガラス基板２１
を備えている。ガラス基板２１の上面の所定の箇所には
ＡｌまたはＡｌ合金（以下、Ａｌ系金属という。）から
なるゲート電極２２を含むゲート配線（図示せず）が形
成され、その上面全体にはゲート絶縁膜２３が形成され
ている。ゲート絶縁膜２３の上面の所定の箇所でゲート
電極２２に対応する部分には真性のアモルファスシリコ
ンまたはポリシリコンからなる半導体層２４が形成され
ている。半導体層２４の上面中央部にはブロッキング層
２５が形成されている。ブロッキング層２５の上面両側
及びその両側における半導体層２４の上面にはｎ+シリ
コン層２６、２７が形成されている。
の第１実施形態における液晶表示装置の要部の断面図を
示したものである。この液晶表示装置はガラス基板２１
を備えている。ガラス基板２１の上面の所定の箇所には
ＡｌまたはＡｌ合金（以下、Ａｌ系金属という。）から
なるゲート電極２２を含むゲート配線（図示せず）が形
成され、その上面全体にはゲート絶縁膜２３が形成され
ている。ゲート絶縁膜２３の上面の所定の箇所でゲート
電極２２に対応する部分には真性のアモルファスシリコ
ンまたはポリシリコンからなる半導体層２４が形成され
ている。半導体層２４の上面中央部にはブロッキング層
２５が形成されている。ブロッキング層２５の上面両側
及びその両側における半導体層２４の上面にはｎ+シリ
コン層２６、２７が形成されている。
【０００６】一方のｎ+シリコン層２６の上面にはＣ
ｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電
位が高い金属からなる第１のドレイン電極２８が形成さ
れている。第１のドレイン電極２８の上面及びその近傍
のゲート絶縁膜２３の上面の所定の箇所にはＡｌ系金属
からなる第２のドレイン電極２９が形成されている。第
２のドレイン電極２９の上面及びその近傍のゲート絶縁
膜２３の上面の所定の箇所にはＣｒ、Ｔｉ、Ｔａ、Ｍｏ
等のＡｌ系金属層より酸化還元電位が高い金属からなる
第３のドレイン電極３０が形成されている。他方のｎ+
シリコン層２７の上面にはＣｒ、Ｔｉ、Ｔａ、Ｍｏ等の
Ａｌ系金属層より酸化還元電位が高い金属からなる第１
のソース電極３１が形成されている。第１のソース電極
３１の上面及びその近傍のゲート絶縁膜２３の上面の所
定の箇所にはＡｌ系金属からなる第２のソース電極３２
が形成されている。第２のソース電極３２の上面及びそ
の近傍のゲート絶縁膜２３の上面の所定の箇所にはＣ
ｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電
位が高い金属からなる第３のソース電極３３が形成され
ている。
ｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電
位が高い金属からなる第１のドレイン電極２８が形成さ
れている。第１のドレイン電極２８の上面及びその近傍
のゲート絶縁膜２３の上面の所定の箇所にはＡｌ系金属
からなる第２のドレイン電極２９が形成されている。第
２のドレイン電極２９の上面及びその近傍のゲート絶縁
膜２３の上面の所定の箇所にはＣｒ、Ｔｉ、Ｔａ、Ｍｏ
等のＡｌ系金属層より酸化還元電位が高い金属からなる
第３のドレイン電極３０が形成されている。他方のｎ+
シリコン層２７の上面にはＣｒ、Ｔｉ、Ｔａ、Ｍｏ等の
Ａｌ系金属層より酸化還元電位が高い金属からなる第１
のソース電極３１が形成されている。第１のソース電極
３１の上面及びその近傍のゲート絶縁膜２３の上面の所
定の箇所にはＡｌ系金属からなる第２のソース電極３２
が形成されている。第２のソース電極３２の上面及びそ
の近傍のゲート絶縁膜２３の上面の所定の箇所にはＣ
ｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電
位が高い金属からなる第３のソース電極３３が形成され
ている。
【０００７】ゲート絶縁膜２３の上面の所定の箇所には
ドレイン配線３４が設けられている。このドレイン配線
３４は、下から順に、Ａｌ系金属層３５及びＣｒ、Ｔ
ｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電位が高
い金属からなる表面層３６の２層構造となっている。こ
の場合、Ａｌ系金属層３５は第２のドレイン電極２９及
び第２のソース電極３２の形成と同時に形成されている
とともに、第２のドレイン電極２９に接続されている。
表面層３６は第３のドレイン電極３０及び第３のソース
電極３３の形成と同時に形成されているとともに、第３
のドレイン電極３０に接続されている。第３のソース電
極３３の上面及びその近傍のゲート絶縁膜２３の上面の
所定の箇所にはＩＴＯからなる画素電極３７が形成され
ている。
ドレイン配線３４が設けられている。このドレイン配線
３４は、下から順に、Ａｌ系金属層３５及びＣｒ、Ｔ
ｉ、Ｔａ、Ｍｏ等のＡｌ系金属層より酸化還元電位が高
い金属からなる表面層３６の２層構造となっている。こ
の場合、Ａｌ系金属層３５は第２のドレイン電極２９及
び第２のソース電極３２の形成と同時に形成されている
とともに、第２のドレイン電極２９に接続されている。
表面層３６は第３のドレイン電極３０及び第３のソース
電極３３の形成と同時に形成されているとともに、第３
のドレイン電極３０に接続されている。第３のソース電
極３３の上面及びその近傍のゲート絶縁膜２３の上面の
所定の箇所にはＩＴＯからなる画素電極３７が形成され
ている。
【０００８】このように、この液晶表示装置では、ドレ
イン配線３４を、Ａｌ系金属層３５及びＡｌ系金属層よ
り酸化還元電位が高い金属からなる表面層３６の２層構
造としているので、ドレイン配線３４の抵抗を小さくす
ることができる。この結果、配線時定数が小さくなり、
ドレイン配線３４の幅を細くすることができ、ひいては
開口率を大きくすることができる。また、ソース電極
を、Ａｌ系金属層より酸化還元電位が高い金属からなる
第１のソース電極３１、Ａｌ系金属からなる第２のソー
ス電極３２及びＡｌ系金属層より酸化還元電位が高い金
属からなる第３のソース電極３３の３層構造とし、最上
層の第３のソース電極３３にＩＴＯからなる画素電極３
７を接続させているので、第３のソース電極３３と画素
電極３７との間のコンタクトを良好とすることができ
る。
イン配線３４を、Ａｌ系金属層３５及びＡｌ系金属層よ
り酸化還元電位が高い金属からなる表面層３６の２層構
造としているので、ドレイン配線３４の抵抗を小さくす
ることができる。この結果、配線時定数が小さくなり、
ドレイン配線３４の幅を細くすることができ、ひいては
開口率を大きくすることができる。また、ソース電極
を、Ａｌ系金属層より酸化還元電位が高い金属からなる
第１のソース電極３１、Ａｌ系金属からなる第２のソー
ス電極３２及びＡｌ系金属層より酸化還元電位が高い金
属からなる第３のソース電極３３の３層構造とし、最上
層の第３のソース電極３３にＩＴＯからなる画素電極３
７を接続させているので、第３のソース電極３３と画素
電極３７との間のコンタクトを良好とすることができ
る。
【０００９】次に、特に、ドレイン配線３４の形成方法
について、図２（Ａ）〜（Ｄ）を参照して説明する。ま
ず、図２（Ａ）に示すように、ゲート絶縁膜２３の上面
にＡｌ系金属層３５をスパッタ等により膜厚３００ｎｍ
程度に成膜し、続いてその上面にＣｒ等のＡｌ系金属層
より酸化還元電位が高い金属からなる表面層３６をスパ
ッタ等により膜厚２５ｎｍ程度に成膜する。次に、表面
層３６の上面の所定の箇所にフォトレジスト３８をパタ
ーン形成する。次に、表面層３６をウェットエッチング
し、続いてＡｌ系金属層３５をウェットエッチングする
と、図２（Ｂ）に示すようになる。この場合、Ａｌ系金
属層３５がサイドエッチングされることにより、Ａｌ系
金属層３５の上面の両サイドに表面層３６のひさし３６
ａが形成される。したがって、この状態において、フォ
トレジスト３８を剥離し、次いでその上面に例えば窒化
シリコンからなるオーバーコート膜を膜厚２００ｎｍ程
度に成膜すると、図３に示すように、Ａｌ系金属層３５
及び表面層３６からなるドレイン配線３４をオーバーコ
ート膜３９で完全に被うことができず、信頼性が低下す
ることになる。
について、図２（Ａ）〜（Ｄ）を参照して説明する。ま
ず、図２（Ａ）に示すように、ゲート絶縁膜２３の上面
にＡｌ系金属層３５をスパッタ等により膜厚３００ｎｍ
程度に成膜し、続いてその上面にＣｒ等のＡｌ系金属層
より酸化還元電位が高い金属からなる表面層３６をスパ
ッタ等により膜厚２５ｎｍ程度に成膜する。次に、表面
層３６の上面の所定の箇所にフォトレジスト３８をパタ
ーン形成する。次に、表面層３６をウェットエッチング
し、続いてＡｌ系金属層３５をウェットエッチングする
と、図２（Ｂ）に示すようになる。この場合、Ａｌ系金
属層３５がサイドエッチングされることにより、Ａｌ系
金属層３５の上面の両サイドに表面層３６のひさし３６
ａが形成される。したがって、この状態において、フォ
トレジスト３８を剥離し、次いでその上面に例えば窒化
シリコンからなるオーバーコート膜を膜厚２００ｎｍ程
度に成膜すると、図３に示すように、Ａｌ系金属層３５
及び表面層３６からなるドレイン配線３４をオーバーコ
ート膜３９で完全に被うことができず、信頼性が低下す
ることになる。
【００１０】そこで、この場合のドレイン配線の形成方
法では、図２（Ｂ）に示す状態において、つまりフォト
レジスト３８をそのまま残した状態において、酸素プラ
ズマ処理を行うことにより、図２（Ｃ）に示すように、
フォトレジスト３８及び表面層３６のひさし３６ａをエ
ッチングする。一例として、フォトレジスト３８の膜厚
が１．５μｍ程度である場合、フォトレジスト３８をそ
の膜厚が０．５μｍ程度となるまでエッチングすると、
フォトレジスト３８の両サイドも１μｍ程度エッチング
され、表面層３６のひさし３６ａがむき出しとなり、こ
のむき出されたひさし３６ａがエッチングされることに
なる。そして、この後、フォトレジスト３８を剥離する
と、図２（Ｄ）に示すドレイン配線３４が得られる。こ
のようにして得られたドレイン配線３４では、表面層３
６の幅はその下のＡｌ系金属層３５の底部の幅よりも狭
くなっている。したがって、図示していないが、その上
面に例えば窒化シリコンからなるオーバーコート膜を膜
厚２００ｎｍ程度に成膜しても、Ａｌ系金属層３５及び
表面層３６からなるドレイン配線３４をオーバーコート
膜で完全に被うことができ、信頼性を確保することがで
きる。なお、表面層３６の膜厚は図１に示す第３のソー
ス電極３３と画素電極３７とのコンタクトが良好となれ
ばよいので、２．５ｎｍ程度以上であればよく、また１
５０ｎｍ程度以下が好ましい。また、酸素プラズマ処理
の代わりに、塩素と酸素の混合ガスによるプラズマ処理
を行っても、上記と同様の効果を得ることができる。
法では、図２（Ｂ）に示す状態において、つまりフォト
レジスト３８をそのまま残した状態において、酸素プラ
ズマ処理を行うことにより、図２（Ｃ）に示すように、
フォトレジスト３８及び表面層３６のひさし３６ａをエ
ッチングする。一例として、フォトレジスト３８の膜厚
が１．５μｍ程度である場合、フォトレジスト３８をそ
の膜厚が０．５μｍ程度となるまでエッチングすると、
フォトレジスト３８の両サイドも１μｍ程度エッチング
され、表面層３６のひさし３６ａがむき出しとなり、こ
のむき出されたひさし３６ａがエッチングされることに
なる。そして、この後、フォトレジスト３８を剥離する
と、図２（Ｄ）に示すドレイン配線３４が得られる。こ
のようにして得られたドレイン配線３４では、表面層３
６の幅はその下のＡｌ系金属層３５の底部の幅よりも狭
くなっている。したがって、図示していないが、その上
面に例えば窒化シリコンからなるオーバーコート膜を膜
厚２００ｎｍ程度に成膜しても、Ａｌ系金属層３５及び
表面層３６からなるドレイン配線３４をオーバーコート
膜で完全に被うことができ、信頼性を確保することがで
きる。なお、表面層３６の膜厚は図１に示す第３のソー
ス電極３３と画素電極３７とのコンタクトが良好となれ
ばよいので、２．５ｎｍ程度以上であればよく、また１
５０ｎｍ程度以下が好ましい。また、酸素プラズマ処理
の代わりに、塩素と酸素の混合ガスによるプラズマ処理
を行っても、上記と同様の効果を得ることができる。
【００１１】（第２実施形態）図４はこの発明の第２実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、ブロッキング層２５をマスクとして半導
体層２４にｎ型イオンをドーピングすることにより、ブ
ロッキング層２５下の半導体層２４の両側にｎ+シリコ
ン層２６、２７を形成した点である。
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、ブロッキング層２５をマスクとして半導
体層２４にｎ型イオンをドーピングすることにより、ブ
ロッキング層２５下の半導体層２４の両側にｎ+シリコ
ン層２６、２７を形成した点である。
【００１２】（第３実施形態）図５はこの発明の第３実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、第３のドレイン電極３０、第３のソース
電極３３及びドレイン配線３４を含むゲート絶縁膜２３
の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の上
面の所定の箇所に画素電極３７を層間絶縁膜４１の所定
の箇所に形成されたコンタクトホール４２を介して第３
のソース電極３３に接続させて形成した点である。
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、第３のドレイン電極３０、第３のソース
電極３３及びドレイン配線３４を含むゲート絶縁膜２３
の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の上
面の所定の箇所に画素電極３７を層間絶縁膜４１の所定
の箇所に形成されたコンタクトホール４２を介して第３
のソース電極３３に接続させて形成した点である。
【００１３】（第４実施形態）図６はこの発明の第４実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図４に示す場合
と異なる点は、第３のドレイン電極３０、第３のソース
電極３３及びドレイン配線３４を含むゲート絶縁膜２３
の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の上
面の所定の箇所に画素電極３７を層間絶縁膜４１の所定
の箇所に形成されたコンタクトホール４２を介して第３
のソース電極３３に接続させて形成した点である。
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図４に示す場合
と異なる点は、第３のドレイン電極３０、第３のソース
電極３３及びドレイン配線３４を含むゲート絶縁膜２３
の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の上
面の所定の箇所に画素電極３７を層間絶縁膜４１の所定
の箇所に形成されたコンタクトホール４２を介して第３
のソース電極３３に接続させて形成した点である。
【００１４】（第５実施形態）図７はこの発明の第５実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、ドレイン配線３４を、下から順に、Ａｌ
系金属層より酸化還元電位が高い金属からなる下層４
３、Ａｌ系金属層３５及びＡｌ系金属層より酸化還元電
位が高い金属からなる表面層３６の３層構造とした点で
ある。この場合、下側の下層４３は第１のドレイン電極
２８及び第１のソース電極３１と同時に形成されている
とともに、第１のドレイン電極２８に接続されている。
Ａｌ系金属層３５は第２のドレイン電極２９及び第２の
ソース電極３２と同時に形成されているとともに、第２
のドレイン電極２９に接続されている。上側の表面層３
６は第３のドレイン電極３０及び第３のソース電極３３
と同時に形成されているとともに、第３のドレイン電極
３０に接続されている。また、第１のドレイン電極２８
及び第１のソース電極３１はｎ+シリコン層２６、２７
の上面及びその近傍のゲート絶縁膜２３の上面の所定の
箇所に形成されている。そして、第１のドレイン電極２
８及び第１のソース電極３１の各上面に第２のドレイン
電極２９及び第２のソース電極３２が形成され、その各
上面に第３のドレイン電極３０及び第３のソース電極３
３が形成されている。
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図１に示す場合
と異なる点は、ドレイン配線３４を、下から順に、Ａｌ
系金属層より酸化還元電位が高い金属からなる下層４
３、Ａｌ系金属層３５及びＡｌ系金属層より酸化還元電
位が高い金属からなる表面層３６の３層構造とした点で
ある。この場合、下側の下層４３は第１のドレイン電極
２８及び第１のソース電極３１と同時に形成されている
とともに、第１のドレイン電極２８に接続されている。
Ａｌ系金属層３５は第２のドレイン電極２９及び第２の
ソース電極３２と同時に形成されているとともに、第２
のドレイン電極２９に接続されている。上側の表面層３
６は第３のドレイン電極３０及び第３のソース電極３３
と同時に形成されているとともに、第３のドレイン電極
３０に接続されている。また、第１のドレイン電極２８
及び第１のソース電極３１はｎ+シリコン層２６、２７
の上面及びその近傍のゲート絶縁膜２３の上面の所定の
箇所に形成されている。そして、第１のドレイン電極２
８及び第１のソース電極３１の各上面に第２のドレイン
電極２９及び第２のソース電極３２が形成され、その各
上面に第３のドレイン電極３０及び第３のソース電極３
３が形成されている。
【００１５】次に、特に、ドレイン配線３４の形成方法
について、図８（Ａ）〜（Ｄ）を参照して説明する。ま
ず、図８（Ａ）に示すように、ゲート絶縁膜２３の上面
にＣｒ等のＡｌ系金属層より酸化還元電位が高い金属か
らなる下層４３をスパッタ等により膜厚２５ｎｍ程度に
成膜し、続いてその上面にＡｌ系金属層３５をスパッタ
等により膜厚３００ｎｍ程度に成膜し、続いてその上面
にＣｒ等のＡｌ系金属層より酸化還元電位が高い金属か
らなる表面層３６をスパッタ等により膜厚２５ｎｍ程度
に成膜する。次に、上側の表面層３６の上面の所定の箇
所にフォトレジスト４４をパターン形成する。次に、上
側の表面層３６をウェットエッチングし、続いてＡｌ系
金属層３５をウェットエッチングすると、図８（Ｂ）に
示すようになる。この場合、Ａｌ系金属層３５がサイド
エッチングされることにより、Ａｌ系金属層３５の上面
の両サイドに上側の表面層３６のひさし３６ａが形成さ
れる。
について、図８（Ａ）〜（Ｄ）を参照して説明する。ま
ず、図８（Ａ）に示すように、ゲート絶縁膜２３の上面
にＣｒ等のＡｌ系金属層より酸化還元電位が高い金属か
らなる下層４３をスパッタ等により膜厚２５ｎｍ程度に
成膜し、続いてその上面にＡｌ系金属層３５をスパッタ
等により膜厚３００ｎｍ程度に成膜し、続いてその上面
にＣｒ等のＡｌ系金属層より酸化還元電位が高い金属か
らなる表面層３６をスパッタ等により膜厚２５ｎｍ程度
に成膜する。次に、上側の表面層３６の上面の所定の箇
所にフォトレジスト４４をパターン形成する。次に、上
側の表面層３６をウェットエッチングし、続いてＡｌ系
金属層３５をウェットエッチングすると、図８（Ｂ）に
示すようになる。この場合、Ａｌ系金属層３５がサイド
エッチングされることにより、Ａｌ系金属層３５の上面
の両サイドに上側の表面層３６のひさし３６ａが形成さ
れる。
【００１６】次に、下側の下層４３をウェットエッチン
グすると、図８（Ｃ）に示すように、上側の表面層３６
のひさし３６ａもエッチングされる。すなわち、図８
（Ｂ）に示す状態では、下側の下層４３の表面積がＡｌ
系金属層３５の側壁の面積よりも十分大きいので、Ｃｒ
等からなる下層４３のエッチング液とＡｌ系金属層３５
の側壁との反応よりも同エッチング液と下側の下層４３
との反応の方が支配的となり、このため上側の表面層３
６のひさし３６ａに負の起電力が生ぜず、下層４３のエ
ッチング液と上側の表面層３６のひさし３６ａとが反応
し、上側の表面層３６のひさし３６ａもエッチングされ
ることになる。これに対し、例えば図２（Ｂ）に示す状
態において、表面層のエッチング液で再度エッチングを
行った場合、表面層３６のひさし３６ａの表面積がＡｌ
系金属層３５の側壁の面積よりも小さいので、表面層の
エッチング液とＡｌ系金属層３５の側壁とが反応し、こ
のため表面層３６のひさし３６ａに負の起電力が生じ、
表面層のエッチング液と表面層３６のひさし３６ａとの
反応が阻害され、表面層３６のひさし３６ａがエッチン
グされずに残存することになる。
グすると、図８（Ｃ）に示すように、上側の表面層３６
のひさし３６ａもエッチングされる。すなわち、図８
（Ｂ）に示す状態では、下側の下層４３の表面積がＡｌ
系金属層３５の側壁の面積よりも十分大きいので、Ｃｒ
等からなる下層４３のエッチング液とＡｌ系金属層３５
の側壁との反応よりも同エッチング液と下側の下層４３
との反応の方が支配的となり、このため上側の表面層３
６のひさし３６ａに負の起電力が生ぜず、下層４３のエ
ッチング液と上側の表面層３６のひさし３６ａとが反応
し、上側の表面層３６のひさし３６ａもエッチングされ
ることになる。これに対し、例えば図２（Ｂ）に示す状
態において、表面層のエッチング液で再度エッチングを
行った場合、表面層３６のひさし３６ａの表面積がＡｌ
系金属層３５の側壁の面積よりも小さいので、表面層の
エッチング液とＡｌ系金属層３５の側壁とが反応し、こ
のため表面層３６のひさし３６ａに負の起電力が生じ、
表面層のエッチング液と表面層３６のひさし３６ａとの
反応が阻害され、表面層３６のひさし３６ａがエッチン
グされずに残存することになる。
【００１７】そして、フォトレジスト４４を剥離する
と、図８（Ｄ）に示すドレイン配線３４が得られる。こ
のようにして得られたドレイン配線３４では、表面層３
６の幅はその下のＡｌ系金属層３５の底部の幅よりも狭
くなっている。したがって、この場合も、図示していな
いが、その上面に例えば窒化シリコンからなるオーバー
コート膜を膜厚２００ｎｍ程度に成膜しても、下層４
３、Ａｌ系金属層３５及び表面層３６からなるドレイン
配線３４をオーバーコート膜で完全に被うことができ、
信頼性を確保することができる。なお、この場合も、表
面層３６の膜厚は図７に示す第３のソース電極３３と画
素電極３７とのコンタクトが良好となればよいので、
２．５ｎｍ程度以上であればよく、また１５０ｎｍ程度
以下が好ましい。また、下層４３の膜厚は表面層３６の
膜厚と同じであってもよいが、図７に示す第１のドレイ
ン電極２８及び第１のソース電極３１とｎ+シリコン層
２６、２７とのコンタクトを良好とするために、厚い方
が好ましい。
と、図８（Ｄ）に示すドレイン配線３４が得られる。こ
のようにして得られたドレイン配線３４では、表面層３
６の幅はその下のＡｌ系金属層３５の底部の幅よりも狭
くなっている。したがって、この場合も、図示していな
いが、その上面に例えば窒化シリコンからなるオーバー
コート膜を膜厚２００ｎｍ程度に成膜しても、下層４
３、Ａｌ系金属層３５及び表面層３６からなるドレイン
配線３４をオーバーコート膜で完全に被うことができ、
信頼性を確保することができる。なお、この場合も、表
面層３６の膜厚は図７に示す第３のソース電極３３と画
素電極３７とのコンタクトが良好となればよいので、
２．５ｎｍ程度以上であればよく、また１５０ｎｍ程度
以下が好ましい。また、下層４３の膜厚は表面層３６の
膜厚と同じであってもよいが、図７に示す第１のドレイ
ン電極２８及び第１のソース電極３１とｎ+シリコン層
２６、２７とのコンタクトを良好とするために、厚い方
が好ましい。
【００１８】（第６実施形態）図９はこの発明の第６実
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図７に示す場合
と異なる点は、ブロッキング層２５をマスクとして半導
体層２４にｎ型イオンをドーピングすることにより、ブ
ロッキング層２５下の半導体層２４の両側にｎ+シリコ
ン層２６、２７を形成した点である。
施形態における液晶表示装置の要部の断面図を示したも
のである。この液晶表示装置において、図７に示す場合
と異なる点は、ブロッキング層２５をマスクとして半導
体層２４にｎ型イオンをドーピングすることにより、ブ
ロッキング層２５下の半導体層２４の両側にｎ+シリコ
ン層２６、２７を形成した点である。
【００１９】（第７実施形態）図１０はこの発明の第７
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置において、図７に示す場
合と異なる点は、第３のドレイン電極３０、第３のソー
ス電極３３及びドレイン配線３４を含むゲート絶縁膜２
３の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の
上面の所定の箇所に画素電極３７を層間絶縁膜４１の所
定の箇所に形成されたコンタクトホール４２を介して第
３のソース電極３３に接続させて形成した点である。
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置において、図７に示す場
合と異なる点は、第３のドレイン電極３０、第３のソー
ス電極３３及びドレイン配線３４を含むゲート絶縁膜２
３の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の
上面の所定の箇所に画素電極３７を層間絶縁膜４１の所
定の箇所に形成されたコンタクトホール４２を介して第
３のソース電極３３に接続させて形成した点である。
【００２０】（第８実施形態）図１１はこの発明の第８
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置において、図９に示す場
合と異なる点は、第３のドレイン電極３０、第３のソー
ス電極３３及びドレイン配線３４を含むゲート絶縁膜２
３の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の
上面の所定の箇所に画素電極３７を層間絶縁膜４１の所
定の箇所に形成されたコンタクトホール４２を介して第
３のソース電極３３に接続させて形成した点である。
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置において、図９に示す場
合と異なる点は、第３のドレイン電極３０、第３のソー
ス電極３３及びドレイン配線３４を含むゲート絶縁膜２
３の上面に層間絶縁膜４１を形成し、層間絶縁膜４１の
上面の所定の箇所に画素電極３７を層間絶縁膜４１の所
定の箇所に形成されたコンタクトホール４２を介して第
３のソース電極３３に接続させて形成した点である。
【００２１】（第９実施形態）図１２はこの発明の第９
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置はガラス基板５１を備え
ている。ガラス基板５１の上面の所定の箇所にはＡｌ系
金属からなるゲート電極５２を含むゲート配線（図示せ
ず）が形成され、その上面全体にはゲート絶縁膜５３が
形成されている。ゲート絶縁膜５３の上面の所定の箇所
でゲート電極５２に対応する部分には真性のアモルファ
スシリコンまたはポリシリコンからなる半導体層５４が
形成されている。半導体層５４の上面にはブロッキング
層５５が形成されている。半導体層５４の両側における
ゲート絶縁膜５３の上面にはｎ+シリコン層５６、５７
が形成されている。この場合のｎ+シリコン層５６、５
７は、ブロッキング層５５をマスクとして、ゲート絶縁
膜５３の上面に成膜された半導体層５４にｎ型イオンを
ドーピングすることにより、ブロッキング層５５下の半
導体層５４の両側に形成されたものからなっている。
実施形態における液晶表示装置の要部の断面図を示した
ものである。この液晶表示装置はガラス基板５１を備え
ている。ガラス基板５１の上面の所定の箇所にはＡｌ系
金属からなるゲート電極５２を含むゲート配線（図示せ
ず）が形成され、その上面全体にはゲート絶縁膜５３が
形成されている。ゲート絶縁膜５３の上面の所定の箇所
でゲート電極５２に対応する部分には真性のアモルファ
スシリコンまたはポリシリコンからなる半導体層５４が
形成されている。半導体層５４の上面にはブロッキング
層５５が形成されている。半導体層５４の両側における
ゲート絶縁膜５３の上面にはｎ+シリコン層５６、５７
が形成されている。この場合のｎ+シリコン層５６、５
７は、ブロッキング層５５をマスクとして、ゲート絶縁
膜５３の上面に成膜された半導体層５４にｎ型イオンを
ドーピングすることにより、ブロッキング層５５下の半
導体層５４の両側に形成されたものからなっている。
【００２２】一方のｎ+シリコン層５６の上面にはＣｒ
等のシリサイドからなる金属シリサイド層５８、Ａｌ系
金属層より酸化還元電位が高い金属からなる第１のドレ
イン電極５９、Ａｌ系金属からなる第２のドレイン電極
６０及びＡｌ系金属層より酸化還元電位が高い金属から
なる第３のドレイン電極６１が形成されている。他方の
ｎ+シリコン層５７の上面にはＣｒ等のシリサイドから
なる金属シリサイド層６２、Ａｌ系金属層より酸化還元
電位が高い金属からなる第１のソース電極６３、Ａｌ系
金属からなる第２のソース電極６４及びＡｌ系金属層よ
り酸化還元電位が高い金属からなる第３のソース電極６
５が形成されている。第３のソース電極６５の上面及び
その近傍のゲート絶縁膜６３の上面の所定の箇所にはＩ
ＴＯからなる画素電極６６が形成されている。
等のシリサイドからなる金属シリサイド層５８、Ａｌ系
金属層より酸化還元電位が高い金属からなる第１のドレ
イン電極５９、Ａｌ系金属からなる第２のドレイン電極
６０及びＡｌ系金属層より酸化還元電位が高い金属から
なる第３のドレイン電極６１が形成されている。他方の
ｎ+シリコン層５７の上面にはＣｒ等のシリサイドから
なる金属シリサイド層６２、Ａｌ系金属層より酸化還元
電位が高い金属からなる第１のソース電極６３、Ａｌ系
金属からなる第２のソース電極６４及びＡｌ系金属層よ
り酸化還元電位が高い金属からなる第３のソース電極６
５が形成されている。第３のソース電極６５の上面及び
その近傍のゲート絶縁膜６３の上面の所定の箇所にはＩ
ＴＯからなる画素電極６６が形成されている。
【００２３】ゲート絶縁膜５３の上面の所定の箇所には
ドレイン配線６７が設けられている。このドレイン配線
６７は、下から順に、ｎ+シリコン層６８、Ｃｒ等のシ
リサイドからなる金属シリサイド層６９、Ａｌ系金属層
より酸化還元電位が高い金属からなる下層７０、Ａｌ系
金属層７１及びＡｌ系金属層より酸化還元電位が高い金
属からなる表面層７２の５層構造（金属シリサイド層６
９を数えない場合、４層構造）となっている。この場
合、ｎ+シリコン層６８はｎ+シリコン層５６、５８と同
時に形成されているとともに、一方のｎ+シリコン層５
６に接続されている。金属シリサイド層６９は金属シリ
サイド層５８、６２と同時に形成されているとともに、
一方の金属シリサイド層５８に接続されている。下層７
０は第１のドレイン電極５９及び第１のソース電極６３
と同時に形成されているとともに、第１のドレイン電極
５９に接続されている。Ａｌ系金属層７１は第２のドレ
イン電極６０及び第２のソース電極６４と同時に形成さ
れているとともに、第２のドレイン電極６０に接続され
ている。表面層７２は第３のドレイン電極６１及び第３
のソース電極６５と同時に形成されているとともに、第
３のドレイン電極６１に接続されている。なお、ドレイ
ン配線６７のうちの下層７０、Ａｌ系金属層７１及び表
面層７２の形成方法は、図８に示す場合と同様である。
ドレイン配線６７が設けられている。このドレイン配線
６７は、下から順に、ｎ+シリコン層６８、Ｃｒ等のシ
リサイドからなる金属シリサイド層６９、Ａｌ系金属層
より酸化還元電位が高い金属からなる下層７０、Ａｌ系
金属層７１及びＡｌ系金属層より酸化還元電位が高い金
属からなる表面層７２の５層構造（金属シリサイド層６
９を数えない場合、４層構造）となっている。この場
合、ｎ+シリコン層６８はｎ+シリコン層５６、５８と同
時に形成されているとともに、一方のｎ+シリコン層５
６に接続されている。金属シリサイド層６９は金属シリ
サイド層５８、６２と同時に形成されているとともに、
一方の金属シリサイド層５８に接続されている。下層７
０は第１のドレイン電極５９及び第１のソース電極６３
と同時に形成されているとともに、第１のドレイン電極
５９に接続されている。Ａｌ系金属層７１は第２のドレ
イン電極６０及び第２のソース電極６４と同時に形成さ
れているとともに、第２のドレイン電極６０に接続され
ている。表面層７２は第３のドレイン電極６１及び第３
のソース電極６５と同時に形成されているとともに、第
３のドレイン電極６１に接続されている。なお、ドレイ
ン配線６７のうちの下層７０、Ａｌ系金属層７１及び表
面層７２の形成方法は、図８に示す場合と同様である。
【００２４】（第１０実施形態）図１３はこの発明の第
１０実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置において、図１２に
示す場合と異なる点は、第３のドレイン電極６１、第３
のソース電極６５及びドレイン配線６７を含むゲート絶
縁膜５３の上面に層間絶縁膜７３を形成し、層間絶縁膜
７３の上面の所定の箇所に画素電極６６を層間絶縁膜７
３の所定の箇所に形成されたコンタクトホール７４を介
して第３のソース電極６５に接続させて形成した点であ
る。
１０実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置において、図１２に
示す場合と異なる点は、第３のドレイン電極６１、第３
のソース電極６５及びドレイン配線６７を含むゲート絶
縁膜５３の上面に層間絶縁膜７３を形成し、層間絶縁膜
７３の上面の所定の箇所に画素電極６６を層間絶縁膜７
３の所定の箇所に形成されたコンタクトホール７４を介
して第３のソース電極６５に接続させて形成した点であ
る。
【００２５】（第１１実施形態）図１４はこの発明の第
１１実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置はガラス基板８１を
備えている。ガラス基板８１の上面の所定の箇所にはＡ
ｌ系金属からなるゲート電極８２を含むゲート配線（図
示せず）が形成され、その上面全体にはゲート絶縁膜８
３が形成されている。ゲート絶縁膜８３の上面の所定の
箇所でゲート電極８２に対応する部分には真性のアモル
ファスシリコンまたはポリシリコンからなる半導体層８
４が形成されている。半導体層８４の上面中央部にはブ
ロッキング層８５が形成されている。ブロッキング層８
５の上面両側及びその両側における半導体層８４の上面
にはｎ+シリコン層８６、８７が形成されている。
１１実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置はガラス基板８１を
備えている。ガラス基板８１の上面の所定の箇所にはＡ
ｌ系金属からなるゲート電極８２を含むゲート配線（図
示せず）が形成され、その上面全体にはゲート絶縁膜８
３が形成されている。ゲート絶縁膜８３の上面の所定の
箇所でゲート電極８２に対応する部分には真性のアモル
ファスシリコンまたはポリシリコンからなる半導体層８
４が形成されている。半導体層８４の上面中央部にはブ
ロッキング層８５が形成されている。ブロッキング層８
５の上面両側及びその両側における半導体層８４の上面
にはｎ+シリコン層８６、８７が形成されている。
【００２６】一方のｎ+シリコン層８６の上面にはＡｌ
系金属層より酸化還元電位が高い金属からなる第１のド
レイン電極８８、Ａｌ系金属からなる第２のドレイン電
極８９及びＡｌ系金属層より酸化還元電位が高い金属か
らなる第３のドレイン電極９０が形成されている。他方
のｎ+シリコン層８７の上面にはＡｌ系金属層より酸化
還元電位が高い金属からなる第１のソース電極９１、Ａ
ｌ系金属からなる第２のソース電極９２及びＡｌ系金属
層より酸化還元電位が高い金属からなる第３のソース電
極９３が形成されている。第３のソース電極９３の上面
及びその近傍のゲート絶縁膜８３の上面の所定の箇所に
はＩＴＯからなる画素電極９４が形成されている。
系金属層より酸化還元電位が高い金属からなる第１のド
レイン電極８８、Ａｌ系金属からなる第２のドレイン電
極８９及びＡｌ系金属層より酸化還元電位が高い金属か
らなる第３のドレイン電極９０が形成されている。他方
のｎ+シリコン層８７の上面にはＡｌ系金属層より酸化
還元電位が高い金属からなる第１のソース電極９１、Ａ
ｌ系金属からなる第２のソース電極９２及びＡｌ系金属
層より酸化還元電位が高い金属からなる第３のソース電
極９３が形成されている。第３のソース電極９３の上面
及びその近傍のゲート絶縁膜８３の上面の所定の箇所に
はＩＴＯからなる画素電極９４が形成されている。
【００２７】ゲート絶縁膜８３の上面の所定の箇所には
ドレイン配線９５が設けられている。このドレイン配線
９５は、下から順に、真性のアモルファスシリコンまた
はポリシリコンからなる半導体層９６、ｎ+シリコン層
９７、Ａｌ系金属層より酸化還元電位が高い金属からな
る下層９８、Ａｌ系金属層９９及びＡｌ系金属層より酸
化還元電位が高い金属からなる表面層１００の５層構造
となっている。この場合、半導体層９６は半導体層８４
の形成と同時に形成されているとともに、一方のｎ+シ
リコン層８６下の半導体層８４に接続されている。ｎ+
シリコン層９７はｎ+シリコン層８６、８８と同時に形
成されているとともに、一方のｎ+シリコン層８６に接
続されている。下層９８は第１のドレイン電極８８及び
第１のソース電極９１と同時に形成されているととも
に、第１のソース電極９１に接続されている。Ａｌ系金
属層９９は第２のドレイン電極８９及び第２のソース電
極９２と同時に形成されているとともに、第２のドレイ
ン電極８９に接続されている。表面層１００は第３のド
レイン電極９０及び第３のソース電極９３と同時に形成
されているとともに、第３のドレイン電極９０に接続さ
れている。なお、ドレイン配線９５のうちの下層９８、
Ａｌ系金属層９９及び表面層１００の形成方法は、図８
に示す場合と同様である。
ドレイン配線９５が設けられている。このドレイン配線
９５は、下から順に、真性のアモルファスシリコンまた
はポリシリコンからなる半導体層９６、ｎ+シリコン層
９７、Ａｌ系金属層より酸化還元電位が高い金属からな
る下層９８、Ａｌ系金属層９９及びＡｌ系金属層より酸
化還元電位が高い金属からなる表面層１００の５層構造
となっている。この場合、半導体層９６は半導体層８４
の形成と同時に形成されているとともに、一方のｎ+シ
リコン層８６下の半導体層８４に接続されている。ｎ+
シリコン層９７はｎ+シリコン層８６、８８と同時に形
成されているとともに、一方のｎ+シリコン層８６に接
続されている。下層９８は第１のドレイン電極８８及び
第１のソース電極９１と同時に形成されているととも
に、第１のソース電極９１に接続されている。Ａｌ系金
属層９９は第２のドレイン電極８９及び第２のソース電
極９２と同時に形成されているとともに、第２のドレイ
ン電極８９に接続されている。表面層１００は第３のド
レイン電極９０及び第３のソース電極９３と同時に形成
されているとともに、第３のドレイン電極９０に接続さ
れている。なお、ドレイン配線９５のうちの下層９８、
Ａｌ系金属層９９及び表面層１００の形成方法は、図８
に示す場合と同様である。
【００２８】（第１２実施形態）図１５はこの発明の第
１２実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置において、図１４に
示す場合と異なる点は、第３のドレイン電極９０、第３
のソース電極９３及びドレイン配線９５を含むゲート絶
縁膜８３の上面に層間絶縁膜１０１を形成し、層間絶縁
膜１０１の上面の所定の箇所に画素電極９４を層間絶縁
膜１０１の所定の箇所に形成されたコンタクトホール１
０２を介して第３のソース電極９３に接続させて形成し
た点である。
１２実施形態における液晶表示装置の要部の断面図を示
したものである。この液晶表示装置において、図１４に
示す場合と異なる点は、第３のドレイン電極９０、第３
のソース電極９３及びドレイン配線９５を含むゲート絶
縁膜８３の上面に層間絶縁膜１０１を形成し、層間絶縁
膜１０１の上面の所定の箇所に画素電極９４を層間絶縁
膜１０１の所定の箇所に形成されたコンタクトホール１
０２を介して第３のソース電極９３に接続させて形成し
た点である。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、ソース電極の最上層のＡｌ系金属層より酸化還元電
位が高い金属からなる金属層に画素電極を接続させてい
るので、ソース電極と画素電極との間のコンタクトを良
好とすることができ、しかもドレイン配線を基板側から
少なくともＡｌ系金属層及びＡｌ系金属層より酸化還元
電位が高い金属からなる表面層の２層構造としているの
で、ドレイン配線の抵抗を小さくすることができる。
ば、ソース電極の最上層のＡｌ系金属層より酸化還元電
位が高い金属からなる金属層に画素電極を接続させてい
るので、ソース電極と画素電極との間のコンタクトを良
好とすることができ、しかもドレイン配線を基板側から
少なくともＡｌ系金属層及びＡｌ系金属層より酸化還元
電位が高い金属からなる表面層の２層構造としているの
で、ドレイン配線の抵抗を小さくすることができる。
【図１】この発明の第１実施形態における液晶表示装置
の要部の断面図。
の要部の断面図。
【図２】（Ａ）〜（Ｄ）は図１に示すドレイン配線の形
成方法の一例を説明するために示す断面図。
成方法の一例を説明するために示す断面図。
【図３】図２（Ｃ）に示す工程を経ない場合の不都合を
説明するために示す断面図。
説明するために示す断面図。
【図４】この発明の第２実施形態における液晶表示装置
の要部の断面図。
の要部の断面図。
【図５】この発明の第３実施形態における液晶表示装置
の要部の断面図。
の要部の断面図。
【図６】この発明の第４実施形態における液晶表示装置
の要部の断面図。
の要部の断面図。
【図７】この発明の第５実施形態における液晶表示装置
の要部の断面図。
の要部の断面図。
【図８】（Ａ）〜（Ｄ）は図７に示すドレイン配線の形
成方法の一例を説明するために示す断面図。
成方法の一例を説明するために示す断面図。
【図９】この発明の第６実施形態における液晶表示装置
の要部の断面図。
の要部の断面図。
【図１０】この発明の第７実施形態における液晶表示装
置の要部の断面図。
置の要部の断面図。
【図１１】この発明の第８実施形態における液晶表示装
置の要部の断面図。
置の要部の断面図。
【図１２】この発明の第９実施形態における液晶表示装
置の要部の断面図。
置の要部の断面図。
【図１３】この発明の第１０実施形態における液晶表示
装置の要部の断面図。
装置の要部の断面図。
【図１４】この発明の第１１実施形態における液晶表示
装置の要部の断面図。
装置の要部の断面図。
【図１５】この発明の第１２実施形態における液晶表示
装置の要部の断面図。
装置の要部の断面図。
【図１６】従来の液晶表示装置の一例の一部の断面図。
２１ ガラス基板 ２２ ゲート電極 ２３ ゲート絶縁膜 ２４ 半導体層 ２５ ブロッキング層 ２６、２７ ｎ+シリコン層 ２８、２９、３０ ドレイン電極 ３１、３２、３３ ソース電極 ３４ ドレイン配線 ３５ Ａｌ系金属層 ３６ 表面層 ３７ 画素電極 ４１ 層間絶縁膜 ４２ コンタクトホール
Claims (10)
- 【請求項１】 上面に少なくとも、ソース電極及びドレ
イン電極を有する薄膜トランジスタと、前記ソース電極
に接続された画素電極と、前記ドレイン電極に接続され
たドレイン配線とが設けられた基板を備えた表示装置に
おいて、前記ドレイン配線を前記基板側からＡｌ系金属
層及びＡｌ系金属層より酸化還元電位が高い表面層の２
層構造とし、前記ソース電極及び前記ドレイン電極の最
上層を前記Ａｌ系金属層より酸化還元電位が高い金属層
とし、前記ソース電極の最上層の金属層に前記画素電極
を接続させたことを特徴とする表示装置。 - 【請求項２】 請求項１記載の発明において、前記ドレ
イン配線の前記Ａｌ系金属層より酸化還元電位が高い表
面層の幅はその下のＡｌ系金属層の底部の幅よりも狭く
なっていることを特徴とする表示装置。 - 【請求項３】 上面に少なくとも、ソース電極及びドレ
イン電極を有する薄膜トランジスタと、前記ソース電極
に接続された画素電極と、前記ドレイン電極に接続され
たドレイン配線とが設けられた基板を備えた表示装置に
おいて、前記ドレイン配線は、少なくともＡｌ系金属層
より酸化還元電位が高い金属層、Ａｌ系金属層及びＡｌ
系金属層より酸化還元電位が高い金属からなる表面層の
３層を有し、前記ソース電極及び前記ドレイン電極の最
上層をＡｌ系金属層より酸化還元電位が高い金属層と
し、前記ソース電極の最上層の金属層に前記画素電極を
接続させたことを特徴とする表示装置。 - 【請求項４】 上面に少なくとも、ソース電極及びドレ
イン電極を有する薄膜トランジスタと、前記ソース電極
に接続された画素電極と、前記ドレイン電極に接続され
たドレイン配線とが設けられた基板を備えた表示装置に
おいて、前記ドレイン配線は、少なくともｎ+シリコン
層、Ａｌ系金属層より酸化還元電位が高い金属層、Ａｌ
系金属層及びＡｌ系金属層より酸化還元電位が高い金属
からなる表面層の４層を有し、前記ソース電極及び前記
ドレイン電極の最上層をＡｌ系金属層より酸化還元電位
が高い金属層とし、前記ソース電極の最上層の金属層に
前記画素電極を接続させたことを特徴とする表示装置。 - 【請求項５】 上面に少なくとも、ソース電極及びドレ
イン電極を有する薄膜トランジスタと、前記ソース電極
に接続された画素電極と、前記ドレイン電極に接続され
たドレイン配線とが設けられた基板を備えた表示装置に
おいて、前記ドレイン配線は、真性シリコン層、ｎ+シ
リコン層、Ａｌ系金属層より酸化還元電位が高い金属
層、Ａｌ系金属層及びＡｌ系金属層より酸化還元電位が
高い金属からなる表面層を有し、前記ソース電極及び前
記ドレイン電極の最上層をＡｌ系金属層より酸化還元電
位が高い金属層とし、前記ソース電極の最上層の金属層
に前記画素電極を接続させたことを特徴とする表示装
置。 - 【請求項６】 請求項３〜５のいずれかに記載の発明に
おいて、前記ドレイン配線の前記Ａｌ系金属層より酸化
還元電位が高い表面層の幅はその下のＡｌ系金属層の底
部の幅よりも狭くなっていることを特徴とする表示装
置。 - 【請求項７】 請求項１〜６のいずれかに記載の発明に
おいて、前記ソース電極、前記ドレイン電極及び前記ド
レイン配線上に層間絶縁膜が設けられ、該層間絶縁膜上
に前記画素電極が前記層間絶縁膜に設けられたコンタク
トホールを介して前記ソース電極の最上層の金属層に接
続されて設けられていることを特徴とする表示装置。 - 【請求項８】 上面に少なくとも、ソース電極及びドレ
イン電極を有する薄膜トランジスタと、前記ソース電極
に接続された画素電極と、前記ドレイン電極に接続され
たドレイン配線とが設けられた基板を備えた表示装置の
製造に際し、前記基板上にＡｌ系金属層及びＡｌ系金属
層より酸化還元電位が高い金属層をこの順で成膜し、こ
の成膜されたＡｌ系金属層より酸化還元電位が高い金属
層及びＡｌ系金属層をエッチングした後に酸素プラズマ
処理を行うことにより、前記ソース電極、前記ドレイン
電極及び前記ドレイン配線を形成することを特徴とする
表示装置の製造方法。 - 【請求項９】 上面に少なくとも、ソース電極及びドレ
イン電極を有する薄膜トランジスタと、前記ソース電極
に接続された画素電極と、前記ドレイン電極に接続され
たドレイン配線とが設けられた基板を備えた表示装置の
製造に際し、前記基板上にＡｌ系金属層及びＡｌ系金属
層より酸化還元電位が高い金属層をこの順で成膜し、こ
の成膜されたＡｌ系金属層より酸化還元電位が高い金属
層及びＡｌ系金属層をエッチングした後に塩素と酸素の
混合ガスによるプラズマ処理を行うことにより、前記ソ
ース電極、前記ドレイン電極及び前記ドレイン配線を形
成することを特徴とする表示装置の製造方法。 - 【請求項１０】 上面に少なくとも、ソース電極及びド
レイン電極を有する薄膜トランジスタと、前記ソース電
極に接続された画素電極と、前記ドレイン電極に接続さ
れたドレイン配線とが設けられた基板を備えた表示装置
の製造に際し、前記基板上にＡｌ系金属層より酸化還元
電位が高い金属層、Ａｌ系金属層及びＡｌ系金属層より
酸化還元電位が高い金属層をこの順で成膜し、この成膜
された各金属層をウェットエッチングすることにより、
前記ソース電極、前記ドレイン電極及び前記ドレイン配
線を形成することを特徴とする表示装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17383698A JP3329273B2 (ja) | 1998-06-08 | 1998-06-08 | 表示装置及びその製造方法 |
| US09/325,832 US6678017B1 (en) | 1998-06-08 | 1999-06-04 | Display panel and method of fabricating the same |
| KR1019990020952A KR100340308B1 (ko) | 1998-06-08 | 1999-06-07 | 표시패널 및 그 제조방법 |
| US09/840,220 US6653216B1 (en) | 1998-06-08 | 2001-04-23 | Transparent electrode forming apparatus and method of fabricating active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17383698A JP3329273B2 (ja) | 1998-06-08 | 1998-06-08 | 表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11352503A true JPH11352503A (ja) | 1999-12-24 |
| JP3329273B2 JP3329273B2 (ja) | 2002-09-30 |
Family
ID=15968066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17383698A Expired - Fee Related JP3329273B2 (ja) | 1998-06-08 | 1998-06-08 | 表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329273B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752210B1 (ko) * | 2000-02-21 | 2007-08-24 | 엘지.필립스 엘시디 주식회사 | 액정표시소자와 그 제조방법 |
| KR100792466B1 (ko) * | 2001-05-21 | 2008-01-08 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그의 제조방법 |
| KR100799463B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| JP2010122379A (ja) * | 2008-11-18 | 2010-06-03 | Toshiba Mobile Display Co Ltd | 液晶表示装置及び有機ｅｌ表示装置 |
| US7915062B2 (en) | 2006-06-22 | 2011-03-29 | Mitsubishi Electric Corporation | Method of manufacturing a TFT array substrate |
| JP2011171524A (ja) * | 2010-02-19 | 2011-09-01 | National Institute For Materials Science | 有機半導体デバイスのコンタクト構造、有機半導体デバイス及びその作製方法 |
| WO2014157126A1 (en) * | 2013-03-27 | 2014-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| US9553114B2 (en) | 2013-10-18 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device with a color filter |
-
1998
- 1998-06-08 JP JP17383698A patent/JP3329273B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752210B1 (ko) * | 2000-02-21 | 2007-08-24 | 엘지.필립스 엘시디 주식회사 | 액정표시소자와 그 제조방법 |
| KR100799463B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US8330924B2 (en) | 2001-05-21 | 2012-12-11 | Lg Display Co., Ltd. | Array substrate having first and second data lines for a liquid crystal display device and manufacturing method for the same |
| KR100792466B1 (ko) * | 2001-05-21 | 2008-01-08 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그의 제조방법 |
| US7915062B2 (en) | 2006-06-22 | 2011-03-29 | Mitsubishi Electric Corporation | Method of manufacturing a TFT array substrate |
| JP2010122379A (ja) * | 2008-11-18 | 2010-06-03 | Toshiba Mobile Display Co Ltd | 液晶表示装置及び有機ｅｌ表示装置 |
| JP2011171524A (ja) * | 2010-02-19 | 2011-09-01 | National Institute For Materials Science | 有機半導体デバイスのコンタクト構造、有機半導体デバイス及びその作製方法 |
| WO2014157126A1 (en) * | 2013-03-27 | 2014-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| CN105051596A (zh) * | 2013-03-27 | 2015-11-11 | 株式会社半导体能源研究所 | 显示装置以及电子设备 |
| US9245907B2 (en) | 2013-03-27 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| US9502440B2 (en) | 2013-03-27 | 2016-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| CN105051596B (zh) * | 2013-03-27 | 2019-01-29 | 株式会社半导体能源研究所 | 显示装置以及电子设备 |
| US9553114B2 (en) | 2013-10-18 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device with a color filter |
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|---|---|
| JP3329273B2 (ja) | 2002-09-30 |
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