JP2003152188A - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
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- JP2003152188A JP2003152188A JP2001348623A JP2001348623A JP2003152188A JP 2003152188 A JP2003152188 A JP 2003152188A JP 2001348623 A JP2001348623 A JP 2001348623A JP 2001348623 A JP2001348623 A JP 2001348623A JP 2003152188 A JP2003152188 A JP 2003152188A
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Abstract
(57)【要約】
【課題】 画素電極が最上層に位置する薄膜トランジス
タパネルにおいて、ソース電極と画素電極との間のコン
タクトを良好とし、且つ、ドレイン配線の配線抵抗を小
さくする。 【解決手段】 ソース電極２８は、下から順に、Ｃｒか
らなる下層金属層２８ａおよびＡｌ系金属層２８ｂの２
層構造となっている。ＩＴＯからなる画素電極３５は、
オーバーコート膜３２およびＡｌ系金属層２８ｂに設け
られたコンタクトホール３３、３４を介して下層金属層
２８ａに接続されている。ドレイン配線３１は、下から
順に、真性アモルファスシリコン層３１ａ、ｎ型アモル
ファスシリコン層３１ｂ、Ｃｒからなる下層金属層３１
ｃおよびＡｌ系金属層３１ｄの４層構造となっている。
タパネルにおいて、ソース電極と画素電極との間のコン
タクトを良好とし、且つ、ドレイン配線の配線抵抗を小
さくする。 【解決手段】 ソース電極２８は、下から順に、Ｃｒか
らなる下層金属層２８ａおよびＡｌ系金属層２８ｂの２
層構造となっている。ＩＴＯからなる画素電極３５は、
オーバーコート膜３２およびＡｌ系金属層２８ｂに設け
られたコンタクトホール３３、３４を介して下層金属層
２８ａに接続されている。ドレイン配線３１は、下から
順に、真性アモルファスシリコン層３１ａ、ｎ型アモル
ファスシリコン層３１ｂ、Ｃｒからなる下層金属層３１
ｃおよびＡｌ系金属層３１ｄの４層構造となっている。
Description
【０００１】
【発明の属する技術分野】この発明は薄膜トランジスタ
パネルに関する。
パネルに関する。
【０００２】
【従来の技術】液晶表示素子の薄膜トランジスタパネル
には、画素電極が最上層に位置することにより、トップ
画素電極構造（トップＩＴＯ構造）と呼ばれるものがあ
る。図６は従来のこのような薄膜トランジスタパネルの
一例の一部の断面図を示したものである。
には、画素電極が最上層に位置することにより、トップ
画素電極構造（トップＩＴＯ構造）と呼ばれるものがあ
る。図６は従来のこのような薄膜トランジスタパネルの
一例の一部の断面図を示したものである。
【０００３】この薄膜トランジスタパネルはガラス基板
１を備えている。ガラス基板１の上面の所定の箇所には
ＡｌやＡｌ合金等のＡｌ系金属からなるゲート電極２を
含むゲート配線（図示せず）が設けられている。ゲート
電極２等を含むガラス基板１の上面には窒化シリコンか
らなるゲート絶縁膜３が設けられている。
１を備えている。ガラス基板１の上面の所定の箇所には
ＡｌやＡｌ合金等のＡｌ系金属からなるゲート電極２を
含むゲート配線（図示せず）が設けられている。ゲート
電極２等を含むガラス基板１の上面には窒化シリコンか
らなるゲート絶縁膜３が設けられている。
【０００４】ゲート絶縁膜３の上面の所定の箇所でゲー
ト電極２に対応する部分には真性アモルファスシリコン
からなる半導体薄膜４が設けられている。半導体薄膜４
の上面中央部には窒化シリコンからなるブロッキング層
５が設けられている。ブロッキング層５の上面両側およ
びその両側における半導体薄膜４の上面にはｎ型アモル
ファスシリコンからなるオーミックコンタクト層６、７
が設けられている。
ト電極２に対応する部分には真性アモルファスシリコン
からなる半導体薄膜４が設けられている。半導体薄膜４
の上面中央部には窒化シリコンからなるブロッキング層
５が設けられている。ブロッキング層５の上面両側およ
びその両側における半導体薄膜４の上面にはｎ型アモル
ファスシリコンからなるオーミックコンタクト層６、７
が設けられている。
【０００５】一方のオーミックコンタクト層６の上面に
はＣｒからなるソース電極８が設けられている。他方の
オーミックコンタクト層７の上面にはＣｒからなるドレ
イン電極９が設けられている。そして、ゲート電極２、
ゲート絶縁膜３、半導体薄膜４、ブロッキング層５、オ
ーミックコンタクト層６、７、ソース電極８およびドレ
イン電極９により、薄膜トランジスタ１０が構成されて
いる。
はＣｒからなるソース電極８が設けられている。他方の
オーミックコンタクト層７の上面にはＣｒからなるドレ
イン電極９が設けられている。そして、ゲート電極２、
ゲート絶縁膜３、半導体薄膜４、ブロッキング層５、オ
ーミックコンタクト層６、７、ソース電極８およびドレ
イン電極９により、薄膜トランジスタ１０が構成されて
いる。
【０００６】ゲート絶縁膜３の上面の所定の箇所にはド
レイン配線１１が設けられている。ドレイン配線１１
は、ドレイン電極９下の半導体薄膜４に接続された真性
アモルファスシリコン層１１ａ、ドレイン電極９下のオ
ーミックコンタクト層７に接続されたｎ型アモルファス
シリコン層１１ｂおよびドレイン電極９に接続されたＣ
ｒ層１１ｃの３層構造となっている。
レイン配線１１が設けられている。ドレイン配線１１
は、ドレイン電極９下の半導体薄膜４に接続された真性
アモルファスシリコン層１１ａ、ドレイン電極９下のオ
ーミックコンタクト層７に接続されたｎ型アモルファス
シリコン層１１ｂおよびドレイン電極９に接続されたＣ
ｒ層１１ｃの３層構造となっている。
【０００７】薄膜トランジスタ１０等を含むゲート絶縁
膜３の上面には窒化シリコンからなるオーバーコート膜
１２が設けられている。オーバーコート膜１２のソース
電極８の所定の箇所に対応する部分にはコンタクトホー
ル１３が設けられている。オーバーコート膜１２の上面
の所定の箇所にはＩＴＯからなる画素電極１４が設けら
れている。画素電極１４はコンタクトホール１３を介し
てソース電極８の上面に接続されている。
膜３の上面には窒化シリコンからなるオーバーコート膜
１２が設けられている。オーバーコート膜１２のソース
電極８の所定の箇所に対応する部分にはコンタクトホー
ル１３が設けられている。オーバーコート膜１２の上面
の所定の箇所にはＩＴＯからなる画素電極１４が設けら
れている。画素電極１４はコンタクトホール１３を介し
てソース電極８の上面に接続されている。
【０００８】ところで、このような薄膜トランジスタパ
ネルでは、ソース電極８およびドレイン電極９をＣｒに
よって形成しているが、これは、ソース電極８とＩＴＯ
からなる画素電極１２との間のコンタクトを良好とする
ためである。一方、Ｃｒは高抵抗金属であるので、主と
してＣｒ層１１ｃからなるドレイン配線１１の配線抵抗
を小さくするには、そのＣｒ層１１ｃの膜厚を厚くする
必要がある。
ネルでは、ソース電極８およびドレイン電極９をＣｒに
よって形成しているが、これは、ソース電極８とＩＴＯ
からなる画素電極１２との間のコンタクトを良好とする
ためである。一方、Ｃｒは高抵抗金属であるので、主と
してＣｒ層１１ｃからなるドレイン配線１１の配線抵抗
を小さくするには、そのＣｒ層１１ｃの膜厚を厚くする
必要がある。
【０００９】しかしながら、Ｃｒ層１１ｃの膜応力が比
較的大きく、Ｃｒ層１１ｃの膜厚を２０００Å程度より
も厚くすると剥がれてしまうため、Ｃｒ層１１ｃの膜厚
に限界があり、ひいては主としてＣｒ層１１ｃからなる
ドレイン配線１１の配線抵抗の低減に限界がある。
較的大きく、Ｃｒ層１１ｃの膜厚を２０００Å程度より
も厚くすると剥がれてしまうため、Ｃｒ層１１ｃの膜厚
に限界があり、ひいては主としてＣｒ層１１ｃからなる
ドレイン配線１１の配線抵抗の低減に限界がある。
【００１０】一方、ドレイン配線１１の配線抵抗を小さ
くするために、図７に示す従来の薄膜トランジスタパネ
ルの他の例のように、ソース電極８およびドレイン電極
９をガラス基板１側からＣｒ層８ａ、９ａおよびＡｌ系
金属層８ｂ、９ｂの２層構造とし、ドレイン配線１１を
ガラス基板１側から真性アモルファスシリコン層１１
ａ、ｎ型アモルファスシリコン層１１ｂ、Ｃｒ層１１ｃ
およびＡｌ系金属層１１ｄの４層構造としたものがあ
る。
くするために、図７に示す従来の薄膜トランジスタパネ
ルの他の例のように、ソース電極８およびドレイン電極
９をガラス基板１側からＣｒ層８ａ、９ａおよびＡｌ系
金属層８ｂ、９ｂの２層構造とし、ドレイン配線１１を
ガラス基板１側から真性アモルファスシリコン層１１
ａ、ｎ型アモルファスシリコン層１１ｂ、Ｃｒ層１１ｃ
およびＡｌ系金属層１１ｄの４層構造としたものがあ
る。
【００１１】この場合、特に、ドレイン配線１１のＡｌ
系金属層１１ｄの膜応力が比較的小さく、このためＡｌ
系金属層１１ｄの膜厚を２０００Å程度以上に厚くして
も剥がれることがなく、しかもＡｌ系金属は低抵抗金属
であるので、ドレイン配線１１の配線抵抗を低くするこ
とができる。
系金属層１１ｄの膜応力が比較的小さく、このためＡｌ
系金属層１１ｄの膜厚を２０００Å程度以上に厚くして
も剥がれることがなく、しかもＡｌ系金属は低抵抗金属
であるので、ドレイン配線１１の配線抵抗を低くするこ
とができる。
【００１２】しかしながら、このような薄膜トランジス
タパネルでは、オーバーコート膜１２にコンタクトホー
ル１３を形成すると、ソース電極８の酸化されやすいＡ
ｌ系金属層８ｂの上面が露出されるため、この露出され
たＡｌ系金属層８ｂの上面にすぐに自然酸化膜が形成さ
れ、この結果ソース電極８のＡｌ系金属層８ｂと画素電
極１４との間のコンタクト抵抗が非常に高くなってしま
う。
タパネルでは、オーバーコート膜１２にコンタクトホー
ル１３を形成すると、ソース電極８の酸化されやすいＡ
ｌ系金属層８ｂの上面が露出されるため、この露出され
たＡｌ系金属層８ｂの上面にすぐに自然酸化膜が形成さ
れ、この結果ソース電極８のＡｌ系金属層８ｂと画素電
極１４との間のコンタクト抵抗が非常に高くなってしま
う。
【００１３】
【発明が解決しようとする課題】以上のように、図６に
示す従来の薄膜トランジスタパネルの場合には、ドレイ
ン配線１１のＣｒ層１１ｃの膜厚に限界があるため、ド
レイン配線１１の配線抵抗の低減に限界があるという問
題があった。一方、図７に示す従来の薄膜トランジスタ
パネルの場合には、オーバーコート膜１２に形成された
コンタクトホール１３を介して露出されたソース電極８
のＡｌ系金属層８ｂの上面に自然酸化膜が形成されるた
め、ソース電極８のＡｌ系金属層８ｂと画素電極１４と
の間のコンタクト抵抗が非常に高くなってしまうという
問題があった。この発明の課題は、ソース電極と画素電
極との間のコンタクトを良好とし、且つ、ドレイン配線
の配線抵抗を小さくすることである。
示す従来の薄膜トランジスタパネルの場合には、ドレイ
ン配線１１のＣｒ層１１ｃの膜厚に限界があるため、ド
レイン配線１１の配線抵抗の低減に限界があるという問
題があった。一方、図７に示す従来の薄膜トランジスタ
パネルの場合には、オーバーコート膜１２に形成された
コンタクトホール１３を介して露出されたソース電極８
のＡｌ系金属層８ｂの上面に自然酸化膜が形成されるた
め、ソース電極８のＡｌ系金属層８ｂと画素電極１４と
の間のコンタクト抵抗が非常に高くなってしまうという
問題があった。この発明の課題は、ソース電極と画素電
極との間のコンタクトを良好とし、且つ、ドレイン配線
の配線抵抗を小さくすることである。
【００１４】
【課題を解決するための手段】請求項１に記載の発明
は、上面に少なくとも、ソース電極およびドレイン電極
を有する薄膜トランジスタと、前記ドレイン電極に接続
されたドレイン配線と、少なくとも前記薄膜トランジス
タを覆うように設けられたオーバーコート膜と、該オー
バーコート膜上に設けられた画素電極とが設けられた基
板を備えた薄膜トランジスタパネルにおいて、前記ソー
ス電極、前記ドレイン電極および前記ドレイン配線は、
それぞれ、少なくとも、前記オーバーコート膜側からＡ
ｌ系金属層および該Ａｌ系金属層よりも酸化還元電位の
高い下層金属層の２層を有し、前記画素電極は前記オー
バーコート膜および前記ソース電極のＡｌ系金属層に形
成されたコンタクトホールを介して前記ソース電極の下
層金属層に接続されていることを特徴とするものであ
る。請求項２に記載の発明は、請求項１に記載の発明に
おいて、前記下層金属層はＣｒからなることを特徴とす
るものである。請求項３に記載の発明は、請求項２に記
載の発明において、前記ドレイン配線は、前記基板側か
ら、真性シリコン層、ｎ型シリコン層、Ｃｒ層およびＡ
ｌ系金属層の４層構造であることを特徴とするものであ
る。そして、この発明によれば、ソース電極をオーバー
コート膜側からＡｌ系金属層および該Ａｌ系金属層より
も酸化還元電位の高い下層金属層の２層を有する構造と
し、画素電極をオーバーコート膜およびソース電極のＡ
ｌ系金属層に形成されたコンタクトホールを介してソー
ス電極の下層金属層に接続しているので、ソース電極の
下層金属層と画素電極との間のコンタクトを良好とする
ことができ、しかもドレイン配線をオーバーコート膜側
からＡｌ系金属層および該Ａｌ系金属層よりも酸化還元
電位の高い下層金属層の２層を有する構造としているの
で、ドレイン配線の配線抵抗を小さくすることができ
る。
は、上面に少なくとも、ソース電極およびドレイン電極
を有する薄膜トランジスタと、前記ドレイン電極に接続
されたドレイン配線と、少なくとも前記薄膜トランジス
タを覆うように設けられたオーバーコート膜と、該オー
バーコート膜上に設けられた画素電極とが設けられた基
板を備えた薄膜トランジスタパネルにおいて、前記ソー
ス電極、前記ドレイン電極および前記ドレイン配線は、
それぞれ、少なくとも、前記オーバーコート膜側からＡ
ｌ系金属層および該Ａｌ系金属層よりも酸化還元電位の
高い下層金属層の２層を有し、前記画素電極は前記オー
バーコート膜および前記ソース電極のＡｌ系金属層に形
成されたコンタクトホールを介して前記ソース電極の下
層金属層に接続されていることを特徴とするものであ
る。請求項２に記載の発明は、請求項１に記載の発明に
おいて、前記下層金属層はＣｒからなることを特徴とす
るものである。請求項３に記載の発明は、請求項２に記
載の発明において、前記ドレイン配線は、前記基板側か
ら、真性シリコン層、ｎ型シリコン層、Ｃｒ層およびＡ
ｌ系金属層の４層構造であることを特徴とするものであ
る。そして、この発明によれば、ソース電極をオーバー
コート膜側からＡｌ系金属層および該Ａｌ系金属層より
も酸化還元電位の高い下層金属層の２層を有する構造と
し、画素電極をオーバーコート膜およびソース電極のＡ
ｌ系金属層に形成されたコンタクトホールを介してソー
ス電極の下層金属層に接続しているので、ソース電極の
下層金属層と画素電極との間のコンタクトを良好とする
ことができ、しかもドレイン配線をオーバーコート膜側
からＡｌ系金属層および該Ａｌ系金属層よりも酸化還元
電位の高い下層金属層の２層を有する構造としているの
で、ドレイン配線の配線抵抗を小さくすることができ
る。
【００１５】
【発明の実施の形態】図１はこの発明の一実施形態とし
ての薄膜トランジスタパネルの要部の断面図を示したも
のである。この薄膜トランジスタパネルはガラス基板２
１を備えている。ガラス基板２１の上面の所定の箇所に
はＡｌやＡｌ合金等のＡｌ系金属（またはＣｒ等の金
属）からなるゲート電極２２を含むゲート配線（図示せ
ず）が設けられている。ゲート電極２２等を含むガラス
基板２１の上面には窒化シリコンからなるゲート絶縁膜
２３が設けられている。
ての薄膜トランジスタパネルの要部の断面図を示したも
のである。この薄膜トランジスタパネルはガラス基板２
１を備えている。ガラス基板２１の上面の所定の箇所に
はＡｌやＡｌ合金等のＡｌ系金属（またはＣｒ等の金
属）からなるゲート電極２２を含むゲート配線（図示せ
ず）が設けられている。ゲート電極２２等を含むガラス
基板２１の上面には窒化シリコンからなるゲート絶縁膜
２３が設けられている。
【００１６】ゲート絶縁膜２３の上面の所定の箇所でゲ
ート電極２２に対応する部分には真性アモルファスシリ
コンからなる半導体薄膜２４が設けられている。半導体
薄膜２４の上面中央部には窒化シリコンからなるブロッ
キング層２５が設けられている。ブロッキング層２５の
上面両側およびその両側における半導体薄膜２４の上面
にはｎ型アモルファスシリコンからなるオーミックコン
タクト層２６、２７が設けられている。
ート電極２２に対応する部分には真性アモルファスシリ
コンからなる半導体薄膜２４が設けられている。半導体
薄膜２４の上面中央部には窒化シリコンからなるブロッ
キング層２５が設けられている。ブロッキング層２５の
上面両側およびその両側における半導体薄膜２４の上面
にはｎ型アモルファスシリコンからなるオーミックコン
タクト層２６、２７が設けられている。
【００１７】一方のオーミックコンタクト層２６の上面
には、Ｃｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属より酸化
還元電位が高い金属からなる下層金属層２８ａおよびＡ
ｌ系金属層２８ｂの２層からなるソース電極２８が設け
られている。他方のオーミックコンタクト層２７の上面
には、Ｃｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属より酸化
還元電位が高い金属からなる下層金属層２９ａおよびＡ
ｌ系金属層２９ｂの２層からなるドレイン電極２９が設
けられている。
には、Ｃｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属より酸化
還元電位が高い金属からなる下層金属層２８ａおよびＡ
ｌ系金属層２８ｂの２層からなるソース電極２８が設け
られている。他方のオーミックコンタクト層２７の上面
には、Ｃｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属より酸化
還元電位が高い金属からなる下層金属層２９ａおよびＡ
ｌ系金属層２９ｂの２層からなるドレイン電極２９が設
けられている。
【００１８】そして、ゲート電極２２、ゲート絶縁膜２
３、半導体薄膜２４、ブロッキング層２５、オーミック
コンタクト層２６、２７、ソース電極２８およびドレイ
ン電極２９により、薄膜トランジスタ３０が構成されて
いる。
３、半導体薄膜２４、ブロッキング層２５、オーミック
コンタクト層２６、２７、ソース電極２８およびドレイ
ン電極２９により、薄膜トランジスタ３０が構成されて
いる。
【００１９】ゲート絶縁膜２３の上面の所定の箇所には
ドレイン配線３１が設けられている。ドレイン配線３１
は、ドレイン電極２９下の半導体薄膜２４に接続された
真性アモルファスシリコン層３１ａ、ドレイン電極２９
下のオーミックコンタクト層３７に接続されたｎ型アモ
ルファスシリコン層３１ｂ、ドレイン電極２９の下層金
属層２９ａに接続された下層金属層３１ｃおよびドレイ
ン電極２９のＡｌ系金属層２９ｂに接続されたＡｌ系金
属層３１ｄの４層構造となっている。
ドレイン配線３１が設けられている。ドレイン配線３１
は、ドレイン電極２９下の半導体薄膜２４に接続された
真性アモルファスシリコン層３１ａ、ドレイン電極２９
下のオーミックコンタクト層３７に接続されたｎ型アモ
ルファスシリコン層３１ｂ、ドレイン電極２９の下層金
属層２９ａに接続された下層金属層３１ｃおよびドレイ
ン電極２９のＡｌ系金属層２９ｂに接続されたＡｌ系金
属層３１ｄの４層構造となっている。
【００２０】薄膜トランジスタ３０等を含むゲート絶縁
膜２３の上面には窒化シリコンからなるオーバーコート
膜３２が設けられている。オーバーコート膜３２のソー
ス電極２８の所定の箇所に対応する部分にはコンタクト
ホール３３が設けられている。ソース電極２８のＡｌ系
金属層２８ｂのコンタクトホール３３に対応する部分に
はコンタクトホール３４が設けられている。
膜２３の上面には窒化シリコンからなるオーバーコート
膜３２が設けられている。オーバーコート膜３２のソー
ス電極２８の所定の箇所に対応する部分にはコンタクト
ホール３３が設けられている。ソース電極２８のＡｌ系
金属層２８ｂのコンタクトホール３３に対応する部分に
はコンタクトホール３４が設けられている。
【００２１】オーバーコート膜３２の上面の所定の箇所
にはＩＴＯからなる画素電極３５が設けられている。画
素電極３５は両コンタクトホール３３、３４を介してソ
ース電極２８の下層金属層２８ａの上面に接続されてい
る。
にはＩＴＯからなる画素電極３５が設けられている。画
素電極３５は両コンタクトホール３３、３４を介してソ
ース電極２８の下層金属層２８ａの上面に接続されてい
る。
【００２２】このように、この薄膜トランジスタパネル
では、ソース電極２８をオーバーコート膜３２側からＡ
ｌ系金属層２８ｂおよび該Ａｌ系金属層よりも酸化還元
電位の高い下層金属層２８ｂの２層を有する構造とし、
画素電極３５をオーバーコート膜３２およびソース電極
２８のＡｌ系金属層２８ｂに形成された両コンタクトホ
ール３３、３４を介してソース電極２８の下層金属層２
８ａの上面に接続しているので、ソース電極２８のＡｌ
系金属層２８ｂのコンタクトホール３４の内壁面に自然
酸化膜が形成されても、ソース電極２８の下層金属層２
８ａと画素電極３５との間のコンタクトを良好とするこ
とができる。
では、ソース電極２８をオーバーコート膜３２側からＡ
ｌ系金属層２８ｂおよび該Ａｌ系金属層よりも酸化還元
電位の高い下層金属層２８ｂの２層を有する構造とし、
画素電極３５をオーバーコート膜３２およびソース電極
２８のＡｌ系金属層２８ｂに形成された両コンタクトホ
ール３３、３４を介してソース電極２８の下層金属層２
８ａの上面に接続しているので、ソース電極２８のＡｌ
系金属層２８ｂのコンタクトホール３４の内壁面に自然
酸化膜が形成されても、ソース電極２８の下層金属層２
８ａと画素電極３５との間のコンタクトを良好とするこ
とができる。
【００２３】また、ドレイン配線３１をオーバーコート
膜３２側からＡｌ系金属層３１ｄおよび該Ａｌ系金属層
よりも酸化還元電位の高い下層金属層３１ｃの２層を有
する構造としているので、Ａｌ系金属層３１ｄの膜応力
が比較的小さい関係から、Ａｌ系金属層３１ｄの膜厚を
２０００Å程度以上に厚くしても剥がれることがなく、
しかもＡｌ系金属が低抵抗金属であるので、ドレイン配
線１１の配線抵抗を小さくすることができる。
膜３２側からＡｌ系金属層３１ｄおよび該Ａｌ系金属層
よりも酸化還元電位の高い下層金属層３１ｃの２層を有
する構造としているので、Ａｌ系金属層３１ｄの膜応力
が比較的小さい関係から、Ａｌ系金属層３１ｄの膜厚を
２０００Å程度以上に厚くしても剥がれることがなく、
しかもＡｌ系金属が低抵抗金属であるので、ドレイン配
線１１の配線抵抗を小さくすることができる。
【００２４】次に、この薄膜トランジスタパネルの製造
方法の一例について説明する。まず、図２に示すよう
に、ガラス基板２１の上面の所定の箇所に、スパッタ法
により成膜されたＡｌ系金属層（またはＣｒ等からなる
金属層）をフォトリソグラフィ法によりパターニングす
ることにより、ゲート電極２２を含むゲート配線（図示
せず）を形成する。
方法の一例について説明する。まず、図２に示すよう
に、ガラス基板２１の上面の所定の箇所に、スパッタ法
により成膜されたＡｌ系金属層（またはＣｒ等からなる
金属層）をフォトリソグラフィ法によりパターニングす
ることにより、ゲート電極２２を含むゲート配線（図示
せず）を形成する。
【００２５】次に、ゲート電極２２等を含むガラス基板
２１の上面に、プラズマＣＶＤ法により、窒化シリコン
からなるゲート絶縁膜２３、真性アモルファスシリコン
層４１および窒化シリコンからなるブロッキング層形成
用層を連続して成膜し、ブロッキング層形成用層をフォ
トリソグラフィ法によりパターニングすることにより、
ブロッキング層２５を形成する。
２１の上面に、プラズマＣＶＤ法により、窒化シリコン
からなるゲート絶縁膜２３、真性アモルファスシリコン
層４１および窒化シリコンからなるブロッキング層形成
用層を連続して成膜し、ブロッキング層形成用層をフォ
トリソグラフィ法によりパターニングすることにより、
ブロッキング層２５を形成する。
【００２６】次に、ブロッキング層２５を含む真性アモ
ルファスシリコン層４１の上面に、プラズマＣＶＤ法に
より、ｎ型アモルファスシリコン層４２を成膜する。次
に、ｎ型アモルファスシリコン層４２の上面に、スパッ
タ法により、Ｃｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属よ
り酸化還元電位が高い金属からなる下層金属層４３およ
びＡｌ系金属層４４を連続して成膜する。
ルファスシリコン層４１の上面に、プラズマＣＶＤ法に
より、ｎ型アモルファスシリコン層４２を成膜する。次
に、ｎ型アモルファスシリコン層４２の上面に、スパッ
タ法により、Ｃｒ、Ｔｉ、Ｔａ、Ｍｏ等のＡｌ系金属よ
り酸化還元電位が高い金属からなる下層金属層４３およ
びＡｌ系金属層４４を連続して成膜する。
【００２７】次に、Ａｌ系金属層４４、下層金属層４
３、ｎ型アモルファスシリコン層４２および真性アモル
ファスシリコン層４１をフォトリソグラフィ法により順
次パターニングすることにより、図３に示すように、半
導体薄膜２４、両オーミックコンタクト層２６、２７、
下層金属層２８ａおよびＡｌ系金属層２８ｂの２層から
なるソース電極２８、下層金属層２９ａおよびＡｌ系金
属層２９ｂの２層からなるドレイン電極２９、真性アモ
ルファスシリコン層３１ａ、ｎ型アモルファスシリコン
層３１ｂ、下層金属層３１ｃおよびＡｌ系金属層３１ｄ
の４層からなるドレイン配線３１を形成する。
３、ｎ型アモルファスシリコン層４２および真性アモル
ファスシリコン層４１をフォトリソグラフィ法により順
次パターニングすることにより、図３に示すように、半
導体薄膜２４、両オーミックコンタクト層２６、２７、
下層金属層２８ａおよびＡｌ系金属層２８ｂの２層から
なるソース電極２８、下層金属層２９ａおよびＡｌ系金
属層２９ｂの２層からなるドレイン電極２９、真性アモ
ルファスシリコン層３１ａ、ｎ型アモルファスシリコン
層３１ｂ、下層金属層３１ｃおよびＡｌ系金属層３１ｄ
の４層からなるドレイン配線３１を形成する。
【００２８】次に、図４に示すように、薄膜トランジス
タ３０等を含むゲート絶縁膜２３の上面に、プラズマＣ
ＶＤ法により、窒化シリコンからなるオーバーコート膜
３２を成膜する。次に、図５に示すように、フォトリソ
グラフィ法により、オーバーコート膜３２およびソース
電極２８のＡｌ系金属層２８ｂにコンタクトホール３
３、３４を順次形成する。
タ３０等を含むゲート絶縁膜２３の上面に、プラズマＣ
ＶＤ法により、窒化シリコンからなるオーバーコート膜
３２を成膜する。次に、図５に示すように、フォトリソ
グラフィ法により、オーバーコート膜３２およびソース
電極２８のＡｌ系金属層２８ｂにコンタクトホール３
３、３４を順次形成する。
【００２９】この場合、オーバーコート膜３２へのコン
タクトホール３３の形成は、ＳＦ６を用いたドライエッ
チングにより行う。ソース電極２８のＡｌ系金属層２８
ｂへのコンタクトホール３４の形成は、燐酸＋酢酸＋硝
酸溶液を用いたウェットエッチングにより行う。なお、
両コンタクトホール３３、３４の形成は、同一のドライ
エッチング装置またはウェットエッチング装置で連続し
て行うようにしてもよい。
タクトホール３３の形成は、ＳＦ６を用いたドライエッ
チングにより行う。ソース電極２８のＡｌ系金属層２８
ｂへのコンタクトホール３４の形成は、燐酸＋酢酸＋硝
酸溶液を用いたウェットエッチングにより行う。なお、
両コンタクトホール３３、３４の形成は、同一のドライ
エッチング装置またはウェットエッチング装置で連続し
て行うようにしてもよい。
【００３０】次に、図１に示すように、オーバーコート
膜３２の上面の所定の箇所に、スパッタ法により成膜さ
れたＩＴＯ層をフォトリソグラフィ法によりパターニン
グすることにより、画素電極３５を両コンタクトホール
３３、３４を介してソース電極２８の下層金属層２８ａ
の上面に接続させて形成する。かくして、図１に示す薄
膜トランジスタパネルが得られる。
膜３２の上面の所定の箇所に、スパッタ法により成膜さ
れたＩＴＯ層をフォトリソグラフィ法によりパターニン
グすることにより、画素電極３５を両コンタクトホール
３３、３４を介してソース電極２８の下層金属層２８ａ
の上面に接続させて形成する。かくして、図１に示す薄
膜トランジスタパネルが得られる。
【００３１】なお、上記において、ソース電極２８、ド
レイン電極２９を、それぞれ、下層金属層２８ａ、２９
ａおよびＡｌ系金属層２８ｂ、２９ｂの２層からなるも
のとしたが、下層金属層２８ａ、２８ｂを２層以上の金
属層からなる多層構造としてもよい。また、上記実施形
態では、半導体薄膜２４上にブロッキング層２５を設け
たものとしたが、この発明は、ブロッキング層２５を形
成しない薄膜トランジスタにも適用することができる。
レイン電極２９を、それぞれ、下層金属層２８ａ、２９
ａおよびＡｌ系金属層２８ｂ、２９ｂの２層からなるも
のとしたが、下層金属層２８ａ、２８ｂを２層以上の金
属層からなる多層構造としてもよい。また、上記実施形
態では、半導体薄膜２４上にブロッキング層２５を設け
たものとしたが、この発明は、ブロッキング層２５を形
成しない薄膜トランジスタにも適用することができる。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、ソース電極をオーバーコート膜側からＡｌ系金属層
および該Ａｌ系金属層よりも酸化還元電位の高い下層金
属層の２層を有する構造とし、画素電極をオーバーコー
ト膜およびソース電極のＡｌ系金属層に形成されたコン
タクトホールを介してソース電極の下層金属層に接続し
ているので、ソース電極の下層金属層と画素電極との間
のコンタクトを良好とすることができ、しかもドレイン
配線をオーバーコート膜側からＡｌ系金属層および該Ａ
ｌ系金属層よりも酸化還元電位の高い下層金属層の２層
を有する構造としているので、ドレイン配線の配線抵抗
を小さくすることができる。
ば、ソース電極をオーバーコート膜側からＡｌ系金属層
および該Ａｌ系金属層よりも酸化還元電位の高い下層金
属層の２層を有する構造とし、画素電極をオーバーコー
ト膜およびソース電極のＡｌ系金属層に形成されたコン
タクトホールを介してソース電極の下層金属層に接続し
ているので、ソース電極の下層金属層と画素電極との間
のコンタクトを良好とすることができ、しかもドレイン
配線をオーバーコート膜側からＡｌ系金属層および該Ａ
ｌ系金属層よりも酸化還元電位の高い下層金属層の２層
を有する構造としているので、ドレイン配線の配線抵抗
を小さくすることができる。
【図１】この発明の一実施形態としての薄膜トランジス
タパネルの要部の断面図。
タパネルの要部の断面図。
【図２】図１に示す薄膜トランジスタパネルの製造に際
し、当初の工程の断面図。
し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】従来の薄膜トランジスタの一例の一部の断面
図。
図。
【図７】従来の薄膜トランジスタの他の例の一部の断面
図。
図。
２１ ガラス基板
２２ ゲート電極
２３ ゲート絶縁膜
２４ 半導体薄膜
２５ ブロッキング層
２６、２７ オーミックコンタクト層
２８ ソース電極
２８ａ 下層金属層
２８ｂ Ａｌ系金属層
２９ ドレイン電極
２９ａ 下層金属層
２９ｂ Ａｌ系金属層
３０ 薄膜トランジスタ
３１ ドレイン配線
３１ａ 真性アモルファスシリコン層
３１ｂ ｎ型アモルファスシリコン層
３１ｃ 下層金属層
３１ｄ Ａｌ系金属層
３２ オーバーコート膜
３３、３４ コンタクトホール
３５ 画素電極
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA26 JA34 JA41 JA44 JA46
JA47 NA28
5F033 GG04 HH05 HH08 HH17 HH18
HH20 HH21 HH38 JJ01 JJ38
KK05 KK08 KK17 KK18 KK20
KK21 LL04 MM08 NN13 NN17
PP12 PP15 QQ37 RR06 SS15
VV15 XX09 XX10
5F110 AA03 BB01 CC07 DD02 EE03
EE04 EE44 FF03 FF30 GG02
GG15 GG35 HK03 HK04 HK09
HK16 HK21 HK33 HK35 HL07
HL23 HM18 NN02 NN12 NN24
NN35 NN72 QQ09
Claims (3)
- 【請求項１】 上面に少なくとも、ソース電極およびド
レイン電極を有する薄膜トランジスタと、前記ドレイン
電極に接続されたドレイン配線と、少なくとも前記薄膜
トランジスタを覆うように設けられたオーバーコート膜
と、該オーバーコート膜上に設けられた画素電極とが設
けられた基板を備えた薄膜トランジスタパネルにおい
て、前記ソース電極、前記ドレイン電極および前記ドレ
イン配線は、それぞれ、少なくとも、前記オーバーコー
ト膜側からＡｌ系金属層および該Ａｌ系金属層よりも酸
化還元電位の高い下層金属層の２層を有し、前記画素電
極は前記オーバーコート膜および前記ソース電極のＡｌ
系金属層に形成されたコンタクトホールを介して前記ソ
ース電極の下層金属層に接続されていることを特徴とす
る薄膜トランジスタパネル。 - 【請求項２】 請求項１に記載の発明において、前記下
層金属層はＣｒからなることを特徴とする薄膜トランジ
スタパネル。 - 【請求項３】 請求項２に記載の発明において、前記ド
レイン配線は、前記基板側から、真性シリコン層、ｎ型
シリコン層、Ｃｒ層およびＡｌ系金属層の４層構造であ
ることを特徴とする薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348623A JP2003152188A (ja) | 2001-11-14 | 2001-11-14 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348623A JP2003152188A (ja) | 2001-11-14 | 2001-11-14 | 薄膜トランジスタパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152188A true JP2003152188A (ja) | 2003-05-23 |
Family
ID=19161419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001348623A Abandoned JP2003152188A (ja) | 2001-11-14 | 2001-11-14 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152188A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215279A (ja) * | 2004-01-29 | 2005-08-11 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| JP2011100057A (ja) * | 2009-11-09 | 2011-05-19 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
| JP2012160736A (ja) * | 2004-09-15 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール及び電子機器 |
| WO2018120087A1 (zh) * | 2016-12-30 | 2018-07-05 | 深圳市柔宇科技有限公司 | 阵列基板及阵列基板制造方法 |
-
2001
- 2001-11-14 JP JP2001348623A patent/JP2003152188A/ja not_active Abandoned
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215279A (ja) * | 2004-01-29 | 2005-08-11 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
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| JP2017143300A (ja) * | 2004-09-15 | 2017-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014082508A (ja) * | 2004-09-15 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8786794B2 (en) | 2004-09-15 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US9252227B2 (en) | 2004-09-15 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012160736A (ja) * | 2004-09-15 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール及び電子機器 |
| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2016157958A (ja) * | 2004-09-15 | 2016-09-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10903367B2 (en) | 2004-09-15 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2018137469A (ja) * | 2004-09-15 | 2018-08-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10109744B2 (en) | 2004-09-15 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10573757B2 (en) | 2004-09-15 | 2020-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| WO2018120087A1 (zh) * | 2016-12-30 | 2018-07-05 | 深圳市柔宇科技有限公司 | 阵列基板及阵列基板制造方法 |
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