JPH11326950A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
- Publication number
- JPH11326950A JPH11326950A JP13577598A JP13577598A JPH11326950A JP H11326950 A JPH11326950 A JP H11326950A JP 13577598 A JP13577598 A JP 13577598A JP 13577598 A JP13577598 A JP 13577598A JP H11326950 A JPH11326950 A JP H11326950A
- Authority
- JP
- Japan
- Prior art keywords
- transparent conductive
- forming
- layer
- conductive layer
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
リソグラフィ工程を削減することができるとともに、画
素部の開口率の低下を防ぐことができるアクティブマト
リクス基板の製造方法を提供する。 【解決手段】 (a)第1透明導電層9を形成する工程
と、(b)該第1透明導電層上に金属層11を形成する
工程と、(c)2層構造を有する該ソース配線と接続電
極110とを形成する工程と、(d)保護層13を形成
する工程と、(e)層間絶縁膜15を形成する工程と、
(f)該層間絶縁膜の該接続電極上にコンタクトホール
16を形成する工程と、(g)該接続電極に該画素電極
を接続するための第1コンタクト部を形成する工程と、
(h)第2透明導電層を形成する工程と、(i) 該第
2透明導電層をパターニングすることによって、該画素
電極を形成する工程と、を包含する。
Description
クス基板に関し、特に液晶表示装置に用いられるアクテ
ィブマトリクス基板に関する。
装置が広く利用されている。アクティブマトリクス型液
晶表示装置の、互いに交差する複数本ずつのゲート配線
とソース配線と、スイッチング素子、例えば薄膜トラン
ジスタ(TFT)が表面に設けられた基板は、アクティ
ブマトリクス基板と呼ばれる。
構成図を示す。図5(a)はアクティブマトリクス基板
の一画素部分の平面図を示す。図5(b)は、図5
(a)のB−B’に対応する断面図である。
線2、ソース配線20、および接続電極110を介して
画素電極17に接続されたTFT100を有する。TF
T100、ゲート配線2、ソース配線20および接続電
極110は、層間絶縁膜15に覆われている。層間絶縁
膜15上には画素電極17が形成されている。画素電極
17は、層間絶縁膜15に設けられたコンタクトホール
16を介して接続電極110と接続されている。TFT
100は、ゲート電極3、ゲート絶縁膜5、アモルファ
スSi層6、ソース電極コンタクト層7a、ドレイン電
極コンタクト層7b、ソース電極およびドレイン電極を
有する。アモルファスSi層6はチャネル領域14が形
成されている。TFT100やゲート配線2、ソース配
線20、接続電極110は、保護層13によって覆われ
ている。この例では、ソース電極およびドレイン電極
は、それぞれ、第1透明導電層9aおよび9bと金属層
11aおよび11bからなる2層構造を有する。
する断面図であり、ソース配線20部分の断面図を示
す。ソース配線20は、アクティブマトリクス基板1上
に形成され、層間絶縁膜15に覆われている。また、層
間絶縁膜15上には画素電極17が形成されている。ソ
ース配線20は、第1透明導電層9と金属層11とから
なる2層構造を有し、保護層13で覆われている。ソー
ス配線20とソース電極は一体に形成されれている。
基板の製造方法を示す。
ト配線2から延出したゲート電極3を形成する。次にゲ
ート絶縁膜5、アモルファスSi層6と、n+アモルフ
ァスSi層7をこの順に積層し、その後、アモルファス
Si層6及びn+アモルファスSi層7を所定のパター
ンに形成する(図6(a)参照)。
を基板全体に積層する(図6(b)参照)。その後、ま
ず金属層11をパターニングし、ソース配線の上層、ソ
ース電極の上層11a、およびドレイン電極の上層11
bを形成する。次いで、第1透明導電層9をパターニン
グして、ソース配線の下層、ソース電極の下層9a、ド
レイン電極の下層9bおよび接続電極を形成する(図6
(c)参照)。このパターニングは、レジストを用いた
フォトリソグラフィ工程により行う。
ング後、n+アモルファスSi層7、アモルファスSi
層6をエッチングし、ソース電極およびドレイン電極に
分割し、TFTのチャネル領域14を形成する(図6
(d))。
用いて、TFT100、ゲート配線2、ソース配線、お
よび接続電極を覆う保護層13を形成する(図6(e)
参照)。次に接続電極上のコンタクトホール16に対応
する位置の保護層13を除去する(図6(f)参照)。
5を形成し、得られた層間絶縁膜15にコンタクトホー
ル16を形成する。コンタクトホール16で接続電極に
接続される画素電極17を層間絶縁膜15上に形成し、
アクティブマトリクス基板が完成する(図6(g)参
照)。
るために、第1透明導電層9のパターニングの際に、レ
ジストを用いたフォトリソグラフィ工程を行うのではな
くて、第1透明導電層9の上に形成された金属層11を
マスクとしてエッチングを行うことによって、フォトリ
ソグラフィ工程を省略する製造方法が考案されている
(特願平9−009156号)。下記にその方法を説明
する。図7に、この製造方法によって得られるアクティ
ブマトリクス基板の一画素部分の平面図ならびに断面図
を示す。また、図8(a)〜(g)に、アクティブマト
リクス基板の製造工程を示す。フォトリソグラフィ工程
の省略をはかるこの方法では、金属層11をマスクとし
て第1透明導電層9の除去を行う(図8(b)〜(e)
参照)。従って、ドレイン電極およびソース電極上のみ
であった金属層11が、図7(b)に示したように、接
続電極110上にも形成されている。
り、フォトリソグラフィ工程を1回省略できると共に、
第1透明導電層のフォトリソグラフィ工程でのパターニ
ング不良による欠陥を防ぐことができる。
した従来の製造方法では、以下の問題がある。まず、T
FT100と画素電極17との接続電極110を金属層
11bと透明導電層9bとの2層構造としているため、
画素部分の開口率が落ちるという問題があった。また、
金属層11が、後工程でのTFTのチャネル部のエッチ
ング時のプラズマ処理、コンタクトホール形成後のホー
ル部のコンタクト不良をなくすための酸素プラズマ処理
によって酸化してしまい、接続電極110と画素電極1
7とのコンタクト低抗が大きくなったり、接着性が不足
し膜剥がれが生じる場合がある等の問題があった。
続するための外部接続端子において、以下の問題があっ
た。図4(a)に液晶パネルの全体を模式的に示す。図
4(a)中に円で囲んである部分の拡大図を図4(b)
に、ゲート配線2を外部と電気的に接続するための外部
接続端子200cのC−D断面図を図4(c)に示す。
ト絶縁膜5’、第1透明導電層9’、金属層11’、保
護層13’および第2透明導電層17’を備えている。
ゲート絶縁膜5’、第1透明導電層9’金属層11’保
護層13’および第2透明導電層17’は、それぞれ、
画素領域の、ゲート絶縁膜5、第1透明導電層9、金属
層11、保護層13および画素電極17を形成する際
に、それぞれ同時に形成される。ゲート配線2を外部と
電気的に接続するための外部接続端子200cは、金属
層11をマスクとして第1透明導電層層9をエッチング
するために、図4(c)に示すように第1透明導電層層
9’と透明導電層17’との間に金属層11’が挟まれ
る。金属層11’と透明導電層9’との密着性が弱いた
めに、この部分から膜剥がれが生じるという問題があっ
た。
れれたものであり、その目的は、画素部の開口率の低下
を防ぐことができるアクティブマトリクス基板の製造方
法を提供することである。また、本発明の他の目的は、
金属層の表面酸化によるコンタクト抵抗の増加および膜
剥がれの問題も解決することができるアクティブマトリ
クス基板の製造方法を提供することである。
リクス基板の製造方法は、ゲート配線と、ソース配線
と、該ゲート配線、該ソース配線および接続電極を介し
て画素電極に接続されたスイッチング素子とを有するア
クティブマトリクス基板の製造方法であって、(a)該
スイッチング素子が形成された基板上に、第1透明導電
層を形成する工程と、(b)該第1透明導電層上に金属
層を形成する工程と、(c)該第1透明導電層と該金属
層とを同一パターンにエッチングすることによって、該
第1透明導電層と該金属層との2層構造を有する該ソー
ス配線と接続電極とを形成する工程と、(d)少なくと
も該ソース配線と該接続電極とを覆う保護層を形成する
工程と、(e)該スイッチング素子と、該ゲート配線
と、該ソース配線と、該接続電極とを覆う層間絶縁膜を
形成する工程と、(f)該層間絶縁膜の該接続電極上に
コンタクトホールを形成する工程と、(g)少なくとも
該接続電極の該コンタクトホールに対応する位置の該保
護層を該接続電極の該金属層と同一パターンにエッチン
グすることによって該接続電極に該画素電極を接続する
ための第1コンタクト部を形成する工程と、(h)該層
間絶縁膜を覆い、且つ該第1コンタクト部で該接続電極
と接続された第2透明導電層を形成する工程と、(i)
該第2透明導電層をパターニングすることによって、
該画素電極を形成する工程と、を包含し、このことによ
り、上記目的が達成される。
ための外部接続端子をさらに有し、前記工程(c)は、
前記第1透明導電層と前記金属層とを同一パターンにエ
ッチングすることによって、該第1透明導電層と該金属
層との2層構造を有する外部接続端子を形成する工程を
包含し、前記工程(d)は、該外部接続端子を覆う保護
層を形成する工程を包含し、前記工程(g)は、該外部
接続端子上の該保護層を該外部接続端子の該金属層とを
同一パターンでエッチングすることによって該外部接続
端子に該第1透明導電層が露出された第2コンタクト部
を形成する工程を包含してもよい。
保護層と該接続電極の前記金属層とを同一パターンでエ
ッチングすることによって、前記第1透明導電層からな
る該接続電極を形成する工程を包含してもよい。
線、該ソース配線および接続電極を介して画素電極に接
続されたスイッチング素子と、該ゲート配線を外部と電
気的に接続するための外部接続端子とを有するアクティ
ブマトリクス基板の製造方法であって、(a)該スイッ
チング素子が形成された基板上に、第1透明導電層を形
成する工程と、(b)該第1透明導電層上に金属層を形
成する工程と、(c)該第1透明導電層と該金属層とを
同一パターンにエッチングすることによって、該第1透
明導電層と該金属層との2層構造を有する該と該接続電
極および該外部接続端子を形成する工程と、(d)少な
くとも該スイッチング素子と、該ゲート配線と、該ソー
ス配線と、該接続電極とを覆う層間絶縁膜を形成する工
程と、(e)マスクを用いたエッチングによって、該層
間絶縁膜の該接続電極上にコンタクトホールを形成する
とともに、該外部接続端子上の該層間絶縁膜を除去する
工程と、(f)該工程(e)と同じマスクを用いてエッ
チングすることによって、該接続電極の該コンタクトホ
ールに対応する位置の該金属層を除去し、該接続電極に
該画素電極を接続するための第1コンタクト部を形成す
るとともに、該外部接続端子の該金属層を除去し、該外
部接続端子の該第1透明導電層が露出された第2コンタ
クト部を形成する工程と、(g)該層間絶縁膜を覆い、
且つ該第1コンタクト部で該接続電極と接続され、該外
部接続端子の該透明導電層が露出された該第2コンタク
ト部を覆う第2透明導電層を形成する工程と、(h)該
第2透明導電層をパターニングすることによって、該画
素電極と、該第1および第2透明導電層の2層構造を有
する該外部接続端子を形成する工程と、を包含し、この
ことにより、上記目的が達成される。
ム錫酸化物を用いて形成されてもよい。
びその窒化物のうち少なくとも1つを用いて形成されて
もよい。
F4、SF6、BCl3、HClガスのうち少なくとも1
つを用いてエッチングを行ってもよい。
エッチングストッパーとして前記金属層のエッチングを
行った後に、該金属層をマスクとして該第1透明導電層
をエッチングする工程を包含してもよい。
1透明導電層上に第2透明導電層を形成する工程を包含
してもよい。
方法においては、透明導電層と金属層とを同一パターン
にエッチングすることによって、透明導電層と金属層と
からなる2層構造を有するソース配線と接続電極とを形
成するので、透明導電層をパターニングするためにのフ
ォトリソグラフィ工程を省略することができる。さら
に、接続電極を覆う保護層の少なくとも接続電極のコン
タクトホールに対応する位置の保護層を接続電極の金属
層と同一パターンにエッチングする。
の製造方法においては、透明導電層と金属層とを同一パ
ターンにエッチングすることによって、透明導電層と金
属層とからなる2層構造を有するソース配線と接続電極
および外部接続端子を形成し、少なくともソース配線と
接続電極とを層間絶縁膜で覆い、少なくとも該続電極部
のコンタクトホールに対応する位置の層間絶縁膜を、外
部接続端子とコンタクトホールに対応する位置の金属層
と、同一パターンにエッチングする。このようなアクテ
ィブマトリクス基板の製造方法によれば、透明導電層層
パターニング時のフォトリソグラフィ工程を1回削減す
ることができ、外部接続端子の透明導電層に挟まれる金
属層を除去することができる。
および利点は、添付の図面を参照して以下の詳細な説明
を考慮すれば明らかになる。図中、同一の要素には同一
の参照符号を付している。
ティブマトリクス基板の実施形態1の方法によって製造
された1画素部分の平面図を示す。図1(b)は、図1
(a)のB−B’に対応する断面図である。図1(c)
は図1(a)のC−C’に対応する断面図である。
基板の製造方法を示す。以下に、図2を参照してアクテ
ィブマトリクス基板の製造方法を示す。
i、及びその窒化物のうち少なくとも1つをスパッタリ
ング法によって堆積した後に、パターニングを行い、ゲ
ート配線2及びこれから延出して形成されるゲート電極
3、及び容量配線4を形成する。基板は、その表面が絶
縁性を有する材料を用いて形成されていれば良く、例え
ばガラスを用いて形成されている。基板表面にはべース
コート膜としてTa2O5およびSiO2などの絶縁膜を
形成してもよい。また容量配線4はゲート配線2を兼ね
ても良い。
積層する。本実施形態では、プラズマ化学的気相成長
(P−CVD)法により、例えばSiNx膜を積層し、
ゲート絶縁膜を形成する。絶縁性を高めるためにゲート
電極を陽極酸化し、第1ゲート絶縁膜とし、CVD等で
堆積した絶縁膜を第2絶縁膜としても良い。
を、ゲート絶縁膜5上に、CVD法により積層する。次
いで、ソース電極コンタクト層7aおよびドレイン電極
コンタクト層7bとなる、不純物をドーピングしたn+
型のアモルファスSiまたはn+型の微結晶Si層7
を、プラズマCVD法により、アモルファスSi層6上
に積層する。
ァスSiまたはn+型の微結晶Si層7と、アモルファ
スSi層6の両Si層を島状にパターニングした。エッ
チングにはHClおよびSF6の混合ガスによるドライ
エッチング法を採用した。エッチングガスとしてCF4
およびO2の混合ガス、あるいはBCl3などを使用して
もよい。また、Siエッチング液としてHF+HNO3
等を用いたウェットエッチングでエッチングを行っても
よい(図2(a)参照)。
錫酸化物(ITO)等の透明導電層9を積層し、更に続
けてTa、TiおよびAl等の金属層11を積層する
(図2(b)参照)。
ーとして金属層11のエッチングを行う。エッチング
は、CF4およびO2の混合ガス等によるドライエッチン
グ、あるいは、HF+HNO3混合液を用いたウェット
エッチング、BCl3やCl2を用いたウェットエッチン
グで行う。金属層11のエッチング後、続けて透明導電
層9のエッチングを行う(図2(c)参照)。この時、
上層に形成された金属層11をマスクとして第1透明導
電層9のエッチングを行うために、透明導電層9は上層
の金属層11と同一パターンとなる。透明導電層9は金
属層11のエッチングストッパーとして働くだけでな
く、上記のソース電極コンタクト層7aドレイン電極コ
ンタクト層7bとなる不純物をドーピングしたn+型の
アモルファスSiまたはn+型の微結晶Si層7と良好
なコンタクトを得る働きをする。以上により、第1透明
導電層9と金属層11との2層構造を有するソース配線
と、接続電極とを形成することができる。また、後述す
るように、この時、ゲート配線を外部と電気的に接続す
るための第1透明導電層と金属層との2層構造を有する
外部接続端子を形成してもよい。
の不純物をドーピングしたn+型のアモルファスSiま
たはn+型の微結晶Si層7をエッチングし、ソース電
極コンタクト層7aおよびドレイン電極コンタクト層7
bを形成し、チャネル領域14を形成する(図2(d)
参照)。
より積層する(図2(e)参照)。保護層13は、例え
ばSiNxを用いて形成される。次に保護層13のパタ
ーニングを行う。この際、図1(b)に示すように、接
続電極110上の保護層も除去するパターンとし、例え
ばCF4およびO2の混合ガスを用いて、保護層13と接
続電極110上の金属層11とを同時にドライエッチン
グ法でエッチングを行う。上述のように、エッチングの
方法としては、BCl3やSF6のガスを用いたドライエ
ッチングでも構わない。また接続電極110上の保護層
をHF系の溶液を用いてエッチングを行い、続けて接続
電極110上の金属層11をドライエッチングあるいは
ウェットエッチングしても構わない。
ート配線2と、ソース配線と、接続電極110とを覆う
層間絶縁膜15を形成する。層間絶縁膜15は、例え
ば、感光性のアクリル系有機樹脂膜をスピン塗布法によ
って形成する。その後、層間絶縁膜15の接続電極上に
コンタクトホール16を形成する。コンタクトホール1
6は、前記有機樹脂を所定のパターンに従って露光し、
アルカリ性溶液あるいは有機溶剤によって処理すること
によって形成することができる。または有機樹脂膜を塗
布し、フォトレジストによってパターニング後、例えば
CF4およびO2の混合ガス等でドライエッチングを行っ
ても構わない。
ーンにエッチングすることによって、接続電極上のコン
タクトホールに対応する位置に、画素電極17を接続す
るための第1コンタクト部が形成される。また、第1透
明導電層9からなる接続電極110が形成される(図2
(f)参照)。
するための外部接続端子においては、第1透明導電層
9’が露出された第2コンタクト部が形成される。
1コンタクト部で接続電極110と接続するように、画
素電極17となるITO等の第2透明導電層をスパッタ
リング法によって形成し、所定の形状にパターニングす
ることにより、画素電極17を形成する(図2(g)参
照)。
アクティブマトリクス基板上のゲート配線を外部と電気
的に接続するための外部接続端子200dの断面図を
(d)に示す。本実施形態の製造方法によれば、外部接
続端子200dにおいては、第1透明導電層層9’上の
保護層を除去したパターンとしている。従来の方法では
図4(c)の様に下層の第1透明導電層9’と第2透明
導電層17’との間に金属層11’が挟まれた構造とな
っていたが、上記の様に保護層13のパターニング後に
保護層13’と金属層11’とを同時にエッチングする
ことで、図4(d)に示すような構造となり、ゲート配
線の外部接続端子において、第1透明導電層9’および
第2透明導電層17’に挟まれる金属層11’を除去す
ることができる。
リクス基板と図示しない対向電極及びカラーフィルター
が形成されたカラーフィルター基板とを所定の間隙を保
って貼り合わせ、間隙に液晶を封入し、図示しない駆動
回路及び照明装置を組み合わせることによって、本発明
のプロセスにより液晶表示装置が完成する。
ブマトリクス基板の製造方法によれば、接続電極110
の金属層を除去することができるので、画素部の開口率
の低下を防ぐことができる。
層13と金属層11とを同時にエッチングするので、透
明導電層に挟まれる金属層を除去することができる。従
って、膜剥がれの問題を解決することができ、さらに、
金属層の酸化によるコンタクト抵抗の増加を防ぐことが
できる。また、透明導電層をパターニングする際に、フ
ォトリソグラフィ工程を1回削減することができる。
形態2の方法によって製造されたアクティブマトリク基
板の1画素部分の断面図である。図3(a)〜(g)
は、実施形態2に示すアクティブマトリクス基板の製造
方法を示す。以下に、図3を参照してアクティブマトリ
クス基板の製造方法を示す。本実施形態においては、上
述の実施形態1の製造工程と下記の点において異なる。
形成されるようなTFTの保護層を形成せず、チャネル
領域14を形成した後に、金属層11が形成された基板
上に、直ちに、例えば、アクリル系等の有機樹脂をスピ
ン塗布法により塗布する(有機樹脂の誘電率約3.7μ
m、膜厚約3μm)ことによって、TFT110と、ゲ
ート配線2と、ソース配線と、接続電極110とを覆う
層間絶縁膜15を形成する(図3(e)参照)。
一パターンを用いてフォトレジストによってパターニン
グを行い、CF4およびO2の混合ガス等を用いてマスク
を用いたドライエッチングを行い、層間絶縁膜15の接
続電極110上にコンタクトホール16を形成する。ま
た、同時に、ゲート配線の外部接続端子においては、接
続端子上の層間絶縁膜が除去される(図3(f)参
照)。上述のように、ドライエッチングの方法としては
CF4+O2ガスの他に、SF6、BCl3等を用いてもよ
い。あるいはウェットエッチングしても構わない。次
に、上記と同じマスクを用いてエッチングすることによ
って、接続電極110のコンタクトホールに対応する位
置の金属層11を除去し、接続電極110に画素電極1
7を接続するための第1コンタクト部を形成する。ま
た、ゲート配線の外部接続端子においては、金属層1
1’を除去し、外部接続端子の第1透明導電層9’が露
出された第2コンタクト部を形成する。
と接続され、外部接続端子においては、透明導電層9’
が露出された第2コンタクト部を覆うように、第2透明
導電層を形成する。
ることによって、画素電極17と、第1透明導電層9’
および第2透明導電層17’との2層構造を有する外部
接続端子200dを形成する。
に接続電極110上に金属層11が残るが、コンタクト
部16については金属層11を除去することができる。
また、ゲート配線の外部接続端子200dにおいては、
図3(d)のように、透明導電層9’および17’に挟
まれる金属層11’を除去することができる。
トリクス基板の製造方法によれば、層間絶縁膜15のパ
ターニング後に層間絶縁膜15と金属層11を同時にエ
ッチングするので、透明導電層に挟まれる金属層を除去
することができる。従って、膜剥がれの問題を解決する
ことができ、さらに、金属層の酸化によるコンタクト抵
抗の増加を防ぐことができる。また、透明導電層をパタ
ーニングする際に、フォトリソグラフィ工程を1回削減
することができる。
ブマトリクス基板の製造方法によれば、従来のアクティ
ブマトリクス基板の性能を維持しつつ透明導電層をパタ
ーニングする際に、フォトリソグラフィ工程を削減する
ことができるとともに、画素部の開口率の低下を防ぐこ
とができるアクティブマトリクス基板を提供することが
できる。
抗の増加および膜剥がれの問題も解決することができ
る。
ブマトリクス基板を示す図であって、(a)は1画素部
分の平面図、(b)はB−B’断面図、(c)はC−
C’断面図である。
る。
ゲート配線の外部接続端子の拡大図、(c)は従来の短
縮プロセスで形成された外部接続端子のC−D断面図、
(d)は本発明の製造方法で製造された外部接続端子の
C−D断面図である。
マトリクス基板を示す図であって、(a)は1画素部分
の平面図、(b)はB−B’断面図、(c)はC−C’
断面図である。
ィブマトリクス基板を示す図であって、(a)は1画素
部分の平面図、(b)はB−B’断面図、(c)はC−
C’断面図である。
Claims (9)
- 【請求項1】 ゲート配線と、ソース配線と、該ゲート
配線、該ソース配線および接続電極を介して画素電極に
接続されたスイッチング素子とを有するアクティブマト
リクス基板の製造方法であって、 (a)該スイッチング素子が形成された基板上に、第1
透明導電層を形成する工程と、 (b)該第1透明導電層上に金属層を形成する工程と、 (c)該第1透明導電層と該金属層とを同一パターンに
エッチングすることによって、該第1透明導電層と該金
属層との2層構造を有する該ソース配線と接続電極とを
形成する工程と、 (d)少なくとも該ソース配線と該接続電極とを覆う保
護層を形成する工程と、 (e)該スイッチング素子と、該ゲート配線と、該ソー
ス配線と、該接続電極とを覆う層間絶縁膜を形成する工
程と、 (f)該層間絶縁膜の該接続電極上にコンタクトホール
を形成する工程と、 (g)少なくとも該接続電極の該コンタクトホールに対
応する位置の該保護層を該接続電極の該金属層と同一パ
ターンにエッチングすることによって該接続電極に該画
素電極を接続するための第1コンタクト部を形成する工
程と、 (h)該層間絶縁膜を覆い、且つ該第1コンタクト部で
該接続電極と接続された第2透明導電層を形成する工程
と、 (i) 該第2透明導電層をパターニングすることによ
って、該画素電極を形成する工程と、 を包含するアクティブマトリクス基板の製造方法。 - 【請求項2】 前記ゲート配線を外部と電気的に接続す
るための外部接続端子をさらに有し、 前記工程(c)は、前記第1透明導電層と前記金属層と
を同一パターンにエッチングすることによって、該第1
透明導電層と該金属層との2層構造を有する外部接続端
子を形成する工程を包含し、 前記工程(d)は、該外部接続端子を覆う保護層を形成
する工程を包含し、 前記工程(g)は、該外部接続端子上の該保護層を該外
部接続端子の該金属層と同一パターンにエッチングする
ことによって該外部接続端子に該第1透明導電層が露出
された第2コンタクト部を形成する工程を包含する請求
項1に記載のアクティブマトリクス基板の製造方法。 - 【請求項3】 前記工程(g)は、前記接続電極上の前
記保護層を該接続電極の前記金属層と同一パターンにエ
ッチングすることによって、前記第1透明導電層からな
る該接続電極を形成する工程を包含する請求項1に記載
のアクティブマトリクス基板の製造方法。 - 【請求項4】 ゲート配線と、ソース配線と、該ゲート
配線、該ソース配線および接続電極を介して画素電極に
接続されたスイッチング素子と、該ゲート配線を外部と
電気的に接続するための外部接続端子とを有するアクテ
ィブマトリクス基板の製造方法であって、 (a)該スイッチング素子が形成された基板上に、第1
透明導電層を形成する工程と、 (b)該第1透明導電層上に金属層を形成する工程と、 (c)該第1透明導電層と該金属層とを同一パターンに
エッチングすることによって、該第1透明導電層と該金
属層との2層構造を有する該接続電極および該外部接続
端子を形成する工程と、 (d)少なくとも該スイッチング素子と、該ゲート配線
と、該ソース配線と、該接続電極とを覆う層間絶縁膜を
形成する工程と、 (e)マスクを用いたエッチングによって、該層間絶縁
膜の該接続電極上にコンタクトホールを形成するととも
に、該外部接続端子上の該層間絶縁膜を除去する工程
と、 (f)該工程(e)と同じマスクを用いてエッチングす
ることによって、該接続電極の該コンタクトホールに対
応する位置の該金属層を除去し、該接続電極に該画素電
極を接続するための第1コンタクト部を形成するととも
に、該外部接続端子の該金属層を除去し、該外部接続端
子の該第1透明導電層が露出された第2コンタクト部を
形成する工程と、 (g)該層間絶縁膜を覆い、且つ該第1コンタクト部で
該接続電極と接続され、該外部接続端子の該透明導電層
が露出された該第2コンタクト部を覆う第2透明導電層
を形成する工程と、 (h)該第2透明導電層をパターニングすることによっ
て、該画素電極と、該第1および第2透明導電層の2層
構造を有する該外部接続端子を形成する工程と、 を包含するアクティブマトリクス基板の製造方法。 - 【請求項5】 前記第1および第2透明導電層がインジ
ウム錫酸化物を用いて形成される、請求項1から4のい
ずれかに記載のアクティブマトリクス基板の製造方法。 - 【請求項6】 前記金属層がTa、Mo、Cr、Ti、
及びその窒化物のうち少なくとも1つを用いて形成され
る、請求項1から4のいずれかに記載のアクティブマト
リクス基板の製造方法。 - 【請求項7】 前記接続電極を形成する工程において、
CF4、SF6、BCl3、HClガスのうち少なくとも
1つを用いてエッチングを行う、請求項1から4のいず
れかに記載のアクティブマトリクス基板の製造方法。 - 【請求項8】 前記工程(c)は、前記第1透明導電層
をエッチングストッパーとして前記金属層のエッチング
を行った後に、該金属層をマスクとして該第1透明導電
層をエッチングする工程を包含する請求項1または4の
いずれかに記載のアクティブマトリクス基板の製造方
法。 - 【請求項9】 前記工程(g)は、前記外部接続端子の
第1透明導電層上に第2透明導電層を形成する工程を包
含する請求項2に記載のアクティブマトリクス基板の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13577598A JP3436487B2 (ja) | 1998-05-18 | 1998-05-18 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13577598A JP3436487B2 (ja) | 1998-05-18 | 1998-05-18 | アクティブマトリクス基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11326950A true JPH11326950A (ja) | 1999-11-26 |
JP3436487B2 JP3436487B2 (ja) | 2003-08-11 |
Family
ID=15159575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13577598A Expired - Fee Related JP3436487B2 (ja) | 1998-05-18 | 1998-05-18 | アクティブマトリクス基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3436487B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001255524A (ja) * | 2000-03-08 | 2001-09-21 | Toshiba Corp | 液晶表示素子 |
WO2005093506A1 (fr) * | 2004-03-29 | 2005-10-06 | Quanta Display Inc. | Structure de pixels et son procede de fabrication |
JP2007034285A (ja) * | 2005-07-22 | 2007-02-08 | Samsung Electronics Co Ltd | 薄膜トランジスタの製造方法 |
JP2007294970A (ja) * | 2006-04-21 | 2007-11-08 | Beijing Boe Optoelectronics Technology Co Ltd | Tft−lcdアレー基板及びその製造方法 |
JP2011100057A (ja) * | 2009-11-09 | 2011-05-19 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
JP2012068527A (ja) * | 2010-09-24 | 2012-04-05 | Casio Comput Co Ltd | 接点内蔵型タッチ式液晶表示装置及びその製造方法 |
JP2016154257A (ja) * | 2009-11-28 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2016533530A (ja) * | 2013-09-24 | 2016-10-27 | 深▲セン▼市華星光電技術有限公司 | Tft−lcdアレイ基板の製造方法、液晶パネル、液晶表示装置。 |
JP2022050404A (ja) * | 2009-03-05 | 2022-03-30 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1998
- 1998-05-18 JP JP13577598A patent/JP3436487B2/ja not_active Expired - Fee Related
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001255524A (ja) * | 2000-03-08 | 2001-09-21 | Toshiba Corp | 液晶表示素子 |
WO2005093506A1 (fr) * | 2004-03-29 | 2005-10-06 | Quanta Display Inc. | Structure de pixels et son procede de fabrication |
JP2007034285A (ja) * | 2005-07-22 | 2007-02-08 | Samsung Electronics Co Ltd | 薄膜トランジスタの製造方法 |
JP2007294970A (ja) * | 2006-04-21 | 2007-11-08 | Beijing Boe Optoelectronics Technology Co Ltd | Tft−lcdアレー基板及びその製造方法 |
US7952099B2 (en) | 2006-04-21 | 2011-05-31 | Beijing Boe Optoelectronics Technology Co., Ltd. | Thin film transistor liquid crystal display array substrate |
US8642404B2 (en) | 2006-04-21 | 2014-02-04 | Beijing Boe Optoelectronics Technology Co., Ltd | Thin film transistor liquid crystal display array substrate and manufacturing method thereof |
JP2022050404A (ja) * | 2009-03-05 | 2022-03-30 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP2011100057A (ja) * | 2009-11-09 | 2011-05-19 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
JP2016154257A (ja) * | 2009-11-28 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9887298B2 (en) | 2009-11-28 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US10263120B2 (en) | 2009-11-28 | 2019-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device and method for manufacturing liquid crystal display panel |
US10608118B2 (en) | 2009-11-28 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US11133419B2 (en) | 2009-11-28 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US11710795B2 (en) | 2009-11-28 | 2023-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor with c-axis-aligned crystals |
JP2012068527A (ja) * | 2010-09-24 | 2012-04-05 | Casio Comput Co Ltd | 接点内蔵型タッチ式液晶表示装置及びその製造方法 |
JP2016533530A (ja) * | 2013-09-24 | 2016-10-27 | 深▲セン▼市華星光電技術有限公司 | Tft−lcdアレイ基板の製造方法、液晶パネル、液晶表示装置。 |
Also Published As
Publication number | Publication date |
---|---|
JP3436487B2 (ja) | 2003-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3463006B2 (ja) | 液晶表示装置の製造方法および液晶表示装置 | |
KR100364949B1 (ko) | 액정 표시 장치의 제조 방법 | |
US7907228B2 (en) | TFT LCD structure and the manufacturing method thereof | |
US6707513B2 (en) | Active matrix substrate and manufacturing method thereof | |
CN108807470B (zh) | 触控显示屏的制作方法 | |
JP5741992B2 (ja) | Tft−lcdアレイ基板及びその製造方法 | |
US7335538B2 (en) | Method for manufacturing bottom substrate of liquid crystal display device | |
US7492418B2 (en) | Liquid crystal display device with particular metal layer configuration of TFT and fabricating method thereof | |
JP2005123610A (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
WO2014161238A1 (zh) | 阵列基板制备方法及阵列基板和显示装置 | |
JP3436487B2 (ja) | アクティブマトリクス基板の製造方法 | |
US8203683B2 (en) | Electro-optic device having terminal section and pixel section with particular multilayer structures | |
JPH11352515A (ja) | 液晶表示装置およびその製造方法 | |
JP2001272698A (ja) | 液晶表示装置の製造方法 | |
JP2001343659A (ja) | アクティブマトリクス型液晶表示パネルおよびその製造方法 | |
JPH10170951A (ja) | 液晶表示装置の製造方法 | |
US7651876B2 (en) | Semiconductor structures and method for fabricating the same | |
JPH11202360A (ja) | 平面表示装置用アレイ基板、及びその製造方法 | |
JPH0815733A (ja) | 薄膜トランジスタパネルとその製造方法 | |
JP3199222B2 (ja) | アクティブマトリクス基板、そのアクティブマトリクス基板を備えた液晶表示装置及びそのアクティブマトリクス基板の製造方法 | |
JPH09325361A (ja) | アクティブマトリクス基板の製造方法 | |
KR20020028014A (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
JPH11212119A (ja) | Tftアレイ基板及びその製造方法並びにこのtftアレイ基板を備えた液晶表示装置 | |
JPH04253031A (ja) | 液晶表示装置の製造方法 | |
JP2001281695A (ja) | 薄膜静電容量の製造方法および液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030522 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 10 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
LAPS | Cancellation because of no payment of annual fees |