JP2001281695A - 薄膜静電容量の製造方法および液晶表示装置 - Google Patents
薄膜静電容量の製造方法および液晶表示装置Info
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Abstract
(57)【要約】
【課題】 大面積の薄膜容量を高歩留まりで安定して製
造できる薄膜静電容量の製造方法を提供する。 【解決手段】 ガラス基板1上にゲート配線、ゲート電
極、ゲート絶縁膜5、半導体膜6、コンタクト層7、ソース配
線、ソース電極、ドレイン電極10を順次形成し、これらを
覆って透明樹脂製の層間絶縁膜16を積層し、その表面
に補助容量電極(第1の導電体膜)17および層間絶縁膜
(絶縁膜)を順次形成する。画素電極(第2の導電体膜)19
を形成する前に、層間絶縁膜16に対するよりも補助容量
電極17に対して大きなエッチング選択性を有するFeCl
3/HCl系エッチング液によって、層間絶縁膜16をエッ
チング処理する。異物24両側の隙間を経て下層の補助容
量電極17が、画素電極19と電気的に接続しない程度に選
択的にエッチングで除去され、薄膜静電容量に欠陥がな
くなる。
造できる薄膜静電容量の製造方法を提供する。 【解決手段】 ガラス基板1上にゲート配線、ゲート電
極、ゲート絶縁膜5、半導体膜6、コンタクト層7、ソース配
線、ソース電極、ドレイン電極10を順次形成し、これらを
覆って透明樹脂製の層間絶縁膜16を積層し、その表面
に補助容量電極(第1の導電体膜)17および層間絶縁膜
(絶縁膜)を順次形成する。画素電極(第2の導電体膜)19
を形成する前に、層間絶縁膜16に対するよりも補助容量
電極17に対して大きなエッチング選択性を有するFeCl
3/HCl系エッチング液によって、層間絶縁膜16をエッ
チング処理する。異物24両側の隙間を経て下層の補助容
量電極17が、画素電極19と電気的に接続しない程度に選
択的にエッチングで除去され、薄膜静電容量に欠陥がな
くなる。
Description
【0001】
【発明の属する技術分野】本発明は、歩留りを改善した
薄膜静電容量の製造方法およびこの方法により製造され
た薄膜静電容量を用いた液晶表示装置に関する。
薄膜静電容量の製造方法およびこの方法により製造され
た薄膜静電容量を用いた液晶表示装置に関する。
【0002】
【従来技術】従来、薄膜静電容量を用いた液晶表示装置
として、TFT(薄膜トランジスタ)で駆動される1単位
画素の平面を図7に、等価回路を図8に、IX-IX線断面を
図9に、X-X線断面を図10に夫々示すようなものが知ら
れている。この液晶表示装置は、図7,図9に示すよう
に、ガラス基板51(図9)上にゲート材となるAl,Mo,
Taやこれらの合金の導電膜材料を成膜し、パターニング
して、ゲート配線52(図7)、ゲート電極53(図9)、補
助容量配線54(図10)を形成し、次いで、SiNxのゲ
ート絶縁膜55、a-Si(i)の半導体膜56、a-Si(n+)の
コンタクト層57を連続して成膜した後、ゲート電極5
3上の半導体膜56とコンタクト層57のみをドライエ
ッチングで除去する。
として、TFT(薄膜トランジスタ)で駆動される1単位
画素の平面を図7に、等価回路を図8に、IX-IX線断面を
図9に、X-X線断面を図10に夫々示すようなものが知ら
れている。この液晶表示装置は、図7,図9に示すよう
に、ガラス基板51(図9)上にゲート材となるAl,Mo,
Taやこれらの合金の導電膜材料を成膜し、パターニング
して、ゲート配線52(図7)、ゲート電極53(図9)、補
助容量配線54(図10)を形成し、次いで、SiNxのゲ
ート絶縁膜55、a-Si(i)の半導体膜56、a-Si(n+)の
コンタクト層57を連続して成膜した後、ゲート電極5
3上の半導体膜56とコンタクト層57のみをドライエ
ッチングで除去する。
【0003】次に、ソース材となるAlの導電膜材料を
成膜し、パターニングして、ソース配線58(図7)、ソー
ス電極59、ドレイン電極60を形成し、さらにソース
電極59をマスクにしてコンタクト層57と半導体膜5
6の一部をエッチングしてTFT部65(図7)のソース
とドレインを分離し、次いで透明導電膜であるITO
(インジウム錫酸化物)を成膜し、パターンニングして、
画素電極61を形成して完成される。なお、アクティブ
素子の信頼性確保のため、必要に応じて表面にSiNxな
どの保護膜が形成される。最後に、上記TFT基板は、
間隔をおいて対向させたカラーフィルタ等をもつ対向側
基板との間に液晶を封入され、実装工程等を経て液晶表
示装置となる。
成膜し、パターニングして、ソース配線58(図7)、ソー
ス電極59、ドレイン電極60を形成し、さらにソース
電極59をマスクにしてコンタクト層57と半導体膜5
6の一部をエッチングしてTFT部65(図7)のソース
とドレインを分離し、次いで透明導電膜であるITO
(インジウム錫酸化物)を成膜し、パターンニングして、
画素電極61を形成して完成される。なお、アクティブ
素子の信頼性確保のため、必要に応じて表面にSiNxな
どの保護膜が形成される。最後に、上記TFT基板は、
間隔をおいて対向させたカラーフィルタ等をもつ対向側
基板との間に液晶を封入され、実装工程等を経て液晶表
示装置となる。
【0004】さて、上記液晶表示装置では、液晶層にか
かる電圧を一定時間(1フィールド間)保持する必要があ
るため、図8に示すように、液晶層62と並列に補助容
量63が設けられており、この補助容量63は、図7の
X-X線断面図である図10に示すように、ガラス基板5
1表面の補助容量配線54上にゲート絶縁膜55を介し
て画素電極61を重畳することによって形成され、図7
で帯状の補助容量配線(第1補助容量電極)54とその真
上に当たるの画素電極61の部分(第2補助容量電極)6
4で挟まれるゲート絶縁膜55が補助容量となる。
かる電圧を一定時間(1フィールド間)保持する必要があ
るため、図8に示すように、液晶層62と並列に補助容
量63が設けられており、この補助容量63は、図7の
X-X線断面図である図10に示すように、ガラス基板5
1表面の補助容量配線54上にゲート絶縁膜55を介し
て画素電極61を重畳することによって形成され、図7
で帯状の補助容量配線(第1補助容量電極)54とその真
上に当たるの画素電極61の部分(第2補助容量電極)6
4で挟まれるゲート絶縁膜55が補助容量となる。
【0005】しかし、このゲート絶縁膜55にピンホー
ルがある場合や、既存の異物により成膜した補助容量配
線54に段差ができ、この段差がゲート絶縁膜55によ
って解消できない場合には、次に成膜される第2補助容
量電極64と第1補助容量電極54が電気的に接続し
て、その単位画素が正常に動作しなくなって、液晶表示
装置の製造歩留りの低下をもたらす。加えて、液晶表示
素子は、精細度が高くなるほど開口率を確保しつつ上記
補助容量を形成することが困難になり、特に小型高精細
が要求される高精細プロジェクション用パネルでは困難
化の傾向が顕著である。その理由は、バスライン幅やT
FTはプロセスルールで制限を受けて所定サイズ以下に
できないため、画素が小さくなるほど、開口率の増加に
寄与しないバスラインやアクティブ素子の占める割合が
増えるからであり、また、補助容量は、TFTのゲート
・ドレインの重畳面積に応じて所定値以下にできないた
め、画素の小型化に伴う画素容量の減少率と同じ割合で
補助容量を小さくできないからである。
ルがある場合や、既存の異物により成膜した補助容量配
線54に段差ができ、この段差がゲート絶縁膜55によ
って解消できない場合には、次に成膜される第2補助容
量電極64と第1補助容量電極54が電気的に接続し
て、その単位画素が正常に動作しなくなって、液晶表示
装置の製造歩留りの低下をもたらす。加えて、液晶表示
素子は、精細度が高くなるほど開口率を確保しつつ上記
補助容量を形成することが困難になり、特に小型高精細
が要求される高精細プロジェクション用パネルでは困難
化の傾向が顕著である。その理由は、バスライン幅やT
FTはプロセスルールで制限を受けて所定サイズ以下に
できないため、画素が小さくなるほど、開口率の増加に
寄与しないバスラインやアクティブ素子の占める割合が
増えるからであり、また、補助容量は、TFTのゲート
・ドレインの重畳面積に応じて所定値以下にできないた
め、画素の小型化に伴う画素容量の減少率と同じ割合で
補助容量を小さくできないからである。
【0006】そこで、画面全体を補助容量として有効利
用する図11,図12に示すような従来手法が提案され
ている。この手法による液晶表示素子は、ガラス基板5
1(図12)上に、補助容量配線を除き図9と同様のゲー
ト配線52(図11),ゲート電極(53),ゲート絶縁膜5
5,半導体膜56,コンタクト層57,ソース配線58(図
11),ソース電極(59),ドレイン電極60を順次形成
するが、図12には、図9のTFT65の右端一部に相
当するゲート絶縁膜55上の半導体膜56,コンタクト
層57,延在するドレイン電極60のみが図中左端に示
されている。次に、ゲート絶縁膜55およびドレイン電
極60等を覆うようにアクリル系の透明樹脂を厚さ3μ
mで塗布し、光透過率向上のため200℃程度でベークして
層間絶縁膜66とし、続いて、ITOを厚さ100nmで成
膜し、後に画素電極69をドレイン電極60に接続する
ためのスルーホール71をパターニングで開口して第1
補助容量電極67を形成し、さらに、スパッタリング法
によりSiO2を厚さ150nmで積層後、同様のスルーホール
72を開口して補助容量となる層間絶縁膜68を形成す
る。
用する図11,図12に示すような従来手法が提案され
ている。この手法による液晶表示素子は、ガラス基板5
1(図12)上に、補助容量配線を除き図9と同様のゲー
ト配線52(図11),ゲート電極(53),ゲート絶縁膜5
5,半導体膜56,コンタクト層57,ソース配線58(図
11),ソース電極(59),ドレイン電極60を順次形成
するが、図12には、図9のTFT65の右端一部に相
当するゲート絶縁膜55上の半導体膜56,コンタクト
層57,延在するドレイン電極60のみが図中左端に示
されている。次に、ゲート絶縁膜55およびドレイン電
極60等を覆うようにアクリル系の透明樹脂を厚さ3μ
mで塗布し、光透過率向上のため200℃程度でベークして
層間絶縁膜66とし、続いて、ITOを厚さ100nmで成
膜し、後に画素電極69をドレイン電極60に接続する
ためのスルーホール71をパターニングで開口して第1
補助容量電極67を形成し、さらに、スパッタリング法
によりSiO2を厚さ150nmで積層後、同様のスルーホール
72を開口して補助容量となる層間絶縁膜68を形成す
る。
【0007】さらに、下層の層間絶縁膜66をパターニ
ングし、CF4/O2系のガスを用いてドライエッチング
して、同様のスルーホール73を形成し、最後に、IT
Oをスパッタリング法により厚さ100nmで成膜し、パター
ニング後、FeCl3とHClの混合液を用いたウエットエ
ッチング法でエッチングして第2補助容量電極を兼ねる
画素電極69を形成する。この画素電極69は、スルー
ホールを経てTFT65に接続される液晶駆動用の電極
であるとともに、下層の層間絶縁膜68と第1補助容量
電極67と一緒に図11に示す1単位画素の全面に広が
る補助容量を形成することになる。そして、このTFT
基板は、図7の従来と同様に対向基板との間に液晶を封
入され、実装工程を経て液晶表示装置となる。
ングし、CF4/O2系のガスを用いてドライエッチング
して、同様のスルーホール73を形成し、最後に、IT
Oをスパッタリング法により厚さ100nmで成膜し、パター
ニング後、FeCl3とHClの混合液を用いたウエットエ
ッチング法でエッチングして第2補助容量電極を兼ねる
画素電極69を形成する。この画素電極69は、スルー
ホールを経てTFT65に接続される液晶駆動用の電極
であるとともに、下層の層間絶縁膜68と第1補助容量
電極67と一緒に図11に示す1単位画素の全面に広が
る補助容量を形成することになる。そして、このTFT
基板は、図7の従来と同様に対向基板との間に液晶を封
入され、実装工程を経て液晶表示装置となる。
【0008】
【発明が解決しようとする課題】このように、画面全体
に亘る透明な補助容量をもつ図11の液晶表示素子は、
画素の小型化に伴う画素容量の減少を補い、開口率を確
保する上で非常に有効な手段である。しかしながら、こ
のような補助容量は、広い画面全体に欠陥のない薄膜容
量を形成することを必須とし、かかる薄膜容量を高歩留
まりに安定して製造するのは非常に難しい。なぜなら、
欠陥が許されない補助容量部分の単位画素に対する面積
比は、図7の従来例では20%[補助容量配線(54):画
素電極(61)]程度であるのに対して、図11の従来例
では約100%[補助容量(69):画素電極(61)]になるか
らである。
に亘る透明な補助容量をもつ図11の液晶表示素子は、
画素の小型化に伴う画素容量の減少を補い、開口率を確
保する上で非常に有効な手段である。しかしながら、こ
のような補助容量は、広い画面全体に欠陥のない薄膜容
量を形成することを必須とし、かかる薄膜容量を高歩留
まりに安定して製造するのは非常に難しい。なぜなら、
欠陥が許されない補助容量部分の単位画素に対する面積
比は、図7の従来例では20%[補助容量配線(54):画
素電極(61)]程度であるのに対して、図11の従来例
では約100%[補助容量(69):画素電極(61)]になるか
らである。
【0009】大面積の薄膜容量を高歩留まりで安定して
製造するには、i)層間絶縁膜68の膜厚を厚くしたり、
ii)層間絶縁膜68の成膜を複数回に分けて行なって、各
成膜の間に洗浄工程を設けたり、iii)2種類以上の絶縁
膜を組み合わせたり、iv)補助容量電極67,69を陽極
酸化して絶縁性を高めたりする方法が考えられる。しか
しながら、i)の方法は、面積当たりの補助容量の容量値
が低下するため、補助容量電極を大きくする必要上、透
過率(開口率)の低下を招き、ii)の方法は、ピンホール
に対する効果はあっても、介在異物によるリークに対し
て効果がなく、ii),iii)の方法は、工程が長くなる欠点
があり、iv)の方法は、補助容量電極の材料のITOが
陽極酸化によって絶縁膜を形成できず、上記 i)〜iv)の
いずれの方法も、大面積の薄膜容量を高歩留まりで安定
して製造できないという問題がある。
製造するには、i)層間絶縁膜68の膜厚を厚くしたり、
ii)層間絶縁膜68の成膜を複数回に分けて行なって、各
成膜の間に洗浄工程を設けたり、iii)2種類以上の絶縁
膜を組み合わせたり、iv)補助容量電極67,69を陽極
酸化して絶縁性を高めたりする方法が考えられる。しか
しながら、i)の方法は、面積当たりの補助容量の容量値
が低下するため、補助容量電極を大きくする必要上、透
過率(開口率)の低下を招き、ii)の方法は、ピンホール
に対する効果はあっても、介在異物によるリークに対し
て効果がなく、ii),iii)の方法は、工程が長くなる欠点
があり、iv)の方法は、補助容量電極の材料のITOが
陽極酸化によって絶縁膜を形成できず、上記 i)〜iv)の
いずれの方法も、大面積の薄膜容量を高歩留まりで安定
して製造できないという問題がある。
【0010】そこで、本発明の目的は、簡素な工程によ
り大面積の薄膜容量を高歩留まりで安定して得ることが
できる薄膜静電容量の製造方法およびこの薄膜静電容量
を用いた液晶表示装置を提供することにある。
り大面積の薄膜容量を高歩留まりで安定して得ることが
できる薄膜静電容量の製造方法およびこの薄膜静電容量
を用いた液晶表示装置を提供することにある。
【0011】上記目的を達成するため、請求項1の発明
は、第1の導電体膜上に少なくとも1層の絶縁膜を介し
て第2の導電体膜を形成してなる薄膜静電容量の製造方
法において、上記第1の導電体膜上に絶縁膜を形成した
後、上記第2の導電体膜を形成する以前に、少なくとも
最表面の上記絶縁膜に対するよりも上記第1の導電体膜
に対して大きなエッチング選択性を有するエッチング液
あるいはガスまたはプラズマによって、上記絶縁膜をエ
ッチング処理することを特徴とする。
は、第1の導電体膜上に少なくとも1層の絶縁膜を介し
て第2の導電体膜を形成してなる薄膜静電容量の製造方
法において、上記第1の導電体膜上に絶縁膜を形成した
後、上記第2の導電体膜を形成する以前に、少なくとも
最表面の上記絶縁膜に対するよりも上記第1の導電体膜
に対して大きなエッチング選択性を有するエッチング液
あるいはガスまたはプラズマによって、上記絶縁膜をエ
ッチング処理することを特徴とする。
【0012】上記薄膜静電容量の製造の際、第1の導電
体膜上に異物があり、または第1の導電体膜を貫く異物
があって絶縁膜を形成した後に、この異物が脱落した場
合、あるいは形成した絶縁膜に貫通ピンホールがある場
合に、第2の導電体膜を形成すると、第2の導電体膜が
第1の導電体膜に繋がって薄膜静電容量に欠陥が生じ
る。請求項1の薄膜静電容量の製造方法では、第1の導
電体膜上の絶縁膜表面に第2の導電体膜を形成する以前
に、上記絶縁膜をエッチング液あるいはガスまたはプラ
ズマによってエッチング処理する。上記エッチング液等
は、絶縁膜に対するよりも第1の導電対膜に対して大き
いエッチング選択性を有するので、異物の脱落でできた
絶縁膜のピンホールまたは上記貫通ピンホールあるいは
脱落せずに在る異物と絶縁膜の隙間を経て下層に侵入し
て、第1の導電体膜をエッチングし、貫通ピンホールま
たは異物の両側で第1の導電体膜を相当幅で除去する。
従って、その後に第2の導電体膜を積層形成しても、第
2の導電体膜は第1の導電体膜に繋がることがなく、貫
通ピンホールや異物によって薄膜静電容量に欠陥が生じ
ることはない。
体膜上に異物があり、または第1の導電体膜を貫く異物
があって絶縁膜を形成した後に、この異物が脱落した場
合、あるいは形成した絶縁膜に貫通ピンホールがある場
合に、第2の導電体膜を形成すると、第2の導電体膜が
第1の導電体膜に繋がって薄膜静電容量に欠陥が生じ
る。請求項1の薄膜静電容量の製造方法では、第1の導
電体膜上の絶縁膜表面に第2の導電体膜を形成する以前
に、上記絶縁膜をエッチング液あるいはガスまたはプラ
ズマによってエッチング処理する。上記エッチング液等
は、絶縁膜に対するよりも第1の導電対膜に対して大き
いエッチング選択性を有するので、異物の脱落でできた
絶縁膜のピンホールまたは上記貫通ピンホールあるいは
脱落せずに在る異物と絶縁膜の隙間を経て下層に侵入し
て、第1の導電体膜をエッチングし、貫通ピンホールま
たは異物の両側で第1の導電体膜を相当幅で除去する。
従って、その後に第2の導電体膜を積層形成しても、第
2の導電体膜は第1の導電体膜に繋がることがなく、貫
通ピンホールや異物によって薄膜静電容量に欠陥が生じ
ることはない。
【0013】請求項2の薄膜静電容量の製造方法は、上
記第1および第2の導電体膜が、透明導電体からなるこ
とを特徴とする。
記第1および第2の導電体膜が、透明導電体からなるこ
とを特徴とする。
【0014】請求項2の製造方法では、第1および第2
の導電体膜が透明導電体からなるので、この薄膜静電容
量を、液晶の画素電極側基板の各画素に部分的に図7の
如く帯状に、または全体的に図11の如く矩形状に組み
込んで、画素電極側基板の外部からバックライトが透過
する透過型の液晶表示装置の補助容量として用いること
ができる。
の導電体膜が透明導電体からなるので、この薄膜静電容
量を、液晶の画素電極側基板の各画素に部分的に図7の
如く帯状に、または全体的に図11の如く矩形状に組み
込んで、画素電極側基板の外部からバックライトが透過
する透過型の液晶表示装置の補助容量として用いること
ができる。
【0015】請求項3の薄膜静電容量の製造方法は、第
2の導電体膜が、反射電極として用いうる高い反射率を
有する導電体からなることを特徴とする。
2の導電体膜が、反射電極として用いうる高い反射率を
有する導電体からなることを特徴とする。
【0016】請求項3の製造方法では、第2の導電体膜
が高反射率をもつ導電体からなるので、この薄膜静電容
量を、液晶の画素電極側基板の各画素に全体的に図11
の如く矩形状に組み込んで、対向電極側基板の外部から
入射した光が上記第2の導電体膜で反射する反射型の液
晶表示装置の補助容量として用いることができる。
が高反射率をもつ導電体からなるので、この薄膜静電容
量を、液晶の画素電極側基板の各画素に全体的に図11
の如く矩形状に組み込んで、対向電極側基板の外部から
入射した光が上記第2の導電体膜で反射する反射型の液
晶表示装置の補助容量として用いることができる。
【0017】請求項4の薄膜静電容量の製造方法は、請
求項2または3の第1の導電体膜が、インジウム錫酸化
物(ITO)からなることを特徴とする。
求項2または3の第1の導電体膜が、インジウム錫酸化
物(ITO)からなることを特徴とする。
【0018】請求項4の製造方法では、共に透明導電体
である第1および第2の導電体膜のうちの第1の導電体
膜、または高反射率の第2の導電体膜以外の第1の導電
体膜が、液晶表示装置の透明電極材料として多用される
ITOであるので、液晶の画素電極側基板の各画素に全
体的に図11の如く矩形状に組み込んで、材料の共通化
で製造コストを抑えつつ、前者を透過型、後者を反射型
の液晶表示装置の補助容量として夫々用いることができ
る。
である第1および第2の導電体膜のうちの第1の導電体
膜、または高反射率の第2の導電体膜以外の第1の導電
体膜が、液晶表示装置の透明電極材料として多用される
ITOであるので、液晶の画素電極側基板の各画素に全
体的に図11の如く矩形状に組み込んで、材料の共通化
で製造コストを抑えつつ、前者を透過型、後者を反射型
の液晶表示装置の補助容量として夫々用いることができ
る。
【0019】請求項5の薄膜静電容量の製造方法は、上
記エッチング処理が、FeCl3/HCl系のエッチング液
またはHBr系のエッチング液を用いて行なわれること
を特徴とする。
記エッチング処理が、FeCl3/HCl系のエッチング液
またはHBr系のエッチング液を用いて行なわれること
を特徴とする。
【0020】請求項5の薄膜静電容量の製造方法では、
第1の導電体膜であるITOのエッチング処理が、IT
O膜のウエットエッチングに多用され、最適なFeCl3/
HCl系のエッチング液またはHBr系のエッチング液を
用いて行なわれるので、貫通ピンホールや異物の両側で
ITO膜を相当幅で確実に除去でき、薄膜静電容量の欠
陥を確実に防止することができる。
第1の導電体膜であるITOのエッチング処理が、IT
O膜のウエットエッチングに多用され、最適なFeCl3/
HCl系のエッチング液またはHBr系のエッチング液を
用いて行なわれるので、貫通ピンホールや異物の両側で
ITO膜を相当幅で確実に除去でき、薄膜静電容量の欠
陥を確実に防止することができる。
【0021】請求項6の薄膜静電容量の製造方法は、上
記エッチング処理が、アノードカップリング方式、誘導
結合方式、マイクロ波方式などの等方性の強いドライエ
ッチング法によって行なわれることを特徴とする。
記エッチング処理が、アノードカップリング方式、誘導
結合方式、マイクロ波方式などの等方性の強いドライエ
ッチング法によって行なわれることを特徴とする。
【0022】請求項6の製造方法では、第1の導電体膜
の選択的エッチング処理を等方性の強いドライエッチン
グで行なうので、残存する異物の影になる第1の導電体
膜も良好に除去でき、薄膜静電容量の欠陥を確実に防止
することができる。
の選択的エッチング処理を等方性の強いドライエッチン
グで行なうので、残存する異物の影になる第1の導電体
膜も良好に除去でき、薄膜静電容量の欠陥を確実に防止
することができる。
【0023】請求項7の液晶表示装置は、請求項1乃至
6のいずれか1つに記載の製造方法によって作成された
薄膜静電容量を補助容量として備えたことを特徴とす
る。
6のいずれか1つに記載の製造方法によって作成された
薄膜静電容量を補助容量として備えたことを特徴とす
る。
【0024】請求項7の液晶表示装置は、ピンホールや
異物による第1,第2の導電体膜の短絡による欠陥のな
い製造方法で作られた薄膜静電容量を補助容量として用
いているので、表示部が大面積でも高歩留まりで安定し
て製造することができる。
異物による第1,第2の導電体膜の短絡による欠陥のな
い製造方法で作られた薄膜静電容量を補助容量として用
いているので、表示部が大面積でも高歩留まりで安定し
て製造することができる。
【0025】
【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。図1は本発明の製造方法による
薄膜静電容量を用いた液晶表示装置の一例を示す平面
図、図2は図1のII-II線に沿う断面図である。この液
晶表示装置は、薄膜静電容量、つまり補助容量13の形
成方法が異なる点を除いて、図7〜図10で述べた従来
の液晶表示装置と同じ構成であり、同一部材には従来例
の参照番号から50を減じた参照番号を付している。こ
の液晶表示装置は、図1,2に示し、図9,10で述べた
と同様に、透明基板としてのガラス基板1上にゲート材
となるAlを成膜し、パターニングして、ゲート配線2、
ゲート電極3(図9の53参照)、第1の導電体膜として
の補助容量配線4を形成し、次いで絶縁膜としての300n
m厚のSiNxのゲート絶縁膜5、200nm厚のa-Si(i)の半
導体膜(図9の56参照)、30nm厚のa-Si(n+)のコンタ
クト層(図9の57)を連続して成膜した後、ゲート電極
上の半導体膜とコンタクト層のみをドライエッチングで
除去し、続いてソース材となるAlを成膜し、パターニン
グして、ソース配線(図7の58参照)、ソース電極(図9
の59参照)、ドレイン電極(図9の60参照)を形成し、
さらにソース電極をマスクにしてコンタクト層と半導体
膜の一部をエッチングしてTFT部15のソースとドレ
インを分離し、次いで透明導電膜であるITO(インジ
ウム錫酸化物)を成膜し、パターンニングして、第2の導
電体膜としての画素電極11(図2(C))を形成してい
る。そして、画素電極側のガラス基板1は、間隔をおい
て対向させたカラーフィルタ等をもつ図示しない対向側
基板との間に液晶を封入され、実装工程等を経て完成さ
れる。
により詳細に説明する。図1は本発明の製造方法による
薄膜静電容量を用いた液晶表示装置の一例を示す平面
図、図2は図1のII-II線に沿う断面図である。この液
晶表示装置は、薄膜静電容量、つまり補助容量13の形
成方法が異なる点を除いて、図7〜図10で述べた従来
の液晶表示装置と同じ構成であり、同一部材には従来例
の参照番号から50を減じた参照番号を付している。こ
の液晶表示装置は、図1,2に示し、図9,10で述べた
と同様に、透明基板としてのガラス基板1上にゲート材
となるAlを成膜し、パターニングして、ゲート配線2、
ゲート電極3(図9の53参照)、第1の導電体膜として
の補助容量配線4を形成し、次いで絶縁膜としての300n
m厚のSiNxのゲート絶縁膜5、200nm厚のa-Si(i)の半
導体膜(図9の56参照)、30nm厚のa-Si(n+)のコンタ
クト層(図9の57)を連続して成膜した後、ゲート電極
上の半導体膜とコンタクト層のみをドライエッチングで
除去し、続いてソース材となるAlを成膜し、パターニン
グして、ソース配線(図7の58参照)、ソース電極(図9
の59参照)、ドレイン電極(図9の60参照)を形成し、
さらにソース電極をマスクにしてコンタクト層と半導体
膜の一部をエッチングしてTFT部15のソースとドレ
インを分離し、次いで透明導電膜であるITO(インジ
ウム錫酸化物)を成膜し、パターンニングして、第2の導
電体膜としての画素電極11(図2(C))を形成してい
る。そして、画素電極側のガラス基板1は、間隔をおい
て対向させたカラーフィルタ等をもつ図示しない対向側
基板との間に液晶を封入され、実装工程等を経て完成さ
れる。
【0026】本発明の液晶表示装置の従来例と異なる点
は、補助容量配線(第1の導電体膜)4上にゲート絶縁膜
(絶縁体膜)5を形成した後、画素電極(第2の導電体膜)
11を形成する以前に、ゲート絶縁膜5に対するよりも
補助容量配線4に対して大きなエッチング選択性を有す
るエッチング液あるいはガスまたはプラズマによって、
ゲート絶縁膜5をエッチング処理することである。この
実施の形態では、Al系のエッチング液として燐酸・酢
酸・硝酸系溶液を用いてエッチング処理を行なった。こ
のエッチング液は、ゲート絶縁膜5に対するよりも補助
容量配線4に対して大きなエッチング選択性を有するの
で、異物等が介在しない正常なゲート絶縁膜5は全くエ
ッチングされず、何の変化も起らないが、異物等が介在
すると、しみ込んだエッチング液によって下層の補助容
量電極4がエッチングされることになる。
は、補助容量配線(第1の導電体膜)4上にゲート絶縁膜
(絶縁体膜)5を形成した後、画素電極(第2の導電体膜)
11を形成する以前に、ゲート絶縁膜5に対するよりも
補助容量配線4に対して大きなエッチング選択性を有す
るエッチング液あるいはガスまたはプラズマによって、
ゲート絶縁膜5をエッチング処理することである。この
実施の形態では、Al系のエッチング液として燐酸・酢
酸・硝酸系溶液を用いてエッチング処理を行なった。こ
のエッチング液は、ゲート絶縁膜5に対するよりも補助
容量配線4に対して大きなエッチング選択性を有するの
で、異物等が介在しない正常なゲート絶縁膜5は全くエ
ッチングされず、何の変化も起らないが、異物等が介在
すると、しみ込んだエッチング液によって下層の補助容
量電極4がエッチングされることになる。
【0027】図2,図3,図4は、異物等が介在する場合
に上記エッチング液により補助容量電極4がエッチング
される3つの場合を模式的に表わしており、図2は補助
容量電極4上に異物24がある場合、図3は補助容量電
極4を貫通する異物24がある場合、図4はゲート絶縁
膜5に貫通ピンホール27がある場合を夫々示してい
る。図2において、異物24が付着した補助容量電極
(第1の導電体膜)4上にゲート絶縁膜5を成膜すると、
図2(A)に示すように異物24の両側に補助容量電極4
が露出する部分25を生じる。その後、そのまま画素電
極(第2の導電体膜)11を成膜すると、この露出部分で
画素電極11が補助容量電極4と電気的に接続される。
しかし、この実施の形態では、エッチング液によるエッ
チングを行なうので、図2(B)に示すように、露出して
いる補助容量電極4のみが選択的にエッチングされて、
異物24の両側下部が電気的接続を防ぐに必要最小幅2
6で除去される。従って、次いで画素電極11を成膜し
ても、図2(C)に示すように、画素電極11と補助容量
電極4が繋がらず、ゲート絶縁膜5を挟む両電極11,
4で構成される薄膜静電容量の両電極短絡による機能不
全を防ぐことができる。なお、図2(C)の14は、画素
電極11のうち補助容量電極4との間にゲート絶縁膜5
を挟んで液晶表示装置の帯状の補助容量(薄膜静電容量)
13(図1参照)を構成する部分である。
に上記エッチング液により補助容量電極4がエッチング
される3つの場合を模式的に表わしており、図2は補助
容量電極4上に異物24がある場合、図3は補助容量電
極4を貫通する異物24がある場合、図4はゲート絶縁
膜5に貫通ピンホール27がある場合を夫々示してい
る。図2において、異物24が付着した補助容量電極
(第1の導電体膜)4上にゲート絶縁膜5を成膜すると、
図2(A)に示すように異物24の両側に補助容量電極4
が露出する部分25を生じる。その後、そのまま画素電
極(第2の導電体膜)11を成膜すると、この露出部分で
画素電極11が補助容量電極4と電気的に接続される。
しかし、この実施の形態では、エッチング液によるエッ
チングを行なうので、図2(B)に示すように、露出して
いる補助容量電極4のみが選択的にエッチングされて、
異物24の両側下部が電気的接続を防ぐに必要最小幅2
6で除去される。従って、次いで画素電極11を成膜し
ても、図2(C)に示すように、画素電極11と補助容量
電極4が繋がらず、ゲート絶縁膜5を挟む両電極11,
4で構成される薄膜静電容量の両電極短絡による機能不
全を防ぐことができる。なお、図2(C)の14は、画素
電極11のうち補助容量電極4との間にゲート絶縁膜5
を挟んで液晶表示装置の帯状の補助容量(薄膜静電容量)
13(図1参照)を構成する部分である。
【0028】図3において、補助容量電極4を貫通する
異物24があるとき、ゲート絶縁膜5を成膜すると、図
3(A)に示すように異物24の両側に補助容量電極4が
露出する部分25を生じる。しかし、続いてエッチング
液により露出している補助容量電極4のみが選択的にエ
ッチングされて、図3(B)に示すように、異物24の両
側が電気的接続を防ぐに必要最小幅26で除去される。
従って、続く画素電極11の成膜によっても、図2(C)
に示すように、画素電極11と補助容量電極4が繋がら
ず、ゲート絶縁膜5を挟む両電極11,4で構成される
薄膜静電容量13の両電極短絡による機能不全を防ぐこ
とができる。
異物24があるとき、ゲート絶縁膜5を成膜すると、図
3(A)に示すように異物24の両側に補助容量電極4が
露出する部分25を生じる。しかし、続いてエッチング
液により露出している補助容量電極4のみが選択的にエ
ッチングされて、図3(B)に示すように、異物24の両
側が電気的接続を防ぐに必要最小幅26で除去される。
従って、続く画素電極11の成膜によっても、図2(C)
に示すように、画素電極11と補助容量電極4が繋がら
ず、ゲート絶縁膜5を挟む両電極11,4で構成される
薄膜静電容量13の両電極短絡による機能不全を防ぐこ
とができる。
【0029】図4において、ゲート絶縁膜5に図4(A)
に示すような貫通ピンホール27があるとき、その上に
画素電極を成膜すると、画素電極と補助容量電極4が繋
がる。しかし、この実施の形態では、エッチング液によ
り露出している補助容量電極4のみが選択的にエッチン
グされて、図4(B)に示すように、ピンホール27の下
部が電気的接続を防ぐに必要最小幅28で除去される。
従って、続く画素電極11の成膜によっても、図4(C)
に示すように、画素電極11と補助容量電極4が繋がら
ず、ゲート絶縁膜5を挟む両電極11,4で構成される
薄膜静電容量13の両電極短絡による機能不全を防ぐこ
とができる。上記実施の形態の液晶表示装置は、異物2
4やピンホール27による補助容量電極4と画素電極1
1の短絡による欠陥を生じない製造方法で作られた薄膜
静電容量を補助容量として用いているので、表示部が大
面積でも高歩留まりで安定して製造することができる。
なお、本発明のエッチング液による処理時間は、第1の
導電体膜の膜厚や膜質に依存するが、少なくとも露出し
ている第1の導電体膜の部分をエッチオフする時間より
も長くする必要がある。
に示すような貫通ピンホール27があるとき、その上に
画素電極を成膜すると、画素電極と補助容量電極4が繋
がる。しかし、この実施の形態では、エッチング液によ
り露出している補助容量電極4のみが選択的にエッチン
グされて、図4(B)に示すように、ピンホール27の下
部が電気的接続を防ぐに必要最小幅28で除去される。
従って、続く画素電極11の成膜によっても、図4(C)
に示すように、画素電極11と補助容量電極4が繋がら
ず、ゲート絶縁膜5を挟む両電極11,4で構成される
薄膜静電容量13の両電極短絡による機能不全を防ぐこ
とができる。上記実施の形態の液晶表示装置は、異物2
4やピンホール27による補助容量電極4と画素電極1
1の短絡による欠陥を生じない製造方法で作られた薄膜
静電容量を補助容量として用いているので、表示部が大
面積でも高歩留まりで安定して製造することができる。
なお、本発明のエッチング液による処理時間は、第1の
導電体膜の膜厚や膜質に依存するが、少なくとも露出し
ている第1の導電体膜の部分をエッチオフする時間より
も長くする必要がある。
【0030】なお、上記実施の形態では、補助容量電極
4にAlを、ゲート絶縁膜5にSiNxを用いた関係上、
ウエットエッチ処理を行ったが、補助容量電極材料やゲ
ート絶縁膜材料の組み合わせによってはドライエッチン
グ処理を採用することもできる。例えば、TaとSiNx
の組み合わせでは、エッチング条件をコントロールして
選択比を稼げばCF4/O2系のガスを用いることができ
る。但し、その場合、異物の影になる部分もエッチング
する必要があるため、アノードカップリング方式、誘導
誘導結合方式、マイクロ波方式などの等方性の強いドラ
イエッチングを採用するのが好ましい。また、上記実施
の形態では、補助容量電極4のエッチングは、ゲート絶
縁膜5の成膜直後に行なっているが、画素電極11の成
膜前であれば、他の膜構成を考慮し、他の膜に影響がな
い範囲で、例えばコンタクト層(図9の57参照)と半導
体膜(図9の56参照)の島状エッチングの直後や画素電
極11の成膜直前などの別の時点で実施してもよい。
4にAlを、ゲート絶縁膜5にSiNxを用いた関係上、
ウエットエッチ処理を行ったが、補助容量電極材料やゲ
ート絶縁膜材料の組み合わせによってはドライエッチン
グ処理を採用することもできる。例えば、TaとSiNx
の組み合わせでは、エッチング条件をコントロールして
選択比を稼げばCF4/O2系のガスを用いることができ
る。但し、その場合、異物の影になる部分もエッチング
する必要があるため、アノードカップリング方式、誘導
誘導結合方式、マイクロ波方式などの等方性の強いドラ
イエッチングを採用するのが好ましい。また、上記実施
の形態では、補助容量電極4のエッチングは、ゲート絶
縁膜5の成膜直後に行なっているが、画素電極11の成
膜前であれば、他の膜構成を考慮し、他の膜に影響がな
い範囲で、例えばコンタクト層(図9の57参照)と半導
体膜(図9の56参照)の島状エッチングの直後や画素電
極11の成膜直前などの別の時点で実施してもよい。
【0031】図5は本発明の製造方法の他の実施の形態
による薄膜静電容量を用いた液晶表示装置を示す平面
図、図6は図5のVI-VI線に沿う断面図である。この液
晶表示装置は、薄膜静電容量の形成方法が異なる点を除
いて、図11,図12で述べた従来の液晶表示装置と同
じ構成であり、同一部材には従来例の参照番号から50
を減じた参照番号を付している。この液晶表示素子は、
図5,6に示し、図11,12で述べたと同様に、ガラス
基板1上に、ゲート配線2,ゲート電極(図9の53参
照),ゲート絶縁膜5(図6),半導体膜6,コンタクト層
7,ソース配線(図11の58参照),ソース電極(図9の
59参照),ドレイン電極10を順次形成し、ゲート絶縁
膜5およびドレイン電極10等を覆うようにアクリル系
の透明樹脂を厚さ3μmで塗布し、光透過率向上のため20
0℃程度でベークして層間絶縁膜16とし、続いて、I
TOを厚さ100nmで成膜し、後に画素電極19をドレイン
電極10に接続するためのスルーホールをパターニング
で開口して第1の導電体膜としての補助容量電極17を
形成し、さらに、スパッタリング法によりSiO2を厚さ
150nmで積層後、同様のスルーホールを開口して補助容量
となる絶縁膜としての層間絶縁膜18を形成する(図6
(A))。
による薄膜静電容量を用いた液晶表示装置を示す平面
図、図6は図5のVI-VI線に沿う断面図である。この液
晶表示装置は、薄膜静電容量の形成方法が異なる点を除
いて、図11,図12で述べた従来の液晶表示装置と同
じ構成であり、同一部材には従来例の参照番号から50
を減じた参照番号を付している。この液晶表示素子は、
図5,6に示し、図11,12で述べたと同様に、ガラス
基板1上に、ゲート配線2,ゲート電極(図9の53参
照),ゲート絶縁膜5(図6),半導体膜6,コンタクト層
7,ソース配線(図11の58参照),ソース電極(図9の
59参照),ドレイン電極10を順次形成し、ゲート絶縁
膜5およびドレイン電極10等を覆うようにアクリル系
の透明樹脂を厚さ3μmで塗布し、光透過率向上のため20
0℃程度でベークして層間絶縁膜16とし、続いて、I
TOを厚さ100nmで成膜し、後に画素電極19をドレイン
電極10に接続するためのスルーホールをパターニング
で開口して第1の導電体膜としての補助容量電極17を
形成し、さらに、スパッタリング法によりSiO2を厚さ
150nmで積層後、同様のスルーホールを開口して補助容量
となる絶縁膜としての層間絶縁膜18を形成する(図6
(A))。
【0032】さらに、下層の層間絶縁膜16をパターニ
ングし、CF4/O2系のガスを用いてドライエッチング
して、同様のスルーホールを形成し、最後に、ITOを
スパッタリング法により厚さ100nmで成膜し、パターニン
グ後、FeCl3とHClの混合液を用いたウエットエッチ
ング法でエッチングして第2の導電体膜を兼ねる画素電
極19を形成する。この画素電極19は、スルーホール
を経てTFT15(図5)に接続される液晶駆動用の電極
であるとともに、下層の層間絶縁膜18と補助容量電極
17と一緒に図5に示す1単位画素の全面に広がる補助
容量を形成することになる。そして、このTFT基板
は、図7の従来と同様に対向基板との間に液晶を封入さ
れ、実装工程を経て液晶表示装置となる。
ングし、CF4/O2系のガスを用いてドライエッチング
して、同様のスルーホールを形成し、最後に、ITOを
スパッタリング法により厚さ100nmで成膜し、パターニン
グ後、FeCl3とHClの混合液を用いたウエットエッチ
ング法でエッチングして第2の導電体膜を兼ねる画素電
極19を形成する。この画素電極19は、スルーホール
を経てTFT15(図5)に接続される液晶駆動用の電極
であるとともに、下層の層間絶縁膜18と補助容量電極
17と一緒に図5に示す1単位画素の全面に広がる補助
容量を形成することになる。そして、このTFT基板
は、図7の従来と同様に対向基板との間に液晶を封入さ
れ、実装工程を経て液晶表示装置となる。
【0033】この実施の形態の従来例と異なる点も、補
助容量電極(第1の導電体膜)17上に層間絶縁膜(絶縁
体膜)18を形成した後、画素電極(第2の導電体膜)1
9を形成する以前に、層間絶縁膜18に対するよりも補
助容量電極17に対して大きなエッチング選択性を有す
るエッチング液あるいはガスまたはプラズマによって、
補助容量電極17をエッチング処理することである。こ
の実施の形態では、ITOからなる補助容量電極17の
エッチング液としてFeCl3/HCl系溶液を用いてエッ
チング処理を行なった。このエッチング液は、層間絶縁
膜18に対するよりも補助容量配線17に対して大きな
エッチング選択性を有するので、異物等が介在しない正
常な補助容量電極17は全くエッチングされず、何の変
化も起らないが、異物等が介在すると、しみ込んだエッ
チング液によって下層の補助容量電極17がエッチング
されることになる。
助容量電極(第1の導電体膜)17上に層間絶縁膜(絶縁
体膜)18を形成した後、画素電極(第2の導電体膜)1
9を形成する以前に、層間絶縁膜18に対するよりも補
助容量電極17に対して大きなエッチング選択性を有す
るエッチング液あるいはガスまたはプラズマによって、
補助容量電極17をエッチング処理することである。こ
の実施の形態では、ITOからなる補助容量電極17の
エッチング液としてFeCl3/HCl系溶液を用いてエッ
チング処理を行なった。このエッチング液は、層間絶縁
膜18に対するよりも補助容量配線17に対して大きな
エッチング選択性を有するので、異物等が介在しない正
常な補助容量電極17は全くエッチングされず、何の変
化も起らないが、異物等が介在すると、しみ込んだエッ
チング液によって下層の補助容量電極17がエッチング
されることになる。
【0034】図6は、異物24が介在する場合に上記エ
ッチング液により補助容量電極17がエッチングされる
様子を示している。図6において、下層の層間絶縁膜1
6から補助容量電極17を貫通する異物24があると
き、層間絶縁膜18を成膜すると、図6(A)に示すよう
に異物24の両側に補助容量電極17が露出する部分2
5を生じる。しかし、続いてエッチング液により露出し
ている補助容量電極17のみが選択的にエッチングされ
て、図6(B)に示すように、異物24の両側が電気的接
続を防ぐに必要最小幅26で除去される。従って、続く
画素電極19の成膜によっても、図6(C)に示すよう
に、画素電極19と補助容量電極17が繋がらず、層間
絶縁膜18を挟む両電極19,17で構成される薄膜静
電容量の両電極短絡による機能不全を防ぐことができ
る。
ッチング液により補助容量電極17がエッチングされる
様子を示している。図6において、下層の層間絶縁膜1
6から補助容量電極17を貫通する異物24があると
き、層間絶縁膜18を成膜すると、図6(A)に示すよう
に異物24の両側に補助容量電極17が露出する部分2
5を生じる。しかし、続いてエッチング液により露出し
ている補助容量電極17のみが選択的にエッチングされ
て、図6(B)に示すように、異物24の両側が電気的接
続を防ぐに必要最小幅26で除去される。従って、続く
画素電極19の成膜によっても、図6(C)に示すよう
に、画素電極19と補助容量電極17が繋がらず、層間
絶縁膜18を挟む両電極19,17で構成される薄膜静
電容量の両電極短絡による機能不全を防ぐことができ
る。
【0035】図5で述べた実施の形態では、図1の実施
の形態と異なり、第1,第2の導電体膜である補助容量
電極17,画素電極19が、共に透明半導体であるIT
Oからなり、かつ図1のように帯状に部分的でなく矩形
の各単位画素の全体に亘って存在するので、画素電極側
であるガラス基板1の裏面からバックライトが透過する
透過型の液晶表示装置の補助電極として用いることがで
き、液晶表示装置の製造歩留まりを著しく改善すること
ができる。なお、異物等の介在部をエッチングで補修し
た場合、この箇所は静電容量として働かず、その分補助
容量が減少することになるが、図5の実施の形態では、
補助容量の占める面積が単位画素全体と広いので、異物
介在率が同一なら補助容量の占有面積が狭い図1に比べ
て欠陥補修による容量変動誤差を小さくすることができ
るという利点がある。また、第1の導電体膜である補助
容量電極17を、画素電極と同材料のITOとしている
ので、材料共通化により製造コストを抑えることができ
る。さらに、上記補助容量電極17のエッチング処理
を、ITO膜のウエットエッチングに多用され、かつ最
適なFeCl3/HCl系溶液で行なっているので、異物2
4等の両側で補助容量電極17をこの補助容量電極が第
2の導電体膜である画素電極19と電気的に接続しない
程度の幅で確実に除去することができ、補助容量の欠陥
を確実に防止することができる。
の形態と異なり、第1,第2の導電体膜である補助容量
電極17,画素電極19が、共に透明半導体であるIT
Oからなり、かつ図1のように帯状に部分的でなく矩形
の各単位画素の全体に亘って存在するので、画素電極側
であるガラス基板1の裏面からバックライトが透過する
透過型の液晶表示装置の補助電極として用いることがで
き、液晶表示装置の製造歩留まりを著しく改善すること
ができる。なお、異物等の介在部をエッチングで補修し
た場合、この箇所は静電容量として働かず、その分補助
容量が減少することになるが、図5の実施の形態では、
補助容量の占める面積が単位画素全体と広いので、異物
介在率が同一なら補助容量の占有面積が狭い図1に比べ
て欠陥補修による容量変動誤差を小さくすることができ
るという利点がある。また、第1の導電体膜である補助
容量電極17を、画素電極と同材料のITOとしている
ので、材料共通化により製造コストを抑えることができ
る。さらに、上記補助容量電極17のエッチング処理
を、ITO膜のウエットエッチングに多用され、かつ最
適なFeCl3/HCl系溶液で行なっているので、異物2
4等の両側で補助容量電極17をこの補助容量電極が第
2の導電体膜である画素電極19と電気的に接続しない
程度の幅で確実に除去することができ、補助容量の欠陥
を確実に防止することができる。
【0036】上記実施の形態では、透過型の高精細パネ
ルについて説明したが、補助容量電極の占める割合が大
きいという意味では、基本構造を図5のままとし、画素
電極のみをITOに代えてAlやその合金またはAgなど
の反射率の高い金属にして反射型高精細パネルに本発明
を適用することもできる。また、上記実施の形態では、
アクティブ素子としてアモルファスシリコンのTFTを
採用しているが、ポリシリコンTFTや他のアクティブ
素子を採用してもよい。さらに、上記実施の形態では、
薄膜静電容量素子を液晶表示装置の補助容量として用い
たが、例えば、周辺回路を同時に作成するドライバモノ
リシック技術を用いた液晶表示装置においては、薄膜静
電容量素子をサンプリングホルダ用の容量等に適用する
こともできる。加えて、本発明の製造方法は、液晶表示
装置に限定されるものではなく、薄膜静電容量を利用す
る種々の装置の製造プロセスに適用できる。
ルについて説明したが、補助容量電極の占める割合が大
きいという意味では、基本構造を図5のままとし、画素
電極のみをITOに代えてAlやその合金またはAgなど
の反射率の高い金属にして反射型高精細パネルに本発明
を適用することもできる。また、上記実施の形態では、
アクティブ素子としてアモルファスシリコンのTFTを
採用しているが、ポリシリコンTFTや他のアクティブ
素子を採用してもよい。さらに、上記実施の形態では、
薄膜静電容量素子を液晶表示装置の補助容量として用い
たが、例えば、周辺回路を同時に作成するドライバモノ
リシック技術を用いた液晶表示装置においては、薄膜静
電容量素子をサンプリングホルダ用の容量等に適用する
こともできる。加えて、本発明の製造方法は、液晶表示
装置に限定されるものではなく、薄膜静電容量を利用す
る種々の装置の製造プロセスに適用できる。
【0037】以上の説明で明らかなように、請求項1の
薄膜静電容量の製造方法は、第1の導電体膜上の絶縁膜
表面に第2の導電体膜を形成する以前に、上記絶縁膜を
エッチング液あるいはガスまたはプラズマによってエッ
チング処理するので、介在異物や絶縁膜のピンホールが
あっても、異物両側の隙間やピンホールを経て下層の第
1の導電体膜が第2の導電体膜との電気的接続を防ぐに
必要最小幅で選択的エッチングで除去されるから、第1
と第2の導電体膜の短絡がなくなり、薄膜静電容量に欠
陥が生じなくなる。
薄膜静電容量の製造方法は、第1の導電体膜上の絶縁膜
表面に第2の導電体膜を形成する以前に、上記絶縁膜を
エッチング液あるいはガスまたはプラズマによってエッ
チング処理するので、介在異物や絶縁膜のピンホールが
あっても、異物両側の隙間やピンホールを経て下層の第
1の導電体膜が第2の導電体膜との電気的接続を防ぐに
必要最小幅で選択的エッチングで除去されるから、第1
と第2の導電体膜の短絡がなくなり、薄膜静電容量に欠
陥が生じなくなる。
【0038】請求項2の製造方法は、第1および第2の
導電体膜が透明導電体からなるので、この薄膜静電容量
を、液晶の画素電極側基板の各単位画素に部分的に帯状
に、または全体的に矩形状に組み込んで、画素電極側基
板の裏面からバックライトが透過する透過型の液晶表示
装置の補助容量として用いることができる。
導電体膜が透明導電体からなるので、この薄膜静電容量
を、液晶の画素電極側基板の各単位画素に部分的に帯状
に、または全体的に矩形状に組み込んで、画素電極側基
板の裏面からバックライトが透過する透過型の液晶表示
装置の補助容量として用いることができる。
【0039】請求項3の製造方法は、第2の導電体膜が
高反射率をもつ導電体からなるので、この薄膜静電容量
を、液晶の画素電極側基板の各単位画素に全体的に矩形
状に組み込んで、対向電極側基板の表面から入射した光
が第2の導電体膜で反射される反射型の液晶表示装置の
補助容量として用いることができる。
高反射率をもつ導電体からなるので、この薄膜静電容量
を、液晶の画素電極側基板の各単位画素に全体的に矩形
状に組み込んで、対向電極側基板の表面から入射した光
が第2の導電体膜で反射される反射型の液晶表示装置の
補助容量として用いることができる。
【0040】請求項4の製造方法は、共に透明導電体で
ある第1および第2の導電体膜のうちの第1の導電体
膜、または高反射率の第2の導電体膜以外の第1の導電
体膜が、液晶表示装置の透明電極材料として多用される
ITOであるので、液晶の画素電極側基板の各単位画素
に全体的に矩形状に組み込んで、材料の共通化で製造コ
ストを抑えつつ、前者を透過型、後者を反射型の液晶表
示装置の補助容量として夫々用いることができる。
ある第1および第2の導電体膜のうちの第1の導電体
膜、または高反射率の第2の導電体膜以外の第1の導電
体膜が、液晶表示装置の透明電極材料として多用される
ITOであるので、液晶の画素電極側基板の各単位画素
に全体的に矩形状に組み込んで、材料の共通化で製造コ
ストを抑えつつ、前者を透過型、後者を反射型の液晶表
示装置の補助容量として夫々用いることができる。
【0041】請求項5の製造方法は、第1の導電体膜で
あるITOのエッチング処理が、ITO膜のウエットエ
ッチングに多用され、最適なFeCl3/HCl系のエッチ
ング液またはHBr系のエッチング液を用いて行なわれ
るので、貫通ピンホールや異物の両側でITO膜を相当
幅で確実に除去でき、薄膜静電容量の欠陥を確実に防止
することができる。
あるITOのエッチング処理が、ITO膜のウエットエ
ッチングに多用され、最適なFeCl3/HCl系のエッチ
ング液またはHBr系のエッチング液を用いて行なわれ
るので、貫通ピンホールや異物の両側でITO膜を相当
幅で確実に除去でき、薄膜静電容量の欠陥を確実に防止
することができる。
【0042】請求項6の製造方法は、第1の導電体膜の
選択的エッチング処理を等方性の強いドライエッチング
で行なうので、残存する異物の影になる第1の導電体膜
も良好に除去でき、薄膜静電容量の欠陥を確実に防止す
ることができる。
選択的エッチング処理を等方性の強いドライエッチング
で行なうので、残存する異物の影になる第1の導電体膜
も良好に除去でき、薄膜静電容量の欠陥を確実に防止す
ることができる。
【0043】請求項7の液晶表示装置は、請求項1乃至
6のいずれか1つに記載の製造方法によって作成された
欠陥のない製造方法で作られた薄膜静電容量を補助容量
として用いているので、表示部が大面積でも高歩留まり
で安定して製造することができる。
6のいずれか1つに記載の製造方法によって作成された
欠陥のない製造方法で作られた薄膜静電容量を補助容量
として用いているので、表示部が大面積でも高歩留まり
で安定して製造することができる。
【図1】 本発明の製造方法による薄膜静電容量を用い
た液晶表示装置の単位画素の一例を示す平面図である。
た液晶表示装置の単位画素の一例を示す平面図である。
【図2】 図1のII-II線に沿う断面図であり、介在異
物による欠陥をエッチングで補修する手順を示してい
る。
物による欠陥をエッチングで補修する手順を示してい
る。
【図3】 図1のII-II線に沿う断面図であり、介在異
物による欠陥をエッチングで補修する手順を示してい
る。
物による欠陥をエッチングで補修する手順を示してい
る。
【図4】 図1のII-II線に沿う断面図であり、介在異
物による欠陥をエッチングで補修する手順を示してい
る。
物による欠陥をエッチングで補修する手順を示してい
る。
【図5】 本発明の製造方法による薄膜静電容量を用い
た液晶表示装置の単位画素の他の例を示す平面図であ
る。
た液晶表示装置の単位画素の他の例を示す平面図であ
る。
【図6】 図5のVI-VI線に沿う断面図であり、介在異
物による欠陥をエッチングで補修する手順を示してい
る。
物による欠陥をエッチングで補修する手順を示してい
る。
【図7】 従来の薄膜静電容量を用いた液晶表示装置の
単位画素の一例を示す平面図である。
単位画素の一例を示す平面図である。
【図8】 図7の単位画素の等価回路を示す図である。
【図9】 図7のIX-IX線に沿う断面図である。
【図10】 図7のX-X線に沿う断面図である。
【図11】 従来の薄膜静電容量を用いた液晶表示装置
の単位画素の他の例を示す平面図である。
の単位画素の他の例を示す平面図である。
【図12】 図11のXII-XII線に沿う断面図である。
1 ガラス基板 2 ゲート配線 3 ゲート電極 4 補助容量配線(第1の導電体膜) 5 ゲート絶縁膜(絶縁膜) 6 半導体膜 7 コンタクト層 8 ソース配線 10 ドレイン電極 11 画素電極(第2の導電体膜) 13 補助容量(薄膜静電容量) 15 TFT 16 層間絶縁膜 17 補助容量電極(第1の導電体膜) 18 層間絶縁膜(絶縁膜) 19 画素電極(補助容量,第2の導電体膜) 24 異物 25 補助容量電極の露出部分 26 補助容量電極がエッチオフされた部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/822 H01L 29/78 612A 29/786 (72)発明者 松尾 拓哉 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Fターム(参考) 2H092 HA04 JA26 JA34 JB66 JB73 KA04 KA05 KB13 MA17 NA16 NA29 5C094 AA42 AA43 BA03 BA43 CA19 DA13 EA03 EA04 EA06 EA07 EA10 FB02 FB04 FB12 GB01 5F038 AC05 AC15 AC17 AZ10 CA01 EZ06 EZ15 EZ20 5F110 AA16 AA26 AA27 BB01 CC07 DD02 EE03 FF03 GG02 GG15 GG24 GG35 HK03 HK07 HK09 HK16 HK21 HK22 NN04 NN27 NN73 QQ04 QQ05
Claims (7)
- 【請求項1】 第1の導電体膜上に少なくとも1層の絶
縁膜を介して第2の導電体膜を形成してなる薄膜静電容
量の製造方法において、 上記第1の導電体膜上に絶縁膜を形成した後、上記第2
の導電体膜を形成する以前に、少なくとも最表面の上記
絶縁膜に対するよりも上記第1の導電体膜に対して大き
なエッチング選択性を有するエッチング液あるいはガス
またはプラズマによって、上記絶縁膜をエッチング処理
することを特徴とする薄膜静電容量の製造方法。 - 【請求項2】 請求項1に記載の薄膜静電容量の製造方
法において、上記第1および第2の導電体膜は、透明導
電体からなることを特徴とする薄膜静電容量の製造方
法。 - 【請求項3】 請求項1に記載の薄膜静電容量の製造方
法において、上記第2の導電体膜は、反射電極として用
いうる高い反射率を有する導電体からなることを特徴と
する薄膜静電容量の製造方法。 - 【請求項4】 請求項2または3に記載の薄膜静電容量
の製造方法において、上記第1の導電体膜は、インジウ
ム錫酸化物(ITO)からなることを特徴とする薄膜静電
容量の製造方法。 - 【請求項5】 請求項4に記載の薄膜静電容量の製造方
法において、上記エッチング処理は、FeCl3/HCl系
のエッチング液またはHBr系のエッチング液を用いて
行なわれることを特徴とする薄膜静電容量の製造方法。 - 【請求項6】 請求項1に記載の薄膜静電容量の製造方
法において、上記エッチング処理は、アノードカップリ
ング方式、誘導結合方式、マイクロ波方式などの等方性
の強いドライエッチング法によって行なわれることを特
徴とする薄膜静電容量の製造方法。 - 【請求項7】 請求項1乃至6のいずれか1つに記載の
製造方法によって作成された薄膜静電容量を補助容量と
して備えたことを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000093491A JP2001281695A (ja) | 2000-03-30 | 2000-03-30 | 薄膜静電容量の製造方法および液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000093491A JP2001281695A (ja) | 2000-03-30 | 2000-03-30 | 薄膜静電容量の製造方法および液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001281695A true JP2001281695A (ja) | 2001-10-10 |
Family
ID=18608671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000093491A Pending JP2001281695A (ja) | 2000-03-30 | 2000-03-30 | 薄膜静電容量の製造方法および液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001281695A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546960B1 (ko) * | 2001-12-29 | 2006-01-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
JP2007271801A (ja) * | 2006-03-30 | 2007-10-18 | Epson Imaging Devices Corp | 液晶パネル用アレイ基板および液晶パネルならびにこれらの製造方法 |
JP2010045369A (ja) * | 2008-08-18 | 2010-02-25 | Xerox Corp | ピンホールアンダーカット部を含む装置と工程 |
-
2000
- 2000-03-30 JP JP2000093491A patent/JP2001281695A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546960B1 (ko) * | 2001-12-29 | 2006-01-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
JP2007271801A (ja) * | 2006-03-30 | 2007-10-18 | Epson Imaging Devices Corp | 液晶パネル用アレイ基板および液晶パネルならびにこれらの製造方法 |
JP2010045369A (ja) * | 2008-08-18 | 2010-02-25 | Xerox Corp | ピンホールアンダーカット部を含む装置と工程 |
EP2157629A3 (en) * | 2008-08-18 | 2015-05-13 | Samsung Electronics Co., Ltd. | Electronic device and process involving pinhole undercut area |
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