KR100287666B1 - 액티브매트릭스기판 - Google Patents

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신야 야마까와
사또시 야부따
아쯔시 반
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

TFT 및 버스 라인 위에 층간 절연막(18)을 개재하여 화소 전극(4)이 설치된 POP(Pixel on Passivation) 구조의 액티브 매트릭스 기판에서, 층간 절연막(18)을 유기 절연막으로 형성하고, TFT(5)의 콘택트층(15)을 소스 전극(16) 및 드레인 전극(17) 쪽이 미결정 실리콘(n+)층(C2), 다른 쪽이 비정질 실리콘(n+)층(C1)의 2 층 구조로 만든다. 이렇게 함으로써, 대폭적인 비용 상승이나 생산성 저하를 수반하지 않고, TFT의 온 특성 및 오프 특성을 모두 양호하게 하여, 액티브 매트릭스 기판의 안정 동작 영역을 넓힘과 함께, 에이징(aging)에 의한 임계값 변화에 대한 마진을 넓힌다.

Description

액티브 매트릭스 기판{ACTIVE MATRIX SUBSTRATE}
본 발명은, 매트릭스 형태로 배치된 화소 전극이, 각 화소 전극에 개별적으로 구동 전압을 인가하는 스위칭 소자로서의 박막 트랜지스터 및 이들 박막 트랜지스터를 구동하는 버스 라인 위에 층간 절연막을 개재하여 설치된, 이른바 POP 구조의 액티브 매트릭스 기판에 관한 것이다.
종래, 액정 표시 장치에서는, 매트릭스 형태로 배치된 화소 전극을 구동함으로써, 화면 상에 표시 패턴이 형성된다. 보다 상세히 설명하면, 선택된 화소 전극과 이것에 대향하는 대향 전극간에 전압이 인가되어, 이들 전극간에 개재되는 액정층의 광학 변조가 행해지며, 이 광학 변조가 표시 패턴으로서 시각적으로 인지된다.
화소의 구동 방식으로서는, 각각 독립된 화소 전극을 배열하고, 이 화소 전극의 각각에 스위칭 소자를 연결하여 구동하는 액티브 매트릭스 구동 방식이 자주 사용된다. 화소를 구동하는 스위칭 소자로서는, TFT(박막 트랜지스터; Thin Film Transistor), MIM(Metal-Insulater-Metal) 소자, MOS 트랜지스터 소자, 다이오드 등이 있다.
도 5에, 스위칭 소자로서 TFT를 사용한 종래의 액티브 매트릭스 기판의 일 예를 도시한다. 도 5는 액티브 매트릭스 기판에서의 1 화소 부분의 구성을 도시한 것이다.
이 액티브 매트릭스 기판은, 서로 평행하게 배열된 주사선(42) 및 이 주사선(42)에 직교하도록 배열된 신호선(43)을 후술할 절연성 기판(41) (도 6 참조) 위에 갖추고 있다.
상기한 주사선(42)과 신호선(43)에 둘러싸인 직사각형 영역에는, 화소 전극(44)이 배치되며, 또한 주사선(42)과 신호선(43)의 교차부 근방에는, TFT(45)가 형성되어 있다. 그리고, 화소 전극(44)의 하측에서, 병설되는 2 개의 주사선(42)들간에는, 주사선(42)과 평행하게 배열된 보조 용량선 (이하, ";Cs선";이라 함)(46)이 형성되어 있다. 이 Cs선(46)은 전 화소에 공통으로 설치되어 있으며, 후술할 게이트 절연막(52)을 개재하여 화소 전극(44)과 중첩된 이 부분에 보조 용량이 형성된다.
이러한 액티브 매트릭스 기판의 제조 공정을 도 5 및 도 5의 A-A선의 단면도인 도 6을 참조하여 간단히 설명하면, 우선, 전술한 기판(41) 위에 상기한 주사선(42)과 Cs선(46) 및 TFT(45)의 게이트 전극(51)이 동일 공정으로 형성된다. 이어서, 이들을 덮도록 게이트 절연막(52)이 형성되며, 그 위에, 반도체층(53), 에칭 스토퍼층(54) 및 콘택트층(55)이 차례로 형성된다.
다음에, 그 위에, 투명 도전막(T)과 금속 박막(M)이 차례로 형성되어 패터닝됨으로써, 투명 도전막(T)과 금속 박막(M)의 이층으로 이루어지는 소스 전극(56), 신호선(43) 및 드레인 전극(57)과, 투명 도전막(T)의 일층만으로 이루어지는 화소 전극(44)이 형성되며, 이에 의해 액티브 매트릭스 기판이 제조된다.
그런데, 이 액티브 매트릭스 기판을 액정 표시 장치에 적용하는 경우를 살펴보면, 액정 표시 소자의 개구부는, 상기 화소 전극(44)으로부터, 도시 생략한 대향 기판에서의 대향 전극의 블랙 매트릭스와의 접합 정밀도를 제외한 영역이 된다. 액정 표시 소자의 광 투과율은 개구율에 크게 의존하지만, 이 광 투과율은 액정 표시 소자의 표시 품위(品位)를 결정하는 요인 중의 하나이다.
그래서, 개구율을 크게 하는 것이 종래부터 여러 가지 검토되고 있으며, 그 중의 한 방법으로서, 액티브 소자인 TFT나 버스 라인(주사선 및 신호선) 위에 층간 절연막을 설치하고, 이 위에 화소 전극을 형성하는, 이른바 POP 구조가 제안되고있다.
도 7에, 이 구조의 액티브 매트릭스 기판의 일 예를 도시한다. 도 7은, 액티브 매트릭스 기판에서의 1 화소 부분의 구성을 도시한 것이며, 도 8은 도 7의 A-A선의 단면도이고, 도 9는 도 7의 B-B선의 단면도이다.
이 액티브 매트릭스 기판은, 도 7에 도시한 바와 같이, 전술한 도 5에 도시한 액티브 매트릭스 기판과 마찬가지로, 절연성 기판(41) 위에, 주사선(42), 신호선(43) 및 Cs선(46)이 형성되어 있다. TFT(45)도, 도 8에 도시한 바와 같이, 전술한 바와 같은 순서로 형성되며, 마찬가지의 적층 구조를 갖고 있다.
상이한 점은, TFT(45)까지가 형성된 기판(41) 전체를 덮도록, 층간 절연막(58)이 형성되어 있으며, 이 층간 절연막(58) 위에, 화소 전극(44)이 형성되어 있다는 점이다. 화소 전극(44)은 층간 절연막(58) 위에 설치됨으로써, 그 주연부(周緣部)를 주사선(42) 및 신호선(43)과 중첩시키는 것이 가능해지며, 이에 의해 화소 전극(44)의 면적이 커져 고 개구율이 된다.
상기 화소 전극(44)과 TFT(45)의 드레인 전극(57)의 접속은, 도 7 및 도 9에 도시한 바와 같이, 화소 전극(44)을 Cs선(46)의 상부의 층간 절연막(58)에 설치된 스루홀(62)을 거쳐, 보조 용량 전극 (Cs 전극)(61)과 접촉시킴으로써 이루어져 있다. 이 Cs 전극(61)은 2층 구조의 드레인 전극(57)의 하층 측의 투명 도전막(T)으로 이루어지며, 동일하게 투명 도전막(T)으로 이루어지는 접속 전극(60)을 통해 드레인 전극(57)과 접속되어 있다. 또, 이 Cs 전극(61)과 게이트 절연막(52)을 거쳐 하층에 형성된 Cs선(46)과의 중첩 부분에 보조 용량이 형성된다.
이러한 POP 구조는, 예를 들면 일본 특허 공개 공보 소58-172685호에 개시되어 있으며, 이에 의해 개구율을 향상시킬 수 있고, 신호선으로 인한 전계를 실드함으로써 액정의 배향 불량을 억제할 수 있는 등의 효과가 있음이 알려져 있다.
그러나, 액정 표시 소자의 표시 품위 향상을 목적으로 하고, 상기한 POP 구조를 채용한 결과, 신호선(42)과 화소 전극(44)간에, 도 5에 도시한 종래 구조에 비해 큰 기생 용량이 발생한다. 그 결과, 화소 전극(44)에 걸린 화소 전압이 신호선(42)을 흐르는 소스 신호의 영향을 받아 크로스토크가 발생되어 표시 품위가 현저히 저하된다.
그래서, 이 기생 용량을 저감시키는 방법 중의 하나로서, 유전율이 비교적 낮고, 후막(厚膜)의 작성이 용이한 유기 절연막을 상기한 층간 절연막(58)으로서 이용하는 방법이 제안되고 있다.
한편, 액티브 매트릭스 기판의 고 정밀화에 수반하여, 스위칭 소자인 TFT(45)의 온 저항의 저감이 요망되고 있다. 이를 해결하는 방법으로서는, 도핑된 반도체층인 상기한 콘택트층(55)에, 종래의 비정질 실리콘(n+)막 대신 미결정(微結晶) 실리콘(n+)막을 사용하는 방법이 제안되고 있다.
그러나, 콘택트층(55)에 미결정 실리콘(n+)막을 사용한 TFT(45)를 스위칭 소자로 하고, 상기한 유기 절연막을 층간 절연막(58)으로서 조합시킨 경우, 게이트 전압이 네거티브 영역, 특히 -10 V 이하의 깊은 전압이 인가되는 영역에서, 미결정 실리콘의 그레인간을 흐르는 홀 전류에 의해 오프 전류의 증가가 관찰된다 (경험적으로). 이러한 오프 전류의 증가는, 스위칭 소자인 TFT(45)의 구동 가능 전압을 제한함과 함께, 에이징에 의한 임계값 시프트의 마진이 적어지며, 액티브 매트릭스 기판을 설계하는데 있어서의 자유도를 좁힌다.
또, 이 오프 전류의 저감책으로서는, 유기 절연막의 아래에 다시 SiNx 등의 무기 절연막을 형성하는 방법이 종래부터 제안되고 있으나, 이 방법에서는 무기 절연막의 성막으로부터 포토 에칭까지의 프로세스가 필요해져 프로세스의 증가가 뒤따르게 되므로, 프로세스 증가의 우려가 없는 다른 방법의 개발이 기대되고 있다.
상기한 과제를 해결하기 위하여, 본 발명의 액티브 매트릭스 기판은, 주사선과 신호선의 교차부 부근에 설치된 박막 트랜지스터, 이들 박막 트랜지스터, 주사선 및 신호선을 덮도록 형성된 층간 절연막, 및 이 층간 절연막 위에 배치된 화소 전극을 구비한 액티브 매트릭스 기판에 있어서, 상기 층간 절연막이 유기 절연막으로 이루어짐과 함께, 상기 박막 트랜지스터의 콘택트층이 미결정 실리콘(n+)과 비정질 실리콘(n+)의 2층으로 이루어지며, 이 2층 중의 미결정 실리콘(n+)층은 박막 트랜지스터의 소스 전극 및 드레인 전극 측에 설치되는 것을 특징으로 하고 있다.
상기한 구성에 의하면, 층간 절연막이 유기 절연막으로 형성되어 있으므로, 화소 전극과 신호선간의 기생 용량이 저감되어 크로스토크 등이 발생하지 않아 양호한 표시 품위를 갖는다.
다음으로, 박막 트랜지스터의 콘택트층이, 미결정 실리콘(n+)으로 이루어지는 층과 비정질 실리콘(n+)으로 이루어지는 층의 2층으로 형성되며, 2층 중의 미결정 실리콘(n+)층이 박막 트랜지스터의 소스 전극 및 드레인 전극 측에 있으므로, 미결정 실리콘(n+)층에서 박막 트랜지스터의 온 저항을 낮게 할 수 있으며, 또한, 비정질 실리콘(n+)층에서 오프 전류의 증가를 억제할 수 있다.
아울러, 미결정 실리콘(n+)층 및 비정질 실리콘(n+)층의 성막은 성막 조건을 변경하는 것 만으로 동일 장치 및 동일 챔버에서 형성할 수 있으므로, 대폭적인 비용 상승이나 생산성 저하를 초래하는 프로세스 증가를 수반하지 않는다.
그 결과, 고 개구율의 POP 구조에서, 대폭적인 비용 상승이나, 생산성 저하를 초래하지 않고, 박막 트랜지스터의 온 특성도 오프 특성도 모두 양호하게 할 수 있으므로, 액티브 매트릭스 기판의 안정 동작 영역을 넓힘과 함께, 에이징에 의한 임계값 변화에 대한 마진도 넓힐 수 있어, 설계의 자유도를 넓게 할 수 있다.
본 발명의 다른 목적, 특징 및 우수성은 이하의 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조로 한 다음의 설명에 의해 명백해질 것이다.
도 1은 본 발명에 따른 일 실시 형태의 액티브 매트릭스 기판의 1 화소 부분의 평면도.
도 2는 도 1의 액티브 매트릭스 기판에 구비된 TFT의 구성을 도시한 것으로서, 도 1의 A-A선의 단면도.
도 3은 상기한 일 실시 형태에 관한 일 실시예의 액티브 매트릭스 기판에서의 TFT의 전기적 특성을 도시한 그래프.
도 4는 본 발명의 다른 실시 형태의 액티브 매트릭스 기판에 구비된 TFT의 구성을 도시한 단면도.
도 5는 종래의 액티브 매트릭스 기판의 1 화소 부분의 평면도.
도 6은 도 5의 액티브 매트릭스 기판에 구비된 TFT의 구성을 도시한 것으로서, 도 5의 A-A선 단면도.
도 7은 종래의 다른 액티브 매트릭스 기판의 1 화소 부분의 평면도.
도 8은 도 7의 액티브 매트릭스 기판에 구비된 TFT의 구성을 도시한 것으로서, 도 7의 A-A선 단면도.
도 9는 도 7의 액티브 매트릭스 기판에서의 화소 전극과 TFT의 드레인 전극의 접속을 설명하기 위한 것으로서, 도 7의 B-B선의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
4 : 화소 전극
5 : TFT
11 : 게이트 전극
12 : 게이트 절연막
13 ; 반도체층
14 : 에칭 스토퍼층
15 : 콘택트층
16 : 소스 전극
17 : 드레인 전극
18 : 층간 절연막
20 : 접속 전극
본 발명의 일 실시 형태에 대하여 도 1 내지 도 4에 기초하여 설명하면 다음과 같다.
도 1은 본 발명에 관한 일 액티브 매트릭스 기판의 평면도이며, 매트릭스 형태로 배치된 복수의 화소 중의 1 화소 부분의 구성을 도시하고 있다.
이 액티브 매트릭스 기판은, 도 1에 도시한 바와 같이, 서로 평행하게 배열된 주사선(2) 및 이 주사선(2)에 직교하도록 배열된 신호선(3)을 후술할 절연성 기판(1) (도 2 참조) 위에 갖추고 있다. 또, 특히 도시하지는 않았으나, 이들 주사선(2) 및 신호선(3)은 각각 복수개 존재하며, 같은 종류 끼리 평행하고 다른 종류 끼리 직교하도록 기판(1) 위에 격자 형태로 배치되어 있다.
상기한 주사선(2)과 신호선(3)에 둘러싸인 직사각형 영역에는, 화소 전극(4)이 배치되며, 또한, 주사선(2)과 신호선(3)의 교차부 근방에는 스위칭 소자로서의 TFT(5)가 형성되어 있다.
그리고, 화소 전극(4)의 하측에서, 병설된 2 개의 주사선(2, 2)간에는, 주사선(2)과 평행하게 배열된 보조 용량선(6) (이하, Cs선)이 형성되어 있다. 이 Cs선(6)은 전 화소 공통으로 설치되어 있으며, 후술할 게이트 절연막(12)을 거쳐 화소 전극(4)과 중첩된 이 부분에 보조 용량이 형성된다.
상기 TFT(5)는 도 1의 A-A선 단면도인 도 2에 도시한 바와 같이, 후술할 에칭 스토퍼층(14)을 가지며, 기판(1) 위에 게이트 전극(11)이 형성되는 역 스태거형(reverse stagger design)의 채널 프로택트형 TFT이다.
따라서, 이 TFT(5)는 기판(1) 위에 게이트 전극(11), 게이트 절연막(12), 반도체층(13), 콘택트층(15), 소스 전극(16) 및 드레인 전극(17)이 이 순서대로 적층 형성된 구성을 가진다.
이러한 액티브 매트릭스 기판의 일 제조 공정을, 도 1 및 도 2를 참조하면서이하에 상세히 설명한다.
우선, 투명한 절연성 유리로 이루어지는 기판(1) 위에, 막 두께가 3,000 Å인 Ta막을 스퍼터링법에 의해 피착하고, 포토리소그래피에 의해 패턴 형성하고 에칭하여 주사선(2), 게이트 전극(11) 및 Cs선(6)을 형성한다.
Ta막의 에칭에는, CF4와 O2의 혼합 가스를 플라즈마화하여 건식 에칭을 행하는 방법, 및 플루오르화수소산과 초산의 혼합액을 에칭액으로 사용하여 습식 에칭하는 방법이 있다. 습식 에칭을 행하는 경우는, 기판(1)과 Ta막간에 막 두께가 1,000∼10,000 Å인 Ta2O5를 미리 형성해 두어, 기판(1)이 에칭되지 않게 할 필요가 있다.
본 실시예에서는, 건식 에칭법을 채용하였다. 또한, 게이트 재료로서 Ta를 사용하였으나, Al, Mo 또는 그들의 합금 등을 사용해도 상관없다.
또, 플라즈마 CVD법으로 게이트 절연막(12)을 형성하기 전에, 주사선(2), 게이트 전극(11) 및 Cs선(6)의 표면을 양극 산화하여, 막 두께가 3,000 Å인 Ta2O5를 형성하여, 보다 절연성을 높이는 구조를 취해도 좋다.
다음에, 플라즈마 CVD법에 의해 게이트 절연막(12)이 되는 막 두께가 3,000 Å인 SiNx막, 반도체층(13)이 되는 막 두께가 300 Å인 a-Si(i)막, 및 에칭 스토퍼층(14)이 되는 SiNx막을 2,000 Å을 연속해서 성막한다. 그 후, 포토리소그래피에 의해 패터닝하고, 가장 상부의 SiNx막을 BHF액(플루오르화수소산 + 플루오르화 암모늄)으로 에칭함으로써, 에칭 스토퍼층(14)만을 형성한다.
이어서, 콘택트층(15)이 되는 n+반도체층을 성막한다. 여기서 콘택트층(15)에는 미결정 실리콘(n+)층(C2)과, 비정질 실리콘(n+)층(C1)의 2 층 구조를 채용하였다. 또, 이하, 미결정 실리콘(n+)을 μc-Si(n+), 비정질 실리콘(n+)을 a-Si(n+)라고 기재한다.
a-Si(n+)층(C1) 및 μc-Si(n+)층(C2)은, 플라즈마 CVD법을 사용하여, a-Si(n+)층(C1)은 10 ㎚, μc-Si(n+)층(C2)은 40 ㎚의 순서로 연속해서 형성하고, 포토리소그래피에 의해 패터닝한 후, HCl 및 SF6계 가스를 사용한 건식 에칭법에 의해, μc-Si(n+)층(C2)/ a-Si(n+)층(C1)/ 반도체층(13)인 a-Si(i)층을 한 번에 에칭하였다. 또, 이들 a-Si(n+)층(C1) 및 μc-Si(n+)층(C2)의 성막은, 성막 조건을 변경하는 것 만으로 동일 장치, 동일 챔버에서 형성할 수 있으므로, 대폭적인 비용 상승이나 생산성 저하를 초래하는 프로세스 증가를 수반하지 않는다.
여기서, a-Si(n+)층(C1)은 막 두께가 약 5 ㎚ 이상인 경우에 그 효과가 현저하였다. 한편, μc-Si(n+)층(C2)은 10 ㎚ 이하에서는 완전한 미결정 실리콘막의 성막이 곤란하므로, 막 두께로서는 20 ㎚ 이상을 갖는 것이 바람직하다.
이어서, SiNx로 이루어지는 게이트 절연막(12)을 에칭함으로써, 드라이버 IC, 주사선(2) 및 신호선(3) 등으로 이루어지는 버스 라인과의 접속 부분이 되는 콘택트 홀을 단자 위에 형성한다 (도시 생략).
다음에, ITO(Indium Tin Oxide), SnO2, InO3중의 어느 하나로 이루어지는 단층, 또는 2 개 이상의 재료로 이루어지는 다층막을, 막 두께 300∼3,000 Å이 되도록 스퍼터링법에 의해 피착하여 투명 도전막(T)을 형성한다. 그 투명 도전막(T) 위에, Ti, Ta, TaN, Mo, Al 중의 어느 하나로 이루어지는 단층, 또는 2 개 이상의 재료로 이루어지는 다층막을 막 두께 500∼5,000 Å이 되도록 스퍼터링법에 의해 피착하여 금속 박막(M)을 형성한다. 그 후, 금속 박막(M)을 포토리소그래피에 의해 패턴 형성한 후, 에칭하여 소스 전극(16), 드레인 전극(17), 신호선(3)을 형성한다.
본 실시예에서는, 투명 도전막(T)으로서 1,500 Å의 ITO와 금속 박막(M)으로서 3,000 Å의 Ta를 채용하고, 이 금속 박막(M)의 에칭에는, CF4, O2가스 등의 플루오르계 혼합 가스를 에칭 가스로 사용한 건식 에칭법을 채용하였다.
이 프로세스에서는, 투명 도전막(T)과 금속 박막(M)의 에칭율 선택비가 충분히 얻어지므로, SiNx를 재료로 하는 베드(bed)의 게이트 절연막(12)이 에칭되지 않는다.
계속해서, 투명 도전막(T)을 포토리소그래피에 의해 패턴 형성하고, 에칭함으로써, 접속 전극(20), Cs 전극(21)을 형성한다.
이 에칭에는, HCl과 FeC13의 혼합액인 염화 제2철계 에칭액을 사용하는 습식 에칭법을 채용하였다. 이 때, 신호선(3) 위에도 레지스트 패턴을 남기도록 패턴 형성하고, 신호선(3)의 단선에 대한 용장성을 갖게 하는 것이 바람직하다.
그리고, 층간 절연막(18)으로서 감광성의 아크릴 수지를 스핀 도포법 등에 의해 3 ㎛의 막 두께로 형성한다.
이어서, 이 아크릴 수지를 원하는 패턴에 따라 노광시키고, 알칼리성 용액에의해 처리하였다. 이에 의해 노광된 부분만이 알칼리성의 용액에 의해 에칭되어, 층간 절연막(18)을 관통하는 콘택트 홀(22)을 형성할 수 있었다. 이 알칼리 현상에 의한 패터닝에서는 콘택트 홀(22)의 테이퍼 형상도 양호하였다.
이와 같이, 층간 절연막(18)으로서 감광성 아크릴 수지를 사용하는 것에는, 박막의 형성을 스핀 도포법에 의해 형성할 수 있으므로 수 ㎛의 막 두께의 박막을 용이하게 형성할 수 있는 점, 패터닝에는 포토레지스트의 도포 공정이 불필요해지는 점 등, 생산성면에서 유리한 점이 있다.
또한, 본 실시예에서 사용한 아크릴 수지는, 도포 전에는 착색되어 있으나, 이것은 상기 패터닝 후에 전면에 노광 처리를 행함으로써 투명화될 수 있다. 이러한 투명화 처리는 화학적으로도 행할 수 있으며, 그것을 사용해도 좋음은 물론이다.
본 실시예에서는, 층간 절연막(18)으로서 아크릴계의 유기 수지를 사용하였으나, 폴리이미드 등의 다른 절연 재료를 사용해도 좋다.
그리고, 화소 전극(4)이 되는 투명 도전막을 스퍼터법에 의해 형성하고 패터닝한다. 이 화소 전극(4)은 층간 절연막(18)을 관통하여 전술한 콘택트 홀(22)을 거쳐 상기 ITO로 형성되는 Cs 전극(21)과 접속된다.
이상과 같은 공정에 의해 상기한 구성을 갖는 액티브 매트릭스 기판이 완성된다.
또, 본 실시 형태에서는, 투과형 TFT-LCD에 사용되는 바와 같은 액티브 매트릭스 기판을 상정하고 있으나, 반사형의 경우에는, 층간 절연막(18)이 되는 유기 절연막의 투명성은 중요하지 않다. 또한, 당연히, 화소 전극(4)으로서는 ITO 대신 반사판이 되는 것과 같은 Al 등의 반사율이 높은 도전막을 사용한다.
도 3에, 상기한 제조 공정으로 얻어진 일 실시예의 액티브 매트릭스 기판의 TFT(5)의 전기적 특성을 도시한다. 또, 비교를 위해, 층간 절연막(18)에 유기 절연막을 사용하면서, TFT(5)의 콘택트층(15)을, μc-Si(n+)만으로 구성된, 종래 구조의 액티브 매트릭스 기판의 TFT의 전기적 특성도 아울러 도시한다.
이 도면으로부터 알 수 있듯이, 종래 구조의 액티브 매트릭스 기판에서는, 게이트 전극(11)에 걸린 게이트 전압이 -10 V 보다 깊은 영역에서는, 오프 상태임에도 불구하고, 드레인 전류가 증가하여, 오프 특성이 열화되고 있으나, 본 발명의 구조에서는, - 20 V 부근까지 드레인 전류는 0.1 pA 정도 (측정 한계 이하)이며 안정된 오프 특성이 얻어지고 있음을 알 수 있다. 게다가, 게이트 전압이 포지티브인 영역에서는 양자에 차가 없어 온 특성에 차가 없음도 알 수 있다.
이상과 같이, 상기한 액티브 매트릭스 기판에서는, 층간 절연막(18)에 유기 절연막을 사용함과 함께, TFT(5)의 콘택트층(15)을 a-Si(n+)층(C1) 및 μc-Si(n+)층(C2)의 2 층으로 형성되며, 또한, 소스 전극(16) 및 드레인 전극(17) 측을 μc-Si(n+)층(C2)으로 하고 있다.
따라서, 우선은, 층간 절연막(18)이 유기 절연막으로 형성되어 있음으로써, 화소 전극(4)과 신호선(3)간의 기생 용량이 저감되어, 고 개구율이면서, 크로스토크 등이 발생하지 않으며, 양호한 표시 품위가 된다.
다음으로, TFT(5)의 콘택트층(15)을, a-Si(n+)층(C1) 및 μc-Si(n+)층(C2)의 2 층으로 형성함과 함께, 이 2 층 중의 μc-Si(n+)층(C2)을 소스 전극(16) 및 드레인 전극(17) 측으로 하였기 때문에, 소스 전극(16) 및 드레인 전극(17)과 접하는 μc-Si(n+)층(C2)에 의해 박막 트랜지스터의 온 저항을 저감시킬 수 있으며, 또한 a-Si(n+)층(C1)에 의해 TFT(5)의 오프 시에 흐르는 오프 전류의 증가를 억제할 수 있다.
그리고, 이 경우, a-Si(n+)층(C1) 및 μc-Si(n+)층(C2)의 성막은 성막 조건을 변경하는 것 만으로 동일 장치, 동일 챔버로 형성할 수 있으므로, 대폭적인 비용상승이나, 생산성 저하를 초래하는 프로세스 증가를 수반하지 않는다.
그 결과, 고 개구율의 POP 구조에서, 대폭적인 비용 상승이나 생산성 저하를 수반하지 않고, 박막 트랜지스터의 온 특성도 오프 특성도 모두 양호하게 할 수 있으므로, 액티브 매트릭스 기판의 안정 동작 영역을 넓힘과 함께, 에이징에 의한 임계값 변화에 대한 마진도 넓힐 수 있으며, 나아가서는 설계의 자유도를 넓힐 수 있다.
또한, 상기 액티브 매트릭스 기판에서는, 콘택트층(15)을 이루는 μc-Si(n+)층(C2)의 막 두께를 20 ㎚ 이상으로 하고 있으므로, 완전한 미결정 실리콘(n+)이 얻어지며, 박막 트랜지스터의 온 저항을 저하시키는 작용이 확실히 얻어진다.
또한, 콘택트층(15)을 이루는 a-Si(n+)층(C1)의 막 두께가 5 ㎚ 이상이므로, 박막 트랜지스터의 오프 전류의 증가를 저지하는 작용이 확실히 얻어진다.
또한, 층간 절연막(18)이 감광성 아크릴 수지를 사용하여 스핀 도포법에 의해 형성되고 있으므로, 수 ㎛의 막 두께의 박막을 용이하게 형성할 수 있으며, 패터닝에는 포토레지스트의 도포 공정이 불필요해져, 생산성을 향상시킬 수 있다.
또, 본 실시예에서는, 스위칭 소자로서 구비된 TFT(5)로서, 역 스태거형 채널 프로택트형 TFT를 예시하였으나, 본 발명은 이 구성으로 한정되지 않으며, 스태거형 TFT, 플레이너형 TFT 등, 다른 구조에도 적응할 수 있다. 도 4에, 본 발명을 역 스태거형의 채널 에치형 TFT에 채용한 예를 도시한다.
이상과 같이, 본 발명의 액티브 매트릭스 기판은, 절연성 기판, 이 기판 위에 격자 형태로 배선된 주사선 및 신호선, 이들 주사선 및 신호선의 각각에 전기적으로 접속된 박막 트랜지스터, 이들 박막 트랜지스터, 주사선 및 신호선을 덮도록 형성된 층간 절연막, 및 이 층간 절연막 위에 배치되어 상기 박막 트랜지스터의 드레인 전극과 스루홀을 거쳐 전기적으로 접속된 화소 전극을 구비한 액티브 매트릭스 기판에 있어서, 상기 층간 절연막이 유기 절연막으로 이루어짐과 함께, 상기 박막 트랜지스터의 콘택트층이 미결정 실리콘(n+)과 비정질 실리콘(n+)의 2 층으로 이루어지며, 또한, 이 2 층 중의 미결정 실리콘(n+)층은 박막 트랜지스터의 소스 전극 및 드레인 전극 측에 있는 구성이다.
이에 의해, 유기 절연막으로 이루어지는 층간 절연막에 의해, 화소 전극과 신호선간의 기생 용량이 저감되고, 크로스 토크 등이 발생하지 않으며, 양호한 표시 품위를 가진다.
또한, 박막 트랜지스터의 소스 전극 및 드레인 전극 측이 미결정 실리콘(n+) 층으로 이루어지고, 다른 쪽이 비정질 실리콘(n+)층으로 이루어지는 2 층의 콘택트층에 의해, 박막 트랜지스터의 온 저항을 낮출 수 있으며, 오프 전류의 증가를 억제할 수 있다. 게다가, 미결정 실리콘(n+)층, 비정질 실리콘(n+)층의 성막은 성막 조건을 변경하는 것만으로 동일 장치, 동일 챔버로 형성할 수 있으므로, 대폭적인비용 상승이나, 생산성 저하를 초래하는 프로세스 증가는 발생하지 않는다.
그 결과, 고 개구율의 POP 구조에서, 대폭적인 비용 상승이나, 생산성 저하를 초래하지 않고, 박막 트랜지스터의 온 특성도 오프 특성도 모두 양호하게 할 수 있으므로, 액티브 매트릭스 기판의 안정 동작 영역을 넓힘과 함께, 에이징에 의한 임계값 변화에 대한 마진도 넓힐 수 있다.
상기 구성의 액티브 매트릭스 기판에서, 콘택트층을 이루는 미결정 실리콘(n+)층의 막 두께를 20 ㎚ 이상으로 한 구성이 바람직하다.
미결정 실리콘(n+)층의 막 두께가 10 ㎚ 이하이면, 완전한 미결정 실리콘(n+)의 성막이 곤란하므로, 이러한 막 두께로 한정함으로써, 완전한 미결정 실리콘(n+)이 얻어지며, 박막 트랜지스터의 온 저항을 저하시키는 작용이 확실히 얻어진다.
또한, 상기한 어느 하나의 구성의 액티브 매트릭스 기판에서, 콘택트층을 이루는 비정질 실리콘(n+)층의 막 두께를 5 ㎚ 이상으로 한 구성이 바람직하다.
비정질 실리콘(n+)층의 막 두께가 5 ㎚ 보다 얇으면, 비정질 실리콘(n+)층을 설치한 효과가 충분히 얻어지지 않으므로, 이러한 막 두께로 한정함으로써, 박막 트랜지스터의 오프 전류의 증가를 저지하는 작용이 확실히 얻어진다.
또한, 상기한 어느 하나의 구성의 액티브 매트릭스 기판에서, 층간 절연막을감광성 아크릴 수지를 사용하여 형성한 구성이 바람직하다.
이렇게 함으로써, 수 ㎛의 막 두께의 박막을 용이하게 형성할 수 있으며, 패터닝에는 포토레지스트의 도포 공정이 불필요해져, 생산성을 향상시킬 수 있다.
본 발명의 액티브 매트릭스 기판의 제조 방법은, 주사선과 신호선, 그 주사선과 신호선의 교차부 근방에 설치된 박막 트랜지스터를 덮도록 형성된 유기 절연막으로 이루어지는 층간 절연막, 이 층간 절연막 위에 배치된 화소 전극을 구비한 액티브 매트릭스 기판의 제조 방법에 있어서,
상기 트랜지스터의 콘택트층은 동일 장치 및 동일 챔버로 각 성막 조건을 변경함으로써 미결정 실리콘(n+)층과 비정질 실리콘(n+)층으로 형성되며,
상기 미결정 실리콘(n+)층이 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 측에 형성되는 구성이다.
이렇게 함으로써, 미결정 실리콘(n+)층과 비정질 실리콘(n+)층은, 성막 조건을 변경하는 것만으로, 동일 장치, 동일 챔버로 형성된다. 이로써, 대폭적인 비용 상승이나 생산성 저하를 초래하는 프로세스 증가를 수반하지 않고, 액티브 매트릭스 기판의 전기 특성을 개선할 수 있다.
또한, 상기 제조 방법에서, 미결정 실리콘(n+)층을 막 두께 20 ㎚ 이상으로 형성함으로써, 액티브 매트릭스 기판의 전기 특성을 한층 개선할 수 있다.
또, 상기 제조 방법에서, 비정질 실리콘(n+)층을 막 두께 5 ㎚ 이상으로 형성함으로써, 액티브 매트릭스 기판의 전기 특성을 한층 개선할 수 있다.
본 발명의 상세한 설명란에서 이루어진 구체적인 실시 형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확히 하는 것으로서, 그러한 구체예에만 한정하여 협의로 해석해서는 안되며, 본 발명의 사상과 다음에 기재하는 특허 청구 범위내에서 여러 가지로 변경하여 실시할 수 있다.

Claims (10)

  1. 주사선과 신호선의 교차부 근방에 설치된 박막 트랜지스터와; 상기 박막 트랜지스터, 주사선 및 신호선을 덮도록 형성된 층간 절연막과; 상기 층간 절연막 위에 배치된 화소 전극을 구비한 액티브 매트릭스 기판에 있어서,
    상기 층간 절연막이 유기 절연막으로 이루어짐과 동시에,
    상기 박막 트랜지스터의 콘택트층이 미결정 실리콘(n+)과 비정질 실리콘(n+)의 2 층으로 이루어지며, 이 2 층 중의 미결정 실리콘(n+)층은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 측에 설치되는 것을 특징으로 하는 액티브 매트릭스 기판.
  2. 제1항에 있어서, 상기 미결정 실리콘(n+)층의 막 두께가 20 ㎚ 이상인 것을 특징으로 하는 액티브 매트릭스 기판.
  3. 제1항에 있어서, 상기 비정질 실리콘(n+)층의 막 두께가 5 ㎚ 이상인 것을 특징으로 하는 액티브 매트릭스 기판.
  4. 제2항에 있어서, 상기 비정질 실리콘(n+)층의 막 두께가 5 ㎚ 이상인 것을특징으로 하는 액티브 매트릭스 기판.
  5. 제1항에 있어서, 상기 층간 절연막이 감광성 아크릴 수지로 이루어지는 것을 특징으로 하는 액티브 매트릭스 기판.
  6. 주사선과 신호선, 상기 주사선과 상기 신호선의 교차부 근방에 설치된 박막 트랜지스터를 덮도록 형성된 유기 절연막으로 이루어지는 층간 절연막, 및 상기 층간 절연막 위에 배치된 화소 전극을 구비한 액티브 매트릭스 기판의 제조 방법에 있어서,
    상기 트랜지스터의 콘택트층은 동일 장치 및 동일 챔버로 각 성막 조건을 변경함으로써 미결정 실리콘(n+)층과 비정질 실리콘(n+)층으로 형성되며,
    상기 미결정 실리콘(n+)층이 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 측에 형성되는 액티브 매트릭스 기판의 제조 방법.
  7. 제6항에 있어서, 상기 미결정 실리콘(n+)층을 막 두께 20 ㎚ 이상으로 형성하는 것을 특징으로 하는 제조 방법.
  8. 제6항에 있어서, 상기 비정질 실리콘(n+)층을 막 두께 5 ㎚ 이상으로 형성하는 것을 특징으로 하는 제조 방법.
  9. 제7항에 있어서, 상기 비정질 실리콘(n+)층을 막 두께 5 ㎚ 이상으로 형성하는 것을 특징으로 하는 제조 방법.
  10. 제6항에 있어서, 상기 층간 절연막이 스핀 도포법에 의해 형성되는 것을 특징으로 하는 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101488925B1 (ko) * 2008-06-09 2015-02-11 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104042A (en) * 1999-06-10 2000-08-15 Chi Mei Optoelectronics Corp. Thin film transistor with a multi-metal structure a method of manufacturing the same
WO2001057588A1 (en) * 2000-02-04 2001-08-09 Matsushita Electric Industrial Co., Ltd. Insulated-gate transistor for liquid crystal display and method for fabricating the same
JP4630420B2 (ja) * 2000-05-23 2011-02-09 ティーピーオー ホンコン ホールディング リミテッド パターン形成方法
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7169742B2 (en) * 2001-10-18 2007-01-30 The Procter & Gamble Company Process for the manufacture of polycarboxylic acids using phosphorous containing reducing agents
JP4450834B2 (ja) 2004-08-24 2010-04-14 シャープ株式会社 アクティブマトリクス基板およびそれを備えた表示装置
US7508036B2 (en) * 2005-09-08 2009-03-24 Chunghwa Picture Tubes, Ltd. Thin film transistor and manufacturing process thereof
US7781815B2 (en) * 2005-09-09 2010-08-24 Sharp Kabushiki Kaisha Thin-film element, display device and memory cell using the thin-film element, and their fabrication methods
CN100444408C (zh) * 2005-09-15 2008-12-17 中华映管股份有限公司 薄膜晶体管及其制造方法
US8957313B2 (en) * 2006-01-25 2015-02-17 Idemitsu Kosan Co., Ltd. Multilayer structure, and electrode for electrical circuit using the same
KR101217182B1 (ko) * 2006-07-28 2012-12-31 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조방법 및 이를 갖는표시패널
KR101293573B1 (ko) * 2006-10-02 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2008258345A (ja) * 2007-04-04 2008-10-23 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
US8334537B2 (en) 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US7738050B2 (en) 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
CN101861642B (zh) * 2007-11-15 2013-04-17 夏普株式会社 薄膜晶体管、薄膜晶体管的制作方法以及显示装置
US8299466B2 (en) * 2009-11-03 2012-10-30 Applied Materials, Inc. Thin film transistors having multiple doped silicon layers
KR101097335B1 (ko) * 2010-02-25 2011-12-23 삼성모바일디스플레이주식회사 유기 발광 표시 장치의 제조 방법
JP2012079998A (ja) * 2010-10-05 2012-04-19 Hitachi Displays Ltd 液晶表示装置
JP5832780B2 (ja) * 2011-05-24 2015-12-16 株式会社半導体エネルギー研究所 半導体装置の製造方法
CN103928455B (zh) * 2013-01-15 2017-02-15 上海天马微电子有限公司 一种tft阵列基板及其制造方法
CN107342299A (zh) * 2017-08-30 2017-11-10 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03155139A (ja) * 1989-11-14 1991-07-03 Toshiba Corp 読取装置及びその製造方法
JPH0468318A (ja) * 1990-07-09 1992-03-04 Sharp Corp アクティブマトリクス基板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58172685A (ja) * 1982-04-01 1983-10-11 セイコーエプソン株式会社 液晶表示体装置
JP2924441B2 (ja) * 1992-04-27 1999-07-26 日本電気株式会社 薄膜トランジスタ及びその製造方法
US5818076A (en) * 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
TW332322B (en) * 1994-03-31 1998-05-21 Furontec Kk Manufacturing method for etchant and electronic element of conductive semiconductor
US6372534B1 (en) * 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03155139A (ja) * 1989-11-14 1991-07-03 Toshiba Corp 読取装置及びその製造方法
JPH0468318A (ja) * 1990-07-09 1992-03-04 Sharp Corp アクティブマトリクス基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101488925B1 (ko) * 2008-06-09 2015-02-11 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치

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