JP2010045369A

JP2010045369A - ピンホールアンダーカット部を含む装置と工程

Info

Publication number: JP2010045369A
Application number: JP2009187638A
Authority: JP
Inventors: Yiliang Wu; ウーイーリャン; Ping Liu; リューピン; Yuning Li; リーユニン; Hualong Pan; パンファーロン
Original assignee: Xerox Corp
Current assignee: Xerox Corp
Priority date: 2008-08-18
Filing date: 2009-08-13
Publication date: 2010-02-25
Also published as: EP2157629A3; CA2675083A1; CN101656294A; US20100038714A1; KR20100021975A; CA2675083C; US7821068B2; EP2157629A2

Abstract

【課題】ピンホールの悪影響の軽減された新たな電子デバイスと新たな電子デバイス製造方法を提供する。
【解決手段】入口９２Ａと出口９４Ａのある複数のピンホール９０Ａを有する誘電領域１４と、下側導電領域１８とを備え、ピンホール９０Ａの少なくともいくつかは出口９４Ａ周辺において出口９４Ａより広い下側導電領域１８のアンダーカット部９６Ａに面する誘電領域１４の張り出し面９８Ａを持たせる
【選択図】図４

Description

本発明は、ピンホールアンダーカット部を含む装置と工程に関する。

近年、ＲＦＩＤタグや液晶表示体等での利用が期待されている有機薄膜トランジスタ（ＯＴＦＴ）に対して多大な関心が寄せられているが、これはスピンコーティングおよびジェットプリンティング等の溶液処理を用いたＯＴＦＴの製作が、従来の高コストのフォトリソグラフィと比較して、安価な製造方法の選択肢であるからである。ＯＴＦＴにとって望ましいゲート誘電体とは、ゲートリーク電流が非常に低く（ピンホールがない）、キャパシタンスが高いものであるべきである。高いデバイス歩留まりを達成するために、一般に、誘電体の厚さを大きくする（たとえば、＞５００ｎｍ）ことによってピンホール密度を低減させ、その結果、ゲートリーク電流を容認可能なレベルまで下げている。その一方で、高いキャパシタンスを実現するためには、薄い誘電層（たとえば、＜３００ｎｍ）が好ましく、これは、溶液加工可能な高分子ゲート誘電体が一般的に低い誘電率を有するからである。そのため、高いデバイス歩留まりと低いゲートリークの両方を実現する薄い誘電層を作製する工程が求められている。

下記の文書に背景情報が記載されている。竹廣の米国特許第７，１７６，０７１Ｂ２号。

米国特許第７，１７６，０７１Ｂ２号

しかしながら、薄いゲート誘電体を有するＯＴＦＴは通常、ピンホールのために、リークが大きく、歩留まりが低い。したがって、ピンホールの悪影響の軽減された新たな電子デバイスと新たな電子デバイス製造方法が必要とされており、本発明の実施例はこの必要性に対応している。

各種の態様において、（ａ）誘電領域と下側導電領域を設けるステップであって、誘電領域が各々入口と出口のある複数のピンホールを有するようにするステップと、（ｂ）ピンホールの中に下側導電領域のためのエッチング液を付着させ、ピンホールをアンダーカットして、いくつかのピンホールについて、出口周辺において出口より広い下側導電領域のアンダーカット部に面する誘電領域の張り出し面を作るステップと、を含む電子デバイス製造方法が提案される。

別の態様において、（ａ）各々入口と出口のある複数のピンホールを有する誘電領域と、（ｂ）下側導電領域と、を備え、ピンホールの少なくともいくつかは、出口周辺において出口より広い下側導電領域のアンダーカット部に面する誘電領域の張り出し面を持たせてアンダーカットされている電子デバイスが提案される。

また別の態様において、（ａ）各々入口と出口のある複数のピンホールを有する誘電領域と、（ｂ）下側導電領域と、を備え、ピンホールの少なくともいくつかは、出口周辺において出口より広い下側導電領域のアンダーカット部に面する前記誘電領域の張り出し面を持たせてアンダーカットされている薄膜トランジスタが提案される。

ピンホールの悪影響の軽減された新たな電子デバイスと新たな電子デバイス製造方法を提供することができる。

ＴＦＴの形態での本発明の第一の実施の形態を示す図である。ＴＦＴの形態での本発明の第二の実施の形態を示す図である。ＴＦＴの形態での本発明の第三の実施の形態を示す図である。図１のＴＦＴの一部の拡大図である。図２のＴＦＴの一部の拡大図である。図３のＴＦＴの一部の拡大図である。

特にことわりがないかぎり、異なる図の中の同じ参照番号は、同じまたは類似の特徴を指す。

「領域」という用語は、単層または同じもしくは異なる組成物の２つ以上の層等、好適であればどのような構成でもよく、２つまたは複数の層は、２層(dual-layer)誘電構造のように隣接していてもよく、また、ソース電極とドレイン電極に接触する半導体層のように部分的に隣接していてもよい。

「下側導電領域」という語句は、半導体領域および／または多数の電極（たとえば、１つ、２つまたはそれ以上の電極）を指す。

「上側導電領域」という語句は、半導体領域および／または多数の電極（たとえば、１つ、２つまたはそれ以上の電極）を指す。

ピンホールアンダーカット部を用いる手法は、好適であればどのような電子デバイスにも利用できる。「電子デバイス」という語句は、たとえば、以下を包含する。（１）たとえば薄膜トランジスタ、コンデンサ等の電子コンポーネント、（２）たとえば、表示体、イメージングデバイス、センサ等、上記の電子コンポーネント（たとえば、トランジスタおよび／またはコンデンサ）を含む電子システム。

実施の形態において、薄膜トランジスタは通常、３つの電極（ゲート電極、ソース電極、ドレイン電極）、誘電領域（たとえば、ゲート誘電体）、半導体領域、支持基板、任意の保護領域からなる。

図１−６は、好適な薄膜トランジスタ構造の実施の形態を示す。図１−６は、薄膜トランジスタの各種の層の構造として考えられるものを示したにすぎず、限定的なものでは一切ない。

以下の説明では、明瞭とするためのために具体的な用語が用いられているが、これらの用語は図に描く上で選択された実施例の特定の構造のみを指すものであり、開示範囲を制限または限定するものではない。

図１には、基板１６と、それに接触する金属コンタクト１８（ゲート電極）と、上面に２つの金属コンタクトであるソース電極２０とドレイン電極２２が堆積されたゲート誘電体層１４からなる有機薄膜トランジスタ（ＯＴＦＴ）構成１０の概略が描かれている。図のように、金属コンタクト２０，２２の上とその間に半導体層１２がある。ピンホール９０Ａとアンダーカット部９６Ａが示されている。

図２は、基板３６と、ゲート電極３８と、ソース電極４０と、ドレイン電極４２と、ゲート誘電体３４と、半導体層３２からなる別のＯＴＦＴ構成３０の概略が描かれている。ピンホール９０Ｂとアンダーカット部９６Ｂが示されている。

図３は、基板７６と、ゲート電極７８と、ソース電極８０と、ドレイン電極８２と、半導体層７２と、ゲート誘電体７４からなるまた別のＯＴＦＴ構成７０の概略が描かれている。ピンホール９０Ｃとアンダーカット部９６Ｃが示されている。

図４−６は、入口（９２Ａ，９２Ｂ，９２Ｃ）と出口（９４Ａ，９４Ｂ，９４Ｃ）を有するピンホール（９０Ａ，９０Ｂ，９０Ｃ）と、アンダーカット部（９６Ａ，９６Ｂ，９６Ｃ）と、張り出し面（９８Ａ，９８Ｂ，９８Ｃ）を示す。

簡略化するために、図１−６では、ピンホールとアンダーカット部の中には上側導電領域材料が描かれていない。

本開示のいくつかの実施例において、任意の保護層を含めてもよい。たとえば、このような任意の保護層は、図１−３のトランジスタ構成の各々の上に組み込むことができる。保護層は、たとえば酸化シリコン、窒化シリコン、ポリ（メチルメチアクリレート）、ポリエステル、ポリイミドもしくはポリカーボネートまたはこれらの混合物であってもよい。

＜誘電領域＞
誘電領域はまた、絶縁領域と呼ぶこともできる。たとえば、薄膜トランジスタに関する実施例において、誘電領域は、ゲート誘電体と呼ぶことができる。誘電領域は、有機および／または無機材料で構成できる。誘電領域に適した無機材料の例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、チタン酸バリウム、チタン酸バリウムジルコニウム等がある。誘電領域のための有機ポリマの例としては、ポリエステル、ポリカーボネート、ポリ（ビニルフェノール）、ボリイミド、ポリスチレン、ポリ（メタクリレート）、ポリ（アクリレート）、エポキシ樹脂等がある。各種の実施例において、誘電領域は高分子誘電材料を含む。誘電領域は、プラズマ増強化学蒸着法、スパッタリングおよび、スピンコーティング、ディップコーティング、バーコーティング等の液体堆積法、インクジェット、スクリーン、フレキソグラフィ、グラビア印刷等の印刷法をはじめとして、好適であればどのような方法でも形成できる。好ましい実施例において、誘電領域は、液体堆積法で形成される。誘電領域の厚さは、使用される誘電材料の誘電率に応じて、たとえば、約１０ｎｍから約１０００ｎｍである。誘電領域の代表的な厚さは、約１００ｎｍから約５００ｎｍである。誘電領域は、たとえば、１０^-12Ｓ／ｃｍ未満または約１０^-10Ｓ／ｃｍ未満の伝導率を有していてもよい。

誘電領域は、単層でも多層でもよい。単層／多層ゲート誘電体の各層の厚さは、たとえば、約５ナノメートルから約１マイクロメートルである。他の実施例において、単層／多層誘電領域の各層の厚さは、たとえば、約１００ナノメートルから約１マイクロメートルである。厚さは、偏光解析や形状測定等の既知の技術で測定できる。

＜基板＞
基板は、たとえば、シリコン、ガラス板、プラスチックフィルムまたはシート等で構成してもよい。構造的に柔軟なデバイスの場合、たとえば、ポリエステル、ポリカーボネート、ポリイミドシート等のプラスチック基板が好ましい。基板の厚さは約１０マイクロメートルから約１０ミリメートル以上であってもよく、特に柔軟なプラスチック基板についての厚さの例は約５０から約１００マイクロメートル、ガラス板やシリコンウェハ等の剛性の基板については約１から約１０ミリメートルである。

＜電極＞
ゲート電極は、薄い金属フィルム、伝導性ポリマフィルム、伝導性インクもしくはペーストで作製される伝導性フィルムであってもよく、あるいは基板そのものがゲート電極、たとえば高濃度にドーピングされたシリコンであってもよい。ゲート電極材料の例としては、これらに限定されないが、アルミニウム、金、銀、チタン、銅、クロム、インジウム錫酸化物や、スルフォン酸ポリスチレンをドーピングしたポリ（３，４−エチレンジオキシチオフェン）（ＰＳＳ−ＰＥＤＯＴ）等の伝導性ポリマや、カーボンブラック／グラファイトからなる伝導性インク／ペーストまたは、アチェソン・コロイド(Acheson Colloids)社から入手可能なエレクトロダグ(ELECTRODAG)（登録商標）等の高分子バインダ分散コロイド銀がある。ゲート電極は、真空蒸着、金属もしくは伝導性酸化金属のスパッタリング、スピンコーティングによる伝導性高分子溶液もしくは伝導性インクのコーティング、キャスティングまたは印刷によって作製できる。ゲート電極の厚さは、たとえば、金属フィルムの場合は約１０から約２００ナノメートルの範囲、高分子伝導体の場合は約１から約１０マイクロメートルの範囲である。各種の実施例において、ゲート電極はパターニングされている。

ソースおよびドレイン電極は、低抵抗のオーミックコンタクトを半導体層上に提供する材料で作製できる。ソースおよびドレイン電極に適した代表的な材料には、金、ニッケル、銀、アルミニウム、プラチナ、伝導性ポリマおよび伝導性インク等のゲート電極材料がある。ソースおよびドレイン電極の一般的な厚さは、たとえば、約４０ナノメートルから約１０マイクロメートルであり、より詳しい厚さは、約１００から約４００ナノメートルである。

ゲート電極、ソース電極およびドレイン電極という用語は薄膜トランジスタにおいて一般的に使用される電極を指すが、他のタイプの電子デバイスで使用される電極も、本明細書に記載の電極材料、厚さ、製造方法を用いた本発明の実施例に包含される。

好適な電極材料には、たとえば、アルミニウム、クロム、銅、金、インジウム、ニッケル、プラチナ、銀、チタンおよびこれらの混合物がある。

＜半導体領域＞
各種の実施例において、半導体領域は半導体層と呼ばれる。有機半導体領域としての使用に適した材料には、アントラセン、テトラセン、ペンタセンおよび置換ペンタセン等のアセン、ペリレン、フラーレン、フタロシアニン、オリゴチオフェン、ポリチオフェンおよびこれらの置換誘導体等がある。各種の実施例において、有機半導体領域は、液体加工可能な材料で構成される。好適な半導体材料の例としては、ポリチオフェン、オリゴチオフェンおよび、米国特許出願第２００３／０１６０２３４号として公開されている米国出願第１０／０４２，３４２号および米国特許第６，６２１，０９９号、第６，７７４，３９３号、第６，７７０，９０４号に記載された半導体ポリマがあり、これらの開示はすべて、参照によって本願に援用される。さらに、好適な材料には、Ｃ．Ｄ．ディミトラコポーロスとＰ．Ｒ．Ｌ．マレンファントによるAdv. Mater., Vol. 12, No. 2, pp.99-117 (2002)の"Organic Thin Film Transistors for Large Area Electronics"に記載された半導体ポリマがあり、この開示もまた参照によって全体が本願に援用される。

半導体領域は、たとえば、これらに限定されないが、真空蒸着、スピンコーティング、溶液流延法、浸漬コーティング、ステンシル／スクリーン印刷、フレキソグラフィ、グラビア、オフセット印刷、インクジェット印刷、マイクロコンタクト印刷、これらの工程の組み合わせ等、好適であればどのような手段によっても形成できる。各種の実施例において、半導体領域は、液体堆積法により形成される。各種の実施例において、半導体領域の厚さは、約１０ナノメートルから約１マイクロメートルである。別の実施例において、半導体領域の厚さは約３０から約１５０ナノメートルである。また別の実施例において、半導体領域の厚さは約４０から約１００ナノメートルである。

ゲート誘電体、ゲート電極、半導体領域、ソース電極、ドレイン電極は、どのような順序で形成してもよい。各種の実施例において、ゲート電極と半導体領域はどちらもゲート電極と接触しており、ソース電極とドレイン電極はどちらも半導体領域と接触している。「どのような順序で」とは、逐次的および同時的形成を含む。たとえば、ソース電極とドレイン電極は、同時にも逐次的にも形成できる。電界効果トランジスタの構成、作製、動作は、バオ他の米国特許第６，１０７，１１７号に記載されており、その開示は参照によって全体が本願に援用される。

＜アンダーカット部＞
下側導電領域には、好適であればどのようなエッチング液でも使用できる。このエッチング液は、誘電領域より下側導電領域をより急速にエッチングする（つまり、下側導電領域の優先的なエッチング）。各種の実施例において、誘電領域ではこのエッチング液によるエッチングはほとんど、またはまったく起こらない。代表的なエッチング液には、以下のものがある。ＨＦ，ＨＮＯ₃，ＨＣｌ，Ｈ₂ＳＯ₄および酢酸等の酸、ＫＯＨ，ＮａＯＨおよびＮＨ₃ＯＨ等の塩基、Ｈ₂Ｏ₂，（ＮＨ₄）₂Ｓ₂Ｏ₄ならびにそれらの混合物。たとえば、上記のエッチング液の異なる組み合わせで、異なる金属をエッチングすることができる。以下の表１は、一般的な金属のための代表的なエッチング液をまとめたものである。

トランセン社製エッチング液をはじめとする市販のエッチング液および金属とのその適合性を以下の表２にまとめる。

エッチング液は、下側導電領域の厚さ全体でも、厚さの一部のみでもエッチングでき、下側導電領域の除去部分はアンダーカット部に対応する。たとえば、下側導電領域が半導体層と電極の両方を含む場合、エッチング液は半導体層と電極の一方または両方をエッチングできる。各種の実施例において、下側導電領域は、薄膜トランジスタのゲート電極のような電子デバイスのコンポーネントとして機能する。アンダーカット部は下側導電領域の中の小さな部分にすぎないため、アンダーカット後でも下側導電領域は適正に機能することができる。ある例において、アンダーカット工程の後でも下側導電領域は依然として連続する領域であるが、この領域の中に小さな穴がある。言い換えれば、この工程によって、下側導電領域がばらばらに分離されることはない。各種の実施例において、下側導電領域の中のすべてのアンダーカット部の表面積は、下側導電領域の表面積（アンダーカット部形成前）の約２０％未満、または下側導電領域の表面積（アンダーカット部形成前）の約５％未満である。「表面積」という語句は、下側導電領域の、誘電領域に平行で、これに接触する表面を指す。

本発明による工程には、好適であればどのようなウェットエッチング工程でも用いることができる。たとえば、フォトリソグラフィ工程において用いられる従来のウェットエッチング工程を本発明で利用できる。エッチング液は、誘電体上に、ブランケットコーティングまたは印刷によるパターニング蒸着等、どのような方法でも付着させることができる。下側導電領域と誘電領域を有するデバイスは、エッチング液の中に浸漬させ、または浸して、エッチング工程を実行することができる。エッチング液の材料と材料の組み合わせ、導電材料とエッチング液との適合性、エッチング液の濃度、エッチング液浸漬時間(etchant time)は、下側導電材料そのものによって異なる。各種の実施例において、下側導電材料のエッチングが、誘電性材料にほとんど副作用を与えることなく行われる。特に、エッチング液浸漬時間は、たとえば、約１秒から約１時間、または約５秒から約１０分、または約１秒から６０秒とすることができる。エッチング液の１つの成分の濃度は、たとえば、体積で約１パーセントから約９０パーセントとすることができる。エッチング工程は、たとえば室温から摂氏約８０度、または室温から摂氏約５０度、または室温と、好適であればどのような温度でも実行できる。下側導電領域の２層をエッチングするために、２つまたはそれ以上のエッチング液を使用してもよい。たとえば、１つのエッチング液で半導体層をエッチングし、その後、別のエッチング液で電極をエッチングすることができる。

アンダーカット部の断面寸法（誘電領域に平行）は、各種の実施例において、たとえば、約５００ナノメートルから約４マイクロメートル、または約８００ナノメートルから約２マイクロメートルである。アンダーカット部の深さ（誘電領域に垂直）は、約５０ナノメートルから約１マイクロメートル、または約５０ナノメートルから下側導電領域全体の厚さまでである。これに対し、ピンホールの断面寸法（誘電領域に平行）は一般に、たとえば、約１から約５００ナノメートルの範囲と、ナノメートルのオーダーである。アンダーカット部の断面寸法対誘電領域の厚さの比は、たとえば、１：１から約２０：１、または約１：１から約１０：１である。下側導電領域のアンダーカット部は、たとえば、ピンホールの大きさの少なくとも約５倍または少なくとも１０倍の広さであり、したがって、上側導電領域がピンホールを有する誘電領域の上に堆積されるとき、下側導電領域と上側導電領域との間は接続されない。各種の実施例において、ピンホールは誘電領域の厚さ全体にわたって延在し、この場合、ピンホールの深さ（誘電領域に垂直）は、たとえば、約５０ナノメートルから約１マイクロメートルの範囲である。

ピンホールアンダーカット部を用いる方式の利点は、各種の実施例において、上側導電領域と下側導電領域の間にギャップ（ピンホールアンダーカット部による）があるため、上側導電領域の材料がピンホール中に拡散したとしても、その電子デバイスの短絡の可能性が低減することである。したがって、各種の実施例において、電子デバイスは、誘電領域の上に上側導電領域を有し、上側導電領域の材料がピンホールの中に存在するが、いくつかのピンホールの中で、上側導電領域の材料はアンダーカット部を架橋せず、下側導電領域と接触しない。電子デバイス製造方法に関して、各種の実施例において、誘電領域の上に上側導電領域を形成するステップを含み、上側導電領域の材料はピンホールの中に入るが、いくつかのピンホールの中で、上側導電領域の材料はアンダーカット部を架橋せず、下側導電領域と接触しない。

各種の実施例において、下側導電領域に半導体領域と多くの電極がある。各種の実施例において、上側導電領域に半導体領域と多くの電極がある。

各種の実施例において、電子デバイスは、誘電体欠陥(dielectric failure)による故障率が約５％未満のトランジスタアレイである。誘電体欠陥はゲートリークを測定することによって判断でき、ゲートリークとは、ソースとゲート電極の間の電流（Ｉ_GS）である。たとえば、ゲートリークが１ｎＡ等の特定の数値より高いと、そのトランジスタのオフ電流もこの数値より高いであろう。トランジスタのオフ電流がトランジスタアレイの所定のオフ電流より高ければ、このトランジスタは欠陥品または故障品と考えられる。一般に、表示体のバックプレーンは、表示体の大きさと解像度に応じて、１０００個を超えるトランジスタ、または１０，０００個を超えるトランジスタ、または１，０００，０００個を超えるトランジスタ、または約１０００個のトランジスタから約１，０００万個を超えるトランジスタからなるトランジスタアレイを有する。バックプレーンの歩留まりを改善するために、トランジスタの故障率を低減させる方法が求められている。誘電体欠陥は、トランジスタの故障の大きな原因のひとつである。各種の実施例において、トランジスタアレイの故障率は、誘電体欠陥によるものが、約３％未満または１％未満である。

各種かの実施例において、薄膜トランジスタは、エッチングを用いたアンダーカット部を持たないトランジスタと比較して、電流オン／オフ比が少なくとも約１０倍、または少なくとも約１００倍、または約１０倍から約１０，０００倍改善されている。各種の実施例において、薄膜トランジスタのゲートリーク電流は、エッチングを利用して下側の導電性領域にアンダーカットを形成していないトランジスタと比較して、少なくとも約１０倍、または少なくとも約１００倍、または約１０倍から約１０，０００倍低減される。各種の実施例において、薄膜トランジスタのオフ電流は、エッチングを利用して下側導電領域にアンダーカットを形成していないトランジスタと比較して、少なくとも１０倍、または少なくとも１００倍、または約１０倍から約１０，０００倍低減される。

本発明について、具体的な代表的実施例に関して詳細に説明するが、これらの例は説明のためにすぎず、本発明は本明細書に記載された材料、条件または工程パラメータに限定されるものではないと理解される。すべてのパーセンテージや部は、特にことわりがないかぎり、重量による。本明細書において、室温とは摂氏約２０から約２５度を指す。

＜比較例１（コンデンサ）＞
厚さ約２００ｎｍの銅の層を真空蒸着によってガラス基板上に堆積させた。誘電体組成物は、０．０８ｇのポリ（４ビニルフェノール）（ＰＶＰ）と、ＰＶＰのためのクロスリンカとして０．０８ｇのポリ（メラミンコフォルムアルデヒド）（メチル化、ｎブタノール中に８４重量％）と、０．１ｇのポリ（メチルシルセスキオキサン）（ｐＭＳＳＱ）（ｎブタノール中に２５重量％）を０．９ｇのｎブタノール中に混合させることによって調製された。０．２ミクロンのシリンジフィルタでろ過した後に、この誘電体組成物を２０００ｒｐｍで６０秒間、銅層の上にスピンコーティングした。８０℃で１０分間乾燥させた後、誘電層に１６０℃で３０分間、高温アニールとクロスリンクを行った。シャドウマスクを通して誘電層の上に金の電極を蒸着させることにより、２０個のコンデンサを作った。コンデンサ測定器(capacitor meter)により、コンデンサの歩留まりは３０％未満と測定された。

＜実施例１（コンデンサ）＞
比較例１と同様にして銅層（下側導電領域）と誘電体が作製された。誘電層のクロスリンクを行った後、デバイスを０．１Ｍの（ＮＨ₄）₂Ｓ₂Ｏ₄水溶液中に浸漬し、誘電体層のピンホールを通じて銅層をアンダーカットした。エッチング後、誘電体を蒸留水、イソプロパノールで洗浄し、乾燥させた。アンダーカット部をまず顕微鏡で観察した。銅層がエッチングで除去され、光が通過するピンホールが明瞭に見えた。シャドウマスクを通して誘電層の上に金の電極（上側導電領域）を蒸着させることにより、２０個のコンデンサを作った。歩留まりは１００％と測定された。

＜比較例２（トランジスタ）＞
ガラス基板上にボトムゲート・トップコンタクト式薄膜トランジスタを作製した。銅（〜２００ｎｍ）をゲート電極として蒸着させた。ゲート誘電体は、比較例１と同様の銅ゲートの上に形成した。以下の化学式を有するポリチオフェンを半導体として使用した。

ただし、ｎは約５から約５，０００の数である。このポリチオフェンとその調合については、ベン・オン他の米国特許出願公開第２００３／０１６０２３０Ａ１号に記載されており、その開示は参照によってすべてが本願に援用される。ポリチオフェン半導体層を、スピンコーティングによってガラス基板上のゲート誘電体の上に堆積させた。半導体層を、約８０℃で３０分間、真空炉中で乾燥させ、１４０℃で１０分間アニールし、その後室温まで冷ました。続いて、上で得られた半導体層の上にシャドウマスクを通して金のソース／ドレイン電極対のセットを真空蒸着させ、さまざまな寸法の一連の薄膜トランジスタを形成した。

上で得られたトランジスタを、ケースレー(Keithley)４２００半導体特性測定装置により評価した。チャネル長が約９０ミクロン、チャネル幅が約１０００ミクロンの薄膜トランジスタの特性を、出力と伝送曲線の測定によって評価した。すべてのトランジスタが低い性能を見せた。ゲート変調を示したトランジスタは２０％のみであった。トランジスタのオフ電流は、ピンホールを通じたゲートリークが高いため、約１０^-7Ａのレベルと高かった。トランジスタの電流オン／オフ比は１００未満であった。

＜実施例２（トランジスタ）＞
比較例２と同様の方法にエッチングを追加して、トランジスタを作製した。ゲート誘電層を熱によりクロスリンクさせた後に、デバイスをまず０．１Ｍの（ＮＨ₄）₂Ｓ₂Ｏ₄水溶液に２分間浸漬し、誘電層中のピンホールを通じて銅ゲート層をアンダーカットし、その後、蒸留水、イソプロパノールで洗浄し、空気乾燥させた。半導体層を堆積させ、ソース／ドレイン電極を蒸着させた後（上側導電領域に半導体層とソース／ドレイン電極がある）、このトランジスタを、ケースレー４２００半導体特性測定装置を使って評価した。ほとんどのトランジスタが良好な性能を見せた。デバイス歩留まりは９０％を超え、オフ電流は１０^-11Ａのレベルと低く、電流オン／オフ比は約１０⁵であった。比較対象となるトランジスタに対し、オフ電流は有意に低く、電流オン／オフ比は格段に高かった。

１０，３０，７０有機薄膜トランジスタ、１２，３２，７２半導体層、１４，３４，７４ゲート誘電体層、１６，３６，７６基板、１８，３８，７８ゲート電極、２０，４０，８０ソース電極、２２，４２，８２ドレイン電極、９０Ａ，９０Ｂ，９０Ｃピンホール、９２Ａ，９２Ｂ，９２Ｃピンホールの入口、９４Ａ，９４Ｂ，９４Ｃピンホールの出口、９６Ａ，９６Ｂ，９６Ｃアンダーカット部、９８Ａ，９８Ｂ，９８Ｃ張り出し面。

Claims

電子デバイスの製造方法であって、
（ａ）誘電領域と下側導電領域を設けるステップであって、前記誘電領域は各々入口と出口のある複数のピンホールを有するようにするステップと、
（ｂ）前記ピンホールの中に前記下側導電領域のためのエッチング液を付着させ、前記ピンホールをアンダーカットして、いくつかの前記ピンホールについて、前記出口周辺において前記出口より広い前記下側導電領域のアンダーカット部に面する前記誘電領域の張り出し面を作るステップと、
を含むことを特徴とする方法。
電子デバイスであって、
（ａ）各々入口と出口のある複数のピンホールを有する誘電領域と、
（ｂ）下側導電領域と、
を備え、前記ピンホールの少なくともいくつかは、前記出口周辺において前記出口より広い前記下側導電領域のアンダーカット部に面する前記誘電領域の張り出し面を持たせてアンダーカットされていることを特徴とする電子デバイス。
薄膜トランジスタであって、
（ａ）各々入口と出口のある複数のピンホールを有する誘電領域と、
（ｂ）下側導電領域と、
を備え、前記ピンホールの少なくともいくつかは、前記出口周辺において前記出口より広い前記下側導電領域のアンダーカット部に面する前記誘電領域の張り出し面を持たせてアンダーカットされていることを特徴とする薄膜トランジスタ。