CN101656294A - 包括针孔底切区域的器件和工艺 - Google Patents

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Abstract

一种电子器件制造方法，包括：(a)提供电介质区域和下部导电区域，其中该电介质区域包括多个各自具有入口和出口的针孔；以及(b)将用于该下部导电区域的蚀刻剂沉积到针孔中，该蚀刻剂将针孔底切，以为多个针孔制造围绕出口的电介质区域悬伸表面，该悬伸表面朝向下部导电区域的底切区，该底切区比出口宽。

Description

包括针孔底切区域的器件和工艺
背景技术
近年来，人们对有机薄膜晶体管(OTFT)已经产生了极大的兴趣，该有机薄膜晶体管在诸如RFID标签和液晶显示等应用中很有前景，因为与传统的昂贵的光刻法相比，利用诸如旋涂和喷印等溶液加工来制造OTFT提供了低成本的制造选择。用于OTFT的理想栅极电介质应该具有非常低的栅漏电流(针孔释放(pinhole free))以及高容量。为获得高器件成品率，通常使用相当大的电介质厚度(例如＞500nm)来减少针孔密度，从而将栅漏电流减少到可接受的水平。另一方面，为获得高容量，薄电介质层(例如＜300nm)是优选地，因为可溶液加工的聚合物栅极电介质通常具有低介电常数。因此，需要一些工艺来使得薄膜电介质层既具有高器件成品率也具有低栅漏。但是，具有薄栅极电介质的OTFT通常由于针孔而具有高栅漏和低成品率。因而，需要减小针孔有害作用的新的电子器件和新的电子器件制造方法，本发明的实施方案解决了这个需要。
以下文件提供了背景信息：
Takehiro，美国专利7,176,071 B2
发明内容
在实施方案中，提供了一种电子器件制造方法，包括：(a)提供电介质区域以及下部导电区域，其中该电介质区域包括多个各自具有入口和出口的针孔；以及(b)将用于该下部导电区域的蚀刻剂沉积到针孔中，将针孔底切，以为多个针孔制造围绕出口的电介质区域悬伸表面，该悬伸表面朝向下部导电区域的底切区，该底切区比出口宽。
优选地，根据本发明的电子器件制造方法，进一步包括形成在所述电介质区域之上的上部导电区域，其中该上部导电区域的材料进入针孔，但是在多个针孔中，该上部导电材料区域的材料不能跨越底切区以接触下部导电区域。
优选地，根据本发明的电子器件制造方法，其中所述上部导电区域包括一个半导体区域和多个电极。
优选地，根据本发明的电子器件制造方法，其中所述下部导电区域包括一个半导体区域和多个电极。
优选地，根据本发明的电子器件制造方法，其中所述电介质区域具有范围在从大约100nm至大约500nm的厚度。
优选地，根据本发明的电子器件制造方法，其中所述蚀刻剂包括HF、HNO3、HCl、H2SO4、醋酸、KOH、NaOH、NH3OH、H2O2、(NH4)2S2O4、及其混合物。
优选地，根据本发明的电子器件制造方法，其中所述下部导电区域包括铝、铬、铜、金、铟、镍、铂、银、钛，及其混合物。
在其它的实施方案中，提供了一种电子器件，包括：(a)电介质区域，其包括多个各自具有入口和出口的针孔；以及(b)下部导电区域，其中至少某些针孔被底切为具有围绕出口的电介质区域悬伸表面，该悬伸表面朝向下部导电区域的底切区，该底切区比出口宽。
优选地，根据本发明的该实施方案的电子器件，进一步包括在所述电介质区域之上的上部导电区域，其中该上部导电区域的材料存在于针孔中，但是在多个针孔中，该上部导电材料区域的材料不能跨越底切区以接触下部导电区域。
优选地，根据本发明的该实施方案的电子器件，其中所述上部导电区域包括一个半导体区域和多个电极。
优选地，根据本发明的该实施方案的电子器件，其中所述下部导电区域包括一个半导体区域和多个电极。
优选地，根据本发明的该实施方案的电子器件，其中所述电子器件是晶体管阵列，该晶体管阵列具有小于5％的由电介质失效而引起的故障率。
优选地，根据本发明的该实施方案的电子器件，其中所述电介质区域具有范围在从大约100nm至大约500nm的厚度。
优选地，根据本发明的该实施方案的电子器件，其中所述下部导电区域包括铝、铬、铜、金、铟、镍、铂、银、钛、及其混合物。
在进一步的实施方案中，提供了一种薄膜晶体管，包括：(a)电介质区域，其包括多个各自具有入口和出口的针孔；以及(b)下部电介质区域，其中至少某些针孔被底切为具有围绕出口的电介质区域悬伸表面，该悬伸表面朝向下部导电区域的底切区，该底切区比出口宽。
优选地，根据本发明的该实施方案的薄膜晶体管，进一步包括在所述电介质区域之上的上部导电区域，其中该上部导电区域的材料存在于针孔中，但是在多个针孔中，该上部导电材料区域的材料不能跨越底切区以接触下部导电区域。
优选地，根据本发明的该实施方案的薄膜晶体管，其中所述上部导电区域包括一个半导体区域和多个电极。
优选地，根据本发明的该实施方案的薄膜晶体管，其中所述下部导电区域包括一个半导体区域和多个电极。
优选地，根据本发明的该实施方案的薄膜晶体管，其中所述薄膜晶体管展现出提高了至少大约10倍的电流通/断比。
优选地，根据本发明的该实施方案的薄膜晶体管，其中所述电介质区域具有范围在从大约100nm至大约500nm的厚度。
优选地，根据本发明的该实施方案的薄膜晶体管，其中所述下部导电区域包括铝、铬、铜、金、铟、镍、铂、银、钛、及其混合物。
附图说明
随着以下说明的进行以及参考作为代表性实施方案的附图，本发明的其它方面将变得显而易见：
图1示出了TFT形式的本发明的第一实施方案；
图2示出了TFT形式的本发明的第二实施方案；
图3示出了TFT形式的本发明的第三实施方案；
图4示出了图1的TFT的一部分的放大视图；
图5示出了图2的TFT的一部分的放大视图；以及
图6示出了图3的TFT的一部分的放大视图。
除非另有说明，在不同附图中相同的参考数字指代相同或类似的特征。
具体实施方式
术语“区域”可以是任何适宜的构型，例如单层或相同或不同组分的两层或者更多层，其中该两层或者更多层可以是共边界的——例如双层电介质结构，或者局部共边界的——例如接触源极和漏极的半导体层。
措辞“下部导电区域”是指一个半导体区域和/或多个电极(例如，一个、两个或者更多个电极)。
措辞“上部导电区域”是指一个半导体区域和/或多个电极(例如，一个、两个或者更多个电极)。
针孔底切区方法可以用于任何适宜的电子器件。措辞“电子器件”包含例如：(1)电子元件，例如薄膜晶体管、电容器以及类似物；以及(2)包含这样的电子元件(例如晶体管和/或电容器)的电子系统，例如显示器、图像设备、传感器以及类似物。
在实施方案中，薄膜晶体管通常包括三个电极(栅极、源极和漏极)、一个电介质区域(例如栅极电介质)、一个半导体区域、一个支撑衬底以及一个可选的保护区域。
图1-6为适宜的薄膜晶体管结构构型的说明性实施方案。图1-6仅是针对薄膜晶体管各层的可能构型的说明，而并不意在以任何方式限制。
虽然为了清楚起见在以下的说明中使用了具体术语，但这些术语意在仅仅指示在附图中被选择用来说明的实施方案的特殊结构，而并不意在约束或限制公开内容的范围。
在图1中，示意性图解了有机薄膜晶体管(“OTFT”)构型10，其包括衬底16，该衬底与金属触点18(栅极)和一层栅极电介质14接触，两个金属触点——源极20和漏极22——布置在该层栅极电介质上。如此所示，在该两个金属触点20和22之上和之间的是半导体层12。示出了针孔90A和底切区96A。
图2示意性示出了另一OTFT构型30，其包括衬底36、栅极38、源极40、漏极42、栅极电介质34以及半导体层32。示出了针孔90B和底切区96B。
图3示意性示出了又一OTFT构型70，其包括衬底76、栅极78、源极80、漏极82、半导体层72以及栅极电介质74。示出了针孔90C和底切区96C。
图4-6图示了带有入口(92A、92B、92C)和出口(94A、94B、94C)的针孔(90A、90B、90C)、底切区(96A、96B、96C)以及悬伸表面(98A、98B、98C)。
为简明起见，在图1-6中，在针孔和底切区中没有画出上部导电区域材料。
在本公开内容的某些实施方案中，也可以包括可选的保护层。例如，这样的保护层可以被结合在图1-3中的每个晶体管构型的顶部上。保护层可以包括例如氧化硅、氮化硅、聚(甲基丙烯酸甲酯)、聚酯、聚酰亚胺、或聚碳酸酯、或者其混合物。
电介质区域
电介质区域也可以被称为绝缘区域。在涉及例如薄膜晶体管的实施方案中，电介质区域可指示为栅极电介质。电介质区域可以由有机和/或无机材料组成。适用于电介质区域的无机材料的说明性实例包括氧化硅、氮化硅、氧化铝、钛酸钡、锆钛酸钡以及类似物；用于电介质区域的有机聚合物的说明性实例包括聚酯、聚碳酸酯、聚(乙烯基酚)、聚酰亚胺、聚苯乙烯、聚(甲基丙烯酸酯)、聚(丙烯酸酯)、环氧树脂以及类似物。在实施方案中，电介质区域包括聚合物介电材料。电介质区域可以通过任何适宜的方法形成，例如：等离子增强化学汽相沉积，溅射，液体沉积方法——包括旋涂、浸涂、条涂(barcoating)；印刷——诸如喷墨、丝网、苯胺印刷，以及凹版印刷。在优选实施方案中，电介质区域通过液体沉积方法形成。根据所使用的介电材料的介电常数，电介质区域的厚度是例如从大约10nm至大约1000nm。电介质区域的代表性厚度是从大约100nm至大约500nm。电介质区域可以具有例如小于大约10-12S/cm或小于大约10-10S/cm的导电率。
电介质区域可以是单层或者多层的。所述单层/多层栅极电介质中的每一层具有例如从大约5纳米至大约1微米的厚度。在其它实施方案中，所述单层/多层栅极电介质中的每一层具有例如从大约100纳米至大约1微米的厚度。所述厚度可以通过诸如椭圆计测量(ellipsometry)和轮廓测量(profilometry)等的已知技术来确定。
衬底
衬底可以由例如硅、玻璃片、塑料膜或板组成。对于结构上柔性的器件，塑料衬底——诸如聚酯板、聚碳酸酯板、聚酰亚胺板以及类似物——是优选的。衬底的厚度可以是从大约10微米至大于大约10毫米，示例性厚度，尤其对于柔性塑料衬底是从大约50微米至大约100微米，对于刚性衬底——诸如玻璃片和硅晶片——是从大约1至大约10毫米。
电极
栅极可以是薄金属膜、导电聚合物膜、由导电油墨或膏剂(paste)制成的导电膜、或者衬底自身——例如重掺杂的硅。栅极材料的实例包括但不限于：铝；金；银；钛；铜；铬；锡铟氧化物；导电聚合物，诸如聚磺苯乙烯掺杂的聚(3，4-亚乙二氧基噻吩)(PSS-PEDOT)；由聚合物粘合剂中的炭黑/石墨或胶体银分散剂组成的导电油墨/膏剂，例如可从Acheson Colloids公司获得的ELECTRODAGTM。栅极可以通过以下方式制备：真空蒸发；金属或导电金属氧化物的溅射；通过旋涂用导电聚合物溶液或者导电油墨进行涂覆；通过铸塑(casting)或印刷。栅极的厚度例如对于金属膜在从大约10至大约200纳米的范围内，对于聚合物导体在大约1至大约10微米的范围内。在实施方案中，栅极被图案化。
源极和漏极可以用向半导体层提供低阻欧姆触点的材料来制造。适于用作源极和漏极的典型材料包括与栅极材料相同的材料，例如金、镍、银、铝、铂、导电聚合物和导电油墨。源极和漏极的典型厚度是例如从大约40纳米至大约10微米，更具体的厚度是大约100至大约400纳米。
虽然术语栅极、源极和漏极是指通常用在薄膜晶体管中的电极，但是，本发明的实施方案也包括用在其它类型电子器件中的使用本说明书所述电极材料、厚度和制造方法的电极。
适宜的电极材料包括例如铝、铬、铜、金、铟、镍、铂、银、钛、及其混合物。
半导体区域
在实施方案中，半导体区域指示半导体层。适宜用作有机半导体区域的材料包括：并苯，诸如蒽、并四苯、并五苯和被取代的并五苯；二萘嵌苯；富勒烯；酞菁；低聚噻吩；聚噻吩；及其被取代的衍生物。在实施方案中，有机半导体区域由液体可加工材料构成。适宜的半导体材料的说明性实例包括：聚噻吩；低聚噻吩；以及在序列号为No.10/042,342的美国申请——其作为美国专利申请No.2003/0160234被公布——以及美国专利No.6,621,099、No.6,774,393和No.6,770,904中所记载的半导体聚合物，上述文献的公开内容通过引用整体并入本说明书。此外，适宜的材料包括在“Organic Thin Film Transistors for Large Area Electronics”，由C.D.Dimitrakopoulos和P.R.L.Malenfant所著，Adv.Mater.，Vol.12，No.2，pp.99-117(2002)中公开的半导体聚合物，该文献的公开内容也通过引用整体并入本说明书。
半导体区域可以通过任何适宜的方法来形成，包括但不限于：真空蒸发、旋涂、溶液浇铸、浸涂、型板/丝网印刷、苯胺印刷、凹版印刷、胶版印刷、喷墨印刷、微触点印刷、这些方法的组合、以及类似方法。在实施方案中，半导体区域通过液体沉积方法形成。在一些实施方案中，半导体区域具有从大约10纳米至大约1微米的厚度。在又一些实施方案中，半导体区域具有从大约30至大约150纳米的厚度。在其它实施方案中，半导体区域具有从大约40至大约100纳米的厚度。
栅极电介质、栅极、半导体区域、源极和漏极以任意次序形成。在实施方案中，栅极和半导体区域都与栅极电介质接触，并且源极和漏极都与半导体区域接触。措辞“以任意次序”包括顺序和同时形成。例如，源极和漏极可以同时形成或者顺序形成。场效应晶体管的成分、制造和运行在Bao等人的美国专利6,107,117中被描述，该文献的公开内容通过引用整体并入本说明书。
底切区
对于下部导电区域可以使用任何适宜的蚀刻剂。与电介质区域相比，蚀刻剂更快速地蚀刻下部导电区域(即，下部导电区域择优蚀刻)。在实施方案中，蚀刻剂对于电介质区域的蚀刻不显著或者没有蚀刻。代表性的蚀刻剂包括：酸，诸如HF、HNO3、HCl、H2SO4以及醋酸；碱，诸如KOH、NaOH和NH3OH；H2O2；(NH4)2S2O4；及其混合物。例如，不同金属可以用以上蚀刻剂的不同组合来蚀刻。以下的表1概括了用于普通金属的典型蚀刻剂。
表1(“热”指高于大约50℃的温度。)
  金属   蚀刻剂   比例(体积)   备注
  铝   H2O/HF   1∶1
  铝   HCl/HNO3/HF   1∶1∶1
  锑   H2O/HCl/HNO3   1∶1∶1
  锑   H2O/HF/HNO3   90∶1∶10
  铋   H2O/HF   10∶1
  铬   H2O/H2O2   3∶1
  铜   H2O/HNO3   1∶5
  金   HCl/HNO3   3∶1   热
  铟   HCl/HNO3   3∶1   热
  铁   H2O/HCl   1∶1
  镍   HNO3/醋酸/丙酮   1∶1∶1
  镍   HF/HNO3   1∶1
  铂   HCl/HNO3   3∶1   热
  银   NH3OH/H2O2   1∶1
  钛   H2O/HF/HNO3   50∶1∶1
  钛   H2O/HF/H2O2   20∶1∶1
市场上可获得的蚀刻剂，例如从Transene公司获得的蚀刻剂以及它们与金属的相容性在以下的表2中列出。
表2
  蚀刻剂   Al   AU   Cr   Cu   Ni   Si   Si3N4   SiO2   Ti   W   GaAs   Ta/TaN
铝A 蚀刻 ok 蚀刻 蚀刻 蚀刻   surfox 轻微 ok ok ok 蚀刻   surfox
  铝D   蚀刻   ok   轻微   ok   ok   ok   轻微   ok   ok   ok   ok   ok
  铬蚀刻剂1020 蚀刻 ok 蚀刻 蚀刻 蚀刻 surfox ok ok ok ok 蚀刻   surfox
  铬蚀刻剂CRE-473 蚀刻 ok 蚀刻 蚀刻 轻微 ok ok ok 蚀刻 ok 蚀刻 ok
  铬蚀刻剂TFD 蚀刻 ok 蚀刻 蚀刻 蚀刻 surfox ok ok ok ok 蚀刻   surfox
  铜蚀刻剂100 蚀刻 ok 轻微 蚀刻 蚀刻 ok ok ok 轻微 ok 蚀刻 ok
  铜蚀刻剂200 蚀刻 ok 轻微 蚀刻 蚀刻 ok ok ok 轻微 ok 蚀刻 ok
  铜蚀刻剂APS-100 ok ok ok 蚀刻 蚀刻 ok ok ok ok 轻微 NA ok
  GE-8110   蚀刻   蚀刻   ok   腐蚀   ok   ok   ok   ok   ok   ok   蚀刻   ok
  GE-8111   蚀刻   蚀刻   ok   腐蚀   ok   ok   轻微   ok   ok   ok   蚀刻   ok
  GE-8148   蚀刻   蚀刻   ok   腐蚀   ok   ok   ok   ok   ok   ok   蚀刻   ok
  金蚀刻剂TFA   蚀刻   蚀刻   ok   腐蚀   轻微   ok   ok   ok   ok   ok   蚀刻   ok
  镍镉蚀刻剂TFC 蚀刻 ok 蚀刻 蚀刻 蚀刻 surfox ok ok ok ok 蚀刻 surfox
  镍镉蚀刻剂TFN 蚀刻 ok 蚀刻 蚀刻 蚀刻 surfox ok ok ok ok 蚀刻 surfox
  镍蚀刻剂TFB 蚀刻 ok 蚀刻 蚀刻 蚀刻 surfox ok ok ok ok 蚀刻 surfox
  镍蚀刻剂TFG 蚀刻 ok ok ok 蚀刻 ok ok ok ok ok ok ok
  镍蚀刻剂型I 蚀刻 ok 轻微 蚀刻 蚀刻 ok ok ok 轻微 ok 蚀刻 ok
  银蚀刻剂TFS 蚀刻 蚀刻 ok 腐蚀 轻微 ok ok ok ok ok 蚀刻 ok
  氮化钽蚀刻剂III 蚀刻 ok 蚀刻 蚀刻 蚀刻 蚀刻 ok 蚀刻 蚀刻 ok 蚀刻 蚀刻
 氮化钽SIE-8607   蚀刻   ok   蚀刻   蚀刻   蚀刻   蚀刻   ok   蚀刻   蚀刻   ok   蚀刻   蚀刻
 钛蚀刻剂TFT 蚀刻 ok 蚀刻 ok ok ok 蚀刻 蚀刻 蚀刻 ok ok ok
 钛蚀刻剂TFTN 蚀刻 ok 蚀刻 轻微 轻微 ok ok ok 蚀刻 ok 蚀刻 ok
 Ti-钨TiW-30   ok   ok   ok   蚀刻   轻微   ok   ok   ok   轻微   轻微   蚀刻   ok
 钨蚀刻剂TFW 蚀刻 ok 蚀刻 ok ok 轻微 ok 轻微 ok 蚀刻 蚀刻 ok
其中蚀刻＝显著侵蚀，轻微＝轻微侵蚀，ok＝没有侵蚀，surf ox＝仅侵蚀表面氧化物，腐蚀＝表面腐蚀。
蚀刻剂可以蚀穿下部导电区域的整个厚度或者一部分厚度，其中下部导电区域中被去除的区域对应于底切区域。例如，在下部导电区域既包括半导体层又包括电极之处，蚀刻剂可以蚀穿半导体层和电极之一或二者。在实施方案中，下部导电区域起到电子器件构件——诸如薄膜晶体管栅极——的作用。底切区域仅是下部导电区域的一小部分；因此，在底切之后，下部导电区域仍能正常地发挥作用。在一个实例中，在底切过程之后，下部导电区域仍然是连续的区域，但是在该区域中具有小孔。换言之，本处理不将下部导电区域分成多个部分。在实施方案中，下部导电区域中的所有底切区的表面积小于下部导电区域表面积(在形成底切区之前的表面积)的大约20％，或者小于下部导电区域表面积(在形成底切区之前的表面积)的大约5％。措辞“表面积”是指下部导电区域与电介质区域平行且接触的表面。
任何适宜的湿蚀刻处理可以用于本发明的方法。例如，用在光刻法中的湿式蚀刻处理可以用于本发明。蚀刻可以通过任何方法——诸如覆盖涂覆(blanket coating)或者借助于印刷的图案化沉积——沉积在电介质上。包含该下部导电区域和电介质区域的器件可被浸入或沉浸在蚀刻剂中，以进行该蚀刻处理。蚀刻剂材料和材料组合、导电材料和蚀刻剂的相容性、蚀刻剂的浓度以及蚀刻时间取决于下部导电材料本身。在实施方案中，下部导电材料的蚀刻对介电材料具有最小的边缘效应(side effect)。具体地，蚀刻时间是例如从大约1秒至大约1小时，或者从大约5秒至大约10分钟，或者从大约1秒至大约60秒。蚀刻剂的一种组分的浓度可以是例如从1％至90％体积百分比。蚀刻处理可以在任何适宜的温度下进行，例如从室温至大约80℃，或者从室温至大约50℃，或者在室温下。为了蚀刻下部导电区域的双层，可以使用两种或者更多种不同的蚀刻剂。例如，一种蚀刻剂可以用于蚀刻半导体层，另一种蚀刻剂可以用于随后蚀刻电极。
在实施方案中，底切区的横截面尺寸(平行于电介质区域)是例如从大约500纳米至大约4微米，或者从大约800纳米至大约2微米。底切区的深度(垂直于电介质区域)的范围是例如从大约50纳米至大约1微米，或者从大约50纳米至整个下部导电区域的厚度。相对比，针孔的横截面尺寸(平行于电介质区域)通常是纳米尺寸的，例如在从1至大约500纳米的范围内。底切区的横截面尺寸与电介质区域厚度的比值是例如从大约1∶1至大约20∶1，或者从大约1∶1至大约10∶1。下部导电区域中的底切区例如比针孔尺寸宽至少大约5倍或至少大约10倍；因此，当上部导电区域被沉积在具有针孔的电介质区域上时，在下部导电区域和上部导电区域之间没有连接。在实施方案中，针孔延伸穿过电介质区域的整个厚度，其中针孔的深度(垂直于电介质区域)在例如从大约50纳米至大约1微米的范围内。
针孔底切区方法的有益之处在于，在实施方案中，即使上部导电区域的材料扩散进入针孔，也减少了电子器件短路的可能性，因为在上部导电区域和下部导电区域之间存在间隙(由针孔底切区引起)。因而，在实施方案中，电子器件包括在电介质区域之上的上部导电区域，其中上部导电区域材料存在于针孔中，但是在多个针孔中，该上部导电材料区域的材料不能跨越底切区以接触下部导电区域。关于电子器件的制造方法，在实施方案中，该方法包括在电介质区域之上形成上部导电区域，其中该上部导电区域的材料进入针孔，但是在多个针孔中，该上部导电区域的材料不能跨越底切区以接触下部导电区域。
在实施方案中，下部导电区域包括一个半导体区域和多个电极。在实施方案中，上部导电区域包括一个半导体区域和多个电极。
在实施方案中，电子器件是晶体管阵列，该晶体管阵列具有小于5％的由电介质失效(dielectric failure)而引起的故障率。电介质失效可以通过测量栅漏来确定，栅漏是源极和栅极之间的电流(IGS)。例如，如果栅漏高于特定值，例如1nA，那么晶体管的断开电流也将高于该值。如果某个晶体管的断开电流高于晶体管阵列的断开电流的规格，那么该晶体管将被认为是一缺陷或者故障。通常，用于显示的底板具有一晶体管阵列，根据显示尺寸和分辨率，该晶体管阵列包括多于1000个晶体管，或者多于10,000个晶体管，或者多于1,000,000个晶体管，或者从大约1000个晶体管至大约一千万个晶体管。为了提高底板的成品率，需要一种方法来降低晶体管的故障率。电介质失效是晶体管故障的主要原因之一。在实施方案中，晶体管阵列具有小于3％的由电介质失效而引起的故障率，或者小于1％的由电介质失效而引起的故障率。
在实施方案中，与没有使用蚀刻进行底切的晶体管相比，所述薄膜晶体管展现出提高了至少大约10倍，或者至少大约100倍，或者从大约10倍至大约10,000倍的电流通/断比。在实施方案中，与没有使用蚀刻在下部导电区域中形成底切的晶体管相比，所述薄膜晶体管展现出减少了至少大约10倍，或者至少100倍，或者从大约10倍至大约10,000倍的栅漏电流。在实施方案中，所述薄膜晶体管展现出的断开电流比没有用蚀刻在下部导电区域中形成底切的晶体管低至少10倍，或者至少大约100倍，或者从大约10倍至大约10,000倍。
现在将参照其具体的代表性实施方案来详细描述本发明，可以理解这些实例意在仅为说明性的，而本发明并不意在限于在这里所描述的材料、条件和工艺参数。除非另有说明，所有的百分比和份数都以重量计。在本说明书中，室温是指范围在例如从大约20至大约25℃的温度。
比较例1(电容器)
通过真空蒸发将大约200nm厚的铜层沉积到玻璃衬底上。通过将0.08g的聚(4-乙烯基酚)(PVP)、作为用于PVP的交联剂的0.08g聚(三聚氰胺-共-甲醛)(甲基化，84重量％在正丁醇中)，以及0.1g的聚(甲基硅倍半氧烷)(pMSSQ)(25重量％在正丁醇中)混合在0.9g的正丁醇中来配制电介质组合物。在利用0.2微米的针头式过滤器(syringe filter)过滤之后，所述电介质组合物以2000rpm持续60s被旋涂到铜层上面。在80℃下干燥10分钟之后，该电介质层在160℃下持续30分钟被热退火和交联。通过借助于遮蔽掩模将金电极蒸发到电介质层上面来制造二十(20)个电容器。利用电容器计，确定了电容器的成品率小于30％。
实例1(电容器)
以类似于比较例1的方式来制备铜层(下部导电区域)和电介质。在将电介质层进行交联之后，将器件浸入0.1M的(NH4)2S2O4水溶液中2分钟，以通过电介质层中的针孔对铜层进行底切。在蚀刻之后，用蒸馏水、异丙醇来清洗电介质，然后对电介质进行干燥。首先用显微镜检查底切区。在下层的铜层被蚀刻掉以使得光可以穿过之处，可以清楚地看到针孔。通过借助于遮蔽掩模将金电极蒸发到电介质层上面来制造二十(20)个电容器。成品率被确定为100％。
比较例2(晶体管)
在玻璃衬底上制造底部栅极、顶部触点式薄膜晶体管。铜(～200nm)被蒸发为栅极。以类似于比较例1的方式，将栅极电介质形成在铜栅极上。具有以下分子式的聚噻吩被用作半导体：
其中n为从大约5至大约5,000的数字。该聚噻吩及其制备在BengOng等人的美国专利申请公布No.US 2003/0160230 A1中被描述，该文献的公开内容通过引用整体并入本说明书中。通过旋涂将该聚噻吩半导体层沉积在玻璃衬底上的栅极电介质上面。半导体层在真空炉中在大约80℃下干燥30分钟，在140℃下退火10分钟，然后冷却到室温。随后，通过遮蔽掩模将一组金材质的源/漏极对蒸发到所得到的半导体层上面，以形成一系列具有不同尺寸的薄膜晶体管。
利用Keithley 4200半导体检定系统(Keithley 4200Semiconductor characterization system)来评定所得到的晶体管。通过测量输出和转换曲线检定了具有大约90微米沟道长度和大约1000微米沟道宽度的薄膜晶体管。所有的晶体管都展现出差的性能。只有20％的晶体管显示出栅极调制。由于穿过针孔的高栅漏，晶体管的断开电流高达大约10-7A的水平。晶体管的电流通/断比小于100。
实例2(晶体管)
以类似于比较例2的方式来制造晶体管，但加入蚀刻处理。在对栅极电介质层进行热交联之后，首先将器件浸入0.1M的(NH4)2S2O4水溶液中2分钟，以通过电介质层中的针孔对铜层进行底切，然后用蒸馏水、异丙醇来清洗电介质，以及对电介质进行空气干燥。在沉积半导体层和蒸发出源/漏极(上部导电区域包括半导体层和源/漏极)之后，用Keithley 4200半导体检定系统来评定这些晶体管。大多数的晶体管显示出良好的性能。器件成品率超过90％，并具有10-11A水平的低断开电流以及大约105的电流通/断比。断开电流显著低于比较晶体管，而电流通/断比大大高于比较晶体管。
应理解，上述各种及其他特征和功能或者其替代可被按需要结合成许多其它不同的系统或应用。此后可以由本领域技术人员作出的各种当前未预见或未预料到的替代、变体、改型或者改进，也意在被包括在所附的权利要求中。除非在权利要求中明确叙述，不应根据说明书或任何其它权利要求将权利要求的步骤或者部件解释为具有任何特殊的顺序、数量、位置、尺寸、形状、角度、颜色或材料。

Claims (10)

1.一种电子器件制造方法，包括：
(a)提供电介质区域和下部导电区域，其中该电介质区域包括多个各自具有入口和出口的针孔；以及
(b)将用于该下部导电区域的蚀刻剂沉积到针孔中，将针孔底切，以为多个针孔制造围绕出口的电介质区域悬伸表面，该悬伸表面朝向下部导电区域的底切区，该底切区比出口宽。
2.如权利要求1所述的方法，进一步包括形成在所述电介质区域之上的上部导电区域，其中该上部导电区域的材料进入针孔，但是在多个针孔中，该上部导电材料区域的材料不能跨越底切区以接触下部导电区域。
3.如权利要求2所述的方法，其中所述上部导电区域包括一个半导体区域和多个电极。
4.如权利要求1所述的方法，其中所述下部导电区域包括一个半导体区域和多个电极。
5.一种电子器件，包括：
(a)电介质区域，其包括多个各自具有入口和出口的针孔；以及
(b)下部导电区域，其中至少某些针孔被底切为具有围绕出口的电介质区域悬伸表面，该悬伸表面朝向下部导电区域的底切区，该底切区比出口宽。
6.如权利要求5所述的电子器件，进一步包括在所述电介质区域之上的上部导电区域，其中该上部导电区域的材料存在于针孔中，但是在多个针孔中，该上部导电材料区域的材料不能跨越底切区以接触下部导电区域。
7.如权利要求6所述的电子器件，其中所述上部导电区域包括一个半导体区域和多个电极。
8.如权利要求5所述的电子器件，其中所述下部导电区域包括一个半导体区域和多个电极。
9.一种薄膜晶体管，包括：
(a)电介质区域，其包括多个各自具有入口和出口的针孔；以及
(b)下部导电区域，其中至少某些针孔被底切为具有围绕出口的电介质区域悬伸表面，该悬伸表面朝向下部导电区域的底切区，该底切区比出口宽。
10.如权利要求9所述的薄膜晶体管，进一步包括在所述电介质区域之上的上部导电区域，其中该上部导电区域的材料存在于针孔中，但是在多个针孔中，该上部导电材料区域的材料不能跨越底切区以接触下部导电区域。
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