KR20090073717A - 기판 평탄화층을 구비하는 유기박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플라스틱 기판의 표면에 기판 평탄화층이 형성되어 평탄면을 제공하는 유기박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 유기박막 트랜지스터에서 기판 평탄화층은 표면이 거칠고 고르지 못한 플라스틱 기판을 덮어 평탄면을 제공하며, 이 평탄면의 RMS 거칠기는 1㎚ 이하에 불과하다. 따라서 본 발명은 게이트 전극과 소스/드레인 전극 간의 단락을 방지하여 소자의 안정성을 확보할 수 있고 제조 공정 중의 불량 발생을 줄여 공정 신뢰성을 높일 수 있다. 또한, 본 발명은 기판 평탄화층을 통해 플라스틱 기판의 내열성과 내화학성을 향상시킬 수 있다. 기판 평탄화층은 액상으로 도포 공정이 가능하고 내열성과 내화학성이 우수한 고분자 물질, 예컨대 가교결합 폴리비닐페놀로 이루어진다.
플렉시블 디스플레이 장치, 유기박막 트랜지스터, 플라스틱 기판, 기판 평탄화층, 가교결합 폴리비닐페놀, RMS 거칠기
Description
본 발명은 유기박막 트랜지스터에 관한 것으로서, 구체적으로는 플라스틱 기판의 표면에 기판 평탄화층이 형성되어 평탄면을 제공하는 유기박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 플렉시블 디스플레이 장치(flexible display device)에 대한 연구가 활발히 진행되고 있다. 플렉시블 디스플레이 장치를 구현하려면 사용되는 기판은 플렉시블한 특성을 가져야 한다. 따라서 기존의 유리 기판은 플렉시블 디스플레이 장치를 구현하기에 적합하지 않으며, 플렉시블한 특성을 가지는 플라스틱 기판이 주로 사용되고 있다.
한편, 반도체 재료로서 유기화합물을 이용하는 연구가 근래 들어 활발히 이루어지면서, 박막 트랜지스터(thin film transistor; TFT) 분야에서도 무기물인 실리콘 대신에 펜타센(pentacene)과 같은 유기 반도체(organic semiconductor)를 이용하는 유기박막 트랜지스터가 주목을 끌고 있다. 유기 반도체를 사용하면 상대적 으로 저온에서 소자 제조가 가능해지므로 플라스틱 기판의 사용이 가능하며, 유기 반도체가 유연성과 전도성이 우수하므로, 유기박막 트랜지스터는 플렉시블 디스플레이 장치에 유용하게 적용할 수 있다.
그런데 플라스틱 기판을 사용하는 종래의 유기박막 트랜지스터는 플라스틱 기판의 표면이 평탄하지 못할 뿐만 아니라 플라스틱 기판의 내열성 및 내화학성이 떨어지는 문제가 있다.
도 1은 종래의 유기박막 트랜지스터에 사용되는 플라스틱 기판의 표면을 확대하여 나타낸 도면이다. 도 1에 도시된 바와 같이 일반적인 플라스틱 기판의 표면을 확대하여 보면, 높이가 150㎚ 정도 되는 봉우리들이 랜덤하게 존재하는 것을 알 수 있다. 그리고 플라스틱 기판의 표면 거칠기(surface roughness)를 수식적으로 산출해 보면, 제곱평균제곱근(root mean square; RMS) 거칠기가 약 8.3㎚인 것으로 확인된다.
그런데 유기박막 트랜지스터의 전극라인의 두께는 수십㎚에 불과하기 때문에 플라스틱 기판의 RMS 거칠기는 1㎚ 이하가 되어야 바람직하다. 그렇지 않으면, 상하로 위치하는 전극라인 간의 단락을 유발할 수 있고 제조 공정 중에 빈번한 불량 요인이 되기도 한다.
또한, 플라스틱 기판은 유기박막 트랜지스터의 제조 과정에서 다양한 유기용제에 노출될 뿐만 아니라 최고 200℃의 열에 노출된다. 따라서 플라스틱 기판은 유기용제에 강한 특성(즉, 내화학성)을 가져야 하고 열적 안정성(즉, 내열성)을 지녀야 한다.
종래에는 플라스틱 기판의 표면을 평탄하게 만들기 위해 습식(wet) 방식을 이용하는 기술이 알려져 있다. 그러나 이러한 종래기술에 의하더라도 RMS 거칠기가 1㎚ 이하가 되도록 표면을 평탄화하기는 쉽지 않을 뿐만 아니라, 플라스틱 기판의 내열성이나 내화학성을 향상시키는 것과는 관련이 없다.
따라서 본 발명의 목적은 유기박막 트랜지스터에 사용되는 플라스틱 기판의 표면을 평탄화함으로써 전극라인 간의 단락을 방지하여 소자의 안정성을 확보하고 제조 공정 중의 불량 발생을 줄여 공정 신뢰성을 높이기 위한 것이다.
본 발명의 다른 목적은 유기박막 트랜지스터에 사용되는 플라스틱 기판의 내열성과 내화학성을 향상시키기 위한 것이다.
이를 위하여, 본 발명에 따른 유기박막 트랜지스터는, 플라스틱 기판; 상기 플라스틱 기판의 상부면에 형성되어 평탄면을 제공하는 기판 평탄화층; 상기 기판 평탄화층 위에 패터닝되어 형성되는 게이트 전극; 상기 게이트 전극을 덮도록 상기 기판 평탄화층 위에 형성되는 게이트 절연막; 상기 게이트 전극을 중심으로 서로 이격되도록 상기 게이트 절연막 위에 형성되는 소스/드레인 전극; 상기 소스/드레인 전극의 사이와 상부에 형성되는 유기 반도체막을 포함하여 구성될 수 있다.
또한, 본 발명에 따른 유기박막 트랜지스터는, 플라스틱 기판; 상기 플라스틱 기판의 상부면에 형성되어 평탄면을 제공하는 기판 평탄화층; 상기 기판 평탄화층 위에 서로 이격되어 형성되는 소스/드레인 전극; 상기 소스/드레인 전극의 사이와 상부에 형성되는 유기 반도체막; 상기 유기 반도체막 위에 형성되는 게이트 절연막; 상기 소스/드레인 전극의 사이에 대응하여 상기 게이트 절연막 위에 패터닝되어 형성되는 게이트 전극을 포함하여 구성될 수 있다.
이러한 유기박막 트랜지스터에서, 상기 기판 평탄화층이 제공하는 상기 평탄면은 RMS 거칠기가 1㎚ 이하인 것이 바람직하다. 또한, 상기 기판 평탄화층은 상기 플라스틱 기판의 하부면에도 형성될 수 있으며, 가교결합 폴리비닐페놀로 이루어질 수 있다.
한편, 본 발명에 따른 유기박막 트랜지스터의 제조 방법은, 불순물을 제거하기 위해 플라스틱 기판을 세정하는 단계; 액상 형태로 혼합된 기판 평탄화층 재료를 상기 플라스틱 기판에 도포하고 경화함으로써 상기 플라스틱 기판의 상부면에 평탄면을 제공하는 기판 평탄화층을 형성하는 단계; 상기 기판 평탄화층 위에 패터닝된 게이트 전극을 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮도록 상기 기판 평탄화층 위에 게이트 절연막을 형성하는 단계; 상기 게이트 전극을 중심으로 서로 이격되도록 상기 게이트 절연막 위에 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인 전극의 사이와 상부에 유기 반도체막을 형성하는 단계를 포함하여 구성될 수 있다.
또한, 본 발명에 따른 유기박막 트랜지스터의 제조 방법은, 불순물을 제거하기 위해 플라스틱 기판을 세정하는 단계; 액상 형태로 혼합된 기판 평탄화층 재료를 상기 플라스틱 기판에 도포하고 경화함으로써 상기 플라스틱 기판의 상부면에 평탄면을 제공하는 기판 평탄화층을 형성하는 단계; 상기 기판 평탄화층 위에 서로 이격되도록 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인 전극의 사이와 상부에 유기 반도체막을 형성하는 단계; 상기 유기 반도체막 위에 게이트 절연막을 형성하는 단계; 상기 소스/드레인 전극의 사이에 대응하여 상기 게이트 절연막 위 에 패터닝된 게이트 전극을 형성하는 단계를 포함하여 구성될 수 있다.
이러한 유기박막 트랜지스터의 제조 방법에서, 상기 기판 평탄화층은 가교결합 폴리비닐페놀로 이루어질 수 있고, 상기 가교결합 폴리비닐페놀은 용매인 프로필렌 글리콜 모노메틸 에테르 아세테이트에 가교제인 폴리 멜라민-코-포름알데히드와 함께 폴리비닐페놀을 혼합하여 제조할 수 있다. 또한, 상기 기판 평탄화층의 형성 단계는 상기 기판 평탄화층 재료를 상기 플라스틱 기판에 도포할 때 스핀 코팅 공정을 이용하는 것이 바람직하다.
본 발명에서 유기박막 트랜지스터의 기판 평탄화층은 표면이 거칠고 고르지 못한 플라스틱 기판을 덮어 평탄면을 제공하며, 기판 평탄화층에 의해 구현되는 평탄면은 RMS 거칠기가 1㎚ 이하에 불과하다. 따라서 본 발명은 게이트 전극과 소스/드레인 전극 간의 단락을 방지하여 소자의 안정성을 확보할 수 있고 제조 공정 중의 불량 발생을 줄여 공정 신뢰성을 높일 수 있다. 또한, 본 발명은 플라스틱 기판의 적어도 한쪽 면에 기판 평탄화층을 형성함으로써 유기박막 트랜지스터에 사용되는 플라스틱 기판의 내열성과 내화학성을 향상시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 다만, 실시예들을 설명함에 있어서 본 발명이 속하는 기술 분야에 잘 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 가급적 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 핵심을 흐리지 않고 더욱 명확히 전달하기 위함이다.
한편, 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 첨부 도면을 통틀어 동일하거나 대응하는 구성요소에는 동일한 참조번호를 부여한다.
도 2는 본 발명의 실시예에 따른 유기박막 트랜지스터의 단면도이다.
도 2를 참조하면, 유기박막 트랜지스터(10)는 플라스틱 기판(11)의 상부면 전체를 덮어 평탄면을 만드는 기판 평탄화층(12)을 포함한다. 기판 평탄화층(12) 위에는 게이트 전극(13)이 패터닝되어 형성되며, 게이트 전극(13)을 덮는 게이트 절연막(14)이 형성된다. 게이트 절연막(14) 위에는 게이트 전극(13)을 중심으로 서로 이격된 소스/드레인 전극(15)이 형성되고, 소스/드레인 전극(15)의 사이와 상부에는 유기 반도체막(16)이 형성된다.
특히, 이러한 유기박막 트랜지스터(10)의 구조에서 기판 평탄화층(12)은 표면이 거칠고 고르지 못한 플라스틱 기판(11)을 덮어 평탄면을 제공한다. 후술하겠지만, 기판 평탄화층(12)에 의해 구현되는 평탄면은 RMS 거칠기가 1㎚ 이하에 불과하다. 따라서 이후 형성되는 게이트 전극(13)과 소스/드레인 전극(15) 간의 단락을 방지하여 소자의 안정성을 확보할 수 있고 제조 공정 중의 불량 발생을 줄여 공정 신뢰성을 높일 수 있다. 더욱이, 기판 평탄화층(12)은 플라스틱 기판(11)의 내열성과 내화학성을 향상시키는 기능도 수행한다. 이에 대해서도 후술한다.
도 3은 본 발명의 다른 실시예에 따른 유기박막 트랜지스터의 단면도이다. 도 3에 도시된 유기박막 트랜지스터(20)는 기판 평탄화층(12a, 12b)이 플라스틱 기판(11)의 윗면뿐만 아니라 밑면에도 형성된다는 점에서 도 2의 유기박막 트랜지스터(10)와 다르다. 플라스틱 기판(11)의 밑면에 형성되는 기판 평탄화층(12b)은 플라스틱 기판(11)의 내열성과 내화학성을 더욱더 향상시키기 위한 것이다.
한편, 도 2와 도 3의 유기박막 트랜지스터(10, 20)는 게이트 전극(13)이 소스/드레인 전극(15)보다 아래쪽에 위치하는 소위 하부 게이트(bottom gate) 구조이다. 이와 달리 유기박막 트랜지스터는 상부 게이트(top gate) 구조를 가질 수도 있는데, 본 발명의 기판 평탄화층(12)은 이러한 상부 게이트 구조에도 적용될 수 있다.
도면에 도시되지는 않았지만, 상부 게이트 구조의 유기박막 트랜지스터에서는 기판 평탄화층 위에 소스/드레인 전극이 서로 이격되어 형성되고, 소스/드레인 전극의 사이와 상부에 유기 반도체막이 형성된다. 또한, 유기 반도체막 위에 게이트 절연막이 형성되고, 소스/드레인 전극의 사이에 대응하여 게이트 전극이 게이트 절연막 위에 패터닝되어 형성된다.
이하, 본 발명에 따른 유기박막 트랜지스터의 제조 방법에 대하여 실시예를 통해 설명한다. 이하의 설명으로부터, 전술한 유기박막 트랜지스터의 구조 또한 더욱 명료해질 것이다.
도 4는 본 발명의 실시예에 따른 유기박막 트랜지스터의 제조 방법을 나타낸 흐름도이다.
도 4 및 전술한 도 2를 참조하면, 먼저 플라스틱 기판(11)을 세정하여 파티 클(particle) 등의 불순물을 제거한다(S31). 플라스틱 기판(11)의 재료로는 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET), 폴리카보네이트(polycarbonate; PC), 폴리에테르설폰(polyethersulfone; PES), 폴리이미드(polyimide; PI) 등의 고분자 화합물을 사용할 수 있다.
이어서, 플라스틱 기판(11)의 표면에 형성될 기판 평탄층(12)의 재료를 혼합한다(S32). 기판 평탄층(12)의 재료로는 액상으로 도포 공정이 가능하고 내열성과 내화학성이 우수한 고분자 물질을 쓸 수 있다. 예를 들어 가교결합(cross-linked) 폴리비닐페놀(polyvinylphenol; PVP)이 바람직하다. 가교결합 PVP는 용매인 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate; PGMEA)에 가교제(cross linked agent; CLA)인 폴리 멜라민-코-포름알데히드(poly melamine-co-formaldehyde)와 함께 PVP를 혼합하여 제조한다.
이어서, 액상 형태로 혼합된 기판 평탄화층 재료를 플라스틱 기판(11) 상에 도포하고 경화하여 기판 평탄화층(12)을 형성한다(S33). 이 단계는 일례로 스핀 코팅(spin coating) 공정을 이용할 수 있으며, 도 5에 이를 개략적으로 도시하고 있다.
도 5에 도시된 바와 같이, 플라스틱 기판(11)을 회전 척(41, chuck) 위에 탑재한 후 회전 척(41)을 회전시키면서 동시에 주입기(42, syringe)를 이용하여 기판 평탄화층(12) 재료를 플라스틱 기판(11) 위에 도포한다. 이후, 핫 플레이트(hot plate) 혹은 오븐(oven)에서 베이킹(baking) 공정을 진행한다. 그러면 플라스틱 기 판(11) 윗면 전체에 평탄한 기판 평탄화층(12)이 형성된다.
기판 평탄화층 재료의 도포 단계에서는 회전 척(41)의 분당 회전수(rpm)를 조절하여 기판 평탄화층(12)의 두께를 임의로 설정할 수 있다. 기판 평탄화층(12)의 두께는 플라스틱 기판(11)의 표면 거칠기를 파악하여 이를 충분히 덮을 수 있을 정도이면 된다. 또한, 경화 단계는 기판 평탄화층(12)의 내화학성을 강화하기 위해서 필요한 경우 150℃ 이상의 베이킹 공정을 포함할 수 있다. 한편, 도 3에서 전술한 바와 같이 플라스틱 기판(11)의 양쪽 면에 기판 평탄화층(12a, 12b)을 형성하려면 어느 한쪽 면의 기판 평탄화층을 형성한 후 반대쪽 면의 기판 평탄화층을 형성하면 된다.
다시 도 4와 도 2를 참조하면, 플라스틱 기판(11) 위에 기판 평탄화층(12)을 형성한 다음에는 게이트 전극(13)을 형성한다(S34). 게이트 전극(13)은 도전막을 증착하고 패터닝(patterning)하는 방법 또는 패터닝된 섀도우 마스크(shadow mask)를 이용하여 도전막을 증착하는 방법 등이 사용된다. 증착 공정으로는 열 증착(thermal evaporation), 전자빔 증착(E-beam evaporation), 스퍼터링(sputtering), 마이크로 컨택 프린팅(micro contact printing), 잉크젯 프린팅(ink jet printing), 나노 임프린팅(nano imprinting) 등을 이용할 수 있고, 게이트 전극(13)의 재료로는 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 탄탈룸(Ta) 등의 각종 금속 소재 또는 도전성이 있는 비금속 소재를 이용할 수 있다.
게이트 전극(13)을 형성한 후, 게이트 전극(13)을 완전히 덮도록 기판 평탄 화층(12) 위에 게이트 절연막(14)을 형성한다(S35). 게이트 절연막(14)은 코팅, 증착, 라미네이팅(laminating)과 같은 공정을 이용하여 형성할 수 있으며, 그 재료로는 PVP, PI, 폴리비닐알콜(polyvinylalcohol; PVA), 폴리스티렌(polystyrene; PS) 등의 유기물, 산화실리콘이나 질화실리콘 등의 무기물, 산화알루미늄/폴리스티렌(Al2O3/PS) 등의 무기물/유기물 혼성물을 사용할 수 있다.
이어서, 게이트 절연막(14) 위에 소스/드레인 전극(15)을 형성한다(S36). 소스/드레인 전극(15)은 도전막 증착 후 패터닝 공정 또는 섀도우 마스크를 이용한 증착 공정 등을 이용하여 형성하며, 증착 공정으로는 도금, 스크린 프린팅(screen printing), 잉크젯 프린팅 등도 가능하다. 소스/드레인 전극(15)의 재료로는 은(Ag), 금(Au), 아연(Zn), 구리(Cu), 전도성 고분자 등이 사용 가능하다.
이어서, 소스/드레인 전극(15)의 사이 및 상부에 유기 반도체막(16)을 형성한다(S37). 유기 반도체막(16)은 열 증착이나 디스펜싱(dispensing)과 같은 공정을 이용하여 증착할 수 있고, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 사이오펜(thiophene) 등의 유기 반도체 물질로 이루어진다.
이상 설명한 유기박막 트랜지스터의 제조 방법은 도 2에 도시된 하부 게이트 구조에 대한 것이지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 제조 방법을 상부 게이트 구조에 적용하는 것이 어렵지 않을 것이다. 따라서 이에 대한 설명은 생략한다.
도 6a 및 도 6b는 각각 종래기술과 본 발명에서 사용되는 플라스틱 기판의 표면 거칠기를 나타낸 도면이다. 엄밀히 말해, 도 6a는 플라스틱 기판 자체의 표면 거칠기를, 도 6b는 플라스틱 기판에 형성된 기판 평탄화층의 표면 거칠기를 나타낸다.
도 6a와 도 6b를 참조하면, 플라스틱 기판에 기판 평탄화층을 도포함으로써 표면이 매우 평탄해짐을 여러 수치를 통해 확인할 수 있다. 예를 들어, 표면의 중심선 평균 거칠기(Ra)는 종래의 경우 약 5.1㎚이었으나, 본 발명에서는 약 0.34㎚로 개선되었다. 또한, 제곱평균제곱근(RMS) 거칠기는 종래의 경우 약 8.3㎚이었으나, 본 발명에서는 약 0.46㎚로 개선되었다. 또한, 10점 평균 거칠기(Rz)는 종래의 경우 약 78㎚이었으나, 본 발명에서는 약 4.1㎚로 개선되었다.
지금까지 실시예를 통하여 본 발명에 따른 유기박막 트랜지스터 및 그 제조 방법에 대하여 설명하였다. 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
도 1은 종래의 유기박막 트랜지스터에 사용되는 플라스틱 기판의 표면을 확대하여 나타낸 도면.
도 2는 본 발명의 실시예에 따른 유기박막 트랜지스터의 단면도.
도 3은 본 발명의 다른 실시예에 따른 유기박막 트랜지스터의 단면도.
도 4는 본 발명의 실시예에 따른 유기박막 트랜지스터의 제조 방법을 나타낸 흐름도.
도 5는 본 발명의 기판 평탄화층 형성 단계를 나타낸 개략도.
도 6a 및 도 6b는 각각 종래기술과 본 발명에서 사용되는 플라스틱 기판의 표면 거칠기를 나타낸 도면.
Claims (10)
- 플라스틱 기판;상기 플라스틱 기판의 상부면에 형성되어 평탄면을 제공하는 기판 평탄화층;상기 기판 평탄화층 위에 패터닝되어 형성되는 게이트 전극;상기 게이트 전극을 덮도록 상기 기판 평탄화층 위에 형성되는 게이트 절연막;상기 게이트 전극을 중심으로 서로 이격되도록 상기 게이트 절연막 위에 형성되는 소스/드레인 전극;상기 소스/드레인 전극의 사이와 상부에 형성되는 유기 반도체막;을 포함하는 유기박막 트랜지스터.
- 플라스틱 기판;상기 플라스틱 기판의 상부면에 형성되어 평탄면을 제공하는 기판 평탄화층;상기 기판 평탄화층 위에 서로 이격되어 형성되는 소스/드레인 전극;상기 소스/드레인 전극의 사이와 상부에 형성되는 유기 반도체막;상기 유기 반도체막 위에 형성되는 게이트 절연막;상기 소스/드레인 전극의 사이에 대응하여 상기 게이트 절연막 위에 패터닝되어 형성되는 게이트 전극;을 포함하는 유기박막 트랜지스터.
- 청구항 1 또는 청구항 2에 있어서,상기 기판 평탄화층이 제공하는 상기 평탄면은 RMS 거칠기가 1㎚ 이하인 것을 특징으로 하는 유기박막 트랜지스터.
- 청구항 1 또는 청구항 2에 있어서,상기 기판 평탄화층은 상기 플라스틱 기판의 하부면에도 형성되는 것을 특징으로 하는 유기박막 트랜지스터.
- 청구항 1 또는 청구항 2에 있어서,상기 기판 평탄화층은 가교결합 폴리비닐페놀로 이루어지는 것을 특징으로 하는 유기박막 트랜지스터.
- 불순물을 제거하기 위해 플라스틱 기판을 세정하는 단계;액상 형태로 혼합된 기판 평탄화층 재료를 상기 플라스틱 기판에 도포하고 경화함으로써 상기 플라스틱 기판의 상부면에 평탄면을 제공하는 기판 평탄화층을 형성하는 단계;상기 기판 평탄화층 위에 패터닝된 게이트 전극을 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮도록 상기 기판 평탄화층 위에 게이트 절연막을 형성 하는 단계;상기 게이트 전극을 중심으로 서로 이격되도록 상기 게이트 절연막 위에 소스/드레인 전극을 형성하는 단계;상기 소스/드레인 전극의 사이와 상부에 유기 반도체막을 형성하는 단계;를 포함하는 유기박막 트랜지스터의 제조 방법.
- 불순물을 제거하기 위해 플라스틱 기판을 세정하는 단계;액상 형태로 혼합된 기판 평탄화층 재료를 상기 플라스틱 기판에 도포하고 경화함으로써 상기 플라스틱 기판의 상부면에 평탄면을 제공하는 기판 평탄화층을 형성하는 단계;상기 기판 평탄화층 위에 서로 이격되도록 소스/드레인 전극을 형성하는 단계;상기 소스/드레인 전극의 사이와 상부에 유기 반도체막을 형성하는 단계;상기 유기 반도체막 위에 게이트 절연막을 형성하는 단계;상기 소스/드레인 전극의 사이에 대응하여 상기 게이트 절연막 위에 패터닝된 게이트 전극을 형성하는 단계;를 포함하는 유기박막 트랜지스터의 제조 방법.
- 청구항 6 또는 청구항 7에 있어서,상기 기판 평탄화층은 가교결합 폴리비닐페놀로 이루어지는 것을 특징으로 하는 유기박막 트랜지스터의 제조 방법.
- 청구항 8에 있어서,상기 가교결합 폴리비닐페놀은 용매인 프로필렌 글리콜 모노메틸 에테르 아세테이트에 가교제인 폴리 멜라민-코-포름알데히드와 함께 폴리비닐페놀을 혼합하여 제조하는 것을 특징으로 하는 유기박막 트랜지스터의 제조 방법.
- 청구항 6 또는 청구항 7에 있어서,상기 기판 평탄화층의 형성 단계는 상기 기판 평탄화층 재료를 상기 플라스틱 기판에 도포할 때 스핀 코팅 공정을 이용하는 것을 특징으로 하는 유기박막 트랜지스터의 제조 방법.
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| KR1020070141738A KR20090073717A (ko) | 2007-12-31 | 2007-12-31 | 기판 평탄화층을 구비하는 유기박막 트랜지스터 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110673009A (zh) * | 2019-10-14 | 2020-01-10 | 北京工业大学 | 一种用于高压下SiC MOS热阻测量的栅漏短路及栅压供给装置 |
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2007
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