RU2475893C2 - Электронное переключающее устройство и способ изготовления этого устройства - Google Patents

Электронное переключающее устройство и способ изготовления этого устройства Download PDF

Info

Publication number
RU2475893C2
RU2475893C2 RU2010149479/28A RU2010149479A RU2475893C2 RU 2475893 C2 RU2475893 C2 RU 2475893C2 RU 2010149479/28 A RU2010149479/28 A RU 2010149479/28A RU 2010149479 A RU2010149479 A RU 2010149479A RU 2475893 C2 RU2475893 C2 RU 2475893C2
Authority
RU
Russia
Prior art keywords
dielectric layer
layer
semiconductor
dielectric
parylene
Prior art date
Application number
RU2010149479/28A
Other languages
English (en)
Other versions
RU2010149479A (ru
Inventor
ВЕРНЕ Тимоти ВОН
Кетрин Мери РАМСДЭЙЛ
Хеннинг ЗИРРИНГХАУС
Original Assignee
Пластик Лоджик Лимитед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пластик Лоджик Лимитед filed Critical Пластик Лоджик Лимитед
Publication of RU2010149479A publication Critical patent/RU2010149479A/ru
Application granted granted Critical
Publication of RU2475893C2 publication Critical patent/RU2475893C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/471—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/474—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Изобретение относится к электронным переключающим устройствам. Сущность изобретения: электронное переключающее устройство содержит электроды истока и стока, полупроводниковую структуру, обеспечивающую полупроводниковый канал между электродами истока и стока, и электрод затвора, отделенный от полупроводниковой структуры структурой диэлектрика затвора, причем структура диэлектрика затвора включает первый, неконформный полимерный диэлектрический слой, расположенный в контакте с полупроводниковой структурой, и второй, конформный диэлектрический слой, расположенный между первым диэлектрическим слоем и электродом затвора. Изобретение обеспечивает снижение дефектов тонкопленочных транзисторных структур из-за короткого замыкания через диэлектрик затвора. 2 н. и 7 з.п. ф-лы, 4 ил.

Description

Область техники, к которой относится изобретение
Настоящее изобретение относится к снижению числа дефектов в электронных переключающих устройствах. В одном из вариантов осуществления изобретение относится к снижению числа дефектов в схемах тонкопленочных транзисторов (ТПТ) на гибкой пластиковой подложке.
Уровень техники
Имеется значительный интерес к производству активных электронных схем на гибких пластиковых подложках, например, из полиэтилентерефталата (ПЭТ) или полиэтиленнафталата (ПЭН), для применения в дешевых гибких и/или небьющихся электронных устройствах. Одна из технических проблем, связанных с гибкими пластиковыми подложками, заключается в низком качестве их поверхности. В сравнении с высококачественными стеклянными подложками, применяемыми, например, в производстве жидкокристаллических дисплеев с активной матрицей, пластиковые подложки из таких материалов, как ПЭТ или ПЭН, отличаются значительно большей плотностью точечных дефектов и/или царапин (см., например, работу В.McDonald, Proceedings of the USDC Flexible Display Workshop, Phoenix, USA (2006)). (Труды конференции Американского консорциума по гибким дисплеям). Эти точечные дефекты частично создаются включениями частиц в процессе производства пластиковой подложки или осаждением частиц на поверхность подложки. Электростатические эффекты, вызванные высоким электрическим сопротивлением пластиковых подложек, приводят к сильному притягиванию частиц к поверхности подложки. А это ведет к значительному увеличению шероховатости поверхности даже в том случае, когда для ее снижения применяются сглаживающие слои на поверхности пластиковой подложки.
В схемах ТПТ, чтобы достичь высокой эффективности устройства, диэлектрик затвора, отделяющий электрод затвора от полупроводникового слоя/электродов истока-стока, в общем случае, должен иметь очень малый ток утечки, а также малое количество дефектов и коротких замыканий. В случае ТПТ с органическими полупроводниковыми активными слоями широко распространено применение диэлектриков затвора на основе осаждаемого из раствора полимера. Однако авторы настоящего изобретения обнаружили, что в пластиковых подложках большой площади относительно высокая плотность дефектов на поверхности подложки может приводить к низкому выходу готовых устройств. Когда полимерный диэлектрик наносится методом осаждения из раствора, например, центрифугированием, многочисленные точечные дефекты на поверхности подложки ведут к точечным и линейным дефектам центрифугирования, которые ухудшают морфологию слоя диэлектрика затвора в окрестностях точечных дефектов и приводят к большому числу закороченных ТПТ в окрестностях этих точечных дефектов. Кроме того, если точечные дефекты оказываются внутри активной зоны устройства, нанести на точечный дефект конформное покрытие методом осаждения полимерного диэлектрика из раствора во многих случаях невозможно, что приводит к дефекту ТПТ из-за короткого замыкания через диэлектрик затвора.
Раскрытие изобретения
Задача настоящего изобретения заключается в том, чтобы предложить способ снижения числа таких дефектов.
Согласно первому аспекту изобретения предлагается электронное переключающее устройство, включающее электроды истока и стока, полупроводниковую структуру, обеспечивающую полупроводниковый канал между электродами истока и стока, и электрод затвора, отделенный от полупроводниковой структуры структурой диэлектрика затвора. Структура диэлектрика затвора включает первый, неконформный полимерный диэлектрический слой, контактирующий с полупроводниковой структурой, и второй, конформный диэлектрический слой между первым диэлектрическим слоем и электродом затвора.
Первый, неконформный диэлектрический слой может, например, быть сформирован методом осаждения из раствора, в частности, методом нанесения покрытия центрифугированием.
В одном из вариантов осуществления настоящего изобретения второй диэлектрический слой содержит парилен.
В одном из вариантов осуществления первый диэлектрический слой имеет толщину менее 200 нм.
В одном из вариантов осуществления второй диэлектрический слой имеет толщину в диапазоне 100-1000 нм.
В одном из вариантов осуществления дрейфовая подвижность составляет более 0,01 см2/Вс.
В одном из вариантов осуществления электрод затвора расположен над полупроводниковым слоем и слоем диэлектрика затвора.
Согласно другому аспекту изобретения предлагается матрица образованных на подложке электронных переключающих устройств, каждое из которых включает неконформный диэлектрический слой. Не более 0,1% общего количества устройств, образованных на подложке, дают ток утечки, превышающий 1 мкА/см2 при напряженности электрического поля 5×105 В/см.
В одном из вариантов осуществления изобретения каждое из электронных переключающих устройств включает дополнительный диэлектрический слой.
В одном из вариантов осуществления дополнительный диэлектрический слой включает слой парилена.
В одном из вариантов осуществления неконформный диэлектрический слой имеет толщину менее 200 нм.
В одном из вариантов осуществления дополнительный диэлектрический слой имеет толщину в диапазоне 100-1000 нм.
В одном из вариантов осуществления дрейфовая подвижность каждого из электронных переключающих устройств составляет более 0,01 см2/Вс.
Согласно еще одному аспекту изобретения предлагается способ изготовления электронного переключающего устройства, включающий формирование электродов истока и стока и полупроводниковой структуры, обеспечивающей полупроводниковый канал между электродами истока и стока;
нанесение первого диэлектрического слоя на полупроводниковую структуру с использованием метода осаждения из раствора; нанесение второго диэлектрического слоя на первый диэлектрический слой с использованием метода химического осаждения из паров и нанесение электрода затвора на второй диэлектрический слой.
В одном из вариантов осуществления настоящего изобретения второй диэлектрический слой содержит парилен.
В одном из вариантов осуществления первый диэлектрический слой имеет толщину менее 200 нм.
В одном из вариантов осуществления второй диэлектрический слой имеет толщину в диапазоне 100-1000 нм.
Согласно еще одному аспекту изобретения предлагается электронное переключающее устройство, включающее электроды истока и стока, полупроводниковую структуру, обеспечивающую полупроводниковый канал между электродами истока и стока, и электрод затвора, отделенный от полупроводниковой структуры структурой диэлектрика затвора. Структура диэлектрика затвора включает первый полимерный диэлектрический слой, контактирующий с упомянутой полупроводниковой структурой, и второй, конформный диэлектрический слой между первым диэлектрическим слоем и электродом затвора.
В соответствии с одним из вариантов осуществления изобретения диэлектрик затвора для органического ТПТ на пластиковой подложке включает первый осаждаемый из раствора полимерный диэлектрик, нанесенный на верх органического полупроводникового слоя, и следующий диэлектрический слой парилена, нанесенный на верх двухслойного пакета. Первый диэлектрический слой выбирается так, чтобы он защищал поверхность органического полупроводника в процессе нанесения париленового слоя и создавал оптимальную электронную структуру активной границы раздела, обеспечивая высокие эксплуатационные характеристики и стабильность работы устройства, а также создавал подготовленную поверхность, обеспечивая хорошую адгезию и сглаживание ступеньки для последующего нанесения парилена. После этого слой парилена может быть нанесен в условиях, оптимизированных для обеспечения свободного от точечных проколов и конформного слоя диэлектрика затвора, не вызывающего снижения эксплуатационных характеристик и стабильности работы органического ТПТ даже в том случае, когда этот слой наносится на точечные дефекты и шероховатости пластиковой подложки.
Авторы настоящего изобретения обнаружили, что если между полимерным полупроводниковым активным слоем и слоем парилена вставить первый осаждаемый из раствора полимерный диэлектрик, то можно использовать для нанесения слоя парилена такие условия нанесения, которые обеспечивают отличный выход готовых устройств на большой матрице ТПТ, включающей более 100 000 ТПТ на пластиковых подложках. В таких больших матрицах, как правило, не удается избежать точечных дефектов в активной зоне устройства. Устройства, содержащие такие точечные дефекты, расположенные в активной зоне, обычно имеют более высокие токи утечки от затвора к истоку/стоку и короткие замыкания -и/или более низкие напряжения пробоя диэлектрика затвора. Включение осаждаемого из раствора слоя диэлектрика затвора позволяет обеспечить как высокие эксплуатационные характеристики устройства, так и отличный выход готовых устройств на гибких подложках большой площади.
Как правило, приходится считаться с потенциально приводящими к дефектам подложки топографическими неоднородностями, вызывающими появление на подложке выступов или впадин величиной более 50-100 нм при боковом размере порядка 1-100 мкм, так как размер их таков, что может привести к короткому замыканию/пробою диэлектрика затвора. Такие дефекты подложки можно выявить методами оптического контроля, и авторы данного изобретения обнаружили, что даже на лучших из доступных в настоящее время пластиковых подложек имеется значительная плотность частиц, размер которых больше или сравним с характерной толщиной диэлектрика затвора. При такой высокой плотности дефектов в большой матрице, содержащей более 100 000 ТПТ, некоторые точечные дефекты неизбежно окажутся в активной зоне одного из ТПТ, что потенциально может привести к электрическому пробою и коротким замыканиям.
Краткое описание графических материалов
Для того, чтобы помочь понять настоящее изобретение, ниже будет подробно описан - исключительно в качестве примера - конкретный вариант осуществления изобретения со ссылкой на сопроводительные чертежи, на которых:
на ФИГ.1 показана для сравнения структура многослойного транзисторного устройства, включающая слой парилена в качестве единственного слоя диэлектрика затвора;
на ФИГ.2 показана структура многослойного транзисторного устройства, которая содержит двухслойный пакет диэлектриков, включающий слой парилена согласно одному из вариантов осуществления настоящего изобретения;
на ФИГ.3 показана структура транзисторного устройства, включающая двухслойный пакет диэлектриков согласно одному из вариантов осуществления настоящего изобретения, отличающемуся тем, что точечный дефект расположен в активной зоне устройства, и
на ФИГ.4 приведены стокозатворные характеристики изображенного на ФИГ.1 ТПТ с единственным париленовым слоем диэлектрика затвора и ТПТ, включающего пакет полимерный диэлектрик / парилен согласно одному из вариантов осуществления настоящего изобретения.
Осуществление изобретения
Пример 1
Устройство согласно первому варианту осуществления изобретения показано на ФИГ.2. Диэлектрический двухслойный пакет нанесен на нижележащую слоистую подложку. Диэлектрический пакет включает первый осаждаемый из раствора полимерный диэлектрический слой и париленовый изолирующий слой в качестве второго слоя диэлектрического двухслойного пакета. Париленовый изолирующий слой обеспечивает полностью свободную от точечных проколов и конформную пленку с хорошими диэлектрическими свойствами и поэтому нейтрализует все дефекты, связанные с нижележащим диэлектрическим слоем двухслойного пакета (см. обсуждение ниже). Первый диэлектрический слой образует активную границу раздела полупроводник-диэлектрический слой, которая управляет дрейфовой подвижностью органического полупроводника, величиной захвата заряда и деградацией под воздействием смещения. Первый диэлектрический слой, кроме того, защищает полупроводниковый слой в процессе нанесения парилена. Первый диэлектрический слой может включать ряд дефектов и точечных проколов, связанных с дефектами поверхности пластиковой подложки, однако они не приводят к выходу ТПТ из строя благодаря свойствам накрывающего конформного покрытия париленовым диэлектриком (см. обсуждение ниже).
ТПТ формируется с верхним затвором. Электроды 2, 3 истока и стока наносятся на поверхность 1 пластиковой подложки, что дает в результате зону 4, определяющую длину канала транзисторного устройства. Электроды истока и стока могут быть сформированы из неорганического слоя металла, например, золота, в частности - но не ограничительно, - такими методами, как обычная литография или лазерное выжигание, - или могут быть сформированы осаждением из раствора проводящего материала, например, проводящего полимера, или наночастиц, или металла-прекурсора, наносимого методом литографии с непосредственным формированием рисунка. Могут также быть использованы и другие традиционные методы. Подложка может быть гибкой пластиковой подложкой, изготовленной, например, из ПЭТ или ПЭН. Подложка может также включать сглаживающий слой для снижения шероховатости поверхности подложки.
Затем на нижележащие электроды 2, 3 истока и стока может быть нанесен полупроводниковый слой 5. Этот полупроводниковый слой представляет собой тонкую пленку органического полупроводника, в частности, но не ограничительно, тонкую пленку коротких молекул органического полупроводника, например, но не ограничительно, пентацена, олиготиофена, фталоцианина, С60 или их производных, - или тонкую пленку сопряженного полимерного полупроводника, например, но не ограничительно, полиариламина, полифлуорена или политиофена, - или их производных. Для нанесения полупроводникового материала может применяться широкий спектр методов, например, но не ограничительно, методы струйной печати, гибкой литографической печати (J.A.Rogers et al., Appl. Phys. Lett. 75, 1010 (1999); S. Brittain et al., Physics World May 1998, p.31), трафаретной печати (Z.Bao, et al, Chem. Mat. 9, 12999 (1997)) и фотолитографии (см. документ WO 99/10939), офсетной печати, центрифугирования, нанесения машиной шаберного типа или погружением, наливом или менисковым нанесением, напылением или экструзией. В случае использования полупроводников с короткими молекулами полупроводниковый слой может также наноситься методом вакуумного осаждения.
Затем на слоистую подложку наносится первый слой диэлектрика затвора. Первый слой диэлектрика затвора предпочтительно представляет собой осаждаемый из раствора полимерный диэлектрик затвора, который может быть нанесен равномерно по всей подложке с характерной предпочтительной толщиной порядка 10-1000 нм, наиболее предпочтительно 50-300 нм. Примеры полимерных диэлектриков, которые могут быть использованы, включают, но не ограничительно, полиметилметакрилат (ПММА), полиизобутилен (ПИБ), полиэтилен, полипропилен, полистирол (ПС), поли-4-винилфенол (ПВФ), поливиниловый спирт (ПВС) или их сополимеры. Материал исходного диэлектрического слоя 6 двухслойного пакета выбирается по диэлектрическим свойствам материалов и, соответственно, их применимости для формирования границы раздела 8 диэлектрический слой / полупроводниковый слой с целью оптимизации эксплуатационных характеристик транзистора. Общие критерии выбора материалов диэлектрика затвора для осаждаемых из раствора полимерных полупроводников приведены, например, в работе Н.Sirringhaus, Adv. Mat, 17, 1 (2005). Один из методов включает осаждение первого диэлектрического слоя затвора из растворителя, не вызывающего растворения или разбухания нижележащего слоя полупроводника, как показано в документе WO 01|47043. Упомянутый диэлектрический материал может быть нанесен в виде непрерывного слоя, например, но не ограничительно, методами струйной печати, глубокой печати, флексографической печати, напылением или нанесением машиной шаберного типа. Однако предпочтительно применение метода напыления.
Первый слой диэлектрика затвора может также представлять собой многокомпонентный диэлектрик, включающий более одного материала или многослойную структуру, включающую более одного диэлектрического слоя.
После нанесения первого слоя диэлектрика затвора на подложку наносится второй диэлектрический слой парилена 9.
Парилен наносится методом химического осаждения из паров. Прекурсор, состоящий из димера парилена, разлагается / расщепляется при высоких температурах, образуя реакционноспособный мономер, и переносится потоком инертного газа к подложке, где реакционноспособные радикалы вступают в реакцию с образованием париленового полимера (см. ниже). Имеется ряд различных производных парилена с различными замещающими атомами Х=Н (парилен N), Х=Сl (парилен С при одном замещающем атоме Cl или парилен D при двух замещающих атомах Cl).
Figure 00000001
Для этого процесса не требуется катализаторов или растворителей, которые могли бы вызвать ненужные напряжения в других компонентах устройства. Благодаря тому, что в методе вакуумного осаждения используется газообразное состояние вещества, можно достичь проникновения парилена в поверхность и образования покрытия, недостижимого в методиках осаждения покрытий из раствора. Благодаря свойству конформности париленового покрытия, для достижения вышеуказанного результата не обязательно наносить многослойное покрытие из тонких слоев материала.
Толщина париленового диэлектрического слоя составляет порядка 100-1000 нм. Авторы настоящего изобретения наблюдали, что при таких условиях подвижность и устойчивость воздействия смещения в рассматриваемых устройствах идентичны таковым в устройствах со слоем диэлектрика затвора, образованным из первого диэлектрического слоя без слоя парилена. Введение между полупроводником и слоем парилена первого слоя диэлектрика затвора приводит к значительному улучшению эксплуатационных характеристик устройства сравнительно с идентичной в остальном структурой, в которой парилен нанесен непосредственно на полупроводниковый полимерный слой (например, слой полиариламина, политиофена или сополимера полидиоктилфлуорена-битиофена), как показано для сравнения на ФИГ.1, на которой теми же номерами, что и на ФИГ.2, обозначены общие для этих фигур компоненты. На ФИГ.4 представлены для сравнения графики эксплуатационных характеристик устройств с полимерными ТПТ, включающими только париленовый диэлектрик затвора (ФИГ.1), и устройств с полимерными ТПТ, включающими двухслойный пакет диэлектрика затвора полимерный диэлектрик - парилен (ФИГ.2). У последнего наблюдается значительное улучшение эксплуатационных характеристик, а дрейфовая подвижность у него в 2-3 раза выше, чем у чисто париленового устройства. Было также обнаружено, что устойчивость воздействия смещения в устройствах с париленовым диэлектриком, нанесенным непосредственно на поверхность полупроводникового слоя, значительно хуже, чем в устройствах, где нанесению парилена предшествует осаждение из раствора полимерного диэлектрика затвора.
Эти результаты ясно показывают, что первый, диэлектрический слой обеспечивает эффективную защиту активной поверхности полупроводникового слоя в процессе химического осаждения парилена из паров. Преимущества от введения промежуточного полимерного слоя диэлектрика наблюдались для широкого спектра полимерных диэлектриков, включая диэлектрики затвора, имеющие аналогичную парилену диэлектрическую постоянную. Не претендуя на создание теории, возможное объяснение такого поведения можно увидеть в том, что первый полимерный диэлектрик затвора предотвращает деградацию полупроводника, которая может произойти, когда на поверхности подложки полимеризуются из газовой фазы обладающие высокой реакционной способностью радикалы парилена.
Создание устройства завершается нанесением электрода затвора 7 и токопроводящих дорожек. Электрод затвора может быть выполнен из золота, меди или пригодных для печати неорганических наночастиц серебра, - или, в альтернативном варианте, может быть использован проводящий полимер, например, полиэтилендиокситиофен с присадкой полистироловой сульфокислоты (PEDOT/PSS). Электрод затвора наносится с использованием таких методов, как металлизация напылением или осаждение из паров, и конфигурируется литографией, лазерным выжиганием или методами растворной обработки, например, методом центрифугирования, погружения, нанесения машиной шаберного типа, нанесения с удалением излишков с помощью планки, щелевой экструзией, глубокой, офсетной, трафаретной или струйной печати. Дополнительные слои, например, общие электроды или электроды пикселей, также могут быть нанесены на том же уровне, что электрод затвора, или на верхних слоях устройства. Также могут быть нанесены дополнительные пассивирующие слои для изоляции, например, электродов затвора от электродов пикселей на верхнем уровне.
Так как первый слой диэлектрика затвора носит защитный характер, могут быть использованы такие условия нанесения парилена, которые обеспечивают хорошие диэлектрические свойства, малый ток утечки, высокую электрическую прочность диэлектрика и конформное покрытие на точечных дефектах подложки. Типовыми условиями нанесения парилена являются следующие: димер пара-ксилилен испаряется в зоне испарения при 180°С, разлагается в зоне пиролиза при 690°С и полимеризуется в зоне осаждения на образце, выдерживаемом при приблизительно комнатной температуре и давлении 16 мтор (21 бар).
Может оказаться важным достижение высокого выхода готовых устройств и однородности их характеристик в большой матрице устройств. В случае дисплея с активной матрицей устройство обычно содержит более 1 миллиона ТПТ. Возможны случаи, когда выпадение пикселей / неработающие ТПТ не допускаются (или допускается лишь очень небольшое их количество). Этого особенно трудно достичь на пластиковых подложках, так как качество пластиковой подложки обычно значительно хуже, чем у традиционных стеклянных подложек. Пластиковые подложки отличаются сравнительно высокой плотностью царапин, поверхностных включений, точечных дефектов и т.д. Кроме того, они подвержены накоплению электростатического заряда, что повышает вероятность дальнейшего увеличения количества дефектов, вызванных частицами, осаждающимися на подложку в процессе производства.
Как известно, парилен создает полностью конформный защитный полимерный покрывающий слой, и это его свойство используется в производстве таких изделий, как печатающие головки для струйных принтеров. Парилен применяется также в качестве единственного диэлектрического материала в отдельных экспериментальных транзисторных устройствах (см. документ WO 2005/076367 и Appl. Phys. Lett. 82, 1739 (2003)). Однако авторы настоящего изобретения полагают, что они первыми показали способность парилена обеспечивать достаточную изоляцию большой матрицы ТПТ с целью удовлетворения требований производства ТПТ большой площади на пластиковых подложках.
Авторы настоящего изобретения обнаружили, что при осаждении парилена непосредственно на полупроводниковый слой имеет место тенденция образования высокой плотности дефектов пикселей, то есть не всегда возможно конформно покрыть точечные дефекты активной зоны устройства таким образом, чтобы достигалась полная электрическая изоляция между электродами стока-истока и электродом затвора. Это приводит к тому, что на матрицах из более 100000 ТПТ наблюдается слишком много выпадений пикселей и отказавших устройств. Как предполагается, причина этого в том, что для минимизации химической деградации нанесенного полимерного полупроводника пришлось сузить временной интервал процесса покрытия париленом и использовать такие условия покрытия париленом, чтобы избежать деградации полимерного полупроводника. При больших матрицах ТПТ на гибких подложках невозможно избежать точечных или иных дефектов в активной зоне одного из устройств, например, в зоне, где электроды истока-стока или межсоединения перекрываются с электродами затвора или межсоединениями. Это иллюстрирует ФИГ.3(а), на которой схематически изображен точечный дефект 10 в активной зоне ТПТ. В этом конкретном примере предполагается, что точечный дефект присутствовал на поверхности подложки до нанесения металлического слоя, образующего электроды истока и стока. Это означает, что некоторые такие частицы, вероятно, будут покрыты металлизированным слоем 11.
Благодаря введению первого диэлектрического слоя 6 затвора между активным полимерным полупроводником и париленовым слоем, для нанесения слоя парилена можно использовать описанные выше стандартные условия. При этом не только улучшаются эксплуатационные характеристики устройства, но также увеличивается вероятность того, что парилен конформно 12 покроет любую частицу и эффективно изолирует затвор 7 и электроды истока-стока, даже если дефект присутствует в активной зоне устройства (ФИГ.3(b)). Благодаря введению первого осаждаемого из раствора полимерного диэлектрика между активным слоем полимерного полупроводника и париленовым слоем, может быть получен широкий временной интервал процесса нанесения слоя парилена и можно использовать, в частности, вышеописанные условия нанесения для достижения отличного выхода готовых устройств на больших матрицах ТПТ, содержащих более 100000 ТПТ на пластиковых подложках. Как отмечалось выше, на таких больших матрицах нельзя избежать появления точечных дефектов в активной зоне устройства (как показано на ФИГ.3), а устройства, которые содержат такие точечные дефекты в активной зоне, в иных отношениях склонны к повышенным токам утечки между затвором и стоком-истоком, к большему количеству коротких замыканий и/или меньшему напряжению пробоя диэлектрика затвора.
Введение осаждаемого из раствора слоя диэлектрика затвора между осаждаемым из раствора полимерным полупроводником и париленовым слоем позволяет достичь как высоких эксплуатационных характеристик ТПТ, так и отличного выхода готовых устройств на больших гибких подложках, содержащих более 100000 ТПТ.
Структура диэлектрика затвора согласно настоящему изобретению способна обеспечить высокую электрическую прочность диэлектрика затвора и высокий выход ТПТ на больших гибких пластиковых подложках, даже если на поверхности пластиковой подложки присутствуют точечные дефекты. Кроме того, она удовлетворяет ряду других требований, определенных в работе Н.Sirringhaus, Adv. Mat, 17, 1 (2005) с целью достижения оптимальных эксплуатационных характеристик, надежности и стабильности работы устройства.
Для полупроводникового слоя может быть использован любой осаждаемый из вакуума или из раствора сопряженный полимерный или олигомерный материал, имеющий соответствующую дрейфовую подвижность, превышающую 10-3 см2/Вс, предпочтительно, превышающую 10-2 см2/Вс. Обзор подходящих материалов можно найти, например, в работе Н.Е.Katz, J.Mater. Chem. 7, 369 (1997), или в работе Z. Bao, Advanced Materials 12, 227 (2000). Другие возможности включают использование коротких сопряженных молекул с растворимыми боковыми цепями (J.G.Laquindanum, et al., J. Am. Chem. Soc. 120, 664 (1998)), использование полупроводниковых органо-неорганических гибридных материалов, самособирающихся из раствора (CR. Kagan, et al., Science 286, 946 (1999)) или осаждаемых из раствора неорганических полупроводников, например, наночастиц CdSe (В.A.Ridley, et al., Science 286, 746 (1999)), или использование неорганических полупроводниковых нанопроволок (X.Duan, Nature 425, 274 (2003)).
Такие устройства, как изготовленные вышеописанным способом ТПТ, могут быть частью более сложной схемы или прибора, в котором одно или несколько таких устройств могут быть интегрированы друг с другом и/или с иными устройствами. Примеры применений включают логические схемы и схемы активных матриц для дисплейных, сенсорных или запоминающих устройств, а также определяемые заказчиком схемы затворной матрицы.
Методика согласно настоящему изобретению применима не только к гибким пластиковым подложкам, содержащим поверхностные дефекты, но также и к любым другим гибким или жестким подложкам, содержащим такие дефекты, например, к гибким стальным, бумажным или тонким стеклянным подложкам.
Точечный дефект, показанный на ФИГ.3, это лишь пример, представляющий более широкий класс дефектов, которые могут быть конформно покрыты двухслойным полимерно-диэлектрическим пакетом. К этому классу дефектов относятся, но не ограничительно, царапины на подложках, включения в подложках, точечные проколы в подложках и любые иные слои и частицы, осажденные на любом из предшествующих этапов производства.
Описанная выше изолирующая структура, включающая двухслойный пакет, содержащий осаждаемый из раствора полимерный диэлектрик и слой парилена, может быть использована и для других целей, например, для общей изоляции друг от друга электродов и межсоединений на разных уровнях в активной зоне многослойного электронного устройства или для изоляции друг от друга шин передачи данных и адресных шин в разных слоях в зоне межсоединений многослойного электронного устройства. Она может быть также использована в интегральных логических схемах с высокой степенью интеграции, требующих такого расположения элементов, при котором подсоединения ТПТ и их соединения друг с другом должны осуществляться в нескольких различных соединенных между собой слоях.
Описанные выше структуры могут быть дополнены другими проводящими и/или полупроводниковыми структурами на той же подложке, например, межсоединениями. Множественные структуры описанного выше типа могут быть сформированы на одной и той же подложке и могут быть соединены электропроводящими межсоединениями для образования интегральной схемы.
Заявитель в такой степени раскрывает отдельно каждый индивидуальный признак, описанный в настоящем документе, и любую комбинацию двух или нескольких таких признаков, что эти признаки или комбинации могут быть в целом реализованы на основе описания и на базе известного специалистам общего уровня знаний, вне зависимости от того, решают ли таковые признаки или комбинации признаков какие-либо из раскрытых в настоящем документе задач, и без ограничения объема изобретения. Заявитель указывает, что особенности настоящего изобретения могут охватывать любые таковые индивидуальные признаки или комбинации признаков.
Кроме того, в свете вышеприведенного описания специалисту понятно, что к вышеописанным вариантам осуществления могут быть предложены различные модификации, не отступающие от объема настоящего изобретения.

Claims (9)

1. Электронное переключающее устройство, включающее электроды истока и стока, полупроводниковую структуру, обеспечивающую полупроводниковый канал между электродами истока и стока, и электрод затвора, отделенный от полупроводниковой структуры структурой диэлектрика затвора, причем структура диэлектрика затвора включает первый неконформный полимерный диэлектрический слой, расположенный в контакте с полупроводниковой структурой, и второй конформный диэлектрический слой, расположенный между первым диэлектрическим слоем и электродом затвора.
2. Устройство по п.1, отличающееся тем, что второй диэлектрический слой содержит парилен.
3. Устройство по п.1, отличающееся тем, что первый диэлектрический слой имеет толщину менее 200 нм.
4. Устройство по п.2, отличающееся тем, что второй диэлектрический слой имеет толщину в диапазоне 100-1000 нм.
5. Устройство по одному из предшествующих пунктов, отличающееся тем, что электрод затвора расположен над полупроводниковым слоем и слоем диэлектрика затвора.
6. Способ изготовления электронного переключающего устройства, в котором формируют электроды истока и стока и полупроводниковую структуру, обеспечивающую полупроводниковый канал между электродами истока и стока; наносят первый диэлектрический слой на полупроводниковую структуру с использованием метода осаждения из раствора; наносят второй диэлектрический слой на первый диэлектрический слой с использованием метода химического осаждения из паров; и наносят электрод затвора на второй диэлектрический слой.
7. Способ по п.6, отличающийся тем, что второй диэлектрический слой содержит парилен.
8. Способ по п.6, отличающийся тем, что первый диэлектрический слой наносят толщиной менее 200 нм.
9. Способ по п.6, отличающийся тем, что второй диэлектрический слой наносят толщиной в диапазоне 100-1000 нм.
RU2010149479/28A 2007-05-11 2008-05-12 Электронное переключающее устройство и способ изготовления этого устройства RU2475893C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB0709093.9 2007-05-11
GBGB0709093.9A GB0709093D0 (en) 2007-05-11 2007-05-11 Electronic device incorporating parylene within a dielectric bilayer
PCT/EP2008/055800 WO2008138914A1 (en) 2007-05-11 2008-05-12 Reducing defects in electronic switching devices

Publications (2)

Publication Number Publication Date
RU2010149479A RU2010149479A (ru) 2012-06-20
RU2475893C2 true RU2475893C2 (ru) 2013-02-20

Family

ID=38219245

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010149479/28A RU2475893C2 (ru) 2007-05-11 2008-05-12 Электронное переключающее устройство и способ изготовления этого устройства

Country Status (5)

Country Link
US (1) US8896071B2 (ru)
EP (1) EP2156482A1 (ru)
GB (1) GB0709093D0 (ru)
RU (1) RU2475893C2 (ru)
WO (1) WO2008138914A1 (ru)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2634088C2 (ru) * 2013-09-10 2017-10-23 Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд. Переключающий тпт и способ его изготовления
RU2665331C2 (ru) * 2013-07-01 2018-08-29 Флексенэбл Лимитед Подавление токов утечки в устройстве на тонкопленочных транзисторах
RU2760864C1 (ru) * 2019-12-02 2021-12-01 Плэстик Лоджик Хк Лимитед Способ изготовления структур на подложках при использовании мокрого осаждения

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2480876B (en) * 2010-06-04 2015-02-25 Plastic Logic Ltd Conductive elements in organic electronic devices
US9954173B2 (en) 2012-08-09 2018-04-24 Merck Patent Gmbh Organic semiconducting formulation
CN114450812A (zh) * 2019-06-24 2022-05-06 弗莱克英纳宝有限公司 通过调节机械性能对电介质的应力响应和粘附行为的改变
CN112635564A (zh) * 2020-12-18 2021-04-09 西安电子科技大学 一种基于柔性衬底的soi基ldmos器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1657751A1 (en) * 2004-11-10 2006-05-17 Samsung SDI Co., Ltd. Organic thin film transistor and method of manufacturing the same
US20060214154A1 (en) * 2005-03-24 2006-09-28 Eastman Kodak Company Polymeric gate dielectrics for organic thin film transistors and methods of making the same
US20060223222A1 (en) * 2005-03-29 2006-10-05 Samsung Electronics Co., Ltd. Organic thin film transistor array panel and method of manufacturing the same
RU2287206C2 (ru) * 2004-10-26 2006-11-10 Броня Цой Ячейка памяти
WO2006129126A2 (en) * 2005-06-01 2006-12-07 Plastic Logic Limited Layer-selective laser ablation patterning

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3646665A (en) * 1970-05-22 1972-03-07 Gen Electric Complementary mis-fet devices and method of fabrication
US4140548A (en) * 1978-05-19 1979-02-20 Maruman Integrated Circuits Inc. MOS Semiconductor process utilizing a two-layer oxide forming technique
JPH05129296A (ja) * 1991-11-05 1993-05-25 Fujitsu Ltd 導電膜の平坦化方法
DE19712233C2 (de) * 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
US6200865B1 (en) * 1998-12-04 2001-03-13 Advanced Micro Devices, Inc. Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate
US6251800B1 (en) * 1999-01-06 2001-06-26 Advanced Micro Devices, Inc. Ultrathin deposited gate dielectric formation using low-power, low-pressure PECVD for improved semiconductor device performance
US6383861B1 (en) * 1999-02-18 2002-05-07 Micron Technology, Inc. Method of fabricating a dual gate dielectric
DE19949738A1 (de) * 1999-10-15 2001-05-23 Karlsruhe Forschzent Verfahren zur Herstellung von Oberflächenwellensensoren und Oberflächenwellensensor
CN100483774C (zh) * 1999-12-21 2009-04-29 造型逻辑有限公司 半导体器件及其形成方法
DE10056261A1 (de) * 2000-11-14 2002-05-29 Infineon Technologies Ag Verfahren zur Herstellung eines integrierten Halbleiter-Bauelements
GB0122427D0 (en) * 2001-09-17 2001-11-07 Denselight Semiconductors Pte Fabrication of stacked photonic lightwave circuits
EP2204861A1 (en) * 2001-12-19 2010-07-07 Merck Patent GmbH Organic field effect transistor with an organic dielectric
DE10248980B4 (de) * 2002-10-21 2004-11-11 Infineon Technologies Ag Verfahren zur Herstellung strukturierter Schichten aus Siliziumdioxid auf senkrecht oder geneigt zu einer Substratoberfläche angeordneten Prozessflächen
KR100560796B1 (ko) * 2004-06-24 2006-03-13 삼성에스디아이 주식회사 유기 박막트랜지스터 및 그의 제조방법
KR101086159B1 (ko) * 2005-01-07 2011-11-25 삼성전자주식회사 불소계 고분자 박막을 포함하는 유기 박막 트랜지스터
US20070099005A1 (en) * 2005-10-31 2007-05-03 Honeywell International Inc. Thick crack-free silica film by colloidal silica incorporation
US7504616B2 (en) * 2006-04-10 2009-03-17 Panasonic Corporation Exposure device and image forming apparatus using the same
KR101206659B1 (ko) * 2006-09-21 2012-11-30 삼성전자주식회사 올리고머 화합물을 포함하는 유기반도체 조성물, 이를포함하는 유기 반도체층 형성용 조성물, 이를 이용한유기반도체 박막 및 유기 전자소자
US20080216704A1 (en) * 2007-03-09 2008-09-11 Fisher Controls International Llc Conformal Coating

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2287206C2 (ru) * 2004-10-26 2006-11-10 Броня Цой Ячейка памяти
EP1657751A1 (en) * 2004-11-10 2006-05-17 Samsung SDI Co., Ltd. Organic thin film transistor and method of manufacturing the same
US20060214154A1 (en) * 2005-03-24 2006-09-28 Eastman Kodak Company Polymeric gate dielectrics for organic thin film transistors and methods of making the same
US20060223222A1 (en) * 2005-03-29 2006-10-05 Samsung Electronics Co., Ltd. Organic thin film transistor array panel and method of manufacturing the same
WO2006129126A2 (en) * 2005-06-01 2006-12-07 Plastic Logic Limited Layer-selective laser ablation patterning

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2665331C2 (ru) * 2013-07-01 2018-08-29 Флексенэбл Лимитед Подавление токов утечки в устройстве на тонкопленочных транзисторах
RU2634088C2 (ru) * 2013-09-10 2017-10-23 Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд. Переключающий тпт и способ его изготовления
RU2760864C1 (ru) * 2019-12-02 2021-12-01 Плэстик Лоджик Хк Лимитед Способ изготовления структур на подложках при использовании мокрого осаждения

Also Published As

Publication number Publication date
WO2008138914A1 (en) 2008-11-20
US20100155708A1 (en) 2010-06-24
RU2010149479A (ru) 2012-06-20
GB0709093D0 (en) 2007-06-20
US8896071B2 (en) 2014-11-25
EP2156482A1 (en) 2010-02-24

Similar Documents

Publication Publication Date Title
RU2475893C2 (ru) Электронное переключающее устройство и способ изготовления этого устройства
JP5073141B2 (ja) 内部接続の形成方法
EP1243033B1 (en) Solution processing
CA2394886C (en) Inkjet-fabricated integrated circuits
US6905906B2 (en) Solution processed devices
US7855097B2 (en) Method of increasing yield in OFETs by using a high-K dielectric layer in a dual dielectric layer
JP5658789B2 (ja) 溶液処理された素子
TWI374545B (en) Manufacturing method of thin film transistor and thin film transistor, and display
TW200836352A (en) Metal-insulator-metal (MIM) devices and their methods of fabrication
CN103283026B (zh) 电子器件
CN103633244B (zh) 半导体器件及其制造方法以及电子装置

Legal Events

Date Code Title Description
PD4A Correction of name of patent owner
QB4A Licence on use of patent

Free format text: SUB-LICENCE

Effective date: 20160202

Free format text: LICENCE

Effective date: 20160202