RU2665331C2 - Подавление токов утечки в устройстве на тонкопленочных транзисторах - Google Patents
Подавление токов утечки в устройстве на тонкопленочных транзисторах Download PDFInfo
- Publication number
- RU2665331C2 RU2665331C2 RU2016102696A RU2016102696A RU2665331C2 RU 2665331 C2 RU2665331 C2 RU 2665331C2 RU 2016102696 A RU2016102696 A RU 2016102696A RU 2016102696 A RU2016102696 A RU 2016102696A RU 2665331 C2 RU2665331 C2 RU 2665331C2
- Authority
- RU
- Russia
- Prior art keywords
- electrode circuit
- semiconductor
- conductive layer
- structured conductive
- drain electrode
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims description 3
- 230000001629 suppression Effects 0.000 title abstract description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000011159 matrix material Substances 0.000 claims description 20
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 abstract description 16
- 230000006698 induction Effects 0.000 abstract description 3
- 230000005611 electricity Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 66
- 239000000463 material Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Electromagnetism (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Группа изобретений относится к области полупроводниковых устройств. Способ подавления токов утечки в устройстве, содержащем структурированный проводящий слой, образующий цепь электрода истока и цепь электрода стока для множества транзисторов, полупроводниковый слой, обеспечивающий соответствующий полупроводниковый канал для каждого транзистора между цепью электрода истока и цепью электрода стока, и цепь электрода затвора, покрывающую полупроводниковые каналы множества транзисторных устройств для переключения полупроводниковых каналов между двумя или более уровнями проводимости, при этом указанный способ содержит применение одного или более дополнительных проводников, независимых от указанной цепи электрода затвора, для емкостного индуцирования уменьшения проводимости указанных одной или более областей указанного полупроводникового слоя за пределами указанных полупроводниковых каналов. Технический результат – уменьшение токов утечки. 2 н. и 3 з.п. ф-лы, 3 ил.
Description
Устройство, содержащее множество ТПТ (тонкопленочных транзисторов), обычно имеет структурированный проводящий слой, образующий цепи электродов истока и цепи электродов стока для множества ТПТ, а также полупроводниковый слой, обеспечивающий соответствующие полупроводниковые каналы между соответствующей комбинацией электродов истока и стока для каждого ТПТ. Цепь электрода затвора, имеющая емкостную связь с полупроводниковым слоем, используется для переключения полупроводниковых каналов между двумя или более уровнями проводимости.
При этом может потребоваться уменьшение токов утечки между цепями электродов истока и стока в областях, лежащих за пределами области цепи электрода затвора.
Один из способов уменьшения таких токов утечки использует осаждение сплошного слоя полупроводникового материала на цепи электродов истока/стока для всего множества транзисторов с последующим удалением частей этого полупроводникового слоя, например, при помощи лазерной абляции на одном или более участках за пределами полупроводниковых каналов.
Другой способ уменьшения таких токов утечки использует осаждение полупроводникового слоя в виде множества островков, каждый из которых обеспечивает полупроводниковый канал для соответствующего ТПТ, однако, не соединяется в полупроводниковом слое с каким-либо из других островков.
Задачей изобретения является обеспечение нового способа уменьшения токов утечки.
Настоящее изобретение обеспечивает способ управления устройством, содержащим структурированный проводящий слой, образующий цепь электрода истока и цепь электрода стока для множества транзисторов, полупроводниковый слой, обеспечивающий соответствующий полупроводниковый канал для каждого транзистора между цепью электрода истока и цепью электрода стока, а также цепь электрода затвора, покрывающую полупроводниковые каналы множества транзисторных устройств для переключения полупроводниковых каналов между двумя или более уровнями проводимости, при этом указанный способ содержит применение одного или более дополнительных проводников, независимых от указанной цепи электрода затвора, чтобы обеспечить емкостное индуцирование уменьшения проводимости указанных одной или более областей указанного полупроводникового слоя за пределами указанных полупроводниковых каналов.
В одном варианте осуществления указанные одна или более областей полупроводникового слоя включают в себя одну или более областей за пределами области цепи электрода затвора.
В одном варианте осуществления указанные одна или более областей включают в себя одну или более областей, на которых цепи электродов истока и стока расположены наиболее близко друг к другу за пределами области цепи электрода затвора.
В одном варианте осуществления способ дополнительно содержит емкостное индуцирование уменьшения проводимости указанных одной или более областей указанного полупроводникового слоя при одновременном использовании указанной цепи электрода затвора для емкостного индуцирования изменения проводимости одного или более указанных полупроводниковых каналов.
В одном варианте осуществления указанные один или более дополнительных проводников расположены на противоположной стороне структурированного проводящего слоя относительно цепи электрода затвора.
В одном варианте осуществления указанные один или более дополнительных проводников содержат проводящий слой, проходящий, по существу, по всей области между цепями электрода стока и электрода истока для множества транзисторов за исключением полупроводниковых каналов.
Кроме того, обеспечено управляющее устройство, содержащее: первый структурированный проводящий слой, образующий цепь электрода истока и цепь электрода стока для множества транзисторных устройств, полупроводниковый слой, обеспечивающий соответствующий полупроводниковый канал для каждого транзисторного устройства между цепью электрода истока и цепью электрода стока одного транзисторного устройства, второй структурированный проводящий слой, образующий цепь электрода затвора для емкостной связи с полупроводниковыми каналами множества транзисторных устройств и переключения полупроводниковых каналов между двумя или более уровнями проводимости, при этом указанный полупроводниковый слой проходит за пределами указанных полупроводниковых каналов к другим участкам между указанной цепью электрода истока и цепью электрода стока, при этом устройство содержит также третий структурированный проводящий слой, расположенный на противоположной стороне полупроводникового слоя относительно второго структурированного проводящего слоя и проходящий, по существу, по всей области между цепями электрода истока и электрода стока для множества транзисторов за исключением полупроводниковых каналов.
Ниже раскрывается вариант осуществления настоящего изобретения, представленный только в качестве примера, со ссылками на прилагаемые чертежи, на которых показаны:
фиг. 1 - вид сверху устройства согласно первому варианту осуществления настоящего изобретения, и
фиг. 2 и 3 - виды в поперечном сечении устройства с фиг. 1 по осям А и В, соответственно.
На фиг. 1 показан вид сверху части матрицы ТПТ согласно одному варианту осуществления настоящего изобретения. Для простоты на фиг. 1 показано только четыре ТПТ, однако, например, матрица ТПТ для управления оптическим дисплеем с большим количеством пикселей обычно содержит тысячи ТПТ.
Структурированный проводящий слой на промежуточном уровне образует цепи электродов истока и стока для матрицы ТПТ. Цепь электрода истока содержит множество независимых проводников 8а, 8b электродов истока, электрический потенциал которых можно регулировать независимо друг от друга. Каждый проводник 8а, 8b электрода истока образует электроды истока соответствующего ряда ТПТ и адресную шину для этого ряда ТПТ. Цепь электрода стока содержит множество независимых проводников 10а, 10b, 10 с, 10d электродов стока. Каждый из независимых проводников 10 электродов стока образует электрод стока соответствующего ТПТ и обеспечивает проводящий путь к другим элементам матрицы ТПТ, в частности, к соответствующему пиксельному электроду на более высоком уровне. Для большей ясности пиксельные электроды и межслойные соединения между пиксельными электродами и проводниками электродов стока на чертежах не показаны.
На цепи электродов истока и стока нанесен сплошной слой 12 полупроводникового материала, который образует полупроводниковые каналы между электродами истока и стока каждого ТПТ. Полупроводниковые каналы представляют собой части полупроводникового слоя, соединяющие участки цепей электродов истока и стока, которые специально расположены очень близко друг к другу (расстояние составляет, например, 20 микрон или менее), чтобы получить электроды истока и стока соответствующих ТПТ. Полупроводниковый слой 12 может быть нанесен, по существу, на всей области, занимаемой ТПТ, и более конкретно - на всех областях между цепями электродов истока и цепями электродов стока. Диэлектрический слой 14 затвора расположен поверх полупроводникового слоя 12. Еще один структурированный проводящий слой расположен на противоположной стороне диэлектрического слоя 14 затвора относительно полупроводникового слоя 12 и образует матрицу независимых затворных шин 16а, 16b, каждая из которых проходит над полупроводниковыми каналами соответствующего столбца ТПТ. Электрический потенциал каждой затворной шины 16 можно регулировать независимо от других, при этом затворные шины 16 используются для переключения полупроводниковых каналов соответствующего столбца ТПТ между двумя или более уровнями проводимости. Так, например, затворные шины 16 используются для переключения соответствующих столбцов ТПТ между состояниями включения и выключения.
На противоположной стороне структурированного проводящего слоя образующего цепи электродов истока и стока относительно полупроводникового слоя 12 нанесен дополнительный диэлектрический слой 6 и третий структурированный проводящий слой 4, имеющий емкостную связь с полупроводниковым слоем 12 через указанный дополнительный диэлектрический слой 6. Опорой для всех вышеуказанных слоев является подложка 2. Третий структурированный проводящий слой 4 является первым из вышеуказанных трех структурированных проводящих слоев, сформированных в примере, показанном на чертежах. Этот третий структурированный проводящий слой содержит окна 20, соответствующие местоположению каждого полупроводникового канала матрицы ТПТ. Указанный третий структурированный проводящий слой 4 проходит, по существу, по всей области полупроводникового слоя между цепями электродов истока и стока для множества транзисторов за исключением полупроводниковых каналов. В частности, третий структурированный проводящий слой проходит через все и каждую области, где цепи электродов истока и стока расположены наиболее близко друг к другу за пределами областей, покрываемых затворными шинами 16.
Функция матрицы ТПТ включает изменение электрического потенциала затворных шин 16 (и тем самым переключение полупроводниковых каналов ТПТ между двумя или более уровнями проводимости) при сохранении электрического потенциала третьего структурированного проводящего слоя на уровне, по существу, постоянной величины, что приводит к емкостному индуцированию уменьшения проводимости в частях полупроводникового слоя 12, покрываемых третьим структурированным проводящим слоем 4. Такое уменьшение проводимости этих частей служит подавлению токов утечки, которые могут вызывать нежелательные перекрестные помехи между ТПТ и нежелательную утечку заряда накопительных конденсаторов, между цепями 8, 10 электродов истока и стока через полупроводниковый слой 12, а также подавлению токов утечки между проводниками электродов истока (адресные шины истока) в особенности на периферии пиксельной матрицы, при этом указанное подавление является полезным для уменьшения потребления мощности.
Если указанный полупроводниковый материал представляет собой, например, полупроводник р-типа, то приложение высокого положительного напряжения смещения к третьему структурированному проводящему слою вызывает уменьшение проводимости полупроводникового материала. Высокое положительное напряжение, приложенное к третьему структурированному проводящему слою 4, полностью исключает наличие свободных носителей заряда в полупроводнике и, таким образом, уменьшает проводимость полупроводника 12. Отношение (i) этого положительного напряжения к (ii) толщине диэлектрического слоя 6, расположенного между третьим структурированным проводящим слоем 4 и полупроводниковым слоем 12, выбирается такого же порядка, как и отношение (iii) напряжения (Vgate_off), прилагаемого к затворным шинами 16 для переключения соответствующего ряда ТПТ в непроводящее состояние к (iv) толщине затворного диэлектрического слоя, расположенного между цепями 8, 10 электродов истока/стока и затворными шинами 16.
В отличие от проводников 8, 10, электродов истока и стока третий структурированный проводящий слой 4 является сплошным на всех ТПТ матрицы, при этом требуется только один контакт с третьим структурированным проводящим слоем 4 для приложения необходимого электрического потенциала, чтобы подавлять вышеуказанные токи утечки между проводниками на уровне исток-сток при помощи полупроводникового слоя, по существу, на всех участках за пределами области цепи 16 электрода затвора.
При этом электрическая мощность, потребляемая вследствие приложения вышеуказанного высокого положительного напряжения к третьему структурированному проводящему слою 4, является низкой в связи с отсутствием прямого тока, проходящего в третьем структурированном проводящем слое 4, и отсутствием переключения напряжения, приложенного к третьему структурированному проводящему слою 4 во время работы матрицы ТПТ.
Уровень, на котором нанесен третий структурированный проводящий слой 4, может также содержать один или более независимых проводников за пределами поверхности матрицы ТПТ, которые служат в качестве электродов нижнего затвора для дополнительных ТПТ с нижним затвором, образующих логические схемы для поддержки работы матрицы ТПТ.
В примере, раскрытом выше и показанном на чертежах, третий структурированный проводящий слой находится на той же стороне, что и проводящий слой, образующий проводники истока и стока. Согласно одному из измененных вариантов третий структурированный проводящий слой наносится на противоположную сторону подложки относительно проводников истока и стока, при этом опорная подложка 2 дополнительно функционирует в качестве диэлектрика между третьим структурированным проводящим слоем и полупроводниковым слоем.
В примере, раскрытом выше и показанном на чертежах, матрица ТПТ представляет собой матрицу ТПТ с верхним затвором. Однако такой же способ в равной степени может быть использован для матриц ТПТ с нижним затвором, в этом случае третий структурированный проводящий слой является последним из трех формируемых структурированных проводящих слоев и наносится поверх структурированного проводящего слоя, образующего проводники истока и стока.
Для специалистов в данной области техники очевидно, что кроме модификаций, в явном виде указанных выше, в пределах объема изобретения могут иметь место различные другие модификации описанного варианта осуществления.
Claims (5)
1. Способ подавления токов утечки в устройстве, содержащем структурированный проводящий слой, образующий цепь электрода истока и цепь электрода стока для матрицы транзисторов, содержащей ряды и столбцы транзисторов; полупроводниковый слой, образующий соответствующий полупроводниковый канал для каждого транзистора между цепью электрода истока и цепью электрода стока; и цепь электрода затвора, покрывающую полупроводниковые каналы матрицы транзисторов, для переключения полупроводниковых каналов между двумя или более уровнями проводимости, при этом способ содержит применение дополнительного проводящего слоя для емкостного индуцирования уменьшения проводимости одной или более областей указанного полупроводникового слоя за пределами указанных полупроводниковых каналов, причем указанный дополнительный проводящий слой расположен на противоположной стороне структурированного проводящего слоя относительно цепи электрода затвора, является сплошным на всех транзисторах матрицы и содержит окна в местоположениях каждого полупроводникового канала матрицы транзисторов.
2. Способ по п. 1, в котором указанная одна или более область полупроводникового слоя содержат одну или более областей за пределами области цепи электрода затвора.
3. Способ по п. 2, в котором указанные одна или более областей включают в себя одну или более областей, где цепи электродов истока и стока расположены наиболее близко друг к другу за пределами области цепи электрода затвора.
4. Способ по любому из п.п. 1-3, содержащий: емкостное индуцирование уменьшения проводимости указанных одной или более областей указанного полупроводникового слоя при одновременном использовании указанной цепи электрода затвора для емкостного индуцирования изменения проводимости одного или более указанных полупроводниковых каналов.
5. Устройство на матрице из тонкопленочных транзисторов, содержащее первый структурированный проводящий слой, образующий цепь электрода истока и цепь электрода стока для матрицы транзисторов, содержащей ряды и столбцы транзисторов; полупроводниковый слой, образующий соответствующий полупроводниковый канал для каждого транзистора между цепью электрода истока и цепью электрода стока одного и того же транзистора; второй структурированный проводящий слой, образующий цепь электрода затвора для емкостной связи с полупроводниковыми каналами матрицы транзисторов и переключения полупроводниковых каналов между двумя или более уровнями проводимости, причем указанный полупроводниковый слой проходит за пределами указанных полупроводниковых каналов к другим участкам между указанной цепью электрода истока и цепью электрода стока, при этом устройство дополнительно содержит третий структурированный проводящий слой, расположенный на противоположной стороне полупроводникового слоя относительно второго структурированного проводящего слоя, причем этот третий структурированный проводящий слой является сплошным на всех транзисторах матрицы и содержит окна в местоположениях каждого полупроводникового канала матрицы транзисторов.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB1311772.6 | 2013-07-01 | ||
| GB1311772.6A GB2515750B (en) | 2013-07-01 | 2013-07-01 | Supressing Leakage Currents in a Multi - TFT Device |
| PCT/EP2014/063937 WO2015000884A1 (en) | 2013-07-01 | 2014-07-01 | Supressing leakage currents in a multi-tft device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2016102696A RU2016102696A (ru) | 2017-08-07 |
| RU2665331C2 true RU2665331C2 (ru) | 2018-08-29 |
Family
ID=48999330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2016102696A RU2665331C2 (ru) | 2013-07-01 | 2014-07-01 | Подавление токов утечки в устройстве на тонкопленочных транзисторах |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9748278B2 (ru) |
| CN (1) | CN105393355B (ru) |
| DE (1) | DE112014003128T5 (ru) |
| GB (1) | GB2515750B (ru) |
| RU (1) | RU2665331C2 (ru) |
| WO (1) | WO2015000884A1 (ru) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2526316B (en) * | 2014-05-20 | 2018-10-31 | Flexenable Ltd | Production of transistor arrays |
| WO2017159613A1 (ja) * | 2016-03-15 | 2017-09-21 | シャープ株式会社 | アクティブマトリクス基板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746961A (en) * | 1986-06-11 | 1988-05-24 | Hitachi, Ltd. | Field effect transistor |
| WO2001015233A1 (en) * | 1999-08-24 | 2001-03-01 | Koninklijke Philips Electronics N.V. | Display device |
| EP2015379A2 (en) * | 2007-07-11 | 2009-01-14 | Ricoh Company, Ltd. | Organic transistor, organic transistor array, and display apparatus |
| RU2475893C2 (ru) * | 2007-05-11 | 2013-02-20 | Пластик Лоджик Лимитед | Электронное переключающее устройство и способ изготовления этого устройства |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1115233A (zh) * | 1994-07-22 | 1996-01-24 | 河南师范大学 | 5,5′-偶氮二水杨酸锌治疗肠炎和溃疡性结肠炎 |
| JP2720862B2 (ja) * | 1995-12-08 | 1998-03-04 | 日本電気株式会社 | 薄膜トランジスタおよび薄膜トランジスタアレイ |
| JP3535307B2 (ja) * | 1996-03-15 | 2004-06-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4700160B2 (ja) * | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20020060321A1 (en) * | 2000-07-14 | 2002-05-23 | Kazlas Peter T. | Minimally- patterned, thin-film semiconductor devices for display applications |
| WO2002015277A2 (en) * | 2000-08-14 | 2002-02-21 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| KR100387122B1 (ko) * | 2000-09-15 | 2003-06-12 | 피티플러스(주) | 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법 |
| US7230592B2 (en) * | 2002-03-04 | 2007-06-12 | Hitachi, Ltd. | Organic electroluminescent light emitting display device |
| JP2005079283A (ja) * | 2003-08-29 | 2005-03-24 | Seiko Epson Corp | 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器 |
| JP4474900B2 (ja) * | 2003-10-29 | 2010-06-09 | カシオ計算機株式会社 | 静電気保護回路およびそれを備えた電子回路 |
| KR100670255B1 (ko) | 2004-12-23 | 2007-01-16 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 이를 구비한 평판표시장치, 상기 박막트랜지스터의 제조방법, 및 상기 평판 표시장치의 제조방법 |
| KR20060118063A (ko) * | 2005-05-16 | 2006-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그 제조 방법 |
| US20080023703A1 (en) | 2006-07-31 | 2008-01-31 | Randy Hoffman | System and method for manufacturing a thin-film device |
| KR101567976B1 (ko) * | 2009-07-23 | 2015-11-11 | 삼성전자주식회사 | 반도체 소자 |
| WO2011027650A1 (ja) * | 2009-09-01 | 2011-03-10 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
| CN102024410B (zh) * | 2009-09-16 | 2014-10-22 | 株式会社半导体能源研究所 | 半导体装置及电子设备 |
| JP6120530B2 (ja) * | 2012-11-12 | 2017-04-26 | キヤノン株式会社 | 撮像装置、および撮像システム。 |
-
2013
- 2013-07-01 GB GB1311772.6A patent/GB2515750B/en active Active
-
2014
- 2014-07-01 RU RU2016102696A patent/RU2665331C2/ru active
- 2014-07-01 US US14/901,758 patent/US9748278B2/en active Active
- 2014-07-01 WO PCT/EP2014/063937 patent/WO2015000884A1/en active Application Filing
- 2014-07-01 DE DE112014003128.3T patent/DE112014003128T5/de not_active Withdrawn
- 2014-07-01 CN CN201480037535.4A patent/CN105393355B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746961A (en) * | 1986-06-11 | 1988-05-24 | Hitachi, Ltd. | Field effect transistor |
| WO2001015233A1 (en) * | 1999-08-24 | 2001-03-01 | Koninklijke Philips Electronics N.V. | Display device |
| RU2475893C2 (ru) * | 2007-05-11 | 2013-02-20 | Пластик Лоджик Лимитед | Электронное переключающее устройство и способ изготовления этого устройства |
| EP2015379A2 (en) * | 2007-07-11 | 2009-01-14 | Ricoh Company, Ltd. | Organic transistor, organic transistor array, and display apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160372488A1 (en) | 2016-12-22 |
| WO2015000884A1 (en) | 2015-01-08 |
| GB201311772D0 (en) | 2013-08-14 |
| CN105393355A (zh) | 2016-03-09 |
| GB2515750B (en) | 2017-11-15 |
| US9748278B2 (en) | 2017-08-29 |
| CN105393355B (zh) | 2019-08-06 |
| RU2016102696A (ru) | 2017-08-07 |
| DE112014003128T5 (de) | 2016-03-31 |
| GB2515750A (en) | 2015-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101963522B1 (ko) | 규소 및 반도체 산화물 박막 트랜지스터 디스플레이 | |
| KR101794856B1 (ko) | 실리콘 및 반도체성 산화물 박막 트랜지스터를 구비한 디스플레이 | |
| TWI413251B (zh) | 藉場遮蔽之像素效能改善 | |
| CN103515544B (zh) | 背沟道蚀刻金属氧化物薄膜晶体管和工艺 | |
| US9484395B2 (en) | Method of manufacturing organic light emitting display panel | |
| US10971062B2 (en) | Control component for a current-driven optical media | |
| CN100587958C (zh) | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 | |
| US8697535B2 (en) | Thin film transistor substrate and method for fabricating the same | |
| RU2710905C1 (ru) | Способ уменьшения нежелательной емкостной связи в транзисторном устройстве | |
| RU2665331C2 (ru) | Подавление токов утечки в устройстве на тонкопленочных транзисторах | |
| TW200539293A (en) | Thin film transistor | |
| US20160275862A1 (en) | Addressing of groups of transistors in a matrix arrangement | |
| TWI553835B (zh) | 主動基板以及顯示面板 | |
| KR102449066B1 (ko) | 표시장치용 어레이기판 및 그 제조방법 | |
| US9837450B2 (en) | Reducing parasitic leakages in transistor arrays | |
| US9876034B2 (en) | Transistor array routing | |
| CN115331606A (zh) | 一种复位电路、复位电路的驱动方法及像素电路 |