WO2011027650A1 - 半導体装置、アクティブマトリクス基板、及び表示装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device including a transistor, an active matrix substrate using the same, and a display device.
  • liquid crystal display devices have been widely used in liquid crystal televisions, monitors, mobile phones and the like as flat panel displays having features such as thinness and light weight compared to conventional cathode ray tubes.
  • a plurality of data wirings (source wirings) and a plurality of scanning wirings (gate wirings) are wired in a matrix.
  • the liquid crystal display device is connected to a switching element such as a thin film transistor (TFT: Thin Film Transistor, hereinafter abbreviated as “TFT”) located near the intersection of the data line and the scanning line, and the switching element.
  • TFT Thin Film Transistor
  • the active matrix substrate generally includes a thin film transistor for a peripheral circuit in addition to the thin film transistor for driving a pixel as the switching element. Furthermore, the active matrix substrate also includes a photodiode (thin film diode, TFD) as an optical sensor when used in a liquid crystal display device with a touch panel or a liquid crystal display device with an illuminance sensor (ambient sensor). Yes. In other words, the active matrix substrate has a semiconductor device including a plurality of thin film transistors and photodiodes.
  • a thin film transistor transistor
  • a low-concentration impurity region LDD region
  • An LDD structure provided with Lightly Doped Drain is known.
  • the light shielding film when the light shielding film is formed of a conductor such as metal, the light shielding film is in an electrically floating state (floating state). Then, the light shielding film is capacitively coupled with the drain region of the transistor, the potential of the light shielding film is changed, and a leak current flows. That is, even when the gate voltage is 0 V, a leakage current may flow depending on the potential of the light shielding film.
  • a double gate transistor that applies a voltage to the light shielding film.
  • a normal gate electrode is used as a top gate electrode
  • a light shielding film made of a conductor is used as a bottom gate electrode. Then, by applying a voltage to the top gate electrode and the bottom gate electrode, the bottom gate electrode (light shielding film) is prevented from being in a floating state, and generation of a leakage current is suppressed.
  • the contact hole needs to be formed separately from the formation of contact holes for the source region and the drain region included in the semiconductor layer (silicon layer) of the transistor. That is, in the above structure, the bottom gate electrode is located on the substrate side of the semiconductor layer of the transistor. Therefore, when the contact hole for the bottom gate electrode and the contact hole for the source region and the drain region are formed at the same time, the bottom gate electrode and the source The base insulating film between the region and the drain region is unnecessarily etched. Then, there is a possibility that the base insulating film penetrates.
  • An object of the present invention is to obtain a structure that can be easily manufactured in a semiconductor device capable of reducing leakage current without complicated structure or upsizing of the device.
  • a semiconductor device is a semiconductor device including a transistor having a main gate electrode and an auxiliary gate electrode, A semiconductor layer provided between the main gate electrode and the auxiliary gate electrode; A light-shielding film that shields one side of the carrier generation region formed in the semiconductor layer, The potential of the main gate electrode is controlled by a gate signal supplied through a signal wiring connected to the main gate electrode, The potential of the auxiliary gate electrode is determined according to capacitive coupling between the auxiliary gate electrode and the main gate electrode.
  • the semiconductor device capable of reducing the leakage current has a structure that can be easily manufactured without complicated and large structure.
  • FIG. 1 is a cross-sectional view showing the configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a diagram schematically showing the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the switching unit shown in FIG.
  • FIG. 4 is a plan view illustrating a schematic configuration of a main part of the switching unit.
  • FIGS. 5A and 5B are a cross-sectional view taken along the line Va-Va and a cross-sectional view taken along the line Vb-Vb in FIG. 4, respectively.
  • FIG. 6 is a graph showing the relationship between the terminal voltage of the top gate electrode and the potential of the bottom gate electrode when the capacitance ratio of each part of the switching unit is changed.
  • FIG. 7 is a graph showing the relationship between the potential of the bottom gate electrode and the resistance value of the low concentration impurity region in the switching unit.
  • FIG. 8 is a plan view illustrating a schematic configuration of a main part of the switching unit according to the second embodiment. 9 is a cross-sectional view taken along line IX-IX in FIG.
  • FIG. 10 is a circuit diagram illustrating an equivalent circuit of the switching unit according to the third embodiment.
  • FIG. 11 is a plan view showing a schematic configuration of a main part of the switching unit in FIG. 12A and 12B are a cross-sectional view taken along line XIIa-XIIa and a cross-sectional view taken along line XIIb-XIIb in FIG. 11, respectively.
  • FIG. 12A and 12B are a cross-sectional view taken along line XIIa-XIIa and a cross-sectional view taken along line XIIb-XIIb in FIG. 11, respectively.
  • FIG. 13 is a circuit diagram showing an equivalent circuit of the switching unit according to the fourth embodiment.
  • FIG. 14 is a plan view showing a schematic configuration of a main part of the switching unit in FIG.
  • FIGS. 15A and 15B are a cross-sectional view taken along line XVa-XVa and a cross-sectional view taken along line XVb-XVb in FIG. 14, respectively.
  • FIG. 16 is a plan view illustrating a schematic configuration of a main part of a switching unit according to the fifth embodiment.
  • FIGS. 17A and 17B are a cross-sectional view taken along line XVIIa-XVIIa and a cross-sectional view taken along line XVIIb-XVIIb in FIG. 16, respectively.
  • a semiconductor device is a semiconductor device including a transistor having a main gate electrode and an auxiliary gate electrode, A semiconductor layer provided between the main gate electrode and the auxiliary gate electrode; A light-shielding film that shields one side of the carrier generation region formed in the semiconductor layer,
  • the potential of the main gate electrode is controlled by a gate signal supplied through a signal wiring connected to the main gate electrode,
  • the potential of the auxiliary gate electrode is determined according to capacitive coupling between the auxiliary gate electrode and the main gate electrode (first configuration).
  • the semiconductor device can be simplified in that amount, and the semiconductor device can be easily manufactured. Therefore, in a semiconductor device capable of reducing leakage current, a structure that can be easily manufactured without having a complicated structure or an increase in size of the device can be obtained.
  • the transistor is formed on a substrate
  • the main gate electrode is constituted by a top gate electrode provided on the opposite side of the semiconductor layer from the substrate
  • the auxiliary gate electrode may be constituted by a bottom gate electrode provided on the substrate side of the semiconductor layer (second configuration).
  • the potential of the top gate electrode is controlled by a gate signal supplied via a signal wiring connected to the top gate electrode, while the potential of the bottom gate electrode is determined by the bottom gate electrode and the top gate electrode. It depends on the capacitive coupling.
  • the bottom gate electrode is used as the light shielding film (third configuration).
  • the structure of the semiconductor device can be prevented from becoming complicated or the device can be prevented from becoming large, and the semiconductor device can be easily manufactured.
  • the transistor is an N-type transistor
  • the terminal voltage of the transistor and the main gate electrode and the auxiliary gate electrode are set so that the potential of the auxiliary gate electrode becomes a negative potential. It is preferable that a capacitance formed between the two is set (fourth configuration).
  • the transistor is a P-type transistor
  • the terminal voltage of the transistor and the main gate electrode and the auxiliary gate electrode are set so that the potential of the auxiliary gate electrode becomes a positive potential. May be set (fifth configuration).
  • the transistor can be turned off. Therefore, with the above-described configuration, the generated leakage current can be made equal to the leakage current in the state where the auxiliary gate electrode is not provided and light is not irradiated.
  • the semiconductor layer includes a channel region, a low concentration impurity region, and a high concentration region.
  • the carrier generation region includes the low concentration impurity region, a part of the high concentration region, and a part of the channel region on the high concentration region side,
  • the light shielding film may be provided so as to be positioned on one side of the carrier generation region (sixth configuration).
  • the semiconductor layer includes an offset region and a high concentration region
  • the carrier generation region has a part of the offset region and the high concentration region
  • the light shielding film may be provided so as to be positioned on one side of the carrier generation region (seventh configuration).
  • a top gate transistor is connected in series to the transistor having the main gate electrode and the auxiliary gate electrode. Preferred (eighth configuration).
  • the source / drain voltage per transistor can be reduced, and the leakage current can be suppressed.
  • the transistor to which the drain voltage is applied from the outside among the plurality of transistors connected in series may be the top-gate transistor (the ninth configuration).
  • a semiconductor device having any one of the first to ninth configurations is used for the active matrix substrate according to an embodiment of the present invention (tenth configuration).
  • the display device uses a semiconductor device having any one of the first to ninth configurations (eleventh configuration).
  • FIG. 1 is a cross-sectional view showing the configuration of the liquid crystal display device according to the first embodiment.
  • the liquid crystal display device 1 is disposed on the liquid crystal panel 2 whose upper side in FIG. 1 is the viewing side (display surface side) and on the non-display surface side (lower side in FIG. 1) of the liquid crystal panel 2, And a backlight device 3 that irradiates the liquid crystal panel 2 with illumination light.
  • the liquid crystal panel 2 includes a color filter substrate 4 and an active matrix substrate 5 constituting a pair of substrates, and polarizing plates 6 and 7 disposed on the outer surfaces of the color filter substrate 4 and the active matrix substrate 5, respectively. .
  • a liquid crystal layer (not shown) is provided between the color filter substrate 4 and the active matrix substrate 5.
  • the color filter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin.
  • a resin film such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) is used.
  • the polarizing plates 6 and 7 are bonded to the color filter substrate 4 or the active matrix substrate 5 so as to cover at least the effective display area of the display surface provided on the liquid crystal panel 2.
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • the active matrix substrate 5 is provided with pixel electrodes, thin film transistors (TFTs), and the like according to a plurality of pixels included in the display surface of the liquid crystal panel 2 (details will be described later).
  • the switching unit (semiconductor device) of the present embodiment including the thin film transistor is provided for each pixel.
  • the color filter substrate 4 constitutes the other of the pair of substrates, and the color filter substrate 4 is provided with a color filter, a counter electrode, and the like (not shown).
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the driving of the liquid crystal panel 2.
  • FPC Flexible Printed Circuit
  • the liquid crystal layer operates in units of pixels based on a signal input from the control device via the FPC 8 and displays an image on the display surface.
  • the liquid crystal mode and the pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, an arbitrary liquid crystal panel capable of displaying characters, images and the like can be used. In FIG. 1, the detailed structure of the liquid crystal panel 2 is not shown, and the description thereof is also omitted.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9.
  • the light emitting diode 9 and the light guide plate 10 are held by the bezel 14 with the liquid crystal panel 2 disposed above the light guide plate 10.
  • a case 11 is in contact with the color filter substrate 4. Accordingly, the backlight device 3 is assembled to the liquid crystal panel 2 and constitutes a part of the transmissive liquid crystal display device 1 in which the illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 is incident thereon.
  • a reflective sheet 12 is disposed on the side of the light guide plate 10 opposite to the liquid crystal panel 2 (opposite surface side).
  • An optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the light guide plate 10 on the liquid crystal panel 2 side (light emitting surface side).
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be. Further, a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode may be used.
  • liquid crystal panel 2 of the present embodiment will be specifically described with reference to FIGS.
  • FIG. 2 is a schematic configuration diagram for explaining the configuration in the panel of the liquid crystal panel shown in FIG.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the switching unit shown in FIG.
  • the liquid crystal display device 1 (FIG. 1) is based on a panel control unit 15 that controls driving of the liquid crystal panel 2 (FIG. 1) that displays characters, images, and the like, and an instruction signal from the panel control unit 15.
  • the source driver 16 and the gate driver 17 that operate as described above are provided.
  • the panel control unit 15 is provided in the control device.
  • a video signal is input to the panel control unit 15 from the outside of the liquid crystal display device 1.
  • the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the source driver 16 and the gate driver 17, and is included in the input video signal.
  • a frame buffer 15b capable of storing display data for one frame.
  • the panel control unit 15 performs drive control of the source driver 16 and the gate driver 17 according to the input video signal, so that information according to the video signal is displayed on the liquid crystal panel 2.
  • the source driver 16 and the gate driver 17 are provided on the active matrix substrate 5. Specifically, the source driver 16 is provided on the surface of the base substrate of the active matrix substrate 5 so as to extend in the lateral direction of the liquid crystal panel 2 in the outer area of the effective display area A of the liquid crystal panel 2. Further, the gate driver 17 is provided on the surface of the base substrate of the active matrix substrate 5 so as to extend in the vertical direction of the liquid crystal panel 2 in the region outside the effective display region A.
  • the source driver 16 and the gate driver 17 are drive circuits configured to drive a plurality of pixels P of the liquid crystal panel 2 in units of pixels.
  • the source driver 16 and the gate driver 17 include a plurality of source lines S1 to SM (M is an integer of 2 or more, hereinafter collectively referred to as “S”) and a plurality of gate lines G1 to GN (N is 2).
  • S source lines
  • G gate lines
  • the above integers, hereinafter collectively referred to as “G”) are connected.
  • the source wiring S and the gate wiring G constitute a data wiring and a scanning wiring, respectively.
  • the source wiring S and the gate wiring G are arranged in a matrix so as to cross each other on a base substrate (a transparent glass material or a transparent synthetic resin base material (not shown)) of the active matrix substrate 5. Yes.
  • the source wiring S is provided on the base substrate so as to be parallel to the matrix column direction (vertical direction of the liquid crystal panel 2), while the gate wiring G is provided in the matrix row direction (liquid crystal panel). 2 on the base substrate so as to be parallel to the horizontal direction.
  • this gate wiring G constitutes a signal wiring.
  • a pixel electrode switching unit 18 as a semiconductor device according to an embodiment of the present invention, and a pixel electrode 19 connected to the switching unit 18 are provided. And the above-described pixel P.
  • the common electrode 20 is disposed to face the pixel electrode 19 so that the liquid crystal layer 4 is sandwiched between the common electrode 20 and the pixel electrode 19. That is, in the active matrix substrate 5, the switching unit 18, the pixel electrode 19, and the common electrode 20 are provided for each pixel.
  • the switching unit 18 a plurality of, for example, two thin film transistors Tr1 and Tr2 are connected in series.
  • the top gate electrodes g1 and g2 of the thin film transistors Tr1 and Tr2 constitute a main gate electrode.
  • These top gate electrodes g1 and g2 are connected to a gate wiring G (FIG. 2).
  • the source electrode and the drain electrode of the switching unit 18 are connected to the source wiring S (FIG. 2) and the pixel electrode 19 (FIG. 2), respectively.
  • the bottom gate electrode 21 as the auxiliary gate electrode is capacitively coupled to the top gate electrodes g1 and g2.
  • the potentials of the top gate electrodes g1 and g2 are controlled by a gate signal from the gate wiring G, and the potential Vls of the bottom gate electrode 21 is in accordance with capacitive coupling with the top gate electrodes g1 and g2. Determined.
  • Vg indicates the terminal voltage (potential) of the top gate electrodes g1 and g2
  • Vs and Vd indicate the terminal voltage of the source electrode and the terminal voltage of the drain electrode, respectively.
  • Cls indicates the capacitance between the top gate electrodes g 1 and g 2 and the bottom gate electrode 21.
  • Cs indicates a capacitance between the bottom gate electrode 21 and a source electrode side portion of a silicon layer described later.
  • Ci represents the capacitance between the bottom gate electrode 21 and the portion between the top gate electrodes g1 and g2 of the silicon layer
  • Cd represents the relationship between the bottom gate electrode 21 and the portion of the silicon layer on the drain electrode side. The capacitance between them is shown.
  • one bottom gate electrode 21 is arranged for the two gate electrodes g1 and g2. Further, the bottom gate electrode 21 also functions as a light shielding film that shields illumination light from the backlight device 3 (details will be described later).
  • the active matrix substrate 5 has a plurality of pixel P regions corresponding to the regions partitioned in a matrix by the source wiring S and the gate wiring G.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels. Further, these RGB pixels are arranged in parallel to the gate wirings G1 to GN, for example, in the order of RGB. Further, these RGB pixels are configured to display corresponding colors by a color filter layer (to be described later) provided on the color filter substrate 4 side.
  • the gate driver 17 Based on the instruction signal output from the image processing unit 15a, the gate driver 17 sends a scanning signal (gate signal) for simultaneously turning on the top gate electrodes g1 and g2 of the switching unit 18 to the gate wirings G1 to GN. Output sequentially.
  • the source driver 16 also supplies a data signal (voltage signal (gradation voltage)) corresponding to the luminance (gradation) of the display image to the source lines S1 to SM based on the instruction signal output from the image processing unit 15a. Output.
  • FIG. 4 is a plan view showing the configuration of the main part of the switching unit.
  • FIGS. 5A and 5B are a cross-sectional view taken along the line Va-Va and a cross-sectional view taken along the line Vb-Vb in FIG. 4, respectively.
  • the drain electrode and the contact hole connected to the drain electrode are not shown for simplification of the drawing (see FIG. 8 described later).
  • the switching unit 18 is provided with a substantially U-shaped silicon layer SL (semiconductor layer) below the top gate electrodes g1 and g2 connected to the gate wiring G.
  • a rectangular bottom gate electrode 21 is provided below a part of the silicon layer SL.
  • the bottom gate electrode 21 is provided so as to overlap the top gate electrodes g1 and g2 in a direction perpendicular to the paper surface of FIG. 4 (thickness direction of the active matrix substrate 5).
  • the top gate electrodes g1 and g2 and the bottom gate electrode 21 are capacitively coupled.
  • a part of the silicon layer SL forms a rectangular storage capacitor generating region 31. This region 31 is positioned below the storage capacitor electrode wiring H parallel to the gate wiring G. Thereby, a predetermined holding capacity is generated.
  • a switching unit 18 is provided for each pixel on a substrate body 5a made of, for example, a glass substrate.
  • a bottom gate electrode 21 is formed on the substrate body 5a.
  • a base insulating film 34 is formed so as to cover the bottom gate electrode 21 and the substrate body 5 a, and a silicon layer SL is provided on the base insulating film 34.
  • a gate insulating film 35 is formed so as to cover the silicon layer SL and the base insulating film 34, and top gate electrodes g 1 and g 2 are formed on the gate insulating film 35.
  • an interlayer insulating film 36 is formed so as to cover the top gate electrodes g 1 and g 2 and the gate insulating film 35.
  • a source electrode 33 connected to the source line S (FIG. 4) is formed on the interlayer insulating film 36.
  • the source electrode 33 is connected to the source region 22 provided in the silicon layer SL through a contact hole 32 provided so as to penetrate the interlayer insulating film 36 and the gate insulating film 35.
  • N-type transistors are used for the thin film transistors Tr1 and Tr2. That is, for example, a source region 22, a high concentration region 26, and a drain region 30 (shown by cross hatching in FIG. 5A) in which an N-type impurity such as phosphorus is implanted at a high concentration, for example, , Low concentration impurity regions (LDD regions: Lightly Doped Drain regions, illustrated by dots in FIG. 5A) 23, 25, 27, 29, and top gate electrodes g1, P-type channel regions 24 and 28 provided immediately below g2 are provided. A drain electrode is connected to the drain region 30 through a contact hole (not shown) (not shown).
  • LDD regions Lightly Doped Drain regions
  • the bottom gate electrode 21 is a light shielding film that prevents light from the lower side of FIG. 5, for example, illumination light from the backlight device 3 from entering the low concentration impurity regions 23, 25, 27, 29 and the channel regions 24, 28. It is comprised so that it may be combined. Thereby, in the switching part 18, the light leak current by the said illumination light can be suppressed.
  • the capacitance Cls has a base insulating film 34 and a gate insulating film 35 (that is, a part where no silicon layer SL is interposed) located between the top gate electrodes g 1 and g 2 and the bottom gate electrode 21. ).
  • the capacitor Cs is constituted by a base insulating film 34 located between the bottom gate electrode 21 and part of the source electrode 22 and the low-concentration impurity region 23.
  • the capacitor Ci is constituted by a base insulating film 34 located between the bottom gate electrode 21 and the low concentration impurity regions 25 and 27 and the high concentration region 26.
  • the capacitor Cd is constituted by a base insulating film 34 located between the bottom gate electrode 21 and the low concentration impurity region 29 and part of the drain region 30.
  • the terminal voltages Vs, Vd and potential Vi of each part of the thin film transistors Tr1 and Tr2, and the values of the capacitors Cls, Cs, Ci and Cd are the same as the terminal voltages (potentials) Vg of the top gate electrodes g1 and g2, respectively.
  • Tr2 is a potential at which the transistor is turned off
  • the potential Vls of the bottom gate electrode 21 is set to a negative potential.
  • the leakage current can be made equal to a state where light is not irradiated in a configuration in which the bottom gate electrode 21 is not provided. Therefore, generation of leakage current can be suppressed (details will be described later).
  • the switching unit 18 when the thin film transistors Tr ⁇ b> 1 and Tr ⁇ b> 2 are turned on, a potential is applied to the bottom gate electrode 21 to increase the current driving force (that is, the on-current) of the switching unit 18. (Details will be described later).
  • a metal such as molybdenum or tungsten is formed on the substrate body 5a by sputtering, and patterning is performed by photolithography and etching, whereby the bottom gate electrode 21 is formed.
  • the film thickness of the bottom gate electrode 21 is, for example, about 100 to 200 nm.
  • the base insulating film 34 for example, an SiN film and an SiO 2 film are sequentially formed with a thickness of 100 nm by CVD (Chemical Vapor Deposition). Thereafter, an amorphous silicon film having a thickness of 50 nm is formed above the base insulating film 34, and then the amorphous silicon film is crystallized by laser to form polysilicon. Then, boron is doped into this polysilicon as a channel dope for threshold adjustment.
  • CVD Chemical Vapor Deposition
  • an SiO 2 film having a thickness of 80 nm is formed as a gate insulating film 35 above the polysilicon.
  • a metal film such as molybdenum or tungsten is formed on the gate insulating film 35 and patterned to form top gate electrodes g1 and g2.
  • low concentration impurity regions 23, 25, 27, and 29 are formed by doping N-type impurities, for example, phosphorus at a low concentration into polysilicon.
  • a photoresist for ensuring the length dimension (LDD length) of each of the low concentration impurity regions 23, 25, 27, and 29 is formed, and then the source region 22, the high concentration region 26, and the drain region 30 are formed.
  • LDD length length dimension of each of the low concentration impurity regions 23, 25, 27, and 29
  • phosphorus is doped.
  • the doping amount is adjusted so that the sheet resistance value is about 50 k ⁇ to 150 k ⁇ (for example, 1 ⁇ 10 13 to 10 14 / cm 2 ). .
  • This doping amount is set to an amount that cancels the previously doped P-type impurity (boron) for channel doping.
  • N-type low-concentration impurity regions 23, 25, 27, and 29 are formed.
  • phosphorus doping of about 1 ⁇ 10 15 / cm 2 is performed so that the sheet resistance value becomes 1 k ⁇ or less.
  • heat treatment is performed at 500 to 600 ° C. for 1 hour in order to activate the impurities. In order to shorten the heat treatment time, for example, heat treatment may be performed at 650 ° C. to 700 ° C. for several minutes using a lamp annealing apparatus.
  • an SiO 2 film and an SiN film are formed to a thickness of about 100 nm to 300 nm, respectively.
  • contact holes 32 and contact holes (not shown) respectively connected to the source electrode 33 and the drain electrode (not shown) are formed, and the source electrode 23, the drain electrode, and a metal film for wiring (for example, Al Or an alloy thereof) is formed and patterned.
  • a planarizing film made of a resin film or the like is formed, and a transparent electrode (for example, ITO) to be the pixel electrode 19 is formed thereon.
  • a reflective electrode is formed on the ITO using Al, Ag, or an alloy thereof.
  • the formation method in the case where the thin film transistors Tr1 and Tr2 are formed of N-type transistors has been described.
  • the impurities for forming the source region 22 and the drain region 30 may be P-type impurities, for example, boron.
  • the switching unit 18 of this structure can be applied to a switching element that requires a low leakage current.
  • FIG. 6 is a graph showing the relationship between the terminal voltage Vg of the top gate electrode and the potential Vls of the bottom gate electrode when the capacitance ratio of each part of the switching unit is changed.
  • FIG. 7 is a graph showing the relationship between the potential Vls of the bottom gate electrode and the resistance value Rnm of the low concentration impurity region in the switching unit.
  • the potential Vls of the bottom gate electrode 21 when the thin film transistors Tr1 and Tr2 are in the off state is obtained by the following equation (1).
  • Vls (Vg ⁇ Cls + Vs ⁇ Cs + Vi ⁇ Ci + Vd ⁇ Cd) ⁇ (Cls + Cs + Ci + Cd) ⁇ (1)
  • the terminal voltages Vs, Vd, the potential Vi, and the capacitances Cls, Cs, Ci, Cd are the values of the terminal voltages (potentials) Vg of the top gate electrodes g1, g2, and the thin film transistors Tr1, Tr2.
  • the potential Vls of the bottom gate electrode 21 is set to be a negative potential. That is, the potential Vls of the bottom gate electrode 21 can be set to a negative potential (Vls ⁇ 0 V) by setting the ratio of the capacitance Cls to the capacitances Cs, Ci, Cd.
  • the potential Vls of the bottom gate electrode 21 can be determined by setting all the capacitors Cs, Ci, and Cd to 1, for example, and changing the value of the capacitor Cls with respect to the capacitors Cs, Ci, and Cd. That is, as indicated by straight lines 81, 82, 83, and 84 in FIG. 6, the potential Vls of the bottom gate electrode 21 is set to a negative potential by changing the capacitance ratio of the capacitors Cs, Ci, Cd and the capacitor Cls. It becomes possible.
  • the relationship between the terminal voltage Vg of the top gate electrodes g1 and g2 and the potential Vls of the bottom gate electrode 21 shown in FIG. 6 is the result of calculation with the source / drain voltage Vds per thin film transistor being 5V.
  • a straight line 80 in FIG. 6 is a straight line showing the terminal voltage Vg itself of the top gate electrodes g1 and g2, and a straight line 90 in FIG. 6 applies a constant potential to the bottom gate electrode regardless of the terminal voltage Vg. This is a conventional example.
  • the potential Vls of the bottom gate electrode 21 is the top gate electrode g1, It changes with respect to the terminal voltage Vg of g2.
  • the potential Vls of the bottom gate electrode 21 can be less than 0V (minus potential).
  • the potential Vls of the bottom gate electrode 21 is set to the top gate electrodes g1, g2 as indicated by a straight line 82 in FIG. Changes with respect to the terminal voltage Vg.
  • the terminal voltage Vg of the top gate electrodes g1 and g2 is made smaller than ⁇ 3V, the potential Vls of the bottom gate electrode 21 can be made less than 0V.
  • the potential Vls of the bottom gate electrode 21 is equal to the top gate electrode g1, It changes with respect to the terminal voltage Vg of g2.
  • the terminal voltage Vg of the top gate electrodes g1 and g2 is set to ⁇ 2V, the potential Vls of the bottom gate electrode 21 can be made less than 0V.
  • the potential Vls of the bottom gate electrode 21 is equal to the top gate electrode g1, as indicated by a straight line 84 in FIG. It changes with respect to the terminal voltage Vg of g2.
  • the terminal voltage Vg of the top gate electrodes g1 and g2 is set to ⁇ 1V, the potential Vls of the bottom gate electrode 21 can be made less than 0V.
  • the terminal voltage Vg of the top gate electrodes g1 and g2 is a potential at which the thin film transistors Tr1 and Tr2 are turned off, that is, the minimum value of the terminal voltage Vg is ⁇ 4V.
  • the capacitance value between the top gate electrodes g1 and g2 and the bottom gate electrode 21 (that is, the capacitance) according to the terminal voltage Vg of the top gate electrodes g1 and g2.
  • Cls, Cs, Ci, and Cd values are set. That is, when the signal (applied voltage) input to the top gate electrodes g1 and g2 is a potential at which the thin film transistors Tr1 and Tr2 are turned off, the potential Vls of the bottom gate electrode 21 is also turned off.
  • the values of the capacitances Cls, Cs, Ci, and Cd are set. Accordingly, since the thin film transistors Tr1 and Tr2 can be completely turned off, a configuration capable of reducing leakage current can be realized.
  • the potential Vls of the bottom gate electrode 21 is a positive potential when the potential of the top gate electrodes g1 and g2 is a potential at which the thin film transistors Tr1 and Tr2 are turned off.
  • the terminal voltage and capacitance of each part of the thin film transistors Tr1 and Tr2 may be set. Thereby, the same effect as the N-type transistor can be obtained.
  • the resistance value and the low concentration in the channel regions 24 and 28 are the same as in the thin film transistor having the double gate structure.
  • the resistance value in the impurity regions 23, 25, 27, and 29 can be reduced. Therefore, the on-current can be increased. Specifically, as illustrated by a curve 85 in FIG. 7, as the potential Vls of the bottom gate electrode 21 is increased, the resistance values in the low concentration impurity regions 23, 25, 27, and 29 are significantly reduced.
  • the resistance value of the low-concentration impurity regions 23, 25, 27, and 29 can be reduced to half or less than that in the case where the potential Vls is 0 V.
  • the on-current can be increased in the switching unit 18 of the present embodiment.
  • the silicon layer includes the top gate electrodes (main gate electrodes) g1 and g2 and the bottom gate electrode (auxiliary gate electrode, light shielding film). 21.
  • the bottom gate electrode 21 shields light from one side (substrate side) of the silicon layer SL.
  • the potentials of the top gate electrodes g1 and g2 are controlled by a gate signal from a gate wiring (signal wiring) G, and the potential of the bottom gate electrode 21 is determined according to capacitive coupling with the top gate electrodes g1 and g2.
  • the switching unit capable of reducing the leakage current can be obtained by a simple manufacturing method without making the structure complicated or large.
  • the switching unit (semiconductor device) 18 as described above, the active matrix substrate 5 and the liquid crystal display device (display device) 1 that are compact and have low power consumption can be easily configured.
  • FIG. 8 is a plan view illustrating a schematic configuration of a main part of the switching unit according to the second embodiment.
  • 9 is a cross-sectional view taken along line IX-IX in FIG.
  • the main difference between the present embodiment and the first embodiment is that the bottom gate electrode is formed not in a rectangular shape but in a comb shape.
  • symbol is attached
  • the bottom gate electrode 37 is configured in a comb shape, and a carrier generation region (depletion region) in the silicon layer SL in which a light leakage current is generated. (Ie, a region near the drain junction).
  • the bottom gate electrode 37 is divided into three parts below the silicon layer SL.
  • a part of the bottom gate electrode 37 is located below a part of the source region 22, the low concentration impurity region 23, and a part of the channel region 24 on the high concentration region (source region 22) side.
  • a part of the source region 22, a low concentration impurity region 23, and a part of the channel region 24 on the high concentration region (source region 22) side constitute a carrier generation region.
  • the other part of the bottom gate electrode 37 is a part of the channel region 24 on the high concentration region 26 side, a low concentration impurity region 25, a high concentration region 26, a low concentration impurity region 27, and a high concentration in the channel region 28. It is located below a part of the region 26 side.
  • a part of the channel region 24 on the high concentration region 26 side, a low concentration impurity region 25, a high concentration region 26, a low concentration impurity region 27, and a part of the channel region 28 on the high concentration region 26 side serve as a carrier generation region. It is composed.
  • Another part of the bottom gate electrode 37 is located below a part of the channel region 28 on the high concentration region (drain region 30) side, the low concentration impurity region 29, and a part of the drain region 30. .
  • a part of the channel region 28 on the high concentration region (drain region 30) side, a low concentration impurity region 29, and a part of the drain region 30 constitute a carrier generation region.
  • the same operation and effect as in the first embodiment can be obtained.
  • the bottom gate electrode 37 is provided below the carrier generation region, it is possible to prevent light from entering the carrier generation region, and to suppress the generation of leakage current. it can.
  • FIG. 10 is a circuit diagram illustrating an equivalent circuit of the switching unit according to the third embodiment.
  • FIG. 11 is a plan view illustrating a schematic configuration of a main part of the switching unit illustrated in FIG. 10.
  • 12A and 12B are a cross-sectional view taken along line XIIa-XIIa and a cross-sectional view taken along line XIIb-XIIb in FIG. 11, respectively.
  • the main difference between this embodiment and the first embodiment is that only a top gate electrode is provided for a thin film transistor having a top gate electrode (main gate electrode) and a bottom gate electrode (auxiliary gate electrode). This is the point where thin film transistors (transistors having a top gate structure) are connected in series.
  • symbol is attached
  • the thin film transistor Tr1 top gate structure transistor
  • the thin film transistor Tr2 having the top gate electrode g2 and the bottom gate electrode 38.
  • they are connected in series.
  • the thin film transistor Tr1 is a so-called single gate transistor because it includes only the top gate electrode g1.
  • the bottom gate electrode 38 is formed on the lower side of the top gate electrode g2. It is provided only under a part of the concentration region 26, the low concentration impurity region 27, the channel region 28, the low concentration impurity region 29, and a part of the drain region 30.
  • the same operation and effect as in the first embodiment can be obtained. Further, in this embodiment, by connecting the thin film transistors Tr1 and Tr2 in series, the source / drain voltage per thin film transistor can be reduced, and the generation of leakage current can be suppressed. In addition, the double gate thin film transistor Tr2 can compensate for a decrease in on-current due to series connection, and can prevent a decrease in on-current.
  • FIG. 13 is a circuit diagram showing an equivalent circuit of the switching unit according to the fourth embodiment.
  • FIG. 14 is a plan view illustrating a schematic configuration of a main part of the switching unit illustrated in FIG. 13.
  • FIGS. 15A and 15B are a cross-sectional view taken along line XVa-XVa and a cross-sectional view taken along line XVb-XVb in FIG. 14, respectively.
  • the main difference between the present embodiment and the first embodiment is that a plurality of thin film transistors are provided so that a drain voltage is applied from the outside to a thin film transistor having only a top gate electrode (transistor having a top gate structure). Are connected in series.
  • symbol is attached
  • thin film transistors Tr1, Tr2, Tr3, Tr4 are connected in series.
  • Thin film transistors Tr1 and Tr4 having only top gate electrodes g1 and g4 are provided on the thin film transistors to which drain voltage is applied from the outside, that is, thin film transistors on both ends connected to the source electrode and the drain electrode, respectively. ) Is used.
  • the reason why the thin film transistors Tr1 and Tr4 of the same type are used as the thin film transistors at both ends in this way is that the source electrode and the drain electrode may be interchanged. Further, since the thin film transistors Tr1 and Tr4 have only a top gate electrode, they are so-called single gate transistors.
  • a thin film transistor having a double gate structure that is, thin film transistors Tr2 and Tr3 having top gate electrodes g2 and g3 (main gate electrodes) and a bottom gate electrode 39 (auxiliary gate electrode) are used.
  • a region 56 (shown by a cross hatch in FIG. 15A) is provided.
  • P-type channel regions 42, 46, 50, 54 provided immediately below the top gate electrodes g1, g2, g3, g4 are provided in the silicon layer SL.
  • the drain electrode is connected to the drain region 56 through a contact hole (not shown).
  • the bottom gate electrode 39 is below the top gate electrodes g2 and g3, and a part of the high concentration region 44, the low concentration impurity region 45, the channel region 46, the low concentration impurity region 47, the high concentration region 48, The low-concentration impurity region 49, the channel region 50, the low-concentration impurity region 51, and the high-concentration region 52 are provided so as to be positioned below.
  • a drain voltage is externally applied to the thin film transistors Tr1 and Tr4 having only the top gate electrodes g1 and g4.
  • FIG. 16 is a plan view illustrating a schematic configuration of a main part of a switching unit according to the fifth embodiment.
  • FIGS. 17A and 17B are a cross-sectional view taken along line XVIIa-XVIIa and a cross-sectional view taken along line XVIIb-XVIIb in FIG. 16, respectively.
  • the main difference between this embodiment and the first embodiment is that an offset region is provided in the silicon layer, and a bottom gate is provided below the offset region, a part of the source region, and a part of the drain region. This is the point where an electrode is provided.
  • symbol is attached
  • the offset regions 58 and 60 are formed in the silicon layer SL. Further, the bottom gate electrode 21 is provided so as to be positioned below the offset regions 58 and 60, a part of the source region 22, and a part of the drain region 30. These offset regions 58 and 60, a part of the source region 22 and a part of the drain region 30 constitute a carrier generation region. Note that the offset regions 58 and 60 here are regions where impurities are not contained in the low-concentration impurity regions or regions containing the same impurities as the channel region.
  • a source region 22, an offset region 58, a high concentration region 59, an offset region 60, and a drain region 30 are formed in the silicon layer SL.
  • the bottom gate electrode 21 is below the top gate electrodes g1 and g2 and below a part of the source region 22, the offset region 58, the high concentration region 59, the offset region 60, and a part of the drain region 30. It is provided so that it may be located in.
  • offset regions 58 and 60 are formed in the silicon layer SL.
  • the bottom gate electrode 21 is provided below the offset regions 58 and 60 serving as carrier generation regions, a part of the source region 22 and a part of the drain region 30.
  • the pixel electrode switching unit used for the active matrix substrate of the liquid crystal display device is described as an example.
  • the semiconductor device is not limited to the above configuration. That is, the semiconductor device has a light-shielding film that shields a carrier generation region formed in a semiconductor layer located between the main gate electrode and the auxiliary gate electrode, and the potential of the auxiliary gate electrode is different from that of the auxiliary gate electrode.
  • the structure is determined according to capacitive coupling with the gate electrode.
  • various display devices such as a transflective or reflective liquid crystal panel, an organic EL (Electronic Luminescence) element, an inorganic EL element, a field emission display (Field Emission Display), or an active used in the display device It can be applied to a matrix substrate or the like.
  • the semiconductor device according to an embodiment of the present invention can be applied to a switching unit used in a peripheral circuit such as a driver circuit.
  • the number of transistors connected in series is not limited to 2 to 4 illustrated in the above description.
  • the main gate electrode is constituted by the top gate electrode provided above the semiconductor layer
  • the auxiliary gate electrode is constituted by the bottom gate electrode provided below the semiconductor layer.
  • the main gate electrode may be constituted by a bottom gate electrode provided below the semiconductor layer
  • the auxiliary gate electrode may be constituted by a top gate electrode provided above the semiconductor layer.
  • the bottom gate electrode is used as the light shielding film, but the present invention is not limited to this configuration.
  • the bottom gate electrode may be formed using a transparent electrode, and a light shielding film may be provided below the semiconductor layer and the bottom gate electrode.
  • the structure of the semiconductor device can be more reliably prevented from becoming complicated and enlarged, and the semiconductor device can be manufactured. Is preferable in that it becomes easy.
  • the present invention is useful for a semiconductor device that can be easily manufactured and capable of reducing leakage current while preventing the structure from becoming complicated and large, an active matrix substrate using the same, and a display device.

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Abstract

構造の複雑化及び装置の大型化を防止しつつ、リーク電流を低減することができる製造簡単な半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置を提供する。トップゲート電極（ｇ１、ｇ２）（主ゲート電極）及びボトムゲート電極（２１）（補助ゲート電極）を有する薄膜トランジスタ（Ｔｒ１、Ｔｒ２）を備えたスイッチング部（１８）（半導体装置）において、トップゲート電極（ｇ１、ｇ２）とボトムゲート電極（２１）との間に設けられたシリコン層（ＳＬ）（半導体層）と、該シリコン層に形成されるキャリア生成領域を遮光する遮光膜とを備える。そして、トップゲート電極（ｇ１、ｇ２）の電位は、信号配線を介して供給されるゲート信号によって制御される一方、ボトムゲート電極（２１）の電位は、該ボトムゲート電極（２１）とトップゲート電極（ｇ１、ｇ２）との容量結合に応じて決まる。

Description

半導体装置、アクティブマトリクス基板、及び表示装置
　本発明は、トランジスタを備えた半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のデータ配線（ソース配線）及び複数の走査配線（ゲート配線）がマトリクス状に配線されている。また、液晶表示装置は、データ配線と走査配線との交差部の近傍に位置する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下、“ＴＦＴ”と略称する。）などのスイッチング素子と、このスイッチング素子に接続された画素電極とを有する画素がマトリクス状に配置されたアクティブマトリクス基板を備えている。
　アクティブマトリクス基板は、一般的に、上述のスイッチング素子としての画素駆動用の薄膜トランジスタ以外に、周辺回路用の薄膜トランジスタを備えている。さらに、アクティブマトリクス基板は、タッチパネル付きの液晶表示装置や照度センサー（アンビニエントセンサー）付きの液晶表示装置などに用いられる場合には、光センサーとしてのフォトダイオード（薄膜ダイオード、ＴＦＤ）も備えている。すなわち、アクティブマトリクス基板は、複数の薄膜トランジスタやフォトダイオードなどを備えた半導体装置を有している。
　近年、上述のように光センサーを内蔵した液晶パネルや画素メモリーを内蔵した液晶パネルなどでは、低消費電力化の要求に対応するために、薄膜トランジスタ（トランジスタ）のリーク電流の低減が図られている。具体的には、トランジスタのリーク電流を抑制する構造として、チャネル領域とソース領域及びドレイン領域との間の少なくとも一方に、ソース領域及びドレイン領域よりも抵抗値が高い低濃度不純物領域（ＬＤＤ領域：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）を設けたＬＤＤ構造が知られている。また、バックライト装置からの照明光がトランジスタに入射しないように、トランジスタに遮光膜を設けて、光リーク電流が流れるのを抑制する構成も提案されている（例えば、特開２００３－８０２６号公報参照）。
　上述のようにトランジスタに遮光膜を設ける構成において、該遮光膜が金属等の導体によって形成されている場合、当該遮光膜が電気的に浮いた状態（フローティング状態）になる。そうすると、遮光膜がトランジスタのドレイン領域と容量結合して、当該遮光膜の電位が変動し、リーク電流が流れる。すなわち、ゲート電圧が０Ｖでも遮光膜の電位によっては、リーク電流が流れる場合がある。
　これに対し、例えば特開２００２－５７３４１号公報に開示されているように、遮光膜に電圧を印加するダブルゲート構造のトランジスタを用いることが提案されている。このダブルゲート構造のトランジスタでは、通常のゲート電極をトップゲート電極とし、導体からなる遮光膜をボトムゲート電極とする。そして、これらのトップゲート電極及びボトムゲート電極に対して電圧印加を行うことにより、ボトムゲート電極（遮光膜）がフローティング状態になるのを防止して、リーク電流の発生を抑制する。
　しかしながら、前記特開２００２－５７３４１号公報に開示されているような構成では、半導体装置の構造が複雑になり、装置全体が大型化するとともに、製造工程も増加する。
　具体的には、上述の構成では、トップゲート電極及びボトムゲート電極に対して電圧印加を行うので、トップゲート電極及びボトムゲート電極に対して電圧を供給するための配線を形成する必要がある。
　また、上述の構成では、ボトムゲート電極専用のコンタクトホールを形成する必要がある。しかも、該コンタクトホールの形成は、トランジスタの半導体層（シリコン層）に含まれたソース領域及びドレイン領域に対するコンタクトホールの形成とは別に行う必要がある。すなわち、上述の構成では、ボトムゲート電極はトランジスタの半導体層よりも基板側に位置するため、ボトムゲート電極に対するコンタクトホールとソース領域及びドレイン領域に対するコンタクトホールとを同時に形成すると、ボトムゲート電極とソース領域及びドレイン領域との間の下地絶縁膜を不必要にエッチングしてしまう。そうすると、下地絶縁膜の突き抜け等を生じる可能性がある。
　本発明の目的は、リーク電流を低減可能な半導体装置において、構造が複雑または装置が大型化することなく容易に製造可能な構成を得ることにある。
　本発明の一実施形態にかかる半導体装置は、主ゲート電極及び補助ゲート電極を有するトランジスタを備えた半導体装置であって、
　前記主ゲート電極と前記補助ゲート電極との間に設けられた半導体層と、
　前記半導体層に形成されたキャリア生成領域の一方側を遮光する遮光膜とを備え、
　前記主ゲート電極の電位は、該主ゲート電極に接続された信号配線を介して供給されるゲート信号によって制御され、
　前記補助ゲート電極の電位は、該補助ゲート電極と前記主ゲート電極との容量結合に応じて決定される。
　上述の一実施形態によれば、リーク電流を低減可能な半導体装置において、構造が複雑且つ大型化することなく容易に製造可能な構成が得られる。
図１は、第１の実施形態にかかる液晶表示装置の構成を示す断面図である。 図２は、図１に示した液晶パネルの構成を模式的に示す図である。 図３は、図２に示したスイッチング部の等価回路を示す回路図である。 図４は、スイッチング部の要部の概略構成を示す平面図である。 図５（ａ）及び図５（ｂ）は、それぞれ、図４におけるＶａ－Ｖａ線断面図及びＶｂ－Ｖｂ線断面図である。 図６は、スイッチング部の各部の容量比を変更した場合における、トップゲート電極の端子電圧とボトムゲート電極の電位との関係を示すグラフである。 図７は、スイッチング部において、ボトムゲート電極の電位と低濃度不純物領域の抵抗値との関係を示すグラフである。 図８は、第２の実施形態にかかるスイッチング部の要部の概略構成を示す平面図である。 図９は、図８におけるＩＸ－ＩＸ線断面図である。 図１０は、第３の実施形態にかかるスイッチング部の等価回路を示す回路図である。 図１１は、図１０におけるスイッチング部の要部の概略構成を示す平面図である。 図１２（ａ）及び図１２（ｂ）は、それぞれ、図１１のＸＩＩａ－ＸＩＩａ線断面図及びＸＩＩｂ－ＸＩＩｂ線断面図である。 図１３は、第４の実施形態にかかるスイッチング部の等価回路を示す回路図である。 図１４は、図１３におけるスイッチング部の要部の概略構成を示す平面図である。 図１５（ａ）及び図１５（ｂ）は、それぞれ、図１４のＸＶａ－ＸＶａ線断面図及びＸＶｂ－ＸＶｂ線断面図である。 図１６は、第５の実施形態にかかるスイッチング部の要部の概略構成を示す平面図である。 図１７（ａ）及び図１７（ｂ）は、それぞれ、図１６のＸＶＩＩａ－ＸＶＩＩａ線断面図及びＸＶＩＩｂ－ＸＶＩＩｂ線断面図である。
　本発明の一実施形態にかかる半導体装置は、主ゲート電極及び補助ゲート電極を有するトランジスタを備えた半導体装置であって、
　前記主ゲート電極と前記補助ゲート電極との間に設けられた半導体層と、
　前記半導体層に形成されたキャリア生成領域の一方側を遮光する遮光膜とを備え、
　前記主ゲート電極の電位は、該主ゲート電極に接続された信号配線を介して供給されるゲート信号によって制御され、
　前記補助ゲート電極の電位は、該補助ゲート電極と前記主ゲート電極との容量結合に応じて決定される（第１の構成）。
　上記の構成により、補助ゲート電極の電位は、該補助ゲート電極と主ゲート電極との間の容量によって決まるため、該補助ゲート電極の電位を制御するために該補助ゲート電極に対して配線を接続する必要がない。そのため、その分、半導体装置を簡単な構成にすることができ、該半導体装置を容易に製造することができる。したがって、リーク電流を低減可能な半導体装置において、構造が複雑または装置が大型化することなく容易に製造可能な構成を得ることができる。
　また、前記第１の構成において、前記トランジスタは、基板上に形成されていて、
　前記主ゲート電極は、前記半導体層の前記基板とは反対側に設けられたトップゲート電極によって構成されていて、
　前記補助ゲート電極は、前記半導体層の前記基板側に設けられたボトムゲート電極によって構成されていてもよい（第２の構成）。
　この場合、トップゲート電極の電位は、該トップゲート電極に接続された信号配線を介して供給されるゲート信号によって制御される一方、ボトムゲート電極の電位は、該ボトムゲート電極とトップゲート電極との容量結合に応じて決まる。
　また、前記第２の構成において、前記ボトムゲート電極は、前記遮光膜として用いられるのが好ましい（第３の構成）。
　これにより、半導体装置の構造が複雑または該装置が大型化するのを防止できるとともに、容易に半導体装置を製造することができる。
　また、前記第１から第３の構成のうちいずれか一つの構成において、前記トランジスタは、Ｎ型のトランジスタであり、
　前記主ゲート電極の電位が、前記トランジスタがオフ状態となる電位の場合には、前記補助ゲート電極の電位がマイナス電位となるように、当該トランジスタの端子電圧、及び前記主ゲート電極と補助ゲート電極との間に形成される容量が設定されているのが好ましい（第４の構成）。
　一方、前記トランジスタは、Ｐ型のトランジスタであり、
　前記主ゲート電極の電位が、前記トランジスタがオフ状態となる電位の場合には、前記補助ゲート電極の電位がプラス電位となるように、当該トランジスタの端子電圧、及び前記主ゲート電極と補助ゲート電極との間に形成される容量が設定されていてもよい（第５の構成）。
　これらの構成により、トランジスタをオフ状態とすることができる。したがって、上述の構成により、発生するリーク電流を、補助ゲート電極が設けられておらず且つ光が照射されていない状態のリーク電流と同等にすることができる。
　また、前記第１から第５の構成のうちいずれか一つの構成において、前記半導体層には、チャネル領域、低濃度不純物領域、及び高濃度領域が含まれ、
　前記キャリア生成領域は、前記低濃度不純物領域、前記高濃度領域の一部、及び前記チャネル領域における前記高濃度領域側の一部を有し、
　前記遮光膜は、前記キャリア生成領域の一方側に位置するように設けられていてもよい（第６の構成）。
　これにより、キャリア生成領域に光が入射するのを防ぐことができ、リーク電流を低減することができる。
　また、前記第１から第５の構成のうちいずれか一つの構成において、前記半導体層には、オフセット領域、及び高濃度領域が含まれ、
　前記キャリア生成領域は、前記オフセット領域、及び前記高濃度領域の一部を有し、
　前記遮光膜は、前記キャリア生成領域の一方側に位置するように設けられていてもよい（第７の構成）。
　これにより、キャリア生成領域に光が入射するのを防ぐことができ、リーク電流を低減することができる。
　また、前記第１から第７の構成のうちいずれか一つの構成において、前記主ゲート電極及び前記補助ゲート電極を有する前記トランジスタに対して、トップゲート構造のトランジスタが直列に接続されているのが好ましい（第８の構成）。
　こうすることで、トランジスタ１個当たりのソース／ドレイン間電圧を低下させることができ、リーク電流を抑制することができる。
　また、前記第８の構成において、直列に接続された複数のトランジスタのうち、ドレイン電圧が外部から印加されるトランジスタが、前記トップゲート構造のトランジスタであってもよい（第９の構成）。
　これにより、トランジスタのオフ状態において、ドレイン電圧の影響によって補助ゲート電極の電位が変動するのを抑えることができる。
　また、本発明の一実施形態にかかるアクティブマトリクス基板には、前記第１から第９の構成のうちいずれか一つの構成の半導体装置が用いられる（第１０の構成）。
　これにより、コンパクト且つ低消費電力化されたアクティブマトリクス基板を容易に得ることができる。
　また、本発明の一実施形態にかかる表示装置には、前記第１から第９の構成のうちいずれか一つの構成の半導体装置が用いられる（第１１の構成）。
　これにより、コンパクト且つ低消費電力化された表示装置を容易に得ることができる。
　以下、半導体装置、アクティブマトリクス基板、及び表示装置の好ましい実施形態について、図面を参照しながら説明する。尚、以下の説明では、本発明の一実施形態をアクティブマトリクス基板に用いられる画素電極用のスイッチング部に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　図１は、第１の実施形態にかかる液晶表示装置の構成を示す断面図である。図１において、液晶表示装置１は、図１の上側が視認側（表示面側）である液晶パネル２と、該液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２に対して照明光を照射するバックライト装置３とを備えている。
　液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及びアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ配置される偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、図示を省略した液晶層が設けられている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されている。偏光板６、７は、液晶パネル２に設けられた表示面の少なくとも有効表示領域を覆うようにカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成する。このアクティブマトリクス基板５には、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）などが設けられている（詳細は後述）。また、このアクティブマトリクス基板５では、後で詳述するように、上記薄膜トランジスタを含んだ本実施形態のスイッチング部（半導体装置）が、画素単位で設けられている。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、このカラーフィルタ基板４には、カラーフィルタや対向電極などが設けられている（図示せず）。
　また、液晶パネル２には、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）８が設けられている。液晶パネル２は、ＦＰＣ８を介して制御装置から入力される信号に基づいて上記液晶層が画素単位で動作して、表示面上に画像を表示する。
　尚、液晶パネル２の液晶モードや画素の構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、文字や画像等を表示可能な任意の液晶パネルを用いることができる。なお、図１には液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、導光板１０の上方に液晶パネル２が配置された状態で、ベゼル１４によって発光ダイオード９及び導光板１０が保持されている。また、カラーフィルタ基板４には、ケース１１が当接している。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１の一部を構成する。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入射される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が配置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられている。これにより、導光板１０の内部を所定の導光方向（図１における左側から右側への方向）に導かれた発光ダイオード９からの光が、均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いてもよい。
　次に、図２及び図３も参照して、本実施形態の液晶パネル２について具体的に説明する。
　図２は、図１に示した液晶パネルのパネル内の構成を説明するための概略構成図である。図３は、図２に示したスイッチング部の等価回路を示す回路図である。
　図２において、液晶表示装置１（図１）は、文字や画像等を表示する液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号に基づいて動作するソースドライバ１６及びゲートドライバ１７とを備えている。
　パネル制御部１５は、上記制御装置内に設けられている。このパネル制御部１５には、液晶表示装置１の外部から映像信号が入力される。パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれる１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。入力された映像信号に応じてパネル制御部１５がソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、映像信号に応じた情報が液晶パネル２に表示される。
　ソースドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設けられている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５のベース基板の表面上に、液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に延びるように設けられている。また、ゲートドライバ１７は、アクティブマトリクス基板５のベース基板の表面上に、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に延びるように設けられている。
　ソースドライバ１６及びゲートドライバ１７は、液晶パネル２の複数の画素Ｐを画素単位で駆動させるように構成された駆動回路である。ソースドライバ１６及びゲートドライバ１７には、複数のソース配線Ｓ１～ＳＭ（Ｍは、２以上の整数、以下、“Ｓ”にて総称する。）及び複数のゲート配線Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、“Ｇ”にて総称する。）がそれぞれ接続されている。これらのソース配線Ｓ及びゲート配線Ｇは、それぞれデータ配線及び走査配線を構成している。ソース配線Ｓ及びゲート配線Ｇは、アクティブマトリクス基板５のベース基板（透明なガラス材または透明な合成樹脂製の基材（図示せず））上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース配線Ｓは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記ベース基板上に設けられている一方、ゲート配線Ｇは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記ベース基板上に設けられている。
　また、このゲート配線Ｇは、信号配線を構成している。このゲート配線Ｇにゲート信号を供給することにより、上記スイッチング部の後述のトップゲート電極の電位を制御することができる。
　また、ソース配線Ｓとゲート配線Ｇとの交差部の近傍には、本発明の一実施形態にかかる半導体装置としての画素電極用のスイッチング部１８と、該スイッチング部１８に接続された画素電極１９を有する上記画素Ｐとが設けられている。また、各画素Ｐでは、共通電極２０が画素電極１９との間に液晶層４を挟むように該画素電極１９に対向して配置されている。すなわち、アクティブマトリクス基板５では、スイッチング部１８、画素電極１９、及び共通電極２０が画素単位で設けられている。
　図３に示すように、スイッチング部１８では、複数、例えば２個の薄膜トランジスタＴｒ１、Ｔｒ２が直列に接続されている。また、スイッチング部１８では、各薄膜トランジスタＴｒ１、Ｔｒ２のトップゲート電極ｇ１、ｇ２は主ゲート電極を構成している。これらのトップゲート電極ｇ１、ｇ２は、ゲート配線Ｇ（図２）に接続されている。また、スイッチング部１８のソース電極及びドレイン電極は、それぞれソース配線Ｓ（図２）及び画素電極１９（図２）に接続されている。さらに、スイッチング部１８では、補助ゲート電極としてのボトムゲート電極２１がトップゲート電極ｇ１、ｇ２と容量結合されている。また、スイッチング部１８では、トップゲート電極ｇ１、ｇ２の電位はゲート配線Ｇからのゲート信号によって制御されているとともに、ボトムゲート電極２１の電位Ｖｌｓはトップゲート電極ｇ１、ｇ２との容量結合に応じて決まる。
　尚、図３において、Ｖｇはトップゲート電極ｇ１、ｇ２の端子電圧（電位）を示し、Ｖｓ及びＶｄはそれぞれソース電極の端子電圧及びドレイン電極の端子電圧を示している。また、Ｖｉは、薄膜トランジスタＴｒ１、Ｔｒ２の接続点（中間点）の電位を示している。このＶｉは、薄膜トランジスタＴｒ１、Ｔｒ２のオフ状態においてＶｉ＝（Ｖｄ－Ｖｓ）／２によって近似的に求められる。また、Ｃｌｓは、トップゲート電極ｇ１、ｇ２とボトムゲート電極２１との間の静電容量を示している。また、Ｃｓは、ボトムゲート電極２１と後述のシリコン層のソース電極側の部分との間の静電容量を示している。また、Ｃｉは、ボトムゲート電極２１とシリコン層のトップゲート電極ｇ１、ｇ２間の部分との間の静電容量を示し、Ｃｄは、ボトムゲート電極２１とシリコン層のドレイン電極側の部分との間の静電容量を示している。
　また、本実施形態のスイッチング部１８において、ボトムゲート電極２１は、２個のゲート電極ｇ１、ｇ２に対して１個配置されている。さらに、ボトムゲート電極２１は、バックライト装置３からの照明光を遮光する遮光膜としても機能する（詳細は後述。）。
　図２に戻って、アクティブマトリクス基板５には、ソース配線Ｓとゲート配線Ｇとによってマトリクス状に区画された各領域に対応して、複数の画素Ｐの領域が形成されている。これらの複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばＲＧＢの順番で各ゲート配線Ｇ１～ＧＮに対して平行に配置されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられた後述のカラーフィルタ層によって、対応する色を表示するように構成されている。
　ゲートドライバ１７は、画像処理部１５ａから出力される指示信号に基づいて、スイッチング部１８のトップゲート電極ｇ１、ｇ２を同時にオン状態にする走査信号（ゲート信号）を、ゲート配線Ｇ１～ＧＮに対して順次出力する。また、ソースドライバ１６は、画像処理部１５ａから出力される指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））をソース配線Ｓ１～ＳＭに出力する。
　以下、図４、図５（ａ）、及び図５（ｂ）も参照して、スイッチング部１８の構成について具体的に説明する。
　図４は、上記スイッチング部の要部の構成を示す平面図である。図５（ａ）及び図５（ｂ）は、それぞれ、図４のＶａ－Ｖａ線断面図及びＶｂ－Ｖｂ線断面図である。尚、図４、図５（ａ）、及び図５（ｂ）では、図面の簡略化のために、ドレイン電極及びこれに接続されるコンタクトホールの図示は省略している（後掲の図８、図９、図１１、図１２（ａ）、図１２（ｂ）、図１４、図１５（ａ）、図１５（ｂ）、図１６、図１７（ａ）、及び図１７（ｂ）においても同様。）。
　図４に例示するように、スイッチング部１８には、ゲート配線Ｇに接続されたトップゲート電極ｇ１、ｇ２の下方に、略Ｕ字状のシリコン層ＳＬ（半導体層）が設けられている。また、このシリコン層ＳＬの一部の下方には、矩形状のボトムゲート電極２１が設けられている。このボトムゲート電極２１は、トップゲート電極ｇ１、ｇ２と図４の紙面に垂直な方向（アクティブマトリクス基板５の厚さ方向）で互いに重なり合うように設けられている。トップゲート電極ｇ１、ｇ２とボトムゲート電極２１とは容量結合されている。また、シリコン層ＳＬの一部は、長方形状の保持容量発生用の領域３１を構成している。この領域３１は、ゲート配線Ｇと平行な保持容量電極配線Ｈの下方に位置づけられている。これにより、所定の保持容量が生じる。
　また、図５（ａ）及び図５（ｂ）に示すように、アクティブマトリクス基板５において、例えばガラス基板からなる基板本体５ａ上にスイッチング部１８が画素単位で設けられている。このスイッチング部１８では、ボトムゲート電極２１が基板本体５ａ上に形成されている。また、スイッチング部１８では、ボトムゲート電極２１及び基板本体５ａを覆うように、下地絶縁膜３４が形成されていて、この下地絶縁膜３４上にシリコン層ＳＬが設けられている。また、スイッチング部１８では、シリコン層ＳＬ及び下地絶縁膜３４を覆うようにゲート絶縁膜３５が形成されていて、このゲート絶縁膜３５上にトップゲート電極ｇ１、ｇ２が形成されている。
　さらに、スイッチング部１８では、トップゲート電極ｇ１、ｇ２及びゲート絶縁膜３５を覆うように層間絶縁膜３６が形成されている。この層間絶縁膜３６上には、ソース配線Ｓ（図４）に接続されるソース電極３３が形成されている。このソース電極３３は、層間絶縁膜３６及びゲート絶縁膜３５を貫通するように設けられたコンタクトホール３２を介してシリコン層ＳＬに設けられたソース領域２２に接続されている。
　また、スイッチング部１８では、上記薄膜トランジスタＴｒ１、Ｔｒ２にＮ型のトランジスタが用いられている。すなわち、シリコン層ＳＬには、例えばリンなどのＮ型の不純物が高濃度で注入されたソース領域２２、高濃度領域２６、ドレイン領域３０（図５（ａ）に各々クロスハッチにて図示）と、Ｎ型の不純物が低濃度で注入された低濃度不純物領域（ＬＤＤ領域：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ領域、図５（ａ）にドットにて図示）２３、２５、２７、２９と、トップゲート電極ｇ１、ｇ２の真下に設けられたＰ型のチャネル領域２４、２８とが設けられている。尚、ドレイン領域３０には、図示しないコンタクトホールを介してドレイン電極が接続されている（図示せず。）。
　また、スイッチング部１８では、ボトムゲート電極２１には、後で詳述するように、不透明な電極材料が用いられている。ボトムゲート電極２１は、図５の下側からの光、例えばバックライト装置３からの照明光が低濃度不純物領域２３、２５、２７、２９及びチャネル領域２４、２８に入射するのを防ぐ遮光膜を兼用するように構成されている。これにより、スイッチング部１８では、上記照明光による光リーク電流を抑制することができる。
　また、スイッチング部１８では、上記容量Ｃｌｓは、トップゲート電極ｇ１、ｇ２とボトムゲート電極２１との間に位置する下地絶縁膜３４及びゲート絶縁膜３５（すなわち、シリコン層ＳＬを介在していない部分）によって構成されている。また、上記容量Ｃｓは、ボトムゲート電極２１とソース電極２２の一部及び低濃度不純物領域２３との間に位置する下地絶縁膜３４によって構成されている。また、上記容量Ｃｉは、ボトムゲート電極２１と低濃度不純物領域２５、２７及び高濃度領域２６との間に位置する下地絶縁膜３４によって構成されている。また、上記容量Ｃｄは、ボトムゲート電極２１と低濃度不純物領域２９及びドレイン領域３０の一部との間に位置する下地絶縁膜３４によって構成されている。
　そして、薄膜トランジスタＴｒ１、Ｔｒ２の各部の端子電圧Ｖｓ、Ｖｄ、電位Ｖｉ、及び各容量Ｃｌｓ、Ｃｓ、Ｃｉ、Ｃｄの各値は、トップゲート電極ｇ１、ｇ２の端子電圧（電位）Ｖｇが薄膜トランジスタＴｒ１、Ｔｒ２がオフ状態になる電位である場合に、ボトムゲート電極２１の電位Ｖｌｓがマイナスの電位になるように、設定される。これにより、本実施形態のスイッチング部１８では、薄膜トランジスタＴｒ１、Ｔｒ２をオフ状態にすることができ、光リーク電流を０にすることができる。すなわち、上述の構成により、リーク電流を、ボトムゲート電極２１が設けられていない構成において光が照射されていない状態と同等にすることができる。したがって、リーク電流の発生を抑制することができる（詳細は後述）。
　また、スイッチング部１８では、薄膜トランジスタＴｒ１、Ｔｒ２をオン状態にした場合にボトムゲート電極２１に対して電位を印加することにより、当該スイッチング部１８の電流駆動力（すなわち、オン電流）を増大させることができる（詳細は後述）。
　ここで、スイッチング部１８の製造方法について、具体的に説明する。
　図５（ａ）及び図５（ｂ）において、モリブデンまたはタングステンなどの金属をスパッタリングによって基板本体５ａ上に成膜して、フォトリソグラフィ及びエッチングによってパターニングを行うことにより、ボトムゲート電極２１を形成する。このボトムゲート電極２１の膜厚は、例えば、約１００～２００ｎｍである。
　次に、下地絶縁膜３４として、例えばＳｉＮ膜及びＳｉＯ２膜を順次ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって各々１００ｎｍの膜厚で形成する。その後、下地絶縁膜３４の上方に５０ｎｍの膜厚のアモルファスシリコン膜を形成した後、レーザーによってアモルファスシリコン膜を結晶化させてポリシリコンとする。そして、このポリシリコンに、閾値調整用のチャネルドープとしてボロンをドーピングする。
　続いて、ポリシリコンの上方に、ゲート絶縁膜３５として、ＳｉＯ２膜を８０ｎｍの膜厚で形成する。そして、このゲート絶縁膜３５の上方に、モリブデンまたはタングステンなどの金属膜を成膜して、パターニングを行うことにより、トップゲート電極ｇ１、ｇ２を形成する。そして、これらのトップゲート電極ｇ１、ｇ２をマスクとして、Ｎ型の不純物、例えばリンをポリシリコンに対して低濃度でドーピングすることにより、低濃度不純物領域２３、２５、２７、２９を形成する。その後、各低濃度不純物領域２３、２５、２７、２９の長さ寸法（ＬＤＤ長）を確保するためのフォトレジストを形成した後、ソース領域２２、高濃度領域２６、及びドレイン領域３０を形成するために、リンをドーピングする。
　ここで、低濃度不純物領域２３、２５、２７、２９では、そのシート抵抗値が５０ｋΩから１５０ｋΩ程度になるように、ドーピング量が調整される（例えば、１×１０１３～１０１４／ｃｍ２）。このドーピング量は、先にドーピングしたチャネルドープ用のＰ型の不純物（ボロン）を打ち消すような量に設定される。これにより、Ｎ型の低濃度不純物領域２３、２５、２７、２９が形成される。また、ソース領域２２、高濃度領域２６、及びドレイン領域３０では、そのシート抵抗値が１ｋΩ以下となるように、１×１０１５／ｃｍ２程度のリンのドーピングが行われる。その後、不純物を活性化させるために、５００℃から６００℃で熱処理を１時間行う。尚、熱処理時間を短縮するために、例えばランプアニール装置により６５０℃から７００℃で数分間、熱処理を行ってもよい。
　次に、層間絶縁膜３６として、ＳｉＯ２膜及びＳｉＮ膜を各々１００ｎｍから３００ｎｍ程度形成する。そして、ソース電極３３及びドレイン電極（図示せず）にそれぞれ接続されるコンタクトホール３２及びコンタクトホール（図示せず）を形成するとともに、ソース電極２３、ドレイン電極、及び配線用の金属膜（例えばＡｌまたはその合金）を成膜してパターニングする。
　最後に、図には示していないが、上述の配線を形成した後に、樹脂膜等による平坦化膜を形成して、その上に画素電極１９となる透明電極（例えば、ＩＴＯ）を形成する。また、場合によっては、ＩＴＯ上にＡｌ、Ａｇまたはその合金によって反射電極を形成する。
　上記の説明では、薄膜トランジスタＴｒ１、Ｔｒ２をＮ型のトランジスタによって構成した場合の形成方法について説明した。Ｐ型のトランジスタによって薄膜トランジスタＴｒ１、Ｔｒ２を構成する場合には、ソース領域２２及びドレイン領域３０を形成するための不純物をＰ型の不純物、例えばボロンとすればよい。また、上述の形成方法によりパネル周辺のドライバー回路も形成できるため、本構造のスイッチング部１８を低リーク電流が要求されるスイッチング素子などに適用することも可能である。
　以下、図６及び図７も参照して、スイッチング部１８でのリーク電流の低減効果及びオン電流の増大効果について具体的に説明する。
　図６は、上記スイッチング部の各部の容量比を変更した場合における、トップゲート電極の端子電圧Ｖｇとボトムゲート電極の電位Ｖｌｓとの関係を示すグラフである。図７は、上記スイッチング部でのボトムゲート電極の電位Ｖｌｓと低濃度不純物領域の抵抗値Ｒｎｍとの関係を示すグラフである。
　本実施形態のスイッチング部１８では、図３に示した等価回路において、薄膜トランジスタＴｒ１、Ｔｒ２がオフ状態である場合のボトムゲート電極２１の電位Ｖｌｓは、下記の（１）式により求められる。
　Ｖｌｓ＝（Ｖｇ×Ｃｌｓ＋Ｖｓ×Ｃｓ＋Ｖｉ×Ｃｉ＋Ｖｄ×Ｃｄ）
÷（Ｃｌｓ＋Ｃｓ＋Ｃｉ＋Ｃｄ）　　　―――（１）
　ここで、各容量Ｃｌｓ、Ｃｓ、Ｃｉ、Ｃｄは、薄膜トランジスタＴｒ１、Ｔｒ２のサイズによって決まる。そのため、各端子電圧Ｖｇ、Ｖｓ、Ｖｄを決定し、かつ、電位Ｖｉ（＝（Ｖｄ－Ｖｓ）／２）を決めることにより、ボトムゲート電極２１の電位Ｖｌｓを定めることが可能となる。また、上述したように、端子電圧Ｖｓ、Ｖｄ、電位Ｖｉ、及び各容量Ｃｌｓ、Ｃｓ、Ｃｉ、Ｃｄの各値は、トップゲート電極ｇ１、ｇ２の端子電圧（電位）Ｖｇが薄膜トランジスタＴｒ１、Ｔｒ２がオフ状態になる電位である場合に、ボトムゲート電極２１の電位Ｖｌｓがマイナス電位となるように、設定される。つまり、容量Ｃｌｓと容量Ｃｓ、Ｃｉ、Ｃｄとの比率を設定することにより、ボトムゲート電極２１の電位Ｖｌｓをマイナスの電位（Ｖｌｓ＜０Ｖ）とすることができる。
　具体的には、例えば容量Ｃｓ、Ｃｉ、Ｃｄを全て１とし、当該容量Ｃｓ、Ｃｉ、Ｃｄに対する容量Ｃｌｓの値を変化させることにより、ボトムゲート電極２１の電位Ｖｌｓを定めることができる。すなわち、図６に直線８１、８２、８３、８４で示すように、容量Ｃｓ、Ｃｉ、Ｃｄと容量Ｃｌｓとの容量比を変化させることで、ボトムゲート電極２１の電位Ｖｌｓをマイナスの電位にすることが可能になる。尚、この図６に示すトップゲート電極ｇ１、ｇ２の端子電圧Ｖｇとボトムゲート電極２１の電位Ｖｌｓとの関係は、薄膜トランジスタ１個当たりのソース／ドレイン間電圧Ｖｄｓを５Ｖとして計算した結果である。また、図６の直線８０は、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇ自体を示す直線であり、図６の直線９０は、端子電圧Ｖｇに関わりなく、一定の電位をボトムゲート電極に印加する従来例のものである。
　詳しくは、容量Ｃｓ（＝Ｃｉ＝Ｃｄ）と容量Ｃｌｓとの比を１：１に設定した場合、図６に直線８１で示すように、ボトムゲート電極２１の電位Ｖｌｓは、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇに対して変化する。この場合、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇを－１０Ｖにしたときに、ボトムゲート電極２１の電位Ｖｌｓを０Ｖ未満（マイナス電位）にすることができる。
　また、容量Ｃｓ（＝Ｃｉ＝Ｃｄ）と容量Ｃｌｓとの比を１：３に設定した場合、図６に直線８２で示すように、ボトムゲート電極２１の電位Ｖｌｓは、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇに対して変化する。この場合、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇを－３Ｖよりも小さくしたときに、ボトムゲート電極２１の電位Ｖｌｓを０Ｖ未満にすることができる。
　また、容量Ｃｓ（＝Ｃｉ＝Ｃｄ）と容量Ｃｌｓとの比を１：５に設定した場合、図６に直線８３にて示すように、ボトムゲート電極２１の電位Ｖｌｓは、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇに対して変化する。この場合、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇを－２Ｖにしたときに、ボトムゲート電極２１の電位Ｖｌｓを０Ｖ未満にすることができる。
　また、容量Ｃｓ（＝Ｃｉ＝Ｃｄ）と容量Ｃｌｓとの比を１：１０に設定した場合、図６に直線８４にて示すように、ボトムゲート電極２１の電位Ｖｌｓは、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇに対して変化する。この場合、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇを－１Ｖにしたときに、ボトムゲート電極２１の電位Ｖｌｓを０Ｖ未満にすることができる。
　ここで、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇが薄膜トランジスタＴｒ１、Ｔｒ２がオフ状態となる電位である、すなわち当該端子電圧Ｖｇの最小値が－４Ｖである場合を考える。この場合には、図６の直線８２に基づいて、容量Ｃｓ（＝Ｃｉ＝Ｃｄ）と容量Ｃｌｓとの比を決定できる。すなわち、上述の場合、容量Ｃｓ（＝Ｃｉ＝Ｃｄ）と容量Ｃｌｓとの比を１：３以上となるように容量Ｃｌｓを設定すれば、ボトムゲート電極２１の電位Ｖｌｓをマイナスの電位にすることができる。
　以上のように、本実施形態のスイッチング部１８では、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇに応じて、該トップゲート電極ｇ１、ｇ２とボトムゲート電極２１との間の容量値（すなわち、容量Ｃｌｓ、Ｃｓ、Ｃｉ、Ｃｄの各値）が設定されている。すなわち、トップゲート電極ｇ１、ｇ２に入力される信号（印加電圧）が薄膜トランジスタＴｒ１、Ｔｒ２がオフ状態になる電位の場合に、ボトムゲート電極２１の電位Ｖｌｓも当該薄膜トランジスタＴｒ１、Ｔｒ２がオフ状態となるように、容量Ｃｌｓ、Ｃｓ、Ｃｉ、Ｃｄの各値が設定されている。これにより、薄膜トランジスタＴｒ１、Ｔｒ２を完全にオフ状態にすることが可能になるため、リーク電流を低減可能な構成を実現できる。
　尚、薄膜トランジスタＴｒ１、Ｔｒ２がＰ型のトランジスタであるときには、トップゲート電極ｇ１、ｇ２の電位が当該薄膜トランジスタＴｒ１、Ｔｒ２がオフ状態になる電位の場合に、ボトムゲート電極２１の電位Ｖｌｓがプラス電位となるように、当該薄膜トランジスタＴｒ１、Ｔｒ２の各部の端子電圧及び容量を設定すればよい。これにより、上記Ｎ型のトランジスタと同様の効果を得ることができる。
　また、本実施形態のスイッチング部１８では、トップゲート電極ｇ１、ｇ２の端子電圧Ｖｇがプラス電位の場合には、ダブルゲート構造の薄膜トランジスタと同様に、チャネル領域２４、２８での抵抗値及び低濃度不純物領域２３、２５、２７、２９での抵抗値を低減できる。そのため、オン電流を増大させることができる。具体的には、図７の曲線８５で例示するように、ボトムゲート電極２１の電位Ｖｌｓを大きくするにつれて、低濃度不純物領域２３、２５、２７、２９での抵抗値は著しく低下する。具体的には、電位Ｖｌｓを８Ｖ以上とした場合、低濃度不純物領域２３、２５、２７、２９の抵抗値を、電位Ｖｌｓが０Ｖの場合に比べて半分以下の値にすることができる。この結果、本実施形態のスイッチング部１８では、オン電流を増大させることができる。
　以上のように構成された本実施形態のスイッチング部（半導体装置）１８では、シリコン層（半導体層）がトップゲート電極（主ゲート電極）ｇ１、ｇ２とボトムゲート電極（補助ゲート電極、遮光膜）２１との間に設けられている。ボトムゲート電極２１は、シリコン層ＳＬの一方側（基板側）を遮光している。また、トップゲート電極ｇ１、ｇ２の電位は、ゲート配線（信号配線）Ｇからのゲート信号によって制御され、ボトムゲート電極２１の電位は、トップゲート電極ｇ１、ｇ２との容量結合に応じて決まる。これにより、本実施形態のスイッチング部１８では、上記従来例と異なり、ボトムゲート電極２１用のコンタクトホールを形成する必要がない。従って、本実施形態では、リーク電流を低減可能なスイッチング部を、構造が複雑または大型化することなく、簡単な製造方法によって得ることができる。
　また、上述のようなスイッチング部（半導体装置）１８を用いることにより、コンパクトで低消費電力化されたアクティブマトリクス基板５及び液晶表示装置（表示装置）１を容易に構成することができる。
　［第２の実施形態］
　図８は、第２の実施形態にかかるスイッチング部の要部の概略構成を示す平面図である。図９は、図８におけるＩＸ－ＩＸ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、ボトムゲート電極が、矩形状ではなく、櫛歯状に形成されている点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、重複する説明を省略する。
　すなわち、図８に示すように、本実施形態のスイッチング部１８では、ボトムゲート電極３７は、櫛歯状に構成されていて、シリコン層ＳＬのうち光リーク電流が生成されるキャリア生成領域（空乏化領域、すなわちドレイン接合部近傍の領域）の下方に設けられている。
　具体的には、図９に示すように、ボトムゲート電極３７は、シリコン層ＳＬの下方で３つの部分に分割されている。ボトムゲート電極３７の一部は、ソース領域２２の一部、低濃度不純物領域２３、及びチャネル領域２４における高濃度領域（ソース領域２２）側の一部の下方に位置している。このソース領域２２の一部、低濃度不純物領域２３、及びチャネル領域２４における高濃度領域（ソース領域２２）側の一部が、キャリア生成領域を構成している。
　また、ボトムゲート電極３７の他の一部は、チャネル領域２４における高濃度領域２６側の一部、低濃度不純物領域２５、高濃度領域２６、低濃度不純物領域２７、及びチャネル領域２８における高濃度領域２６側の一部の下方に位置している。このチャネル領域２４における高濃度領域２６側の一部、低濃度不純物領域２５、高濃度領域２６、低濃度不純物領域２７、及びチャネル領域２８における高濃度領域２６側の一部が、キャリア生成領域を構成している。
　さらに、ボトムゲート電極３７の別の一部は、チャネル領域２８における高濃度領域（ドレイン領域３０）側の一部、低濃度不純物領域２９、及びドレイン領域３０の一部の下方に位置している。このチャネル領域２８における高濃度領域（ドレイン領域３０）側の一部、低濃度不純物領域２９、及びドレイン領域３０の一部が、キャリア生成領域を構成している。
　以上の構成により、本実施形態では、上記第１の実施形態と同様の作用・効果が得られる。また、本実施形態では、ボトムゲート電極３７が上記キャリア生成領域の下方に設けられているので、キャリア生成領域に光が入射するのを防ぐことが可能となり、リーク電流の発生を抑制することができる。
　［第３の実施形態］
　図１０は、第３の実施形態にかかるスイッチング部の等価回路を示す回路図である。図１１は、図１０に示したスイッチング部の要部の概略構成を示す平面図である。図１２（ａ）及び図１２（ｂ）は、それぞれ、図１１のＸＩＩａ－ＸＩＩａ線断面図及びＸＩＩｂ－ＸＩＩｂ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、トップゲート電極（主ゲート電極）及びボトムゲート電極（補助ゲート電極）を有する薄膜トランジスタに対し、トップゲート電極のみを有する薄膜トランジスタ（トップゲート構造のトランジスタ）を直列に接続した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、重複する説明を省略する。
　すなわち、図１０に示すように、本実施形態のスイッチング部１８では、トップゲート電極ｇ１のみを有する薄膜トランジスタＴｒ１（トップゲート構造のトランジスタ）が、トップゲート電極ｇ２及びボトムゲート電極３８を有する薄膜トランジスタＴｒ２に対して直列に接続されている。なお、薄膜トランジスタＴｒ１は、トップゲート電極ｇ１のみを有するため、いわゆるシングルゲート構造のトランジスタである。
　具体的には、本実施形態のスイッチング部１８では、図１１、図１２（ａ）、及び図１２（ｂ）に示すように、ボトムゲート電極３８は、トップゲート電極ｇ２の下側で、高濃度領域２６の一部、低濃度不純物領域２７、チャネル領域２８、低濃度不純物領域２９、及びドレイン領域３０の一部の下方にのみ設けられている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様の作用・効果が得られる。また、本実施形態では、薄膜トランジスタＴｒ１、Ｔｒ２を直列に接続することにより、薄膜トランジスタ１個当たりのソース／ドレイン間電圧を低下させることができ、リーク電流の発生を抑制することができる。また、ダブルゲート構造の薄膜トランジスタＴｒ２により、直列接続によるオン電流の低下分を補うことができ、オン電流が低下するのを防ぐことができる。
　［第４の実施形態］
　図１３は、第４の実施形態にかかるスイッチング部の等価回路を示す回路図である。図１４は、図１３に示したスイッチング部の要部の概略構成を示す平面図である。図１５（ａ）及び図１５（ｂ）は、それぞれ、図１４におけるＸＶａ－ＸＶａ線断面図及びＸＶｂ－ＸＶｂ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、トップゲート電極だけを有する薄膜トランジスタ（トップゲート構造のトランジスタ）にドレイン電圧が外部から印加されるように、複数の薄膜トランジスタを直列に接続した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、重複する説明を省略する。
　すなわち、図１３に示すように、本実施形態のスイッチング部１８では、４個の薄膜トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４が直列に接続されている。また、ドレイン電圧が外部から印加される側の薄膜トランジスタ、つまりソース電極及びドレイン電極にそれぞれ接続される両端の薄膜トランジスタには、トップゲート電極ｇ１、ｇ４だけを有する薄膜トランジスタＴｒ１、Ｔｒ４（トップゲート構造のトランジスタ）が用いられている。尚、このように両端の薄膜トランジスタに同じタイプの薄膜トランジスタＴｒ１、Ｔｒ４が用いられているのは、ソース電極とドレイン電極とが入れ替わる可能性があるためである。また、薄膜トランジスタＴｒ１、Ｔｒ４は、トップゲート電極のみを有するため、いわゆるシングルゲート構造のトランジスタである。
　また、中央部の薄膜トランジスタには、ダブルゲート構造の薄膜トランジスタ、つまり、トップゲート電極ｇ２、ｇ３（主ゲート電極）及びボトムゲート電極３９（補助ゲート電極）を有する薄膜トランジスタＴｒ２、Ｔｒ３が用いられている。
　図１４及び図１５（ａ）に示すように、シリコン層ＳＬには、例えばリンなどのＮ型の不純物が高濃度で注入されたソース領域４０と、高濃度領域４４、４８、５２と、ドレイン領域５６（図１５（ａ）にクロスハッチにて図示）とが設けられている。また、シリコン層ＳＬには、Ｎ型の不純物が低濃度で注入された低濃度不純物領域（ＬＤＤ領域：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ領域、図１５（ａ）にドットにて図示）４１、４３、４５、４７、４９、５１、５３、５５が設けられている。さらに、シリコン層ＳＬには、トップゲート電極ｇ１、ｇ２、ｇ３、ｇ４の真下に設けられたＰ型のチャネル領域４２、４６、５０、５４が設けられている。尚、ドレイン領域５６には、図示しないコンタクトホールを介して上記ドレイン電極が接続されている。
　また、ボトムゲート電極３９が、トップゲート電極ｇ２、ｇ３の下側で、且つ、高濃度領域４４の一部、低濃度不純物領域４５、チャネル領域４６、低濃度不純物領域４７、高濃度領域４８、低濃度不純物領域４９、チャネル領域５０、低濃度不純物領域５１、及び高濃度領域５２の一部の下方に位置するように設けられている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様の作用・効果が得られる。また、本実施形態では、直列に接続された複数の薄膜トランジスタＴｒ１～Ｔｒ４において、トップゲート電極ｇ１、ｇ４だけを有する薄膜トランジスタＴｒ１、Ｔｒ４に、ドレイン電圧が外部から印加される。これにより、薄膜トランジスタＴｒ１～Ｔｒ４のオフ状態において、ドレイン電圧の影響によってボトムゲート電極３９の電位が変動するのを抑えることができる。
　［第５の実施形態］
　図１６は、第５の実施形態にかかるスイッチング部の要部の概略構成を示す平面図である。図１７（ａ）及び図１７（ｂ）は、それぞれ、図１６におけるＸＶＩＩａ－ＸＶＩＩａ線断面図及びＸＶＩＩｂ－ＸＶＩＩｂ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、シリコン層にオフセット領域を設けるとともに、オフセット領域、ソース領域の一部、及びドレイン領域の一部の下方にボトムゲート電極を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、重複する説明を省略する。
　すなわち、図１６及び図１７に示すように、本実施形態のスイッチング部１８では、オフセット領域５８、６０がシリコン層ＳＬに形成されている。また、ボトムゲート電極２１は、オフセット領域５８、６０、ソース領域２２の一部、及びドレイン領域３０の一部の下方に位置するように設けられている。これらのオフセット領域５８、６０、ソース領域２２の一部、およびドレイン領域３０の一部によって、キャリア生成領域が構成される。尚、ここでいうオフセット領域５８、６０とは、低濃度不純物領域に不純物が含まれていない領域またはチャネル領域と同じ不純物を含んでいる領域をいう。
　具体的には、図１６及び図１７に示すように、シリコン層ＳＬには、ソース領域２２、オフセット領域５８、高濃度領域５９、オフセット領域６０、及びドレイン領域３０が形成されている。また、ボトムゲート電極２１は、トップゲート電極ｇ１、ｇ２の下側で、且つ、ソース領域２２の一部、オフセット領域５８、高濃度領域５９、オフセット領域６０、及びドレイン領域３０の一部の下方に位置するように設けられている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様の作用・効果が得られる。また、本実施形態では、シリコン層ＳＬにオフセット領域５８、６０が形成されている。そして、ボトムゲート電極２１が、キャリア生成領域としてのオフセット領域５８、６０、ソース領域２２の一部、及びドレイン領域３０の一部の下方に位置するように設けられている。これにより、本実施形態では、上記キャリア生成領域に光が入射するのを防ぐことが可能となり、リーク電流の発生を抑制することができる。また、オフセット領域５８、６０を設けたことにより、第１の実施形態の構成に比べて、発生するリーク電流をさらに低減することができる。
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、上記の説明では、液晶表示装置のアクティブマトリクス基板に用いられる画素電極用のスイッチング部を例示して説明した。しかしながら、半導体装置は、上記の構成に限定されない。すなわち、半導体装置は、主ゲート電極と補助ゲート電極との間に位置する半導体層に形成されるキャリア生成領域を遮光する遮光膜を有し、補助ゲート電極の電位が、該補助ゲート電極と主ゲート電極との容量結合に応じて決まる構成であれば何等限定されない。具体的には、例えば半透過型や反射型の液晶パネルあるいは有機ＥＬ（Ｅｌｅｃｔｒｏｎｉｃ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、無機ＥＬ素子、電界放出ディスプレイ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ　Ｄｉｓｐｌａｙ）などの各種表示装置や、該表示装置に用いられるアクティブマトリクス基板などに適用可能である。また、画素電極用のスイッチング部以外に、ドライバー回路などの周辺回路に用いられるスイッチング部などに本発明の一実施形態にかかる半導体装置を適用することができる。また、トランジスタの直列接続数は、上記の説明で例示した２～４個に限定されない。
　また、上記の説明では、主ゲート電極が半導体層の上方に設けられたトップゲート電極によって構成され、補助ゲート電極が半導体層の下方に設けられたボトムゲート電極によって構成されている。しかしながら、主ゲート電極が半導体層の下方に設けられたボトムゲート電極によって構成され、補助ゲート電極が半導体層の上方に設けられたトップゲート電極によって構成されてもよい。
　また、上記の説明では、ボトムゲート電極が遮光膜として用いられているが、この構成に限定されない。具体的には、透明電極を用いてボトムゲート電極を構成するとともに、半導体層及びボトムゲート電極の下方に遮光膜を設けてもよい。
　但し、上記の各実施形態のように、ボトムゲート電極と遮光膜とを兼用する場合の方が、半導体装置の構造が複雑化及び大型化するのをより確実に防止できるとともに、半導体装置の製造が容易になる点で好ましい。
　本発明は、構造の複雑化及び大型化を防止しつつ、リーク電流の低減を図ることができる製造簡単な半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置に対して有用である。

Claims (11)

  1. 　主ゲート電極及び補助ゲート電極を有するトランジスタを備えた半導体装置であって、
    　前記主ゲート電極と前記補助ゲート電極との間に設けられた半導体層と、
    　前記半導体層に形成されたキャリア生成領域の一方側を遮光する遮光膜とを備え、
    　前記主ゲート電極の電位は、該主ゲート電極に接続された信号配線を介して供給されるゲート信号によって制御され、
    　前記補助ゲート電極の電位は、該補助ゲート電極と前記主ゲート電極との容量結合に応じて決定される、半導体装置。
  2. 　前記トランジスタは、基板上に形成されていて、
    　前記主ゲート電極は、前記半導体層の前記基板とは反対側に設けられたトップゲート電極によって構成されていて、
    　前記補助ゲート電極は、前記半導体層の前記基板側に設けられたボトムゲート電極によって構成されている、請求項１に記載の半導体装置。
  3. 　前記ボトムゲート電極は、前記遮光膜として用いられている、請求項２に記載の半導体装置。
  4. 　前記トランジスタは、Ｎ型のトランジスタであり、
    　前記主ゲート電極の電位が、前記トランジスタがオフ状態となる電位の場合には、前記補助ゲート電極の電位がマイナス電位となるように、当該トランジスタの端子電圧、及び前記主ゲート電極と補助ゲート電極との間に形成される容量が設定されている、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記トランジスタは、Ｐ型のトランジスタであり、
    　前記主ゲート電極の電位が、前記トランジスタがオフ状態となる電位の場合には、前記補助ゲート電極の電位がプラス電位となるように、当該トランジスタの端子電圧、及び前記主ゲート電極と補助ゲート電極との間に形成される容量が設定されている、請求項１～３のいずれか１項に記載の半導体装置。
  6. 　前記半導体層には、チャネル領域、低濃度不純物領域、及び高濃度領域が含まれ、
    　前記キャリア生成領域は、前記低濃度不純物領域、前記高濃度領域の一部、及び前記チャネル領域における前記高濃度領域側の一部を有し、
    　前記遮光膜は、前記キャリア生成領域の一方側に位置するように設けられている、請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記半導体層には、オフセット領域、及び高濃度領域が含まれ、
    　前記キャリア生成領域は、前記オフセット領域、及び前記高濃度領域の一部を有し、
    　前記遮光膜は、前記キャリア生成領域の一方側に位置するように設けられている、請求項１～５のいずれか１項に記載の半導体装置。
  8. 　前記主ゲート電極及び前記補助ゲート電極を有する前記トランジスタに対して、トップゲート構造のトランジスタが直列に接続されている、請求項１～７のいずれか１項に記載の半導体装置。
  9. 　直列に接続された複数のトランジスタのうち、ドレイン電圧が外部から印加されるトランジスタが、前記トップゲート構造のトランジスタである、請求項８に記載の半導体装置。
  10. 　請求項１～９のいずれか１項に記載の半導体装置を用いる、アクティブマトリクス基板。
  11. 　請求項１～９のいずれか１項に記載の半導体装置を用いる、表示装置。
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