KR102357098B1 - 반도체 장치 - Google Patents

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KR102357098B1
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마사유키 사카쿠라
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요시유키 코바야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 게이트 전극의 전압이 0V일 때 소스 및 드레인의 사이를 흐르는 전류를 더욱 저감할 수 있는 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제로 한다.
절연 표면 위에 형성되는 산화물 반도체막과, 상기 산화물 반도체막의 제 1 면과 접촉하는 제 1 게이트 절연막과, 절연 표면 및 산화물 반도체막에 형성되는 제 1 게이트 전극과, 산화물 반도체막의 제 2 면과 접촉하는 제 2 게이트 절연막과, 제 2 게이트 절연막과 접촉하는 제 2 게이트 전극을 가지는 멀티 게이트 구조의 트랜지스터를 구비한 반도체 장치이다. 산화물 반도체막은 제 1 게이트 전극과 중첩하는 제 1 영역과, 제 1 게이트 전극과 중첩하지 않는 제 2 영역을 가지고, 제 2 게이트 전극은 산화물 반도체막의 제 1 영역 및 제 2 영역과 중첩한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스(process), 기계(machine), 제조(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 양태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 그들의 구동 방법, 또는, 그들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 양태는 멀티 게이트 구조의 트랜지스터에 관한 것이다. 또한, 본 발명의 일 양태는 멀티 게이트 구조의 트랜지스터를 가지는 반도체 장치에 관한 것이다.
또한, 본 명세서 등에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 양태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 실리콘과 비교하여 내압이 높은 고내압 디바이스, 이 고내압 디바이스를 가지는 집적 회로, 전원 회로 또는 전력 변환 회로, 및 전자기기는, 반도체 장치를 가지고 있는 경우가 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
산화물 반도체 재료를 가지는 트랜지스터는 오프 전류값이 낮다는 특성을 가진다. 이것에 의해, 상기 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드의 전위(상기 노드에 유지되는 전하량)를 장기간에 걸쳐 유지할 수 있다. 그 때문에, 이 트랜지스터를 활용하여 기억 장치를 구성하는 것이 기대되고 있다. 예를 들면, 특허문헌 1에서는, Dynamic Random Access Memory(DRAM)의 메모리 셀을 구성하는 트랜지스터로서 상기 트랜지스터를 적용한 기억 장치가 개시되어 있다.
일본국 특개 2011-109084호 공보
본 발명의 일 양태는 게이트 전압이 0V일 때, 소스 및 드레인의 사이를 흐르는 전류를 더욱 저감할 수 있는 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 큰 전류를 흐르게 할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 높은 구동 전압으로 안정적으로 구동하는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 고온 동작을 할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 소비 전력이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 양태는 이러한 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이것들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터, 이것들 이외의 과제를 추출할 수 있다.
본 발명의 일 양태는 싱글 게이트 구조의 트랜지스터 및 듀얼 게이트 구조의 트랜지스터가 직렬 접속되는 멀티 게이트 구조의 트랜지스터를 가지는 반도체 장치이다.
또한, 본 발명의 일 양태는 절연 표면 위에 형성되는 산화물 반도체막과 산화물 반도체막의 제 1 면과 접촉하는 제 1 게이트 절연막과 절연 표면 및 산화물 반도체막의 사이에 형성되는 제 1 게이트 전극과, 산화물 반도체막의 제 2 면과 접촉하는 제 2 게이트 절연막과, 제 2 게이트 절연막과 접촉하는 제 2 게이트 전극을 가지는 멀티 게이트 구조의 트랜지스터를 구비한 반도체 장치이다. 산화물 반도체막은 제 1 게이트 전극과 중첩하는 제 1 영역과, 제 1 게이트 전극과 중첩하지 않는 제 2 영역을 가지고, 제 2 게이트 전극은 산화물 반도체막의 제 1 영역 및 제 2 영역과 중첩하는 것을 특징으로 한다.
또한, 멀티 게이트 구조의 트랜지스터는 산화물 반도체막에 접촉하고, 또한 제 1 게이트 전극 및 제 2 게이트 전극과 중첩하는 제 1 도전막 및 제 2 도전막과, 산화물 반도체막에 접촉하고, 또한 제 2 게이트 전극과 중첩하는 제 3 도전막을 가진다. 상기 제 1 게이트 전극에는 제 1 도전막보다 낮은 전위가 부여되는 것이 바람직하다.
또한, 본 발명의 일 양태는 제 1 소자 및 제 2 소자가 직렬 접속된 멀티 게이트 트랜지스터를 구비한 반도체 장치이다. 제 1 소자는 절연 표면 위에 형성되는 제 1 산화물 반도체막과, 제 1 산화물 반도체막의 제 1 면과 접촉하는 제 1 게이트 절연막과, 절연 표면 및 제 1 산화물 반도체막의 사이에 형성되는 제 1 게이트 전극과, 제 1 산화물 반도체막의 제 2 면과 접촉하는 제 2 게이트 절연막과, 제 2 게이트 절연막과 접촉하는 제 2 게이트 전극을 가진다. 제 2 소자는 제 1 게이트 절연막과, 제 2 게이트 절연막과, 제 1 게이트 절연막, 및 제 2 게이트 절연막과 다른 면에서 접촉하는 제 2 산화물 반도체막과, 제 2 게이트 절연막과 접촉하는 제 2 게이트 전극을 가진다. 제 2 게이트 전극은 제 1 산화물 반도체막의 및 제 2 산화물 반도체막과 중첩하는 것을 특징으로 한다.
또한, 제 1 소자는 제 1 산화물 반도체막에 접촉하는 제 1 도전막 및 제 2 도전막을 가지고, 제 2 소자는 제 2 산화물 반도체막에 접촉하는 제 2 도전막 및 제 3 도전막을 가진다. 상기 제 1 게이트 전극에는 제 1 도전막보다 낮은 전위가 부여되는 것이 바람직하다.
본 발명의 일 양태에 의해, 게이트 전압이 0V일 때, 소스 및 드레인의 사이를 흐르는 전류가 저감된 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의해, 온 상태에서 큰 전류를 흐르게 할 수 있는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의해, 높은 구동 전압으로 안정되어 구동하는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의해, 고온 동작을 할 수 있는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의해, 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의해, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 2는 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 3은 실시형태에 따른 반도체 장치의 제작 방법을 설명하는 도면이다.
도 4는 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 5는 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 6은 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 7은 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 8은 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 9는 실시형태에 따른 반도체 장치를 설명하는 도면이다.
도 10은 실시형태에 따른 전력 변환 회로의 구성예를 설명하는 도면이다.
도 11은 실시형태에 따른 전력 변환 회로의 구성예를 설명하는 도면이다.
도 12는 실시형태에 따른 전원 회로의 구성예를 설명하는 도면이다.
도 13은 실시형태에 따른 전원 회로의 구성예를 설명하는 도면이다.
도 14는 실시형태에 따른 버퍼 회로의 구성예를 설명하는 도면이다.
도 15는 실시형태에 따른 기억 장치를 설명하는 도면이다.
도 16은 실시형태에 따른 표시 패널의 구성을 설명하는 도면이다.
도 17은 실시형태에 따른 전자기기이다.
도 18은 실시형태에 따른 전자기기의 외관도를 설명하는 도면이다.
도 19는 실시형태에 따른 반도체 장치를 설명하는 도면이다.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 여러 가지로 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에 설명하는 발명의 구성에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 가리키는 경우에는, 같은 해치 패턴을 사용하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 등에서 「제 1」, 「제 2」 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것은 아니다.
또한, 「소스」나 「드레인」의 기능은 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서에서는, 「소스」나 「드레인」의 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 전압이란 2점 간에서의 전위차에 대한 것을 말하고, 전위란 어느 한점에서의 정전장 중에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)에 대한 것을 말한다. 단, 일반적으로, 어느 한점에서의 전위와 기준이 되는 전위(예를 들면 접지 전위)와의 전위차를, 단순히 전위 혹은 전압이라고 부르고, 전위와 전압이 동의어로서 이용되는 경우가 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압이라고 바꿔 읽어도 좋고, 전압을 전위라고 바꿔 읽어도 좋은 것으로 한다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT : Thin Film Transistor)를 포함한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태의 반도체 장치에 포함되는 멀티 게이트 구조의 트랜지스터의 구성예에 대하여 도면을 참조하여 설명한다.
본 실시형태에 나타내는 반도체 장치가 가지는 트랜지스터에 대하여, 도 1 및 도 2를 이용하여 설명한다.
도 1의 (A)는 트랜지스터(50)의 회로도이다. 트랜지스터(50)는 소스 단자(S)와 드레인 단자(D)의 사이에서, 듀얼 게이트 구조의 트랜지스터(51) 및 싱글 게이트 구조의 트랜지스터(52)가 직렬로 접속된 멀티 게이트 구조의 트랜지스터이다.
또한, 본 명세서에서는, 멀티 게이트 구조란, 복수의 게이트 전극이 소스 단자와 드레인 단자 간에서 직렬 접속됨으로써, 복수의 채널 영역이 저저항 영역을 통하여 직렬 접속하고 있는 구조를 말하고, 듀얼 게이트 구조란, 2개의 게이트 전극에서 반도체막이 끼워진 구조를 말한다.
듀얼 게이트 구조의 트랜지스터(51)는 소스 전극 또는 드레인 전극의 한쪽이 소스 단자(S)와 접속하고, 다른 한쪽이 트랜지스터(52)의 소스 전극 또는 드레인 전극의 한쪽과 접속한다. 제 1 게이트 전극은 제 1 게이트 단자(GE_1)에 접속하고, 제 2 게이트 전극은 제 2 게이트 단자(GE_2)에 접속한다.
싱글 게이트 구조의 트랜지스터(52)는 소스 전극 또는 드레인 전극의 한쪽이 트랜지스터(51)와 접속하고, 다른 한쪽이 드레인 단자(D)와 접속한다. 게이트 전극은 제 2 게이트 단자(GE_2)와 접속한다.
제 1 게이트 단자(GE_1)에는, 트랜지스터(51)의 문턱 전압을 제어하기 위한 전위가 인가된다. 바람직하게는, 소스 단자(S)와 접속하는 소스 전극 또는 드레인 전극의 한쪽에 부여되는 전위보다 낮은 전위가 트랜지스터(51)의 제 1 게이트 전극에 인가된다. 이 결과, 트랜지스터(51)의 문턱 전압을 플러스 방향으로 시프트시킬 수 있다.
제 2 게이트 단자(GE_2)에는, 트랜지스터(51) 및 트랜지스터(52)의 온 상태, 오프 상태를 제어하기 위한 전위가 인가된다. 즉, 트랜지스터(51)의 제 2 게이트 전극 및 트랜지스터(52)의 게이트 전극에 인가되는 전위에 의해, 트랜지스터(51) 및 트랜지스터(52), 및 멀티 게이트 구조의 트랜지스터(50)의 온 상태, 오프 상태가 제어된다.
도 1의 (B)에, 멀티 게이트 구조의 트랜지스터(50) 및 싱글 게이트 구조의 트랜지스터(52)의 트랜지스터 특성의 모식도를 나타낸다. 도 1의 (B)의 가로축은 트랜지스터(50)의 게이트 전극 및 트랜지스터(52)의 게이트 전극의 전압을 나타내고, 세로축은 실온에서의 소스 전극 및 드레인 전극의 사이의 채널 폭 1㎛ 당의 전류 Id(A/㎛)를 나타낸다. 또한, 트랜지스터 특성의 측정에서, 소스 전극을 0V, 드레인 전극의 전압을 +1V로 한다. 또한, 게이트 전극의 전압이 0V 이하인 경우에 1fA보다 작은 전류는 직접 측정하기는 곤란하지만, 용량 소자와 트랜지스터가 접속된 회로이며, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 상기 트랜지스터로 제어하는 회로를 이용함으로써, 오프 전류의 측정을 행할 수 있다.
도 1의 (B)에서, 실선은 멀티 게이트 구조의 트랜지스터(50)의 트랜지스터 특성을 나타내는 곡선이고, 파선은 싱글 게이트 구조의 트랜지스터(52)의 트랜지스터 특성을 나타내는 곡선이다. 또한, 트랜지스터(50)의 문턱 전압을 Vth_50으로 나타내고, 트랜지스터(52)의 문턱 전압을 Vth_52로 나타낸다.
싱글 게이트 구조의 트랜지스터(52)의 문턱 전압(Vth_52)과 비교하여, 멀티 게이트 구조의 트랜지스터(50)의 문턱 전압(Vth_50)은 증가하고 있는(플러스 방향으로 이동하고 있는) 것을 알 수 있다.
듀얼 게이트 구조의 트랜지스터(51)에서, 정(正)의 전압을 제 2 게이트 전극에 인가함과 동시에, 소스 단자(S)와 접속하는 소스 전극 또는 드레인 전극의 한쪽에 부여되는 전압보다 낮은 전압을 제 1 게이트 전극에 인가하면, 싱글 게이트 구조의 트랜지스터(52)와 비교하여, 문턱 전압이 증가(플러스 방향으로 이동)한다.
멀티 게이트 구조의 트랜지스터(50)는 트랜지스터(51) 및 트랜지스터(52)가 직렬 접속되어 있기 때문에, 트랜지스터(52)의 문턱 전압보다 높은 게이트 전압이어도, 트랜지스터(51)의 문턱 전압 미만의 게이트 전압이 인가된 경우, 트랜지스터(50)는 오프 상태이다. 즉, 트랜지스터(51)의 문턱 전압 이상의 전압이 제 2 게이트 전극에 인가됨으로써, 멀티 게이트 구조의 트랜지스터(50)가 온 상태가 된다. 싱글 게이트 구조의 트랜지스터에 듀얼 게이트 구조의 트랜지스터를 직렬 접속함으로써, 멀티 게이트 구조의 트랜지스터(50)의 문턱 전압을 증대시킬(플러스 방향으로 이동시킬) 수 있다.
또한, 트랜지스터(51)에서, 제 1 게이트 전극에, 소스 단자(S)와 접속하는 소스 전극 또는 드레인 전극의 한쪽에 부여되는 전압보다 낮은 전압이 인가되는 경우, 트랜지스터(51)의 채널 길이(L_51)와 비교하여, 트랜지스터(52)의 채널 길이(L_52)를 크게 하는 것이 바람직하다. 대표적으로는, 트랜지스터(52)의 채널 길이(L_52)를 트랜지스터(51)의 채널 길이(L_51) 이상의 크기, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 함으로써, 멀티 게이트 구조의 트랜지스터(50)의 문턱 전압을 증대시킬(플러스 방향으로 이동시킬) 수 있다. 이 결과, 게이트 전극의 전압이 0V일 때 소스 및 드레인의 사이를 흐르는 전류를 감소시킬 수 있어, 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터(51)의 채널 길이를 디자인 룰의 최소로 함으로써, 미세 구조의 멀티 게이트 구조의 트랜지스터를 제작할 수 있다.
또한, 트랜지스터(51)의 채널 폭과 트랜지스터(52)의 채널 폭은 같아도 좋지만, 트랜지스터(51)의 채널 폭을 트랜지스터(52)의 채널 폭의 1배보다 크고 10배 이하, 바람직하게는 1배보다 크고 3배 이하로 함으로써, 트랜지스터(51)의 온 전류를 증가시킬 수 있다. 이 결과, 멀티 게이트 구조의 트랜지스터(50)의 문턱 전압을 증대시킬(플러스 방향으로 이동시킬) 수 있음과 동시에, 트랜지스터의 Id-Vg 특성의 서브스레시홀드(subthreshold) 영역에서 온 전류를 급상승시킬 수 있다. 이 결과, 게이트 전극의 전압이 0V일 때 소스 및 드레인의 사이를 흐르는 전류를 감소시켜 소비 전력을 저감시킬 수 있다.
또한, 멀티 게이트 구조의 트랜지스터(50)에서, 문턱 전압이 증가(플러스 방향으로 이동)함으로써, 게이트 전압 Vg가 0V에서 소스 전극 및 드레인 전극의 사이에 흐르는 전류(Id/㎛)가 저감하고, 1fA/㎛(1×10-15A/㎛) 이하, 예를 들면 1aA/㎛(1×10-18A/㎛) 이상 1fA/㎛ 이하, 바람직하게는 1zA/㎛(1×10-21A/㎛) 이상 1aA/㎛ 이하, 더욱 바람직하게는 1yA/㎛(1×10-24A/㎛) 이상 1zA/㎛ 이하가 된다. 이 때문에, 이 멀티 게이트 구조의 트랜지스터가 오프 상태에서의 전력을 저감할 수 있다. 즉, 반도체 장치의 소비 전력을 저감할 수 있다.
또한, 멀티 게이트 구조의 트랜지스터(50)의 드레인 근방에서의 전계 집중을 완화할 수 있어, 소스-드레인 간의 내압(드레인 내압이라고도 함)을 향상시킬 수 있다.
또는, 트랜지스터(51)에서, 제 1 게이트 전극 및 제 2 게이트 전극에, 트랜지스터의 온 상태를 제어하는 전압을 인가할 수 있다. 예를 들면, 제 1 게이트 전극 및 제 2 게이트 전극에 인가하는 전압을 같은 전압으로 한다. 이 결과, 반도체막에 형성되는 채널 영역이 확대하고, 멀티 게이트 구조의 트랜지스터(50)의 전계 효과 이동도를 높여, 온 전류를 증대시킬 수 있다.
또는, 트랜지스터(51)에서, 제 1 게이트 전극에 제 2 게이트 전극보다 높은 전압, 또는 낮은 전압을 인가해도 좋다. 또한, 제 2 게이트 전극에 인가되는 전압에 대하여, 전압의 상승이나 하강의 타이밍이 어긋난 전압을 제 1 게이트 전극에 인가해도 좋다.
또한, 회로 구성으로서는, 도 1의 (A)의 구성으로 한정되지 않는다. 예를 들면, 도 19의 (A)에 도시한 것처럼, 소스와 드레인을 바꿀 수 있다.
또한, 도 19의 (B)에 도시한 것처럼, 싱글 게이트 구조의 트랜지스터(52A), 듀얼 게이트 구조의 트랜지스터(51), 및 싱글 게이트 구조의 트랜지스터(52B)가 순서대로 직렬 접속해도 좋다. 이 경우, 듀얼 게이트 구조의 트랜지스터(51)의 제 1 게이트 전극은 제 1 게이트 단자(GE_1)에 접속된다. 또한, 싱글 게이트 구조의 트랜지스터(52A)의 게이트 전극, 듀얼 게이트 구조의 트랜지스터(51)의 제 2 게이트 전극, 및 싱글 게이트 구조의 트랜지스터(52B)의 게이트 전극은 제 2 게이트 단자(GE_2)에 접속된다.
또한, 도 19의 (C)에 도시한 것처럼, 듀얼 게이트 구조의 트랜지스터(51A), 싱글 게이트 구조의 트랜지스터(52), 및 듀얼 게이트 구조의 트랜지스터(51B)가 순서대로 직렬 접속해도 좋다. 이 경우, 듀얼 게이트 구조의 트랜지스터(51A), 트랜지스터(51B)의 제 1 게이트 전극은 제 1 게이트 단자(GE_1)에 접속된다. 또한, 듀얼 게이트 구조의 트랜지스터(51A)의 제 2 게이트 전극, 싱글 게이트 구조의 트랜지스터(52)의 게이트 전극, 및 듀얼 게이트 구조의 트랜지스터(51B)의 제 2 게이트 전극은 제 2 게이트 단자(GE_2)에 접속된다.
또한, 도 19의 (C)에서, 듀얼 게이트 구조의 트랜지스터(51A)의 제 1 게이트 전극과 듀얼 게이트 구조의 트랜지스터(51B)의 제 1 게이트 전극은 서로 접속되지 않고, 다른 게이트 단자에 접속되어도 좋다.
다음에, 멀티 게이트 구조의 트랜지스터보다 구체적인 구성예와, 그 제작 방법예에 대하여 도면을 참조하여 설명한다. 여기에서는 반도체 장치의 일례로서 트랜지스터에 대하여 설명한다. 또한, 상기와 중복하는 부분에 대해서는 설명을 생략하는 경우가 있다.
<구성예>
도 2의 (A)는 멀티 게이트 구조의 트랜지스터(100)의 상면 개략도를 나타낸다. 또한, 도 2의 (B), 도 2의 (C), 및 도 2의 (D)는 각각, 도 2의 (A) 중의 절단선 A-B, C-D, E-F에서의 단면 개략도를 나타낸다. 또한, 도 2의 (A)에서는 명료화를 위해 일부의 구성 요소를 명시하지 않았다. 또한, 절단선 A-B 방향을 채널 길이 방향, 절단선 C-D 방향, E-F 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
또한, 채널 길이란, 상면도에서, 반도체막과 게이트 전극이 중첩하는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)과의 거리를 말한다. 채널 폭이란, 반도체막(109)과 게이트 전극(117)이 중첩하는 영역에서의, 소스와 드레인이 평행하게 서로 대향하는 길이를 말한다.
즉, 도 2의 (A)에 도시하는 트랜지스터(100a)에서, 채널 길이는 반도체막(109)과 게이트 전극(117)이 중첩하는 영역에서의, 도전막(111)과 도전막(112)과의 거리가 되고, 채널 폭은 반도체막(109)과 게이트 전극(117)이 중첩하는 영역에서의, 도전막(111)과 도전막(112)이 평행하게 서로 대향하는 길이가 된다.
또한, 도 2의 (A)에 도시하는 트랜지스터(100b)에서, 채널 길이는 반도체막(109)과 게이트 전극(117)이 중첩하는 영역에서의, 도전막(112)과 도전막(113)과의 거리가 되고, 채널 폭은 반도체막(109)과 게이트 전극(117)이 중첩하는 영역에서의, 도전막(112)과 도전막(113)이 평행하게 서로 향하고 있는 길이가 된다.
멀티 게이트 구조의 트랜지스터(100)는 듀얼 게이트 구조의 트랜지스터(100a), 및 싱글 게이트 구조의 트랜지스터(100b)가 직렬 접속되어 있다.
트랜지스터(100a)는 기판(101) 위에 형성되는 섬 형상의 반도체막(109)과, 기판(101) 및 반도체막(109)의 사이의 게이트 전극(103)과, 게이트 전극(103) 및 반도체막(109)의 사이에서 반도체막(109)과 접촉하는 절연막(107)과, 반도체막(109)에 접촉하는 도전막(111), 도전막(112), 반도체막(109)과 접촉하는 절연막(115)과, 절연막(115)을 사이에 끼우고 반도체막(109)과 중첩하는 게이트 전극(117)을 가진다.
트랜지스터(100a)에서, 절연막(107) 및 절연막(115)은 게이트 절연막으로서 기능한다.
트랜지스터(100b)는 절연막(107)에 접촉하는 섬 형상의 반도체막(109)과, 반도체막(109)에 접촉하는 도전막(112), 도전막(113), 반도체막(109)과 접촉하는 절연막(115)과, 절연막(115)을 사이에 끼우고 반도체막(109)과 중첩하는 게이트 전극(117)을 가진다.
트랜지스터(100b)에서, 절연막(115)은 게이트 절연막으로서 기능한다.
도전막(111)은 멀티 게이트 구조의 트랜지스터(100)의 소스 전극으로서 기능하고, 도전막(113)은 멀티 게이트 구조의 트랜지스터(100)의 드레인 전극으로서 기능한다.
멀티 게이트 구조의 트랜지스터(100)는 듀얼 게이트 구조의 트랜지스터(100a), 및 싱글 게이트 구조의 트랜지스터(100b)에서, 반도체막(109), 도전막(112), 및 게이트 전극(117)이 공통됨으로써 직렬 접속되어 있다.
도 2에 도시하는 멀티 게이트 구조의 트랜지스터(100)에서, 게이트 전극(103)의 측면에 접촉하여 절연막(105)이 형성되어 있다. 또한, 게이트 전극(103)과 절연막(105)은 그 상면에 평탄화 처리가 행해지고, 이러한 상면의 높이가 일치하고 있는 것이 바람직하다. 적어도 반도체막(109)의 하부를 평탄화함으로써, 반도체막(109)의 두께나 막질의 균일성이 높아지고, 트랜지스터의 전기 특성의 안정성을 높임과 동시에, 편차를 저감할 수 있다. 또한, 게이트 전극(103)의 막 두께가 얇은 경우는 절연막(105)을 형성하지 않아도 좋다.
여기서, 도 2의 (C)에 도시한 것처럼, 트랜지스터(100)의 채널 폭 방향의 단면에서, 반도체막(109)이 게이트 전극(103)과 게이트 전극(117)에 둘러싸인 형상으로 되어 있다. 또한, 게이트 전극(117)은 반도체막(109)의 상면뿐만 아니라, 채널 폭 방향의 단부도 덮도록 형성되어 있다. 이러한 구성으로 함으로써, 게이트 전극(117)으로부터의 전계가 반도체막(109)에 대하여 세로 방향뿐만 아니라 가로 방향으로도 인가되기 때문에, 반도체막(109)의 채널의 형성되는 영역이 확대하여, 트랜지스터(100)의 온 전류를 더욱 증대시킬 수 있다.
다음에, 멀티 게이트 구조의 트랜지스터(100)의 각 구성 요소에 대하여 설명한다.
<반도체막(109)>
반도체막(109)은 채널이 형성되는 영역에서, 실리콘 등의 반도체를 포함하여 구성될 수 있지만, 실리콘보다 밴드 갭이 큰 반도체를 포함하는 것이 바람직하다. 바람직하게는, 반도체막(109)은 산화물 반도체를 포함하여 구성된다. 또한, 산화물 반도체 이외의 반도체로서 실리콘 외에, 탄화 실리콘, 질화 갈륨, 또는 다이아몬드 등의 실리콘보다 밴드 갭이 큰 반도체를 이용할 수 있지만, 제작의 용이성, 전기 특성의 안정성 등의 관점으로부터, 산화물 반도체를 이용하는 것이 바람직하다.
이하에서는 특별히 언급하지 않는 한, 반도체막(109)에 산화물 반도체를 적용한 경우에 대하여 설명한다.
산화물 반도체로서 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 보다 바람직하게는 In-M-Zn계 산화물(M는 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되는 산화물을 포함한다.
실리콘보다 밴드 갭이 큰 산화물 반도체를 채널이 형성되는 반도체막(109)에 적용함으로써, 고온에서도 트랜지스터의 전기 특성의 변동을 매우 작게 할 수 있다. 따라서, 반도체막(109)에 산화물 반도체를 적용함으로써, 고온에서 안정된 동작을 할 수 있는 트랜지스터를 실현할 수 있다.
또한, 반도체막(109)에 실리콘보다 밴드 갭이 큰 산화물 반도체를 이용함으로써, 핫 캐리어 열화에 대한 내성을 높일 수 있고, 트랜지스터에 높은 드레인 내압을 부여할 수 있다. 그 때문에, 높은 구동 전압에서 안정되어 구동하는 트랜지스터를 실현할 수 있다.
여기서, 핫 캐리어 열화란, 고속으로 가속된 전자가 채널 중의 드레인 근방에서 게이트 절연막 중에 주입되어 고정 전하가 되는 것이나, 게이트 절연막 계면에 트랩 준위를 형성함으로써, 문턱 전압의 변동이나 게이트 리크 등의 트랜지스터 특성의 열화가 발생하는 것이다. 핫 캐리어 열화의 요인으로서는, 채널 핫 일렉트론 주입(channel-hot-electron injection)(CHE 주입)과 드레인 애벌란치 핫 캐리어 주입(drain-avalanche-hot-carrier injection)(DAHC 주입)이 있다.
실리콘은 밴드 갭이 좁기 때문에, 애벌란치(avalanche) 항복에 의해 눈사태처럼 전자가 발생하기 쉽고, 게이트 절연막의 장벽을 넘을 수 있을 정도로 고속으로 가속되는 전자수가 증가한다. 그러나, 본 실시형태에서 나타내는 산화물 반도체는 밴드 갭이 넓기 때문에, 애벌란치 항복이 발생하기 어렵고, 실리콘과 비교하여 핫 캐리어 열화의 내성이 높다.
이와 같이, 트랜지스터는 높은 드레인 내압을 가진다고 할 수 있다. 그러므로, 절연 게이트 전계 효과 트랜지스터(IGFET : Insulated-Gate Field-Effect Transistor) 등의 실리콘과 비교하여 내압이 높은 고내압 디바이스에 적합하다.
또한, 반도체막(109)에, 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 산화물 반도체를 이용하면 오프 상태에서의 리크 전류를 억제할 수 있기 때문에 바람직하다.
반도체막(109)은 산화물 반도체막을 단층으로 이용해도 좋고, 조성이 다른 산화물 반도체막을 적층하여 이용해도 좋다.
예를 들면, 산화물 반도체막을 2층 적층한 구성으로 하고, 게이트 전극(117) 측에 가까운 산화물 반도체막에, 그 전도대의 하단의 에너지가 하층의 산화물 반도체막보다 높은 재료를 이용한다. 또는, 산화물 반도체막을 3층 이상 적층한 구성으로 하여, 내측에 형성되는 산화물 반도체막에, 그 전도대의 하단의 에너지가 다른 것에 비교하여 낮은 재료를 이용한다. 이와 같은 구성으로 함으로써, 전도대의 하단의 에너지가 가장 낮은 산화물 반도체막에 주로 채널이 형성된다.
산화물 반도체막에 In-M-Zn 산화물막을 적용한 경우, 막 중의 M의 원자수비에 대한 In의 원자수비의 비율이 클수록, 전도대의 하단의 에너지를 낮은 것으로 할 수가 있다. 또한 Zn의 비율이 클수록, 결정 구조의 안정성이 높아진다. 또한, M의 비율이 클수록, 산화물 반도체막으로부터의 산소의 방출을 억제할 수 있다.
주로 채널이 형성되고, 주된 전류 경로가 되는 산화물 반도체막에 접촉하여, 같은 구성 원소를 포함하는 산화물 반도체막을 접촉하여 제공함으로써, 이러한 계면 준위의 생성이 억제되고, 트랜지스터의 전기 특성에서의 신뢰성이 향상된다. 또한, 주로 채널이 형성되는 산화물 반도체막에 대하여, 이것에 접촉하여 형성되는 산화물 반도체막에는, M의 원자수비가 큰 재료를 이용하면, 주로 채널이 형성되는 산화물 반도체막 중의 산소 결손을 저감시킬 수 있다.
또한, 반도체막(109)에 적용할 수 있는 산화물 반도체의 바람직한 형태와 그 형성 방법에 대해서는, 후의 실시형태에서 상세하게 설명한다. 또한, 반도체막(109)이 산화물 반도체로 형성되는 경우, 도전막(112)과 접촉함으로써, 반도체막(109)에 저저항 영역을 형성할 수 있다.
<기판(101)>
기판(101)의 재질 등에 큰 제한은 없지만, 적어도 공정 동안의 열에 견딜 수 있을 정도의 내열성을 가지는 재료를 이용한다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 이트리아 안정화 지르코니아(YSZ) 기판 등을 기판(101)으로서 이용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다.
또한, 각종 반도체 기판이나 SOI 기판 위에 반도체 소자가 형성된 것을 기판(101)으로서 이용해도 좋다. 그 경우, 기판(101) 위에 층간 절연막을 사이에 끼우고 멀티 게이트 구조의 트랜지스터(100)를 형성한다. 이 때, 상기 층간 절연막에 매립된 접속 전극에 의해, 멀티 게이트 구조의 트랜지스터(100)의 게이트 전극(103), 게이트 전극(117), 도전막(111), 도전막(112), 도전막(113) 중 적어도 하나가 반도체 기판이나 SOI 기판 위에 형성된 반도체 소자와 전기적으로 접속하는 구성으로 하면 좋다. 반도체 소자 위에 층간 절연막을 사이에 끼우고, 멀티 게이트 구조의 트랜지스터(100)를 형성함으로써, 트랜지스터(100)를 부가하는 것에 의한 면적의 증대를 억제할 수 있다.
<게이트 전극(103), 게이트 전극(117)>
게이트 전극(103), 게이트 전극(117)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속, 또는 위에서 서술한 금속을 성분으로 하는 합금이나, 위에서 서술한 금속을 조합시킨 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속을 이용해도 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 이용해도 좋다. 또한, 게이트 전극(103), 게이트 전극(117)은 단층 구조여도, 2층 이상의 적층 구조라고 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과, 그 티탄막 위에 알루미늄막을 적층하고, 그 위에 티탄막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수의 금속을 조합시킨 합금막, 혹은 이들의 질화막을 이용해도 좋다.
또한, 게이트 전극(103), 게이트 전극(117)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수 있다. 또한, 상기 투광성을 가지는 도전성 재료와 상기 금속의 적층 구조로 할 수 있다.
<절연막(107), 절연막(115)>
절연막(107), 절연막(115)은 게이트 절연막으로서 기능한다.
절연막(107), 절연막(115)은 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 이용하면 좋고, 적층 또는 단층으로 형성한다.
또한, 절연막(107), 절연막(115)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 트랜지스터의 게이트 리크를 저감할 수 있다.
절연막(107), 절연막(115)의 적어도 한쪽은 가열에 의해 산소를 방출하는 막을 포함하는 것이 바람직하다. 예를 들면, 산소 과잉 영역을 가지는 절연막을 포함하는 구성으로 하면 좋다. 산소 과잉 영역을 가지는 절연막으로서는, 예를 들면 화학량론적 조성을 만족하는 산소보다 많이 산소를 포함하는 산화 절연막을 이용하는 것이 바람직하다. 이러한 산화 절연막은 가열에 의해 일부의 산소가 이탈한다.
트랜지스터의 제작 공정에서의 열처리에 의해, 절연막(107), 절연막(115)으로부터 방출된 산소가 반도체막(109)에 공급되어, 반도체막(109) 내의 산소 결손을 보충한다. 이 결과, 반도체막(109) 중의 산소 결손을 저감할 수 있게 된다.
<도전막(111), 도전막(112), 도전막(113)>
도전막(111), 도전막(112), 도전막(113)은 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어진 단체(單體) 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 이용한다. 예를 들면, 실리콘을 포함한 알루미늄막의 단층 구조, 티탄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티탄막 또는 질화 티탄막과, 그 티탄막 또는 질화 티탄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한, 그 위에 티탄막 또는 질화 티탄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함한 투명 도전 재료를 이용해도 좋다.
도전막(111)은 멀티 게이트 구조의 트랜지스터(100)의 소스 전극으로서 기능하고, 도전막(113)은 멀티 게이트 구조의 트랜지스터(100)의 드레인 전극으로서 기능한다.
<절연막(105)>
절연막(105)은 반도체막(109)에 산소를 공급하는 기능을 가지는 것 외에 기판(101)에 함유되는 불순물이 확산하는 것을 막는 기능을 가지고 있어도 좋다.
절연막(105)은 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하는 것이 바람직하다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 일부의 산소가 이탈한다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 승온 이탈 가스 분광법(TDS : Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산했을 때의 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석시에서 기판 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
이와 같은 절연막을 절연막(105)에 이용함으로써, 제작 공정 중의 가열 처리 등에 의해 반도체막(109)에 산소를 공급하여, 반도체막(109) 중의 산소 결손을 저감할 수 있다.
<절연막(119)>
절연막(119)은 산소를 투과하기 어려운 재료를 이용할 수 있다. 또한, 수소나 물을 투과하기 어려운 성질을 갖게 하는 것이 바람직하다. 절연막(119)에 이용할 수 있는, 산소를 투과하기 어려운 재료로서는, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등의 절연 재료를 이용할 수 있다. 특히 위에서 서술한 재료는 산소, 수소, 물이 투과하지 않는 재료이다. 절연막(119)으로서 이러한 재료를 이용함으로써, 절연막(107), 절연막(115)의 적어도 한쪽으로부터 방출되는 산소의 외부로의 확산과 외부로부터 반도체막(109) 등으로의 수소, 물 등의 침입을 동시에 억제할 수 있다.
또한, 도전막(111), 절연막(115), 도전막(113)과 절연막(119)과의 사이에, 절연막(107), 절연막(115)과 같은 산소를 방출하는 막을 형성해도 좋다. 또한, 절연막(119)보다 상층에 배선 등의 구조물을 형성하는 경우에는, 절연막(119) 위에 평탄화층으로서 기능하는 절연막을 형성해도 좋다.
이상이 각 구성 요소에 대한 설명이다.
트랜지스터(100a)는 도전막(111) 및 도전막(112)의 간격에 의해, 채널 길이를 제어할 수 있다. 즉, 제 1 게이트 전극(103) 및 제 2 게이트 전극(117)의 레이아웃에 여유를 갖게 하여 설계할 수 있고, 트랜지스터(100a)의 채널 길이의 편차를 저감할 수 있다. 즉, 트랜지스터(100)의 트랜지스터 특성의 편차를 저감할 수 있다.
다음에, 멀티 게이트 구조의 트랜지스터(100)의 제작 방법에 대하여, 도 3을 이용하여 설명한다. 도 3은 멀티 게이트 구조의 트랜지스터(100)의 제작 공정의 각 단계에서의 단면 개략도이다.
<제 2 게이트 전극의 형성>
우선, 기판(101) 위에 게이트 전극(103)이 되는 도전막을 성막한다. 그 후 포토리소그래피법 등을 이용하여 도전막 위에 레지스트 마스크를 형성하고, 도전막이 불필요한 부분을 에칭에 의해 제거한다. 그 후, 레지스트 마스크를 제거함으로써, 게이트 전극(103)을 형성할 수 있다.
게이트 전극(103)이 되는 도전막은 예를 들면 스퍼터링법, 증착법, CVD(Chemical Vapor Deposition)법 등에 의해 성막할 수 있다.
또한, 게이트 전극(103)이 되는 도전막의 성막 전에, 기판(101) 위에 배리어층으로서 기능하는 절연막을 형성해 두어도 좋다.
레지스트 마스크의 형성에 이용하는 광은 예를 들면 i선(파장 365 nm), g선(파장 436nm), h선(파장 405nm), 또는 이것들을 혼합시킨 광을 이용할 수 있다. 그 외, 자외선이나 KrF 레이저광, 또는 ArF 레이저광 등을 이용할 수도 있다. 또한, 액침 노광 기술에 의해 노광을 행해도 좋다. 또한, 노광에 이용하는 광으로서 극단 자외광(EUV : Extreme Ultra-violet)이나 X선을 이용해도 좋다. 또한, 노광에 이용하는 광 대신에, 전자빔을 이용할 수 있다. 극단 자외광, X선 또는 전자빔을 이용하면, 매우 미세한 가공을 할 수 있기 때문에 바람직하다. 또한, 전자빔 등의 빔을 주사함으로써 노광을 행하는 경우에는, 포토마스크(photomask)는 불필요하다.
이어서, 절연막(105)이 되는 절연막을 성막한다. 후에 CMP(Chemical Mechanical Polishing) 처리를 행하고, 게이트 전극(103)의 정부와 절연막(105)의 표면을 거의 평탄하게 하기 위해, 이 절연막은 게이트 전극(103)보다 두껍게 형성하는 것이 바람직하다.
이어서, 게이트 전극(103)의 상면이 노출되도록, 이 절연막에 대하여 CMP법 등을 이용하여 평탄화 처리를 행함으로써, 절연막(105)을 형성할 수 있다.
절연막(105)이 되는 절연막은 스퍼터링법, CVD(Chemical Vapor Deposition)법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법 또는 PLD(Pulsed Laser Deposition)법 등을 이용하여 형성할 수 있다.
절연막(105)에 산소를 과잉으로 함유시키기 위해서는, 예를 들면, 산소 분위기하에서 절연막(105)이 되는 절연막의 성막을 행하면 좋다. 또는, 성막 후의 절연막에 산소를 도입하여 산소를 과잉으로 함유시켜도 좋고, 쌍방의 수단을 조합시켜도 좋다.
예를 들면, 성막 후의 절연막에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온의 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법(a plasma immersion ion implantation method), 플라즈마 처리 등을 이용할 수 있다.
산소를 도입하는 처리에는, 산소를 포함하는 가스를 이용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화 이질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 이용할 수 있다. 또한, 산소를 도입하는 처리에서, 산소를 포함하는 가스에 희가스 등의 희석 가스를 포함시켜도 좋다.
<절연막(107)의 형성>
이어서, 절연막(107)을 형성한다(도 3의 (A) 참조). 절연막(107)은 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 이용하여 형성할 수 있다.
절연막(107)은 상기 절연막(105)과 같은 방법에 의해 산소를 과잉으로 함유시키는 것이 바람직하다.
<반도체막(109)의 형성>
이어서, 절연막(107) 위에, 후에 반도체막(109)이 되는 반도체막을 성막한다. 그 후 포토리소그래피법 등을 이용하여 반도체막 위에 레지스트 마스크를 형성하고, 반도체막의 불필요한 부분을 에칭에 의해 제거한다. 그 후 레지스트 마스크를 제거함으로써, 섬 형상의 반도체막(109)을 형성할 수 있다(도 3의 (B)).
반도체막의 성막은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 이용할 수 있다. 또는, 졸 겔법이나 스프레이법, 미스트법 등, 액상의 재료를 이용한 박막 형성 기술을 이용할 수 있다. 반도체막의 성막은 스퍼터링법을 이용하는 것이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 성막시에 발생하는 먼지를 저감할 수 있고, 또한 막두께 분포도 균일하게 하기 때문에, DC 스퍼터링법을 이용하는 것이 바람직하다.
반도체막의 성막 후, 가열 처리를 행해도 좋다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 좋다. 또한, 가열 처리의 분위기는 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위해 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 좋다. 가열 처리에 의해, 절연막(105), 절연막(107)으로부터 반도체막에 산소가 공급되어, 반도체막(109)에 포함되는 산화물 반도체 중의 산소 결손을 저감할 수 있다. 또한, 가열 처리는 반도체막을 성막한 직후에 행해도 좋고, 반도체막을 가공하여 섬 형상의 반도체막(109)을 형성한 후에 행해도 좋다.
또한, 레지스트 마스크가 되는 레지스트막을 형성하기 전에, 피가공막(여기에서는 반도체막)과 레지스트막과의 밀착성을 개선하는 기능을 가지는 유기 수지막을 형성해도 좋다. 또한 상기 유기 수지막은 예를 들면 스핀 코팅법 등에 의해, 그 하층의 단차를 피복하도록 형성할 수 있고, 상기 유기 수지막의 상층에 형성되는 레지스트 마스크의 두께의 편차를 저감할 수 있다. 또한 특히 미세한 가공을 행하는 경우에는, 상기 유기 수지막으로서, 노광에 이용하는 광에 대한 반사 방지막으로서 기능하는 재료를 이용하는 것이 바람직하다. 이러한 기능을 가지는 유기 수지막으로서는, 예를 들면 BARC(Bottom Anti-Reflection Coating)막 등이 있다. 상기 유기 수지막은 레지스트 마스크의 제거와 동시에 제거하거나, 레지스트 마스크를 제거한 후에 제거하면 좋다.
<도전막(111), 도전막(112), 도전막(113)의 형성>
이어서, 절연막(107) 및 반도체막(109) 위에, 후에 도전막(111), 도전막(112), 도전막(113)이 되는 도전막을 성막한다. 그 후, 포토리소그래피법 등을 이용하여 도전막 위에 레지스트 마스크를 형성하고, 도전막의 불필요한 부분을 에칭에 의해 제거한다. 그 후 레지스트 마스크를 제거함으로써, 도전막(111), 도전막(112), 도전막(113)을 형성할 수 있다(도 3의 (C)).
후에 도전막(111), 도전막(112), 도전막(113)이 되는 도전막은 예를 들면 스퍼터링법, 증착법, CVD법 등에 의해 성막할 수 있다.
여기서, 후에 도전막(111), 도전막(112), 도전막(113)이 되는 도전막의 에칭 시에, 반도체막(109)의 상부의 일부가 에칭되어, 도전막(111), 도전막(112), 도전막(113)과 중첩하지 않는 부분이 박막화하는 경우가 있다. 따라서, 반도체막(109)이 되는 반도체막의 두께를, 에칭되는 깊이를 고려하여 미리 두껍게 형성해 두는 것이 바람직하다.
<절연막(115), 게이트 전극(117)의 형성>
이어서, 절연막(107), 반도체막(109), 도전막(111), 도전막(112), 도전막(113) 위에, 후에 절연막(115)이 되는 절연막을 성막한다. 또한, 이 절연막 위에, 후에 게이트 전극(117)이 되는 도전막을 성막한다.
후에 절연막(115)이 되는 절연막은 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 이용해 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다.
후에 게이트 전극(117)이 되는 도전막은 예를 들면 스퍼터링법, 증착법, CVD법 등에 의해 성막할 수 있다.
이어서, 포토리소그래피법 등을 이용하여 이 도전막 위에 레지스트 마스크를 형성한다. 그 후, 도전막과 절연막의 불필요한 부분을 순서대로 에칭에 의해 제거한다. 그 후 레지스트 마스크를 제거함으로써, 절연막(115) 및 게이트 전극(117)을 형성할 수 있다(도 3의 (D)).
또한, 도전막을 에칭하여 게이트 전극(117)을 형성한 후에 레지스트 마스크를 제거하고, 게이트 전극(117)을 하드 마스크로서 이용하여 절연막(115)을 형성해도 좋다.
<절연막(119)의 형성>
이어서, 절연막(107), 도전막(111), 도전막(112), 도전막(113), 절연막(115), 게이트 전극(117) 위에 절연막(119)을 형성한다(도 3의 (E)).
절연막(119)은 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 절연막(119)을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 양호한 것으로 할 수 있기 때문에 바람직하다.
이상의 공정에 의해, 멀티 게이트 구조의 트랜지스터(100)를 형성할 수 있다.
<가열 처리>
절연막(119)의 형성 후, 가열 처리를 행해도 좋다. 가열 처리에 의해, 절연막(105), 절연막(107), 절연막(115) 중 하나 이상으로부터 반도체막(109)에 대하여 산소를 공급하여, 반도체막(109) 중의 산소 결손을 저감할 수 있다. 또한, 이 때, 절연막(119)보다 내측에 절연막(105), 절연막(107), 절연막(115)을 형성함으로써, 절연막(105), 절연막(107), 절연막(115)의 하나 이상, 및 반도체막(109)으로부터 방출되는 산소가 효과적으로 차단되어, 상기 산소의 외부로의 방출이 억제된다. 그 때문에, 절연막(105), 절연막(107), 절연막(115)의 하나 이상으로부터 방출되어 반도체막(109)에 공급할 수 있는 산소의 양을 증대시킬 수 있고, 반도체막(109) 중의 산소 결손을 효과적으로 저감할 수 있다.
이상의 공정에 의해, 멀티 게이트 구조의 트랜지스터(100)를 제작할 수 있다.
다음에, 상기 트랜지스터(100)와는 구성의 일부가 다른 트랜지스터의 구성예에 대하여 설명한다. 또한, 상기와 중복하는 부분에 대해서는 설명을 생략하고, 차이점에 대하여 상세하게 설명한다.
<변형예 1>
도 2에서, 멀티 게이트 구조의 트랜지스터(100)에 공통으로 형성되는 게이트 전극(117)이 반도체막(109)의 상방에 형성되고, 트랜지스터(100)에 형성되는 게이트 전극(103)이 반도체막(109)과 기판(101)의 사이에 형성되어 있지만, 게이트 전극(117)이 반도체막(109)과 기판(101)의 사이에 형성되고, 게이트 전극(103)이 반도체막(109)의 상방에 형성되어도 좋다. 이와 같은 구조로 하더라도, 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 증가시킬(플러스 방향으로 이동시킴) 수 있다. 또한, 드레인 근방에서의 전계 집중을 완화할 수 있어, 소스-드레인 간의 내압(드레인 내압이라고도 함)을 향상시킬 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다.
<변형예 2>
도 4를 이용하여 멀티 게이트 구조의 트랜지스터(130)의 구조를 설명한다. 도 4의 (A)는 멀티 게이트 구조의 트랜지스터(130)의 상면 개략도를 나타낸다. 또한, 도 4의 (B)는 도 4의 (A) 중의 절단선 A-B에서의 단면 개략도를 나타낸다. 또한, 도 4의 (A)에서는 명료화를 위해 일부의 구성 요소를 명시하지 않았다.
도 4에 도시하는 트랜지스터(130)는 듀얼 게이트 구조의 트랜지스터(130a), 및 싱글 게이트 구조의 트랜지스터(130b)가 직렬 접속되어 있다.
트랜지스터(130a)는 도전막(111), 도전막(112) 위에 절연막(135)을 가지고, 절연막(135) 위에 게이트 전극(137)을 가진다.
트랜지스터(130b)는 도전막(112), 도전막(113) 위에 절연막(135)을 가지고, 절연막(135) 위에 게이트 전극(137)을 가진다.
또한, 절연막(135) 및 게이트 전극(137)은 각각, 트랜지스터(100)에 나타내는 절연막(115) 및 게이트 전극(117)과 같은 재료를 이용하여 형성할 수 있다.
또한, 절연막(135)은 반도체막(109) 위에서 분리된 제 1 영역(135a) 및 제 2 영역(135b)을 가진다. 또한, 게이트 전극(137)은 반도체막(109) 위에서 분리된 제 1 영역(137a) 및 제 2 영역(137b)을 가진다. 즉, 게이트 전극(137)은 도전막(112) 위에서 분리되어 있다. 이 때문에, 도전막(112)과 게이트 전극(137)이 중첩하는 면적이 저감되기 때문에, 도전막(112) 및 게이트 전극(137)의 사이에 발생하는 기생 용량을 저감시킬 수 있다. 이 결과, 멀티 게이트 구조의 트랜지스터(130)는 고속 동작을 할 수 있다. 또한, 트랜지스터(130)는 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다. 또한, 드레인 근방에서의 전계 집중을 완화할 수 있고, 소스-드레인 간의 내압(드레인 내압이라고도 함)을 향상시킬 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다.
<변형예 3>
도 5를 이용하여 멀티 게이트 구조의 트랜지스터(140)의 구조를 설명한다. 도 5의 (A)는 멀티 게이트 구조의 트랜지스터(140)의 상면 개략도를 나타낸다. 또한, 도 5의 (B)는 도 5의 (A) 중의 절단선 A-B에서의 단면 개략도를 나타낸다. 또한, 도 5의 (A)에서는 명료화를 위해 일부의 구성 요소를 명시하지 않았다.
도 5에 도시하는 트랜지스터(140)는 듀얼 게이트 구조의 트랜지스터(140a), 및 싱글 게이트 구조의 트랜지스터(140b)가 직렬 접속되어 있다.
트랜지스터(140a)는 절연막(107) 및 절연막(115)의 사이에 반도체막(149a)을 가진다.
트랜지스터(140b)는 절연막(107) 및 절연막(115)의 사이에 반도체막(149b)을 가진다.
또한, 반도체막(149a), 반도체막(149b)은 트랜지스터(100)에 나타내는 반도체막(109)과 같은 재료를 이용하여 형성할 수 있다.
반도체막(149a)과 반도체막(149b)은 분리되어 있다. 또한, 도전막(112)이 반도체막(149a) 및 반도체막(149b) 각각 접촉함으로써, 트랜지스터(140a)와 트랜지스터(140b)가 직렬 접속한다. 트랜지스터(140)는 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다. 또한, 드레인 근방에서의 전계 집중을 완화할 수 있어, 소스-드레인 간의 내압(드레인 내압이라고 함)을 향상시킬 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다.
<변형예 4>
도 6을 이용하여 멀티 게이트 구조의 트랜지스터(150)의 구조를 설명한다. 도 6의 (A)는, 멀티 게이트 구조의 트랜지스터(150)의 상면 개략도를 나타낸다. 또한, 도 6의 (B) 및 도 6의 (C)는 각각, 도 6의 (A) 중의 절단선 C-D, E-F에서의 단면 개략도를 나타낸다. 또한, 도 6의 (A)에서는 명료화를 위해 일부의 구성 요소를 명시하지 않았다.
도 6에 도시하는 트랜지스터(150)는 듀얼 게이트 구조의 트랜지스터(150a), 및 싱글 게이트 구조의 트랜지스터(150b)가 직렬 접속되어 있다.
트랜지스터(150a)는 절연막(107) 및 절연막(115)의 사이에 반도체막(159)의 제 1 영역(159a)을 가진다.
트랜지스터(150b)는 절연막(107) 및 절연막(115)의 사이에 반도체막(159)의 제 2 영역(159b)을 가진다.
또한, 반도체막(159)은 트랜지스터(100)에 나타내는 반도체막(109)과 같은 재료를 이용하여 형성할 수 있다.
제 1 영역(159a)과 제 2 영역(159b)은 채널 폭 방향에서의 길이가 다르다. 즉, 제 1 영역(159a)의 채널 폭 방향에서의 길이가 제 2 영역(159b)보다 길다. 즉, 트랜지스터(150a)의 채널 폭(Wa)은 트랜지스터(150b)의 채널 폭(Wb)보다 크다. 트랜지스터(150a)의 채널 폭(Wa)을 트랜지스터(150b)의 채널 폭(Wb)의 1배보다 크고 10배 이하, 바람직하게는 1배보다 크고 3배 이하로 함으로써, 트랜지스터(150a)의 온 전류를 증대시킬 수 있다. 이 결과, 멀티 게이트 구조의 트랜지스터(150)의 문턱 전압을 증대시킬(플러스 방향으로 이동시킴) 수 있음과 동시에, 트랜지스터의 Id-Vg 특성의 서브스레시홀드 영역에서 온 전류를 급상승시킬 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다.
<변형예 5>
본 발명의 일 양태의 반도체 장치는 반도체막(109)으로서 형성되는 산화물 반도체막과 이 산화물 반도체막과 중첩하는 절연막과의 사이에, 산화물 반도체막을 구성하는 금속 원소 중 적어도 하나의 금속 원소를 구성 원소로서 포함하는 산화물 반도체막을 별도 형성하는 것이 바람직하다. 이것에 의해, 산화물 반도체막과, 이 산화물 반도체막과 중첩하는 절연막과의 계면에 트랩 준위가 형성되는 것을 억제할 수 있다.
즉, 본 발명의 일 양태는 산화물 반도체막의 적어도 채널 영역에서의 상면 및 저면이 산화물 반도체막의 계면 준위 형성 방지를 위한 배리어막으로서 기능하는 산화물 반도체막에 접촉하는 구성으로 하는 것이 바람직하다. 이러한 구성으로 함으로써, 산화물 반도체막중 및 계면에서 캐리어의 생성 요인이 되는 산소 결손의 생성 및 불순물의 혼입을 억제할 수 있기 때문에, 산화물 반도체막을 고순도 진성화할 수 있다. 고순도 진성화란, 산화물 반도체막을 진성 또는 실질적으로 진성으로 하는 것을 말한다. 따라서, 상기 산화물 반도체막을 포함한 트랜지스터의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공할 수 있게 된다.
또한, 본 명세서 등에서 실질적으로 진성이라고 하는 경우, 산화물 반도체막의 캐리어 밀도는 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만이다. 산화물 반도체막을 고순도 진성화함으로써, 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
보다 구체적으로는, 예를 들면 이하의 구성으로 할 수 있다.
도 7에, 이하에서 예시하는 트랜지스터의 단면 개략도를 도시한다. 또한, 상면 개략도에 대해서는 도 2의 (A)를 원용할 수 있다.
도 7의 (A)에 도시하는 트랜지스터는 절연막(107) 및 반도체막(109)의 사이에 산화물 반도체막(169)을 가지는 것을 특징으로 한다.
도 7의 (B)에 도시하는 트랜지스터는 절연막(107) 및 반도체막(109)의 사이에 산화물 반도체막(169)을 가지고, 반도체막(109) 및 절연막(115)의 사이에 산화물 반도체막(179)을 가지는 것을 특징으로 한다.
산화물 반도체막(169), 산화물 반도체막(179)은 각각 반도체막(109)과 동일한 금속 원소를 일종 이상 포함하는 금속 산화물로 형성된다.
또한, 반도체막(109)과 산화물 반도체막(169)의 경계, 및 반도체막(109)과 산화물 반도체막(179)의 경계는 불명료한 경우가 있다.
예를 들면, 산화물 반도체막(169), 산화물 반도체막(179)은 In 혹은 Ga를 포함하고, 대표적으로는, In-Ga계 산화물, In-Zn계 산화물, In-M-Zn계 산화물(M는 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)이며, 또한 반도체막(109)보다 전도대의 하단의 에너지가 진공 준위에 가까운 재료를 이용한다. 대표적으로는, 산화물 반도체막(169), 산화물 반도체막(179)의 전도대의 하단의 에너지와 반도체막(109)의 전도대의 하단의 에너지와의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하로 하는 것이 바람직하다.
반도체막(109)을 끼우도록 형성되는 산화물 반도체막(169), 산화물 반도체막(179)에, 반도체막(109)에 비해 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 이용함으로써, 반도체막(109)으로부터의 산소의 방출을 억제할 수 있다.
반도체막(109)으로서, 예를 들면 In:Ga:Zn=1:1:1 또는 3:1:2의 원자수비의 In-Ga-Zn계 산화물을 이용한 경우, 산화물 반도체막(169), 산화물 반도체막(179)으로서, 예를 들면, In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 1:6:8, 1:6:10, 또는 1:9:6 등의 원자수비의 In-Ga-Zn계 산화물을 이용할 수 있다. 또한, 반도체막(109), 산화물 반도체막(169), 산화물 반도체막(179)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다. 또한, 산화물 반도체막(169), 산화물 반도체막(179)은 조성이 같은 재료를 이용해도 좋고, 다른 조성의 재료를 이용해도 좋다.
또한, 반도체막(109)으로서 In-M-Zn계 산화물을 이용한 경우, 반도체막(109)이 되는 막을 성막하기 위해 이용하는 타겟은 이 타겟이 함유하는 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1으로 했을 때에, x1/y1의 값이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이며, z1/y1이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하의 원자수비의 금속 산화물을 이용하는 것이 바람직하다. 또한, z1/y1을 6 이하로 함으로써, 뒤에서 서술하는 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:1:1, 3:1:2 등이 있다.
또한, 산화물 반도체막(169), 산화물 반도체막(179)으로서 In-M-Zn계 산화물을 이용한 경우, 산화물 반도체막(169), 산화물 반도체막(179)이 되는 막을 성막하기 위하여 이용하는 타겟은 이 타겟이 함유하는 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 했을 때에, x2/y2<x1/y1이며, z2/y2의 값이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하의 원자수비의 산화물을 이용하는 것이 바람직하다. 덧붙여 z2/y2를 6 이하로 함으로써, 뒤에서 서술하는 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:4, 1:3:6, 1:3:8 등이 있다.
또한, 산화물 반도체막(169), 산화물 반도체막(179)에, 반도체막(109)에 비해 전도대의 하단의 에너지가 진공 준위에 가까운 재료를 이용함으로써, 반도체막(109)에 주로 채널이 형성되고, 반도체막(109)이 주된 전류 경로가 된다. 이와 같이, 채널이 형성되는 반도체막(109)을, 같은 금속 원소를 포함하는 산화물 반도체막(169), 산화물 반도체막(179)에서 협지함으로써, 이러한 계면 준위의 생성이 억제되고, 트랜지스터의 전기 특성에서의 신뢰성이 향상한다.
또한, 이것에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해, 반도체막(109), 산화물 반도체막(169), 산화물 반도체막(179)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
여기서, 반도체막(109)의 두께는 적어도 산화물 반도체막(169)보다 두껍게 형성하는 것이 바람직하다. 반도체막(109)이 두꺼울수록, 트랜지스터의 온 전류를 높일 수 있다. 또한, 산화물 반도체막(169)은 반도체막(109)의 계면 준위의 생성을 억제하는 효과가 없어지지 않는 정도의 두께이면 좋다. 예를 들면, 반도체막(109)의 두께는 산화물 반도체막(169)의 두께에 대하여, 1배보다 크고, 바람직하게는 2배 이상, 보다 바람직하게는 4배 이상, 보다 바람직하게는 6배 이상으로 하면 좋다. 또한, 트랜지스터의 온 전류를 높일 필요가 없는 경우에는 예외로 하고, 산화물 반도체막(169)의 두께를 반도체막(109)의 두께 이상으로 해도 좋다.
또한, 산화물 반도체막(179)도 산화물 반도체막(169)과 마찬가지로, 반도체막(109)의 계면 준위의 생성을 억제하는 효과가 없어지지 않을 정도의 두께이면 좋다. 예를 들면, 산화물 반도체막(169)과 동등하거나 또는 그 이하의 두께로 하면 좋다. 산화물 반도체막(179)이 두꺼우면, 게이트 전극(117)에 의한 전계가 반도체막(109)에 도달하기 어려워질 우려가 있기 때문에, 산화물 반도체막(179)은 얇게 형성하는 것이 바람직하다. 예를 들면, 반도체막(109)의 두께보다 얇게 하면 좋다. 또한 이것에 한정되지 않고, 산화물 반도체막(179)의 두께는 절연막(115)의 내압을 고려하여, 트랜지스터를 구동시키는 전압에 따라 적절히 설정하면 좋다.
여기서, 예를 들면 반도체막(109)이, 구성 원소가 다른 절연막(예를 들면 산화 실리콘막을 포함한 절연막 등)과 접촉하는 경우, 이러한 계면에 계면 준위가 형성되고, 이 계면 준위는 채널을 형성하는 경우가 있다. 이러한 경우, 문턱 전압이 다른 새로운 트랜지스터가 출현하고, 트랜지스터의 외관상의 문턱 전압이 변동하는 경우가 있다. 그러나, 본 구성의 트랜지스터에서는, 반도체막(109)을 구성하는 금속 원소를 일종 이상 포함하고, 산화물 반도체막(169)을 가지고 있기 때문에, 산화물 반도체막(169)과 반도체막(109)과의 계면에 계면 준위를 형성하기 어려워진다. 따라서 산화물 반도체막(169)을 형성함으로써, 트랜지스터의 문턱 전압 등의 전기 특성의 편차나 변동을 저감할 수 있다.
또한, 절연막(115)과 반도체막(109)과의 계면에 채널이 형성되는 경우, 이 계면에서 계면 산란이 발생하고, 트랜지스터의 전계 효과 이동도가 저하한다. 그러나, 본 구성의 트랜지스터에서는, 반도체막(109)을 구성하는 금속 원소를 일종 이상 포함하고 산화물 반도체막(179)을 가지고 있기 때문에, 반도체막(109)과 산화물 반도체막(179)과의 계면에서는 캐리어의 산란이 발생하기 어렵고, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다. 또한, 본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타내는 멀티 게이트 구조의 트랜지스터에 적절히 이용할 수 있는 트랜지스터에 대하여, 도 8을 이용하여 설명한다.
도 8의 (A) 내지 도 8의 (D)는 본 발명의 일 양태의 반도체 장치에 포함되는 멀티 게이트 구조의 트랜지스터의 상면도 및 단면도이다. 도 8의 (A)는 상면도이고, 도 8의 (B)는 도 8의 (A) 중의 절단선 A-B에서의 단면 개략도를 나타내고, 도 8의 (C), 도 8의 (D)는 도 8의 (A) 중의 절단선 C-D, E-F에서의 단면 개략도를 나타낸다.
멀티 게이트 구조의 트랜지스터(200)는 듀얼 게이트 구조의 트랜지스터(200a), 및 싱글 게이트 구조의 트랜지스터(200b)가 직렬 접속되어 있다. 구체적으로는, 멀티 게이트 구조의 트랜지스터(200)는 듀얼 게이트 구조의 트랜지스터(200a), 및 싱글 게이트 구조의 트랜지스터(200b)가 도전막(212), 및 게이트 전극(217)이 공통됨으로써 직렬 접속되어 있다.
트랜지스터(200a)는 기판(201) 위에 형성되는 섬 형상의 산화물 반도체막(269a) 및 산화물 반도체막(209a)과, 기판(201) 및 산화물 반도체막(269a)의 사이의 게이트 전극(203)과, 게이트 전극(203) 및 산화물 반도체막(269a)의 사이에서 산화물 반도체막(269a)과 접촉하는 절연막(207)과, 산화물 반도체막(209a)에 접촉하는 도전막(211), 도전막(212)과, 산화물 반도체막(209a) 및 도전막(211), 도전막(212)과 접촉하는 산화물 반도체막(279a)과, 산화물 반도체막(279a)과 접촉하는 절연막(215)과, 절연막(215)을 사이에 끼우고, 산화물 반도체막(209a)과 중첩하는 게이트 전극(217)을 가진다. 또한, 트랜지스터(200a)에서, 게이트 전극(217)의 제 1 영역(217a)이 게이트 전극으로서 기능한다.
트랜지스터(200b)는 기판(201) 위에 형성되는 섬 형상의 산화물 반도체막(269b) 및 산화물 반도체막(209b)과, 산화물 반도체막(209b)에 접촉하는 도전막(212), 도전막(213)과 산화물 반도체막(209b) 및 도전막(212), 도전막(213)과 접촉하는 산화물 반도체막(279b)과, 산화물 반도체막(279b)과 접촉하는 절연막(215)과, 절연막(215)을 사이에 끼우고, 산화물 반도체막(209b)과 중첩하는 게이트 전극(217)을 가진다. 또한, 트랜지스터(200b)에서, 게이트 전극(217)의 제 2 영역(217b)이 게이트 전극으로서 기능한다.
트랜지스터(200a)에서, 절연막(207) 및 절연막(215)은 게이트 절연막으로서 기능한다. 트랜지스터(200b)에서, 절연막(215)은 게이트 절연막으로서 기능한다. 또한, 절연막(207)은 볼록부를 가지고, 절연막(207)의 볼록부 위에 적층된 산화물 반도체막(269a) 및 산화물 반도체막(209a)과, 적층된 산화물 반도체막(269b) 및 산화물 반도체막(209b)이 각각의 트랜지스터에 형성된다.
산화물 반도체막(279a)은 도 8의 (B)에 도시한 것처럼, 산화물 반도체막(209a)의 상면, 도전막(211), 도전막(212)의 상면 및 측면에서 접촉하고, 도 8의 (C)에 도시한 것처럼, 절연막(207)의 상면 및 볼록부의 측면, 산화물 반도체막(269a)의 측면, 산화물 반도체막(209a)의 측면 및 상면에서 접촉한다. 또한, 산화물 반도체막(279b)은 도 8의 (B)에 도시한 것처럼, 산화물 반도체막(209b)의 상면, 도전막(212), 도전막(213)의 상면 및 측면에서 접촉하고, 도 8의 (D)에 도시한 것처럼, 절연막(207)의 상면 및 볼록부의 측면, 산화물 반도체막(269b)의 측면, 산화물 반도체막(209b)의 측면 및 상면에서 접촉한다.
도전막(211)은 멀티 게이트 구조의 트랜지스터(200)의 소스 전극으로서 기능하고, 도전막(213)은 멀티 게이트 구조의 트랜지스터(200)의 드레인 전극으로서 기능한다.
도 8의 (C)에 도시한 것처럼, 트랜지스터(200a)의 채널 폭 방향에서, 게이트 전극(217)의 제 1 영역(217a)은 절연막(215)을 사이에 끼우고 산화물 반도체막(209a)의 상면 및 측면에 대향한다. 또한, 도 8(D)에 도시한 것처럼, 트랜지스터(200b)의 채널 폭 방향에서, 게이트 전극(217)의 제 2 영역(217b)은 절연막(215)을 사이에 끼우고 산화물 반도체막(209b)의 상면 및 측면에 대향한다.
게이트 전극(217)의 제 1 영역(217a)은 산화물 반도체막(209a)을 전기적으로 둘러싼다. 또한, 게이트 전극(217)의 제 2 영역은 산화물 반도체막(209b)을 전기적으로 둘러싼다. 이 구조에 의해, 트랜지스터(200a) 및 트랜지스터(200b)의 온 전류를 증대시킬 수 있다. 이러한 트랜지스터의 구조를 Surrounded Channel(S-Channel) 구조라고 부른다. 또한, S-Channel 구조에서는, 전류는 산화물 반도체막(209a), 산화물 반도체막(209b)의 전체(벌크)를 흐른다. 산화물 반도체막(209a), 산화물 반도체막(209b)의 내부를 전류가 흐름으로써, 계면 산란의 영향을 받기 어렵기 때문에, 높은 온 전류를 얻을 수 있다. 또한, 산화물 반도체막(209a), 산화물 반도체막(209b)을 두껍게 하면, 온 전류를 향상시킬 수 있다.
또한, 트랜지스터의 채널 길이 및 채널 폭을 미세화할 때, 레지스트 마스크를 후퇴시키면서 전극이나 반도체막 등을 형성하면, 전극이나 반도체막 등의 단부가 둥그스름한(곡면을 가짐) 경우가 있다. 이러한 구성이 됨으로써, 산화물 반도체막(209a), 산화물 반도체막(209b) 위에 형성되는 산화물 반도체막(279a), 산화물 반도체막(279b), 절연막(215), 게이트 전극(217)의 피복성을 향상시킬 수가 있다. 또한, 도전막(211), 도전막(212), 도전막(213)의 단부에 발생할 우려가 있는 전계 집중을 완화할 수 있고, 트랜지스터의 열화를 억제할 수 있다.
또한, 트랜지스터를 미세화함으로써, 집적도를 높여 고밀도화할 수 있다. 예를 들면, 트랜지스터의 채널 길이를 100nm 이하, 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하로 하고, 또한, 트랜지스터의 채널 폭을 100nm 이하, 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하로 한다. 본 발명의 일 양태에 따른 트랜지스터는, 채널 폭이 상기와 같이 축소되어도, S-channel 구조를 가짐으로써 온 전류를 높일 수 있다.
또한, 기판(201), 게이트 전극(203), 절연막(205), 절연막(207), 산화물 반도체막(209a), 산화물 반도체막(209b), 도전막(211), 도전막(212), 도전막(213), 절연막(215), 게이트 전극(217), 절연막(219)은 각각, 실시형태 1에 나타내는 기판(101), 게이트 전극(103), 절연막(105), 절연막(107), 반도체막(109), 도전막(111), 도전막(112), 도전막(113), 절연막(115), 게이트 전극(117), 절연막(119)의 재료 및 제작 방법을 적절히 이용할 수 있다.
또한, 산화물 반도체막(269a), 산화물 반도체막(269b)은 실시형태 1에 나타내는 산화물 반도체막(169a), 산화물 반도체막(169b)의 재료를 적절히 이용할 수 있다. 또한, 도 3의 (B)에서, 반도체막(109)이 되는 막을 성막하기 전에, 산화물 반도체막(269a), 산화물 반도체막(269b)이 되는 막을 형성한다. 다음에, 산화물 반도체막(269a), 산화물 반도체막(269b)이 되는 막 및 반도체막(109)이 되는 막을 가공함으로써, 산화물 반도체막(269a), 산화물 반도체막(269b) 및 산화물 반도체막(209a), 산화물 반도체막(209b)을 형성할 수 있다.
산화물 반도체막(279a), 산화물 반도체막(279b)은 실시형태 1에 나타내는 산화물 반도체막(179a), 산화물 반도체막(179b)의 재료를 적절히 이용할 수 있다. 또한, 도 3의 (D)에서, 절연막(115)이 되는 막을 성막하기 전에, 산화물 반도체막(279a), 산화물 반도체막(279b)이 되는 막을 형성한다. 다음에, 산화물 반도체막(279a), 산화물 반도체막(279b)이 되는 막 및 절연막(115)이 되는 막을 가공함으로써, 산화물 반도체막(279a), 산화물 반도체막(279b) 및 절연막(115)을 형성할 수 있다.
반도체 장치를 고집적화하려면 트랜지스터의 미세화가 필수적이다. 한편, 트랜지스터의 미세화에 의해 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 채널 폭이 축소되면, 온 전류가 저하된다.
그러나, 본 발명의 일 양태의 트랜지스터에서는, 위에서 서술한 것처럼, 산화물 반도체막(209a), 산화물 반도체막(209b)의 채널이 형성되는 영역을 덮도록 산화물 반도체막(279a), 산화물 반도체막(279b)이 형성되어 있어, 채널 영역과 게이트 절연막으로서 기능하는 절연막(215)이 접촉하지 않는 구성으로 되어 있다. 그 때문에, 산화물 반도체막(209a), 산화물 반도체막(209b)과 게이트 절연막과의 계면에서 발생하는 캐리어의 산란을 억제할 수 있고, 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 반도체막을 진성 또는 실질적으로 진성으로 하면, 반도체막에 포함되는 캐리어수의 감소에 의해, 전계 효과 이동도의 저하가 우려된다. 그러나, 본 발명의 일 양태의 트랜지스터에서는, 산화물 반도체막(209a), 산화물 반도체막(209b)에 수직 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체막(209a), 산화물 반도체막(209b)의 전체적으로 게이트 전계가 인가시키게 되어, 전류는 반도체막의 벌크를 흐른다. 이것에 의해, 고순도 진성화에 의한, 전기 특성의 변동의 억제를 달성하면서, 트랜지스터의 전계 효과 이동도의 향상을 도모할 수 있게 된다.
또한, 본 발명의 일 양태의 트랜지스터는 산화물 반도체막(209a), 산화물 반도체막(209b)을 산화물 반도체막(269a), 산화물 반도체막(269b) 위에 형성함으로써, 계면 준위를 형성하기 어렵게 하는 효과나, 산화물 반도체막(209a), 산화물 반도체막(209b)을 산화물 반도체막의 사이에 형성함으로써, 상하로부터의 불순물 혼입의 영향을 배제할 수 있는 효과 등을 아울러 가진다. 그 때문에, 산화물 반도체막(209a), 산화물 반도체막(209b)은 산화물 반도체막(269a), 산화물 반도체막(269b)과 산화물 반도체막(279a), 산화물 반도체막(279b)으로 둘러싸인 구조(또한, 게이트 전극(217)으로 전기적으로 둘러싸인 구조)가 되어, 위에서 서술한 트랜지스터의 온 전류의 향상에 더하여, 문턱 전압을 안정화할 수 있다. 또한, 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다. 따라서, 게이트 전극의 전압이 0V일 때 소스 및 드레인의 사이를 흐르는 전류를 감소시킬 수 있어, 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
<변형예 1>
도 8에서, 절연막(207)은 볼록부를 가지지만, 볼록부를 가지지 않아도 좋다. 즉, 산화물 반도체막(269a), 산화물 반도체막(269b), 산화물 반도체막(209a), 산화물 반도체막(209b)과, 절연막(207)과의 에칭에서 선택비를 크게 함으로써, 절연막(207)이 오버 에칭되지 않는 절연막(207)이 된다. 이러한 구조로 해도, 트랜지스터의 온 전류를 증대시킬 수 있다. 또한, 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다.
또한, 본 변형예는 본 실시의 형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다.
<변형예 2>
도 8에서, 산화물 반도체막(269a), 산화물 반도체막(269b), 및 산화물 반도체막(279a), 산화물 반도체막(279b)을 가지지 않고, 절연막(207) 위에 산화물 반도체막(209a), 산화물 반도체막(209b)이 적층되어, 산화물 반도체막(209a), 산화물 반도체막(209b) 위에 절연막(215)이 형성되는 구조로 할 수 있다. 이러한 구조로서도, 트랜지스터의 온 전류를 증대시킬 수 있다. 또한, 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다.
<변형예 3>
도 8에서, 산화물 반도체막(269a), 산화물 반도체막(269b)을 가지지 않고, 절연막(207) 위에 산화물 반도체막(209a), 산화물 반도체막(209b)이 형성되어, 산화물 반도체막(209a), 산화물 반도체막(209b) 위에 산화물 반도체막(279a), 산화물 반도체막(279b)이 형성되는 구조로 할 수 있다. 이러한 구조로 해도, 트랜지스터의 온 전류를 증대시킬 수 있다. 또한, 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다.
<변형예 4>
도 8에서, 산화물 반도체막(279a), 산화물 반도체막(279b)을 가지지 않고, 절연막(207) 위에 산화물 반도체막(269a), 산화물 반도체막(269b)이 형성되고, 산화물 반도체막(269a), 산화물 반도체막(269b) 위에 산화물 반도체막(209a), 산화물 반도체막(209b)이 형성되고, 산화물 반도체막(209a), 산화물 반도체막(209b) 위에 절연막(215)이 형성되는 구조로 할 수 있다. 이러한 구조로 해도, 트랜지스터의 온 전류를 증대시킬 수 있다. 또한, 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다.
또한, 본 변형예는 본 실시형태 및 다른 실시형태, 및 그러한 변형예에 적절히 적용할 수 있다. 또한, 본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 및 실시형태 2에서 예시한 멀티 게이트 구조의 트랜지스터와는 구성의 일부가 다른 트랜지스터의 구성예에 대하여, 도면을 참조하여 설명한다. 또한, 상기와 중복하는 부분에 대해서는 설명을 생략하고, 차이점에 대하여 상세하게 설명한다. 또한, 구성 요소의 위치나 형상이 다른 경우에도, 그 기능이 동등한 경우에는 동일한 부호를 붙이고, 설명을 생략하는 경우가 있다.
<구성예 1>
도 9의 (A) 내지 도 9의 (D)는 본 구성예로 나타내는 트랜지스터(300)의 상면 개략도이다. 또한, 도 9의 (E)는 도 9의 (A) 내지 도 9의 (D) 중의 절단선 A-B에서, 모든 막을 적층했을 때의 단면 개략도이다. 또한, 도 9의 (A)는 게이트 전극(303)의 상면 개략도이고, 도 9의 (B)는 반도체막(309)의 상면 개략도이고, 도 9의 (C)는 도전막(311), 도전막(312), 도전막(313)의 상면 개략도이며, 도 9의 (D)는 게이트 전극(317) 및 배선(321), 배선(322), 배선(323)의 상면 개략도이다.
트랜지스터(300)는 실시형태 1 및 실시형태 2에서 예시한 트랜지스터와 비교하여, 게이트 전극의 상면 형상이 환상(環狀)이며, 반도체막의 상면 형상이 원형인 점에서 주로 상이하다.
도 9의 (A)에 도시한 것처럼, 게이트 전극(303)은 개구를 가지는 환상의 상면 형상을 가지고 있다. 또한, 게이트 전극(303)의 일부는 상면에서 봤을 때 도전막(311)보다 외측으로 리드되고 있다.
도 9의 (B)에 도시한 것처럼, 섬 형상의 반도체막(309)은 게이트 전극(303)의 일부와 중첩하도록, 원형의 상면 형상을 가진다.
도 9의 (C)에 도시한 것처럼, 도전막(311)은 게이트 전극(303) 및 반도체막(309)의 각각 일부와 중첩하도록, 환상의 상면 형상을 가진다. 도전막(312)은 도전막(311)의 내측이고, 또한 반도체막(309)의 일부와 중첩하도록, 환상의 상면 형상을 가진다. 도전막(313)은 도전막(312)의 내측이고, 또한 반도체막(309)의 일부와 중첩하도록, 원형상의 상면 형상을 가진다.
도 9의 (D)에 도시한 것처럼, 게이트 전극(317)은 게이트 전극(303), 반도체막(309), 도전막(311), 도전막(312), 도전막(313)의 각각 일부와 중첩하도록, 개구를 가지는 환상의 상면 형상을 가진다. 배선(321)은 게이트 전극(317)의 개구에 형성된 개구(331)에서 도전막(313)과 접속된다. 배선(322)은 개구(332)에서 도전막(311)과 접속한다. 배선(323)은 개구(333)에서 게이트 전극(317)과 접속된다.
도 9의 (E)에 도시한 것처럼, 멀티 게이트 구조의 트랜지스터(300)는 듀얼 게이트 구조의 트랜지스터(300a), 및 싱글 게이트 구조의 트랜지스터(300b)가 직렬 접속되어 있다. 구체적으로는, 멀티 게이트 구조의 트랜지스터(300)는 듀얼 게이트 구조의 트랜지스터(300a), 및 싱글 게이트 구조의 트랜지스터(300b)가 반도체막(309), 도전막(312), 및 게이트 전극(317)이 공통됨으로써 직렬 접속되어 있다.
트랜지스터(300a)는 기판(301) 위에 형성되는 섬 형상의 반도체막(309)과, 기판(301) 및 반도체막(309)의 사이의 게이트 전극(303)과, 게이트 전극(303) 및 반도체막(309)의 사이에서 반도체막(309)과 접촉하는 절연막(307)과, 반도체막(309)에 접촉하는 도전막(311) 및 도전막(312)과, 반도체막(309)과 접촉하는 절연막(315)과, 절연막(315)을 사이에 끼우고 반도체막(309)과 중첩하는 게이트 전극(317)을 가진다.
트랜지스터(300a)에서, 절연막(307) 및 절연막(315)은 게이트 절연막으로서 기능한다.
트랜지스터(300b)는 절연막(307)에 접촉하는 섬 형상의 반도체막(309)과, 반도체막(309)에 접촉하는 도전막(312) 및 도전막(313)과, 반도체막(309)과 접촉하는 절연막(315)과, 절연막(315)을 사이에 끼우고 반도체막(309)과 중첩하는 게이트 전극(317)을 가진다.
트랜지스터(300b)에서, 절연막(315)은 게이트 절연막으로서 기능한다.
또한, 기판(301), 게이트 전극(303), 절연막(305), 절연막(307), 반도체막(309), 도전막(311), 도전막(312), 도전막(313), 절연막(315), 게이트 전극(317), 절연막(319)은 각각, 실시형태 1에 나타내는 기판(101), 게이트 전극(103), 절연막(105), 절연막(107), 반도체막(109), 도전막(111), 도전막(112), 도전막(113), 절연막(115), 게이트 전극(117), 절연막(119)의 재료 및 제작 방법을 적절히 이용할 수 있다.
배선(321), 배선(322), 배선(323)은 도전막(311), 도전막(312), 도전막(313)과 같은 재료를 적절히 이용할 수 있다. 또한, 배선(321), 배선(322), 배선(323)은 절연막(319)의 개구부를 형성한 후, 절연막(319) 위에, 배선(321), 배선(322), 배선(323)이 되는 막을 형성한다. 다음에, 배선(321), 배선(322), 배선(323)이 되는 막을 가공함으로써, 배선(321), 배선(322), 배선(323)을 형성할 수 있다.
이와 같이, 도전막(311)의 내측에 도전막(312)을 형성하고, 도전막(312)의 내측에 도전막(313)을 형성함으로써, 이것들을 평행하게 배치한 경우에 비하여, 멀티 게이트 구조의 트랜지스터(300)의 점유 면적에 대한 채널 폭을 크게 취할 수 있다. 따라서, 보다 큰 드레인 전류를 얻을 수 있게 된다. 이러한 구성은 대전력용의 고내압 디바이스에 적합하게 적용할 수 있다.
또한, 반도체막(309) 및 도전막(313)의 상면 형상을 원형으로 하고, 도전막(312), 도전막(311)의 상면 형상을 반도체막(309) 및 도전막(313)을 둘러싸는 환상의 형상으로 함으로써, 원주 방향에 걸쳐서 채널 길이(L)를 일정하게 할 수 있게 된다. 또한, 반도체막(309)의 상면 형상은 이것에 한정되지 않고, 정방형이나 직사각형을 포함하는 다각형, 타원형, 또는 각부가 둥그스름한 다각형 등으로 할 수 있다. 또한, 트랜지스터(300)는 멀티 게이트 구조를 가지기 때문에, 문턱 전압을 플러스 방향으로 시프트할 수 있다. 또한, 드레인 근방에서의 전계 집중을 완화할 수 있고, 소스-드레인 간의 내압(드레인 내압이라고도 함)을 향상시킬 수 있다.
<변형예 1>
도 9에서, 게이트 전극(303)을 도전막(311), 도전막(312)의 각각 일부와 중첩하는 형상이지만, 도전막(312), 도전막(313)의 각각 일부와 중첩하는 형상으로 해도 좋다. 이 결과, 싱글 게이트 구조의 트랜지스터(300b)의 내측에 듀얼 게이트 구조의 트랜지스터(300a)가 위치한다.
이러한 구성에서도, 멀티 게이트 구조의 트랜지스터(300)의 점유 면적에 대한 채널 폭을 크게 취할 수가 있어, 보다 큰 드레인 전류를 얻을 수 있게 된다.
<변형예 2>
도 9에 있어서, 트랜지스터(300a) 및 트랜지스터(300b)에 공통하여 형성되는 게이트 전극(317)이 반도체막(309)의 상방이고, 트랜지스터(300a)에 형성되는 게이트 전극(303)이 반도체막(309)과 기판(301)의 사이에 형성되어 있지만, 게이트 전극(317)이 반도체막(309)과 기판(301)의 사이에 형성되고, 게이트 전극(303)이 반도체막(309)의 상방에 형성되어도 좋다.
이러한 구성에서도, 멀티 게이트 구조의 트랜지스터(300)의 점유 면적에 대한 채널 폭을 크게 취할 수가 있고, 보다 큰 드레인 전류를 얻을 수 있게 된다.
<변형예 3>
도 9에 도시하는 트랜지스터(300b)에서, 게이트 전극(317)은 도전막(312), 도전막(313)의 각각의 단부와 중첩한다. 즉, 반도체막(309)에서 도전막(312), 도전막(313)의 사이가 채널 영역이 된다. 한편, 본 변형예 3에 나타내는 트랜지스터에서, 게이트 전극(317)은 도전막(312), 도전막(313)의 한쪽만 중첩하는 구조로 할 수 있다. 이 결과, 반도체막(309)에서, 게이트 전극(317)과 중첩하지 않는 영역은 오프셋(offset) 영역이 된다. 이 결과, 게이트 절연막으로서 기능하는 절연막(315)의 내압이 낮은 경우에도, 오프셋 영역을 형성함으로써, 반도체막(309) 및 게이트 전극(317)에서의 리크 전류의 발생을 억제할 수 있다.
또한, 멀티 게이트 구조의 트랜지스터(300)의 점유 면적에 대한 채널 폭을 크게 취할 수 있어, 보다 큰 드레인 전류를 얻을 수 있게 된다.
이와 같이, 본 발명의 일 양태에 나타내는 멀티 게이트 구조의 트랜지스터는 큰 드레인 전류와 높은 드레인 내압을 동시에 실현할 수 있기 때문에, 대전력용의 반도체 장치(실리콘과 비교하여 내압의 높은 고내압 디바이스 등)에 적합하게 적용할 수 있다. 또한, 반도체막에 실리콘보다 밴드 갭이 넓은 반도체 재료를 이용함으로써, 고온에서도 안정적으로 동작을 할 수 있게 된다. 특히, 본 실시형태에 나타내는 멀티 게이트 구조의 트랜지스터는 큰 전류를 흐르게 할 수 있고, 구동시의 자기 발열이 현저해지는 경우가 있다. 또한 대전력용의 반도체 장치에서는, 다른 소자로부터의 발열에 의해 사용 환경이 고온이 되는 경우도 있다. 그러나 본 발명의 일 양태에 나타내는 멀티 게이트 구조의 트랜지스터는 이러한 고온 환경에서도 안정된 전기 특성을 유지할 수 있고, 이 트랜지스터를 적용한 반도체 장치의 고온 환경에서의 신뢰성을 높일 수 있다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 양태의 반도체 장치의 반도체막에 적합하게 이용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체는 에너지 갭이 3.0eV 이상으로 크고, 산화물 반도체를 적절한 조건에서 가공하고, 그 캐리어 밀도를 충분히 저감하여 얻어진 산화물 반도체막이 적용된 트랜지스터에서는, 오프 상태에서의 소스와 드레인 간의 리크 전류(오프 전류)를, 종래의 실리콘을 이용한 트랜지스터와 비교하여 매우 낮은 것으로 할 수 있다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0이고, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 혹은 상기의 스태빌라이저로서의 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0이고, n은 정수)로 표기되는 재료를 이용해도 좋다.
산화물 반도체막에 수소가 다량으로 포함되면, 산화물 반도체와 결합함으로써, 수소의 일부가 도너가 되어, 캐리어인 전자를 발생하게 된다. 이것에 의해, 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트하게 된다. 그 때문에, 산화물 반도체막의 형성 후에서, 탈수화 처리(탈수소화 처리)를 행하여 산화물 반도체막으로부터, 수소, 또는 수분을 제거해 불순물이 극력 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막으로의 탈수화 처리(탈수소화 처리)에 의해, 산화물 반도체막으로부터 산소도 동시에 감소하게 되는 경우가 있다. 따라서, 산화물 반도체막으로의 탈수화 처리(탈수소화 처리)에 의해 증가된 산소 결손을 보충하기 위해 산소를 산화물 반도체막에 더하는 처리를 행하는 것이 바람직하다. 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 경우를, 가산소화 처리라고 나타내는 경우가 있다, 또는 산화물 반도체에 포함되는 산소를 화학량론적 조성보다 많이 하는 경우를 과산소화 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의해, 수소 또는 수분이 제거되고, 가산소화 처리에 의해 산소 결손을 보충함으로써, i형(진성)화 또는 i형에 매우 가깝게 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다. 또한, 실질적으로 진성이란, 산화물 반도체막중에 도너에 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하인 것을 말한다.
또한 이와 같이, i형 또는 실질적으로 i형인 산화물 반도체막을 구비하는 트랜지스터는 매우 뛰어난 오프 전류 특성을 실현할 수 있다. 예를 들면, 산화물 반도체막을 이용한 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더욱 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, n채널형의 트랜지스터의 경우, 게이트 전압이 문턱 전압보다 충분히 작은 상태를 말한다. 구체적으로는, 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상 또는 3V 이상 작으면, 트랜지스터는 오프 상태가 된다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은, CAAC-OS막에 대하여 설명한다.
또한, 본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
CAAC-OS막은 c축 배향한 복수의 결정부를 가지는 산화물 반도체막 중 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM : Transmission Electron Microscope)에 의해 관찰하면, 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 명확한 결정부들 간의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)을 확인하는 것이 곤란하다. 그 때문에, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면과 대략 평행한 방향으로부터, CAAC-OS막의 단면의 고분해능 TEM상을 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, 시료면과 대략 수직인 방향으로부터, CAAC-OS막의 평면의 고분해능 TEM상을 관찰(평면 TEM 관찰)하면, 결정부에서, 금속 원자가 삼각형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면의 고분해가능 TEM상 및 평면의 고분해능 TEM상으로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들면, 평면의 고분해능 TEM상에서, 2500nm2 이상, 5㎛2 이상 또는 1000㎛2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여, X선 회절(XRD : X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 앞에서 서술한 단면의 고분해능 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행하였 때 형성된다. 위에서 서술한 것처럼, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또한, CAAC-OS막 중에서, c축 배향한 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막은 불순물이 첨가된 영역의 결정화도가 변질되어, 부분적으로 c축 배향한 결정부의 비율이 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때의 피크 외에, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 가지지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방일 때 피크를 나타내고, 2θ가 36° 근방일 때 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들면, 산화물 반도체막중의 산소 결손은 캐리어 트랩이 되는 것이나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적음) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리-온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그 때문에, 상기 산화물 반도체막을 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 이용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM상에서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인하는 것이 곤란한 영역을 가진다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc : nanocrystal)을 가지는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들면, 고분해능 TEM에 의한 관찰상에서는 결정립계를 명확하게 확인하기 어려운 경우가 있다.
nc-OS막은 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS막은 다른 결정부간에서 결정 방위에 규칙성이 관찰되지 않는다. 그 때문에, 막 전체에서 배향성이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS막에 대하여, 결정부보다 큰 빔 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들면, 50nm 이상)의 전자선을 이용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자선을 이용하는 전자 회절을 행하면, 스폿(spot)이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그 때문에, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은 다른 결정부 간에서 결정 방위에 규칙성이 관찰되지 않는다. 따라서, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
또한, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 양태의 반도체 장치의 한 형태로서 상기 실시형태에서 예시한 트랜지스터를 구비하는 인버터 및 컨버터 등의 전력 변환 회로의 구성예에 대하여 설명한다.
<DCDC 컨버터>
도 10의 (A)에 도시하는 DCDC 컨버터(501)는 일례로서 초퍼 회로(chopper circuit)를 이용한, 강압형의 DCDC 컨버터이다. DCDC 컨버터(501)는 용량 소자(502), 트랜지스터(503), 제어 회로(504), 다이오드(505), 코일(506) 및 용량 소자(507)를 가진다.
DCDC 컨버터(501)는 제어 회로(504)에 의한 트랜지스터(503)의 스위칭 동작에 의해 동작한다. DCDC 컨버터(501)에 의해, 입력 단자(IN1)와 입력 단자(IN2)에 인가되는 입력 전압(V1)은 출력 단자(OUT1)와 출력 단자(OUT2)보다 강압된 V2로서 부하(508)에 출력할 수 있다. DCDC 컨버터(501)가 구비하는 트랜지스터(503)에는, 상기 실시형태에서 예시한 멀티 게이트 구조의 트랜지스터를 적용할 수 있다. 그 때문에, 오프 전류를 저감할 수 있다. 따라서 소비 전력이 저감된 DCDC 컨버터를 실현할 수 있다.
도 10의 (A)에서는 비절연형의 전력 변환 회로의 일례로서 초퍼 회로를 이용한 강압형의 DCDC 컨버터를 나타냈지만, 그 밖에도 초퍼 회로를 이용한 승압형의 DCDC 컨버터, 초퍼 회로를 이용한 승압 강압형의 DCDC 컨버터가 구비하는 트랜지스터에도 상기 실시형태에서 예시한 멀티 게이트 구조의 트랜지스터를 적용할 수 있다. 그 때문에, 오프 전류를 저감할 수 있다. 따라서 소비 전력이 저감된 DCDC 컨버터를 실현할 수 있다.
다음에, 도 10의 (B)에 도시하는 DCDC 컨버터(511)는 일례로서 절연형의 전력 변환 회로인 플라이 백 컨버터의 회로 구성예를 나타낸다. DCDC 컨버터(511)는 용량 소자(512), 트랜지스터(513), 제어 회로(514), 1차 코일 및 2차 코일을 구비하는 변압기(515), 다이오드(516) 및 용량 소자(517)를 가진다.
도 10의 (B)에 도시하는 DCDC 컨버터(511)는 제어 회로(514)에 의한 트랜지스터(513)의 스위칭 동작에 의해 동작한다. DCDC 컨버터(511)에 의해, 입력 단자(IN1)와 입력 단자(IN2)에 인가되는 입력 전압(V1)은 출력 단자(OUT1)와 출력 단자(OUT2)보다 승압 또는 강압된 V2로서 부하(518)에 출력할 수 있다. DCDC 컨버터(511)가 구비하는 트랜지스터(513)에는, 상기 실시형태에서 예시한 멀티 게이트 구조의 트랜지스터를 적용할 수 있다. 그 때문에, 오프 전류를 저감할 수 있다. 따라서 소비 전력이 저감된 DCDC 컨버터를 실현할 수 있다.
또한, 포워드형의 DCDC 컨버터가 구비하는 트랜지스터에도 상기 실시형태에서 예시한 멀티 게이트 구조의 트랜지스터를 적용할 수 있다.
<인버터>
도 11에 도시하는 인버터(601)는 일례로서 풀 브릿지(full-bridge)형의 인버터이다. 인버터(601)는 트랜지스터(602), 트랜지스터(603), 트랜지스터(604), 트랜지스터(605), 및 제어 회로(606)를 가진다.
도 11에 도시하는 인버터(601)는 제어 회로(606)에 의한 트랜지스터(602) 내지 트랜지스터(605)의 스위칭 동작에 의해 동작한다. 입력 단자(IN1)와 입력 단자(IN2)에 인가되는 직류 전압(V1)은 출력 단자(OUT1)와 출력 단자(OUT2)로부터 교류 전압(V2)으로서 출력할 수 있다. 인버터(601)가 구비하는 트랜지스터(602) 내지 트랜지스터(605)에는 상기 실시형태에서 예시한 멀티 게이트 구조의 트랜지스터를 적용할 수 있다. 그 때문에, 오프 전류를 저감할 수 있다. 따라서 소비 전력이 저감된 인버터로 할 수 있다.
도 10 및 도 11에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극, 고전위 측에 드레인 전극이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로에 의해 제 1 게이트 전극(및 제 3 게이트 전극)의 전위를 제어하고, 제 2 게이트 전극에는, 소스 전극에 인가하는 전위보다 낮은 전위 등의 상기에서 예시한 전위를 도시하지 않는 배선에 의해 입력하는 구성으로 해도 좋다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 양태의 반도체 장치의 한 형태로서, 상기 실시형태에서 예시한 트랜지스터를 구비하는 전원 회로의 구성예에 대하여 설명한다.
도 12에, 본 발명의 일 양태와 따른 전원 회로(400)의 구성을, 일례로서 나타낸다. 도 12에 나타내는 전원 회로(400)는 제어 회로(413)와, 파워 스위치(401)와, 파워 스위치(402)와, 전압 조정부(403)를 가진다.
전원 회로(400)에는, 전원(416)으로부터 전압이 공급되고 있고, 파워 스위치(401) 및 파워 스위치(402)는 전압 조정부(403)로의 상기 전압의 입력을 제어하는 기능을 가진다.
또한, 전원(416)으로부터 출력되는 전압이 교류 전압인 경우, 도 12에 도시한 것처럼, 전압 조정부(403)로의 제 1 전위의 입력을 제어하는 파워 스위치(401)와, 전압 조정부(403)로의 제 2 전위의 입력을 제어하는 파워 스위치(402)를, 전원 회로(400)에 형성한다. 전원(416)으로부터 출력되는 전압이 직류 전압인 경우, 도 12에 도시한 것처럼, 전압 조정부(403)로의 제 1 전위의 입력을 제어하는 파워 스위치(401)와, 전압 조정부(403)로의 제 2 전위의 입력을 제어하는 파워 스위치(402)를 전원 회로(400)에 형성해도 좋고, 혹은, 제 2 전위를 접지 전위로 하여, 전압 조정부(403)로의 제 2 전위의 입력을 제어하는 파워 스위치(402)를 형성하지 않고, 전압 조정부(403)로의 제 1 전위의 입력을 제어하는 파워 스위치(401)를 전원 회로(400)에 형성해도 좋다.
그리고, 본 발명의 일 양태에서는, 파워 스위치(401) 및 파워 스위치(402)로서 내압성이 높은 트랜지스터를 이용한다. 예를 들면, 상기 트랜지스터로서 상기 실시형태에서 예시한 트랜지스터를 이용할 수 있다.
파워 스위치(401) 및 파워 스위치(402)로서, 상기 결정 구조를 가지는 산화물 반도체막을 가지는 멀티 게이트 구조의 트랜지스터를 이용함으로써, 높은 출력 전류를 흐르게 할 수 있고, 또한 내압을 높일 수 있다.
상기 반도체 재료를 채널 영역이 형성되는 막에 이용한 전계 효과 트랜지스터를, 파워 스위치(401) 또는 파워 스위치(402)에 이용함으로써, 탄화 규소나 질화 갈륨 등을 활성층에 이용한 전계 효과 트랜지스터보다, 파워 스위치(401) 또는 파워 스위치(402)의 오프 전류를 저감할 수 있고, 그것에 의해, 스위칭에 기인한 전력 손실을 작게 억제할 수 있다.
전압 조정부(403)는 파워 스위치(401) 및 파워 스위치(402)를 통하여 전원(416)으로부터 전압이 입력되면, 상기 전압의 조정을 행하는 기능을 가진다. 구체적으로, 전압 조정부(403)에서의 전압의 조정이란, 교류 전압을 직류 전압으로 변환하는 것, 전압의 높이를 바꾸는 것, 전압의 높이를 평활화하는 것, 중 어느 하나 또는 복수를 포함한다.
전압 조정부(403)에서 조정된 전압은 부하(417)와 제어 회로(413)에 부여된다.
또한, 도 12에 도시하는 전원 회로(400)에서는, 축전 장치(404)와, 보조 전원(405)과, 전압 발생 회로(406)와, 트랜지스터(407) 내지 트랜지스터(410)와, 용량 소자(414)와, 용량 소자(415)를 가진다.
축전 장치(404)는 전압 조정부(403)로부터 부여된 전력을, 일시적으로 저장하는 기능을 가진다. 구체적으로 축전 장치(404)는 전압 조정부(403)로부터 부여된 전압을 이용하여, 전력을 저장할 수 있는 커패시터, 2차 전지 등의 축전부를 가진다.
보조 전원(405)은 축전 장치(404)로부터 출력할 수 있는 전력이 부족할 때, 제어 회로(413)의 동작에 필요로 하는 전력을 보충하는 기능을 가진다. 보조 전원(405)으로서 1차 전지 등을 이용할 수 있다.
전압 발생 회로(406)는 축전 장치(404) 또는 보조 전원(405)으로부터 출력되는 전압을 이용하여, 파워 스위치(401) 및 파워 스위치(402)의 스위칭을 제어하기 위한 전압을 생성하는 기능을 가진다. 구체적으로 전압 발생 회로(406)는 파워 스위치(401) 및 파워 스위치(402)를 온으로 하기 위한 전압을 생성하는 기능과, 파워 스위치(401) 및 파워 스위치(402)를 오프로 하기 위한 전압을 생성하는 기능을 가진다.
무선 신호 입력 회로(411)는 트랜지스터(407) 내지 트랜지스터(410)의 스위칭에 따라 파워 스위치(401) 및 파워 스위치(402)를 제어하는 기능을 가진다.
구체적으로, 무선 신호 입력 회로(411)는 외부로부터 부여되는, 파워 스위치(401) 및 파워 스위치(402)의 동작 상태를 제어하기 위한 무선 신호에 중첩한 명령을 전기 신호로 변환하는 입력부와, 상기 전기 신호에 포함되는 명령을 디코드하고, 트랜지스터(407) 내지 트랜지스터(410)의 스위칭을, 상기 명령에 따라 제어하기 위한 신호를 생성하는 신호 처리부를 가진다.
트랜지스터(407) 내지 트랜지스터(410)는 무선 신호 입력 회로(411)에서 생성된 신호에 따라, 스위칭을 행한다. 구체적으로, 트랜지스터(408) 및 트랜지스터(410)가 온일 때, 전압 발생 회로(406)에서 생성된, 파워 스위치(401) 및 파워 스위치(402)를 온으로 하기 위한 전압이, 파워 스위치(401) 및 파워 스위치(402)에 부여된다. 또한, 트랜지스터(408) 및 트랜지스터(410)가 오프일 때, 파워 스위치(401) 및 파워 스위치(402)에, 파워 스위치(401) 및 파워 스위치(402)를 온으로 하기 위한 상기 전압이 부여된 상태가 유지된다. 또한, 트랜지스터(407) 및 트랜지스터(409)가 온일 때, 전압 발생 회로(406)에서 생성된, 파워 스위치(401) 및 파워 스위치(402)를 오프로 하기 위한 전압이, 파워 스위치(401) 및 파워 스위치(402)에 부여된다. 또한, 트랜지스터(408) 및 트랜지스터(410)가 오프일 때, 파워 스위치(401) 및 파워 스위치(402)에, 파워 스위치(401) 및 파워 스위치(402)를 오프로 하기 위한 상기 전압이 부여된 상태가 유지된다.
그리고, 본 발명의 일 양태에서는, 상기 전압이 파워 스위치(401) 및 파워 스위치(402)에 부여된 상태를 유지하기 위해, 트랜지스터(407) 내지 트랜지스터(410)로서, 오프 전류가 현저하게 작은 트랜지스터를 이용한다. 상기 구성에 의해, 전압 발생 회로(406)에서, 파워 스위치(401) 및 파워 스위치(402)의 동작 상태를 정하기 위한 전압의 생성을 정지해도, 파워 스위치(401) 및 파워 스위치(402)의 동작 상태를 유지할 수 있다. 따라서, 전압 발생 회로(406)에서의 소비 전력을 삭감하고, 나아가서는 전원 회로(400)에서의 소비 전력을 작게 억제할 수 있다.
또한, 트랜지스터(407) 내지 트랜지스터(410)에 백 게이트를 형성하고, 백 게이트에 전압을 부여함으로써, 트랜지스터(407) 내지 트랜지스터(410)의 문턱 전압을 제어해도 좋다.
밴드 갭이 실리콘의 2배 이상인 와이드 갭 반도체를 활성층에 이용한 트랜지스터는 오프 전류가 현저하게 작기 때문에, 트랜지스터(407) 내지 트랜지스터(410)에 이용하기에 적합하다. 상기 와이드 갭 반도체로서, 예를 들면, 산화물 반도체 등을 이용할 수 있다.
또한, 산화물 반도체 중에서도 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은 탄화 실리콘 또는 질화 갈륨과 달리, 스퍼터링법이나 습식법에 의해 전기적 특성이 뛰어난 트랜지스터를 제작할 수 있고, 양산성이 뛰어나다는 이점이 있다. 또한, 탄화 실리콘 또는 질화 갈륨과는 달리, 상기 산화물 반도체 In-Ga-Zn계 산화물은 실온에서도 성막을 할 수 있기 때문에, 유리 기판 위에의 성막, 혹은 실리콘을 이용한 집적 회로 위에 전기적 특성이 뛰어난 트랜지스터를 제작할 수 있다. 또한, 기판의 대형화에도 대응할 수 있다.
용량 소자(414)는 트랜지스터(407) 및 트랜지스터(408)가 오프일 때, 파워 스위치(401)에 부여되는 전압을 유지하는 기능을 가진다. 또한, 용량 소자(415)는 트랜지스터(409) 및 트랜지스터(410)가 오프일 때, 파워 스위치(402)에 부여되는 전압을 유지하는 기능을 가진다. 용량 소자(414) 및 용량 소자(415)의 한쌍의 전극의 한쪽은 무선 신호 입력 회로(411)에 접속된다. 또한, 도 13에 도시한 것처럼, 용량 소자(414) 및 용량 소자(415)를 형성하지 않아도 좋다.
그리고, 파워 스위치(401) 및 파워 스위치(402)가 온일 때, 전원(416)으로부터 전압 조정부(403)로의 전압의 공급이 행해진다. 그리고, 상기 전압에 의해, 축전 장치(404)에는 전력이 축적된다.
또한, 파워 스위치(401) 및 파워 스위치(402)가 오프일 때, 전원(416)으로부터 전압 조정부(403)로의 전압의 공급이 정지된다. 따라서, 축전 장치(404)로의 전력의 공급은 행해지지 않지만, 본 발명의 일 양태에서는, 위에서 서술한 것처럼, 축전 장치(404) 또는 보조 전원(405)에 저장되어 있는 전력을 이용하여, 제어 회로(413)를 동작시킬 수 있다. 즉, 본 발명의 일 양태에 따른 전원 회로(400)에서는, 제어 회로(413)에 의한 파워 스위치(401) 및 파워 스위치(402)의 동작 상태의 제어를 행하면서, 전압 조정부(403)로의 전압의 공급을 정지할 수 있다. 그리고, 전압 조정부(403)로의 전압의 공급을 정지함으로써, 부하(417)로의 전압의 공급이 행해지지 않을 때에, 전압 조정부(403)가 가지는 용량의 충방전에 의해 전력이 소비되는 것을 막을 수가 있고, 그것에 의해, 전원 회로(400)의 소비 전력을 작게 억제할 수 있다.
도 12 및 도 13에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로에 의해 제 1 게이트 전극(및 제 3 게이트 전극)의 전위를 제어하고, 제 2 게이트 전극에는 소스 전극에 부여하는 전위보다 낮은 전위를 도시하지 않는 배선에 의해 입력하는 구성으로 하면 좋다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 양태의 트랜지스터를 포함하는 버퍼 회로의 구성에 대하여 설명한다.
본 발명의 일 양태의 트랜지스터는 파워 스위치의 게이트에 전압을 공급하기 위한 버퍼 회로에 적용할 수 있다.
도 14의 (A)에 본 발명의 일 양태의 버퍼 회로(701)를 포함하는 회로를 나타낸다.
버퍼 회로(701)에는, 구동 회로(702)와 파워 스위치(721)가 전기적으로 접속되어 있다. 또한 버퍼 회로(701)에는 전원(715)으로부터 정의 전위가, 전원(716)으로부터 부의 전위가, 각각 부여되고 있다.
구동 회로(702)는 파워 스위치(721)의 온, 오프 동작을 제어하기 위한 신호를 출력하는 회로이다. 구동 회로(702)로부터 출력된 신호는 버퍼 회로(701)를 통하여 파워 스위치(721)의 게이트에 입력된다.
파워 스위치(721)는 상기 실시형태에서 예시한 트랜지스터를 적용할 수 있고, 반도체로서 실리콘, 탄화 실리콘, 질화 갈륨 등을 적용한 파워 트랜지스터를 이용해도 좋다. 여기서 이하에서는, 파워 스위치(721)가 n채널형의 트랜지스터인 경우에 대하여 설명하지만, p채널형의 트랜지스터여도 좋다.
버퍼 회로(701)는 트랜지스터(711), 트랜지스터(712), 및 인버터(713)를 가진다.
트랜지스터(711)는 소스 또는 드레인의 한쪽이 전원(715)의 고전위 출력 단자에 전기적으로 접속되고, 소스 또는 드레인의 다른 한쪽이 트랜지스터(712)의 소스 또는 드레인의 한쪽, 및 파워 스위치(721)의 게이트에 전기적으로 접속되고, 게이트가 인버터(713)의 출력 단자에 전기적으로 접속된다. 트랜지스터(712)는 소스 또는 드레인의 다른 한쪽이 전원(716)의 저전위 출력 단자에 전기적으로 접속된다. 구동 회로(702)의 출력부는 인버터(713)의 입력 단자, 및 트랜지스터(712)의 게이트에 전기적으로 접속된다.
구동 회로(702)로부터는, 하이 레벨 전위 또는 로우 레벨 전위가 출력된다. 여기서 하이 레벨 전위는 적어도 트랜지스터(712)를 온 상태로 하는 전위이고, 로우 레벨 전위는 적어도 트랜지스터(712)를 오프 상태로 하는 전위이다.
구동 회로(702)로부터 하이 레벨 전위가 입력되면, 인버터(713)를 통하여, 트랜지스터(711)의 게이트에 로우 레벨 전위가 입력되어, 트랜지스터(711)가 오프 상태가 된다. 동시에, 트랜지스터(712)의 게이트에 하이 레벨 전위가 입력되어, 트랜지스터(712)가 온 상태가 된다. 따라서, 파워 스위치(721)의 게이트에는 전원(716)으로부터 부의 전위가 입력되어, 파워 스위치(721)가 오프 상태가 된다.
한편, 구동 회로(702)로부터 로우 레벨 전위가 입력되면, 인버터(713)를 통하여 트랜지스터(711)의 게이트에 하이 레벨 전위가 입력되어, 트랜지스터(711)가 온 상태가 된다. 동시에, 트랜지스터(712)의 게이트에 로우 레벨 전위가 입력되어, 트랜지스터(712)가 오프 상태가 된다. 따라서, 파워 스위치(721)의 게이트에는 전원(715)으로부터 정의 전위가 입력되어, 파워 스위치(721)는 온 상태가 된다.
이와 같이, 구동 회로(702)로부터 하이 레벨 전위 또는 로우 레벨 전위를 취하는 펄스 신호가 출력됨으로써, 파워 스위치(721)의 온, 오프를 제어할 수 있다. 파워 스위치(721)를 제어하는 제어 방식으로서는, 펄스 폭 변조(PWM : Pulse Width Modulation) 방식이나, 펄스 주파수 변조(PFM : Pulse Frequency Modulation) 방식 등의 제어 방식을 이용할 수 있다.
여기서, 트랜지스터(711) 및 트랜지스터(712)에, 상기 실시형태에서 예시한 멀티 게이트 구조의 트랜지스터를 적용할 수 있다. 따라서, 파워 스위치(721)를 높은 전위로 구동시킬 수 있다. 또한, 고온에서 안정된 동작을 할 수 있기 때문에, 고온 환경하에서도 안정적으로 파워 스위치의 동작을 제어할 수 있고, 또한 발열이 큰 파워 스위치(721)의 근방에 배치할 수 있다. 또한, 트랜지스터(711) 및 트랜지스터(712)의 스위칭 동작에 의해 큰 출력 전류를 흐르게 할 수 있고, 오프 전류를 저감할 수 있다. 따라서 소비 전력이 저감되어, 고속의 동작을 할 수 있는 버퍼로 할 수 있다.
또한, 도 14에서는 부의 전위를 출력하는 전원(716)을 형성하는 구성으로 했지만, 전원(716)을 형성하지 않고 트랜지스터(712)의 소스 또는 드레인의 다른 한쪽에 접지 전위(또는 기준 전위)가 입력되는 구성으로 해도 좋다.
또한, 인버터(713)를 트랜지스터(711)가 아니라 트랜지스터(712) 측에 전기적으로 접속하는 구성으로 해도 좋다. 그 경우, 상기 동작에서, 버퍼 회로(701)로부터는 상기와는 반전된 전위가 출력된다.
여기서, 파워 스위치(721)를 대신하여, 바이폴러 파워 트랜지스터, 또는 절연 게이트 바이폴러 트랜지스터(IGBT : Insulated Gate Bipolar Transistor), 사이리스터(thyristor), 게이트 턴 오프 사이리스터(GTO), 트라이액(triac), 또는 MESFET(Metal Semiconductor Field Effect Transistor) 등의 실리콘과 비교하여 내압이 높은 고내압 디바이스를 이용할 수 있다.
이 때, 구동 회로(702)의 출력 신호는 상기에 한정되지 않고, 각각의 소자의 구동을 제어하기 위해 적합한 신호를 이용하면 좋다.
도 14의 (B)에는, 파워 스위치(721)를 대신하여 IGBT(722)를 형성한 경우에 대하여 도시하고 있다.
도 14에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로에 의해 제 1 게이트 전극(및 제 3 게이트 전극)의 전위를 제어하고, 제 2 게이트 전극에는, 소스 전극에 부여하는 전위보다 낮은 전위를 도시하지 않는 배선에 의해 입력하는 구성으로 하면 좋다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 양태인 산화물 반도체를 구비하는 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지를 할 수 있고, 한편, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를, 도면을 이용하여 설명한다.
도 15에 반도체 장치의 회로도를 도시한다.
도 15에 도시하는 반도체 장치는 제 1 반도체 재료를 이용한 트랜지스터(3200)와 제 2 반도체 재료를 이용한 트랜지스터(3300), 및 용량 소자(3400)를 가지고 있다. 또한, 트랜지스터(3300)로서는 앞의 실시형태에서 설명한 트랜지스터를 이용할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드갭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등등)로 하고, 제 2 반도체 재료를 앞의 실시형태에서 설명한 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 이용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 오프 전류가 낮다.
트랜지스터(3300)는 산화물 반도체를 가지는 반도체막에 채널 영역이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은, 리프레시 동작의 빈도가 매우 적은 기억 장치로 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 15에 있어서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속되어 있다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽은 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 전극의 다른 한쪽과 전기적으로 접속되어 있다.
도 15에 도시하는 반도체 장치에서는, 트랜지스터(3200)의 게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독을 할 수 있다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 하고, 트랜지스터(3300)를 온 상태로 한다. 이것에 의해, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극, 및 용량 소자(3400)에 부여된다. 즉, 트랜지스터(3200)의 게이트 전극에는, 소정의 전하가 부여된다(기록). 여기에서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 한쪽이 부여되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 오프 상태가 되는 전위로 하여, 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 부여한 상태로, 제 5 배선(3005)에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선(3002)은 다른 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 부여되고 있는 경우의 겉보기 문턱값 Vth_H는 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 부여되는 경우의 겉보기 문턱값 Vth_L보다 낮아지기 때문이다. 여기서, 겉보기 문턱 전압이란, 트랜지스터(3200)를 「온 상태」로 하기 위해 필요한 제 5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L의 사이의 전위 V0으로 함으로써, 트랜지스터(3200)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 부여되고 있던 경우에는, 제 5 배선(3005)의 전위가 V0(>Vth_H)이 되면, 트랜지스터(3200)는 「온 상태」가 된다. Low 레벨 전하가 부여되고 있던 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(3200)는 「오프 상태」인 채이다. 이 때문에, 제 2 배선(3002)의 전위를 판별함으로써, 유지되고 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 판독할 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극 상태에 관계없이 트랜지스터(3200)가 「오프 상태」가 되는 전위, 즉, Vth_H보다 작은 전위를 제 5 배선(3005)에 부여하면 좋다. 또는, 게이트 전극 상태에 관계없이 트랜지스터(3200)가 「온 상태」가 되는 전위, 즉, Vth_L보다 큰 전위를 제 5 배선(3005)에 부여하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 산화물 반도체막을 반도체막에 이용한, 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 할 수 있게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 발생하기 어렵다. 즉, 개시하는 발명에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기록이 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
도 15에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의해 제 1 게이트 전극(및 제 3 게이트 전극)의 전위를 제어하고, 제 2 게이트 전극에는 소스 전극에 인가하는 전위보다 낮은 전위를 도시하지 않는 배선에 의해 입력하는 구성으로 하면 좋다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태 또는 실시예와 적절히 조합시켜 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 양태의 표시 패널의 구성예에 대하여 설명한다.
<구성예>
도 16의 (A)는 본 발명의 일 양태의 표시 패널의 상면도이고, 도 16의 (B)는 본 발명의 일 양태의 표시 패널의 화소에 액정 소자를 적용하는 경우에 이용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 16의 (C)는 본 발명의 일 양태의 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 이용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는 상기 실시형태에 따라 형성할 수 있다. 또한, 상기 트랜지스터는 n채널형으로 하는 것이 용이하기 때문에, 구동 회로 중, n채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 나타내는 트랜지스터를 이용함으로써, 신뢰성이 높은 표시장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블럭도의 일례를 도 16(A)에 도시한다. 표시 장치의 기판(900) 위에는, 화소부(901), 제 1 주사선 구동 회로(902), 제 2 주사선 구동 회로(903), 신호선 구동 회로(904)를 가진다. 화소부(901)에는, 복수의 신호선이 신호선 구동 회로(904)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(902), 및 제 2 주사선 구동 회로(903)로부터 연장되어 배치되어 있다. 또한 주사선과 신호선과의 교차 영역에는, 각각, 표시 소자를 가지는 화소가 매트릭스상으로 형성되어 있다. 또한, 표시 장치의 기판(900)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 16의 (A)에서는, 제 1 주사선 구동 회로(902), 제 2 주사선 구동 회로(903), 신호선 구동 회로(904)는 화소부(901)와 같은 기판(900) 위에 형성된다. 그 때문에, 외부에 형성하는 구동 회로 등의 부품의 수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(900) 외부에 구동 회로를 형성한 경우, 배선을 연장시킬 필요가 발생하고, 배선 간의 접속수가 증가한다. 같은 기판(900) 위에 구동 회로를 형성한 경우, 그 배선 간의 접속수를 줄일 수 있어, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
<액정 패널>
또한, 화소의 회로 구성의 일례를 도 16의 (B)에 도시한다. 여기에서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는 하나의 화소에 복수의 화소 전극을 가지는 구성에 적용할 수 있다. 각각의 화소 전극은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동할 수 있도록 구성되어 있다. 이것에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다.
트랜지스터(916)의 게이트 배선(912)과, 트랜지스터(917)의 게이트 배선(913)에는, 다른 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(914)은 트랜지스터(916)와 트랜지스터(917)에서 공통으로 이용된다. 트랜지스터(916)와 트랜지스터(917)는 상기 실시형태에서 설명하는 트랜지스터를 적절히 이용할 수 있다. 이것에 의해, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(916)와 전기적으로 접속하는 제 1 화소 전극과, 트랜지스터(917)와 전기적으로 접속하는 제 2 화소 전극의 형상에 대하여 설명한다. 제 1 화소 전극과 제 2 화소 전극의 형상은 슬릿에 의해 분리되어 있다. 제 1 화소 전극은 V자형으로 퍼지는 형상을 가지고, 제 2 화소 전극은 제 1 화소 전극의 외측을 둘러싸도록 형성된다.
트랜지스터(916)의 게이트 전극은 게이트 배선(912)과 접속되고, 트랜지스터(917)의 게이트 전극은 게이트 배선(913)과 접속되어 있다. 게이트 배선(912)과 게이트 배선(913)에 다른 게이트 신호를 부여하고 트랜지스터(916)와 트랜지스터(917)의 동작 타이밍을 다르게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(910)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로 유지 용량을 형성해도 좋다.
멀티 도메인 구조는 한 화소에 제 1 액정 소자(918)와 제 2 액정 소자(919)를 구비한다. 제 1 액정 소자(918)는 제 1 화소 전극과 대향 전극과 그 사이의 액정층으로 구성되고, 제 2 액정 소자(919)는 제 2 화소 전극과 대향 전극과 그 사이의 액정층으로 구성된다.
또한, 도 16의 (B)에 도시하는 화소 회로는 이것에 한정되지 않는다. 예를 들면, 도 16의 (B)에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 좋다.
<유기 EL 패널>
화소의 회로 구성의 다른 일례를 도 16의 (C)에 도시한다. 여기에서는, 유기 EL 소자를 이용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한쌍의 전극의 한쪽으로부터 전자가, 다른 한쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
도 16의 (C)는 적용할 수 있는 화소 회로의 일례를 나타내는 도면이다. 여기에서는 n채널형의 트랜지스터를 화소에 이용하는 예를 나타낸다. 또한, 상기 화소 회로는 디지털 시간 계조 구동을 적용할 수 있다.
적용할 수 있는 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(920)는 스위칭용 트랜지스터(921), 구동용 트랜지스터(922), 발광 소자(924) 및 용량 소자(923)를 가지고 있다. 스위칭용 트랜지스터(921)는 게이트 전극이 주사선(926)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(925)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(922)의 게이트 전극에 접속되어 있다. 구동용 트랜지스터(922)는 게이트 전극이 용량 소자(923)를 통하여 전원선(927)에 접속되고, 제 1 전극이 전원선(927)에 접속되고, 제 2 전극이 발광 소자(924)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(924)의 제 2 전극은 공통 전극(928)에 상당한다. 공통 전극(928)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(921) 및 구동용 트랜지스터(922)는 상기 실시형태에서 설명하는 트랜지스터를 적절히 이용할 수 있다. 이것에 의해, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(924)의 제 2 전극(공통 전극(928))의 전위는 저전원 전위로 설정된다. 또한, 저전원 전위란, 전원선(927)으로 설정되는 고전원 전위보다 낮은 전위이고, 예를 들면 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(924)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(924)에 인가함으로써, 발광 소자(924)에 전류를 흘려 발광시킨다. 또한, 발광 소자(924)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(923)는 구동용 트랜지스터(922)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(922)의 게이트 용량에 대해서는, 반도체막과 게이트 전극과의 사이에 용량이 형성되어 있어도 좋다.
다음에, 구동용 트랜지스터(922)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(922)가 충분히 온 하는지, 오프 하는지의 2개의 상태가 되는 비디오 신호를, 구동용 트랜지스터(922)에 입력한다. 또한, 구동용 트랜지스터(922)를 서브스레시홀드 영역에서 동작시키기 위해, 전원선(927)의 전압보다 높은 전압을 구동용 트랜지스터(922)의 게이트 전극에 인가한다. 또한, 신호선(925)에는 전원선 전압에 구동용 트랜지스터(922)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(922)의 게이트 전극에 발광 소자(924)의 순방향 전압에 구동용 트랜지스터(922)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(922)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(924)에 전류를 흐르게 한다. 또한, 구동용 트랜지스터(922)를 포화 영역에서 동작시키기 위해, 전원선(927)의 전위를 구동용 트랜지스터(922)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(924)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 화소 회로의 구성은 도 16의 (C)에 도시하는 화소 구성으로 한정되지 않는다. 예를 들면, 도 16의 (C)에 도시하는 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
도 16에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의해 제 1 게이트 전극(및 제 3 게이트 전극)의 전위를 제어하고, 제 2 게이트 전극에는, 소스 전극에 부여하는 전위보다 낮은 전위를 도시하지 않는 배선에 의해 입력하는 구성으로 하면 좋다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 10)
본 발명의 일 양태에 따른 반도체 장치(전력 변환 회로, 전원 회로, 버퍼 회로 등을 포함함)는 기기로의 전력의 공급을 제어하는데 적합하고, 특히 큰 전력이 필요한 기기에 적합하게 이용할 수 있다. 예를 들면, 모터 등의 전력에 의해 그 구동이 제어되는 구동부를 구비하는 기기나, 전력에 의해 가열 또는 냉각을 제어하는 기기 등에 적합하게 이용할 수 있다.
본 발명의 일 양태에 따른 반도체 장치를 이용할 수 있는 전자기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD : Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치) 등이 있다. 그 외에, 본 발명의 일 양태에 따른 반도체 장치를 이용할 수 있는 전자기기로서 휴대 전화, 휴대형을 포함한 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 선풍기, 드라이어, 에어컨디셔너 등의 공기 조절 설비, 엘리베이터나 에스컬레이터 등의 승강 설비, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, 전동 재봉틀, 전동 공구, 반도체 시험 장치, 등을 들 수 있다. 또한, 본 발명의 일 양태에 따른 반도체 장치는, 전력을 이용하여 전동기에 의해 추진하는 이동체에 이용되어도 좋다. 상기 이동체에는, 자동차(자동 이륜차, 삼륜 이상의 보통 자동차), 전동 어시스트 자전거를 포함하는 원동기 부착 자전거, 항공기, 선박, 철도 차량 등이 그 범주에 포함된다. 또한, 식품, 가전 제품, 상기 이동체, 철강, 반도체 기기, 토목, 건축, 건설 등의 모든 분야에서 이용되는 산업용 로봇의 구동 제어에 이용할 수 있다.
이하에서는, 전자기기의 구체적인 예를 도 17에 도시한다.
도 17의 (A)는 전자 레인지(1400)이며, 하우징(1401)과, 피처리물을 재치(載置)하기 위한 처리실(1402)과, 표시부(1403)와 조작반 등의 입력 장치(1404)와, 하우징(1401)의 내부에 설치되어 있는 고주파 발생 장치로부터 발생한 전자파를 처리실(1402)에 공급하는 조사부(1405)를 가진다.
본 발명의 일 양태에 따른 반도체 장치는 예를 들면, 고주파 발생 장치로의 전력의 공급을 제어하는 전원 회로에 이용할 수 있다.
도 17의 (B)는 세탁기(1410)이며, 하우징(1411)과, 하우징(1411) 내에 형성된 세탁조의 입구를 개폐시키는 개폐부(1412)와, 조작반 등의 입력 장치(1413)와, 세탁조의 급수구(1414)를 가진다.
본 발명의 일 양태에 따른 반도체 장치는 예를 들면, 세탁조의 회전을 제어하는 모터로의 전력의 공급을 제어하는 회로에 이용할 수 있다.
도 17의 (C)는 전기 냉동 냉장고의 일례이다. 도 17의 (C)에 도시하는 전자기기는 하우징(1451)과, 냉장실용 문(1452)과, 냉동실용 문(1453)을 구비한다.
도 17의 (C)에 도시하는 전자기기는 하우징(1451)의 내부에 본 발명의 일 양태인 반도체 장치를 가진다. 상기 구성으로 함으로써, 예를 들면, 하우징(1451) 내부의 온도에 따라, 또는 냉장실용 문(1452) 및 냉동실용 문(1453)의 개폐에 따라, 하우징(1451) 내의 반도체 장치에 대한 전원 전압의 공급을 제어할 수 있다.
도 17의 (D)는 에어컨디셔너의 일례이다. 도 17의 (D)에 도시하는 전자기기는, 실내기(1460) 및 실외기(1464)에 의해 구성된다.
실내기(1460)는 하우징(1461)과 송풍구(1462)를 구비한다.
도 17의 (D)에 도시하는 전자기기는 하우징(1461)의 내부에 본 발명의 일 양태인 반도체 장치를 가진다. 상기 구성으로 함으로써, 예를 들면, 리모트 컨트롤러로부터의 신호에 따라, 또는 실내의 온도나 습도에 따라, 하우징(1461) 내의 반도체 장치에 대한 전원 전압의 공급을 제어할 수 있다.
또한, 본 발명의 일 양태의 반도체 장치는 실외기(1464)가 가지는 팬의 회전을 제어하는 모터로의 전력의 공급을 제어하는 회로에도 이용할 수 있다.
또한, 도 17의 (D)에서는, 실내기와 실외기로 구성되는 분리형의 에어컨디셔너를 예시하고 있지만, 실내기의 기능과 실외기의 기능을 1개의 하우징에 가지는 에어컨디셔너여도 좋다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
(실시형태 11)
본 실시형태에서는, 본 발명의 일 양태의 반도체 장치가 적용된 전자기기의 구성예에 대하여 설명한다.
도 18은 본 발명의 일 양태의 반도체 장치를 포함하는 전자기기의 외관도이다.
전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 18의 (A)는 휴대형의 정보 단말이며, 본체(1001), 하우징(1002), 표시부(1003a), 표시부(1003b) 등에 의해 구성되어 있다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써 화면 조작이나 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로서 구성해도 좋다. 상기 실시형태에서 설명한 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a), 표시부(1003b)에 적용함으로써, 신뢰성이 높은 휴대형의 정보 단말로 할 수 있다.
도 18의 (A)에 도시하는 휴대형의 정보 단말은 여러 가지 정보(정지화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 18의 (A)에 도시하는 휴대형의 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수 있다.
도 18의 (B)는 휴대 음악 플레이어이며, 본체(1021)에는 표시부(1023), 귀에 장착하기 위한 고정부(1022), 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 형성되어 있다. 상기 실시형태에서 설명한 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 보다 신뢰성이 높은 휴대 음악 플레이어로 할 수 있다.
또한, 도 18의 (B)에 도시하는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하여, 휴대 전화와 결합시키면, 승용차 등을 운전하면서 무선에 의한 핸즈프리 방식의 대화도 할 수 있다.
도 18의 (C)는 휴대 전화이며, 하우징(1030) 및 하우징(1031)의 2개의 하우징으로 구성되어 있다. 하우징(1031)에는, 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라용 렌즈(1037), 외부 접속 단자(1038) 등을 구비하고 있다. 또한, 하우징(1030)에는, 휴대 전화의 충전을 행하는 태양 전지 셀(1040), 외부 메모리 슬롯(1041) 등을 구비하고 있다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 상기 실시형태에서 설명하는 트랜지스터를 표시 패널(1032)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고 있고, 도 18의 (C)에는 영상 표시되고 있는 복수의 조작 키(1035)를 점선으로 나타낸다. 또한, 태양 전지 셀(1040)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
예를 들면, 승압 회로 등의 전원 회로에 이용되는 파워 트랜지스터도 상기 실시형태에서 설명하는 트랜지스터를 적용할 수 있다.
표시 패널(1032)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(1032)과 동일면 상에 카메라용 렌즈(1037)를 구비하고 있기 때문에, 영상 통화를 할 수 있다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화에 한정되지 않고, 화상 전화, 녹음, 재생 등을 할 수 있다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드하여, 도 18의 (C)와 같이 펼쳐진 상태에서 서로 중첩한 상태로 할 수 있어, 휴대에 적합한 소형화를 실현할 수 있다.
외부 접속 단자(1038)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신을 할 수 있다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 18의 (D)는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 의해, 영상을 표시할 수 있다. 또한, 하우징(1051)을 지지하는 스탠드(1055)에 CPU가 내장되어 있다. 상기 실시형태에서 설명하는 트랜지스터를 표시부(1053) 및 CPU에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
텔레비전 장치(1050)의 조작은 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러에 의해 행할 수 있다. 또한, 리모콘 조작기에, 상기 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자들 간 등)의 정보 통신을 행할 수 있다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속할 수 있고, 퍼스널 컴퓨터 등과의 데이터 통신을 할 수 있다. 기억 매체 재생 녹화부(1052)에서는, 디스크상(狀)의 기록 매체를 삽입하여, 기록 매체에 기억되어 있는 데이터의 판독, 기록 매체로의 기록을 할 수 있다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터 보존된 화상이나 영상 등을 표시부(1053)에 표시할 수 있다.
또한, 상기 실시형태에서 설명하는 트랜지스터의 오프 리크 전류가 매우 작은 경우는, 이 트랜지스터를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
본 실시형태는 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합시켜 실시할 수 있다.
GE_1 : 게이트 단자
GE_2 : 게이트 단자
IN1 : 입력 단자
OUT1 : 출력 단자
50 : 트랜지스터
51 : 트랜지스터
51A : 트랜지스터
51B : 트랜지스터
52 : 트랜지스터
52A : 트랜지스터
52B : 트랜지스터
100 : 트랜지스터
100a : 트랜지스터
100b : 트랜지스터
101 : 기판
103 : 게이트 전극
105 : 절연막
107 : 절연막
109 : 반도체막
111 : 도전막
112 : 도전막
113 : 도전막
115 : 절연막
117 : 게이트 전극
119 : 절연막
130 : 트랜지스터
130a : 트랜지스터
130b : 트랜지스터
135 : 절연막
135a : 영역
135b : 영역
137 : 게이트 전극
137a : 영역
137b : 영역
140 : 트랜지스터
140a : 트랜지스터
140b : 트랜지스터
149a : 반도체막
149b : 반도체막
150 : 트랜지스터
150a : 트랜지스터
150b : 트랜지스터
159 : 반도체막
159a : 영역
159b : 영역
169 : 산화물 반도체막
169a : 산화물 반도체막
169b : 산화물 반도체막
179 : 산화물 반도체막
179a : 산화물 반도체막
179b : 산화물 반도체막
200 : 트랜지스터
200a : 트랜지스터
200b : 트랜지스터
201 : 기판
203 : 게이트 전극
205 : 절연막
207 : 절연막
209a : 산화물 반도체막
209b : 산화물 반도체막
211 : 도전막
212 : 도전막
213 : 도전막
215 : 절연막
217 : 게이트 전극
217a : 영역
217b : 영역
219 : 절연막
269a : 산화물 반도체막
269b : 산화물 반도체막
279a : 산화물 반도체막
279b : 산화물 반도체막
300 : 트랜지스터
300a : 트랜지스터
300b : 트랜지스터
301 : 기판
303 : 게이트 전극
305 : 절연막
307 : 절연막
309 : 반도체막
311 : 도전막
312 : 도전막
313 : 도전막
315 : 절연막
317 : 게이트 전극
319 : 절연막
321 : 배선
322 : 배선
323 : 배선
331 : 개구
332 : 개구
333 : 개구
400 : 전원 회로
401 : 파워 스위치
402 : 파워 스위치
403 : 전압 조정부
404 : 축전 장치
405 : 보조 전원
406 : 전압 발생 회로
407 : 트랜지스터
408 : 트랜지스터
409 : 트랜지스터
410 : 트랜지스터
411 : 무선 신호 입력 회로
413 : 제어 회로
414 : 용량 소자
415 : 용량 소자
416 : 전원
417 : 부하
501 : DCDC 컨버터
502 : 용량 소자
503 : 트랜지스터
504 : 제어 회로
505 : 다이오드
506 : 코일
507 : 용량 소자
508 : 부하
511 : DCDC 컨버터
512 : 용량 소자
513 : 트랜지스터
514 : 제어 회로
515 : 변압기
516 : 다이오드
517 : 용량 소자
518 : 부하
601 : 인버터
602 : 트랜지스터
603 : 트랜지스터
604 : 트랜지스터
605 : 트랜지스터
606 : 제어 회로
701 : 버퍼 회로
702 : 구동 회로
711 : 트랜지스터
712 : 트랜지스터
713 : 인버터
715 : 전원
716 : 전원
721 : 파워 스위치
722 : IGBT
900 : 기판
901 : 화소부
902 : 주사선 구동 회로
903 : 주사선 구동 회로
904 : 신호선 구동 회로
910 : 용량 배선
912 : 게이트 배선
913 : 게이트 배선
914 : 드레인 전극
916 : 트랜지스터
917 : 트랜지스터
918 : 액정 소자
919 : 액정 소자
920 : 화소
921 : 스위칭용 트랜지스터
922 : 구동용 트랜지스터
923 : 용량 소자
924 : 발광 소자
925 : 신호선
926 : 주사선
927 : 전원선
928 : 공통 전극
1001 : 본체
1002 : 하우징
1003a : 표시부
1003b : 표시부
1004 : 키보드 버튼
1021 : 본체
1022 : 고정부
1023 : 표시부
1024 : 조작 버튼
1025 : 외부 메모리 슬롯
1030 : 하우징
1031 : 하우징
1032 : 표시 패널
1033 : 스피커
1034 : 마이크로폰
1035 : 조작 키
1036 : 포인팅 디바이스
1037 : 카메라용 렌즈
1038 : 외부 접속 단자
1040 : 태양 전지 셀
1041 : 외부 메모리 슬롯
1050 : 텔레비전 장치
1051 : 하우징
1052 : 기억 매체 재생 녹화부
1053 : 표시부
1054 : 외부 접속 단자
1055 : 스탠드
1056 : 외부 메모리
1400 : 전자 레인지
1401 : 하우징
1402 : 처리실
1403 : 표시부
1404 : 입력 장치
1405 : 조사부
1410 : 세탁기
1411 : 하우징
1412 : 개폐부
1413 : 입력 장치
1414 : 급수구
1451 : 하우징
1452 : 냉장실용 문
1453 : 냉동실용 문
1460 : 실내기
1461 : 하우징
1462 : 송풍구
1464 : 실외기
3001 : 배선
3002 : 배선
3003 : 배선
3004 : 배선
3005 : 배선
3200 : 트랜지스터
3300 : 트랜지스터
3400 : 용량 소자

Claims (18)

  1. 삭제
  2. 삭제
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  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 반도체 장치에 있어서:
    기판 위의 제 1 전극;
    상기 제 1 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 2 전극; 및
    상기 제 2 절연막 위의 제 3 전극을 포함하고,
    상기 제 1 전극, 상기 제 2 전극, 및 상기 제 3 전극 각각은 상기 산화물 반도체막과 중첩되는 영역을 포함하고,
    상기 제 2 전극은 상기 산화물 반도체막과 중첩되지 않는 영역에서 상기 제 3 전극과 전기적으로 접속되고,
    상기 산화물 반도체막과 중첩되는 상기 영역에서의 상기 제 2 전극은 상기 산화물 반도체막과 중첩되는 상기 영역에서의 상기 제 3 전극으로부터 분리되고,
    상기 제 2 전극과 상기 제 3 전극은 같은 전위를 가지고,
    채널 길이 방향에서, 상기 산화물 반도체막과 중첩되는 상기 영역에서의 상기 제 2 전극의 폭은 상기 산화물 반도체막과 중첩되는 상기 영역에서의 상기 제 3 전극의 폭보다 큰, 반도체 장치.
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