JP2022087756A - 表示装置 - Google Patents

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Abstract

【課題】酸化物半導体を用いた薄膜トランジスタを含む表示装置の信頼性を向上させること。【解決手段】各画素に薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、酸化物半導体層と、ゲート絶縁層と、前記ゲート絶縁層を介して前記酸化物半導体層に重畳するゲート電極と、前記酸化物半導体層に接するソース電極と、前記酸化物半導体層に接するドレイン電極と、前記酸化物半導体層に接するとともに、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極から離間して配置された第１金属層と、を有する。【選択図】図４Ｂ

Description

本発明の一実施形態は、各画素に薄膜トランジスタを含む表示装置に関する。特に、酸化物半導体を用いた薄膜トランジスタを含む表示装置に関する。
近年、有機発光ダイオード表示装置（ＯＬＥＤ表示装置）に用いる薄膜トランジスタのチャネル層を構成する半導体として、酸化物半導体が注目されている。酸化物半導体を用いた薄膜トランジスタは、オフ状態のリーク電流が低く、低周波数駆動が可能である。そのため、酸化物半導体を用いた薄膜トランジスタは、低消費電力の表示装置を実現することができる。
一般的に、薄膜トランジスタは、チャネル領域とドレイン領域との境界付近において発生するホットキャリアによって電気特性が劣化するという問題を有する。具体的には、ホットキャリアによってＶｇ－Ｉｄ特性の閾値がシフトするという問題が知られている。この問題は、酸化物半導体を用いた薄膜トランジスタにおいても例外ではなく、信頼性を向上させるためには、ホットキャリア対策を講じることが望ましい。例えば、特許文献１には、ホットキャリア対策として、チャネル領域とドレイン領域との間に、電界集中を緩和するバッファ領域を配置する技術が開示されている。
特開２０１２－１１４４２６号公報
特許文献１に記載された技術は、ドレイン電極を等方的にエッチングする際の後退量を制御してバッファ領域の長さ（Ｌ）を決めている。そのため、基板上に複数の薄膜トランジスタを形成する際、基板面内におけるエッチング量の分布にばらつきが生じる場合がある。この場合、複数の薄膜トランジスタに対して均一な長さのバッファ領域を形成することができず、表示装置の信頼性を低下させるおそれがある。
本発明の課題の一つは、酸化物半導体を用いた薄膜トランジスタを含む表示装置の信頼性を向上させることにある。
本発明の一実施形態における表示装置は、各画素に薄膜トランジスタを有する。前記薄膜トランジスタは、酸化物半導体層と、ゲート絶縁層と、前記ゲート絶縁層を介して前記酸化物半導体層に重畳するゲート電極と、前記酸化物半導体層に接するソース電極と、前記酸化物半導体層に接するドレイン電極と、前記酸化物半導体層に接するとともに、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極から離間して配置された第１金属層と、を有する。
本発明の第１実施形態の表示装置の構成を示す平面図である。 本発明の第１実施形態の表示装置における画素の回路構成を示す回路図である。 本発明の第１実施形態の表示装置における表示部の構成を示す断面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの構成を示す断面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの構成を示す平面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す断面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す平面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す断面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す平面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す断面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す平面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す断面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す平面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す断面図である。 本発明の第１実施形態の表示装置に用いる薄膜トランジスタの製造方法を示す平面図である。 本発明の第２実施形態の表示装置に用いる薄膜トランジスタの構成を示す断面図である。 本発明の第２実施形態の表示装置に用いる薄膜トランジスタの構成を示す平面図である。 本発明の第３実施形態の表示装置に用いる薄膜トランジスタの構成を示す断面図である。 本発明の第３実施形態の表示装置に用いる薄膜トランジスタの構成を示す平面図である。 本発明の第４実施形態の表示装置に用いる薄膜トランジスタの構成を示す断面図である。 本発明の第４実施形態の表示装置に用いる薄膜トランジスタの構成を示す平面図である。
以下、本発明の実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができる。本発明は、以下に例示する実施形態の記載内容に限定して解釈されるものではない。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかしながら、図面は、あくまで一例であって、本発明の解釈を限定するものではない。
本発明の実施形態の説明において、基板から発光素子に向かう方向を「上」とし、その逆の方向を「下」と定義する。ただし、「上に」又は「下に」という表現は、単に、各要素の上限関係を説明しているにすぎない。例えば、基板の上に発光素子が配置されるという表現は、基板と発光素子との間に他の部材が介在する場合も含む。さらに、「上に」又は「下に」という表現は、平面視において各要素が重畳する場合だけでなく、重畳しない場合をも含む。
本発明の実施形態の説明において、既に説明した要素と同様の機能を備えた要素については、同一の符号又は同一の符号にアルファベット等の記号を付して、説明を省略することがある。
本発明の実施形態の説明において、ある一つの膜に対してエッチング等の加工処理を施すことにより形成された複数の要素（ｅｌｅｍｅｎｔ）は、それぞれ異なる機能又は役割を有する要素として記載される場合がある。これら複数の要素は、同一の層構造及び同一の材料で構成されたものである。したがって、ある一つの膜から形成された複数の要素は、「同一の層」に設けられた要素と呼ぶ場合がある。
本発明の実施形態の説明において、「αはＡ、Ｂ又はＣを含む」、「αはＡ、Ｂ及びＣのいずれかを含む」、「αはＡ、Ｂ及びＣからなる群から選択される一つを含む」といった表現は、特に明示が無い限り、αはＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
本発明の実施形態の説明において、「表示装置」とは、画像を表示する装置を指す。すなわち、「表示装置」は、表示パネル又は表示モジュールだけでなく、表示パネル又は表示モジュールに他の光学部材（例えば、偏光部材、タッチパネルなど）を取り付けた装置も含む。
＜第１実施形態＞
［表示装置１００の構成］
図１は、本発明の第１実施形態の表示装置１００の構成を示す平面図である。表示装置１００は、表示部１２０、駆動回路部１３０及び端子部１４０を含む。表示部１２０、駆動回路部１３０及び端子部１４０は、基板１１０の上に設けられる。
表示部１２０は、複数の画素２００Ｒ、２００Ｇ及び２００Ｂを有する。画素２００Ｒは、赤色に発光する画素に対応する。画素２００Ｇは、緑色に発光する画素に対応する。画素２００Ｂは、青色に発光する画素に対応する。表示部１２０は、複数の画素２００Ｒ、２００Ｇ及び２００Ｂの発光及び非発光を制御することにより画像を表示する。本実施形態では、特にＲＧＢ各色を区別する必要がない場合は、単に画素２００と記載する場合がある。各画素２００の構成については後述する。
駆動回路部１３０は、表示部１２０の各画素２００を制御する。駆動回路部１３０は、例えば、ゲート線駆動回路などを含む。図１では図示を省略するが、駆動回路部１３０は、データ線駆動回路を含んでいてもよい。
端子部１４０は、表示部１２０及び駆動回路部１３０に供給する信号を外部から受信する端子として機能する。端子部１４０は、複数の端子１４１を含む。端子部１４０には、フレキシブルプリント回路基板１５０が接続され、複数の端子１４１はそれぞれ、フレキシブルプリント回路基板１５０側の対応する端子と接続される。本実施形態では、フレキシブルプリント回路基板１５０の上に、ドライバＩＣチップ１６０が設けられている。ただし、この例に限らず、ドライバＩＣチップ１６０は、省略されてもよい。
図１では、表示装置１００の全体の構成を平面的に示しているが、表示部１２０と端子部１４０との間で、基板１１０を折り曲げられるようにしてもよい。この場合、基板１１０として、樹脂基板などの可撓性基板を用いればよい。このような構成とした場合、端子部１４０及びフレキシブルプリント回路基板１５０を表示装置１００の裏面側に折り畳むことができ、表示装置１００を小型化することができる。
［画素回路３００の構成］
図２は、本発明の第１実施形態の表示装置１００における画素２００の回路構成を示す回路図である。画素回路３００は、選択トランジスタ３１０、駆動トランジスタ３２０、キャパシタ３３０及び発光素子３４０を含む。
選択トランジスタ３１０は、ゲート線３１２及びデータ線３１４に接続される。具体的には、ゲート線３１２は、選択トランジスタ３１０のゲートに接続される。データ線３１４は、選択トランジスタ３１０のソースに接続される。選択トランジスタ３１０は、画素回路３００にデータ信号（映像信号Ｖｓ）を入力するか否かを選択するためのスイッチとして機能する。選択トランジスタ３１０のドレインは、駆動トランジスタ３２０のゲート及びキャパシタ３３０に接続される。
駆動トランジスタ３２０は、アノード電源線３２２、発光素子３４０及びキャパシタ３３０に接続される。具体的には、アノード電源線３２２は、駆動トランジスタ３２０のドレインに接続される。発光素子３４０は、駆動トランジスタ３２０のソースに接続される。キャパシタ３３０は、駆動トランジスタ３２０のゲートとソースとの間に接続される。駆動トランジスタ３２０は、発光素子３４０に流れる電流量を制御するためのバルブとして機能する。アノード電源線３２２には、高電位の電源電圧（ＰＶＤＤ）が印加される。
キャパシタ３３０は、選択トランジスタ３１０を経由して入力されたデータ信号を保持する役割を有する。キャパシタ３３０に保持されたデータ信号に対応する電圧が駆動トランジスタ３２０のゲートに印加される。これにより、駆動トランジスタ３２０を経由して流れる電流量がデータ信号に応じて制御される。
発光素子３４０は、駆動トランジスタ３２０とカソード電源線３２４との間に接続される。具体的には、発光素子３４０のアノードは、駆動トランジスタ３２０のソースに接続される。すなわち、発光素子３４０のアノードは、駆動トランジスタ３２０を介してアノード電源線３２２に接続される。発光素子３４０のカソードは、カソード電源線３２４に接続される。カソード電源線３２４には、低電位の電源電圧（ＰＶＳＳ）が印加される。
画素回路３００において、選択トランジスタ３１０がオン状態になると、データ線３１４からデータ信号が入力される。入力されたデータ信号に対応する電圧は、キャパシタ３３０によって保持される。その後、発光期間において、キャパシタ３３０に保持された電圧により駆動トランジスタ３２０のゲートが制御され、駆動トランジスタ３２０を介してデータ信号に応じた電流が流れる。発光素子３４０に電流が流れると、発光素子３４０は、電流量に応じた輝度で発光する。
［画素２００の構成］
図３は、本発明の第１実施形態の表示装置１００における表示部１２０の構成を示す断面図である。具体的には、図３に示す断面構造は、図１に示した表示部１２０を一点鎖線Ａ－Ａで切断した断面図に対応する。各画素２００Ｒ、２００Ｇ及び２００Ｂの基本的な構造は同じであるため、図３では緑色に発光する画素２００Ｇに着目して説明する。
図３に示すように、基板１１０の上には、駆動トランジスタ３２０が設けられている。図３には図示を省略しているが、基板１１０の上には、選択トランジスタ３１０及びキャパシタ３３０などの画素回路３００を構成する各要素も設けられている。
駆動トランジスタ３２０は、樹脂層を含む絶縁層１２１で覆われている。絶縁層１２１に含まれる樹脂層は、駆動トランジスタ３２０などに起因する起伏を平坦化する役割を有する。絶縁層１２１は、無機絶縁層と樹脂層との積層構造を有していてもよい。無機絶縁層の材料としては、例えば、酸化シリコン、窒化シリコンなどのシリコン系無機材料を用いることができる。樹脂層の材料としては、例えば、アクリル又はポリイミドなどの感光性の有機材料を用いることができる。
絶縁層１２１の上には、アノード電極１２２が設けられている。アノード電極１２２は、発光素子３４０のアノードであると共に、画素２００の画素電極としても機能する。アノード電極１２２は、絶縁層１２１に設けられたコンタクトホールを介して駆動トランジスタ３２０のソース電極と電気的に接続される。本実施形態において、アノード電極１２２は、透明導電層で構成される。ただし、この例に限らず、アノード電極１２２は、金属層で構成されてもよいし、透明導電層と金属層との積層構造を有していてもよい。例えば、アノード電極１２２として、金属酸化物を含む透明導電層を用いることができる。本実施形態では、アノード電極１２２として、銀を含む金属層とＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成される透明導電層とを積層した導電層を用いる。この場合、後述する有機層１２４に接する側の導電層を透明導電層とする。
アノード電極１２２の上には、隔壁層１２３が設けられている。隔壁層１２３は、アノード電極１２２の表面の一部が露出されるように開口部を有する。つまり、隔壁層１２３は、アノード電極１２２の端部を覆うように設けられている。隔壁層１２３の開口部の内壁は、緩やかなテーパー形状であることが好ましい。隔壁層１２３の開口部の内壁をテーパー形状とすることにより、アノード電極１２２の上に形成される有機層１２４又はカソード電極１２５のカバレッジ不良を低減することができる。隔壁層１２３は、バンクまたはリブと呼ばれる場合もある。
アノード電極１２２上には、少なくとも正孔輸送層、発光層、および電子輸送層を含む有機層１２４が設けられている。画素２００Ｇの場合、有機層１２４の発光層は、緑色に発光する有機材料で構成される。同様に、画素２００Ｒ及び画素２００Ｂの場合、それぞれ有機層１２４の発光層は、赤色に発光する有機材料及び青色に発光する有機材料で構成される。有機層１２４に含まれる正孔輸送層及び電子輸送層は、各画素２００に跨るように設けられてもよい。また、有機層１２４には、電子注入層、電子ブロッキング層、正孔注入層又は正孔ブロッキング層などの機能層がさらに含まれてもよい。
有機層１２４の上には、カソード電極１２５が設けられる。カソード電極１２５は、各画素２００に跨るように設けられてもよい。本実施形態において、カソード電極１２５は、金属層で構成される。ただし、この例に限らず、カソード電極１２５は、透明導電層で構成されてもよいし、透明導電層と金属層との積層構造を有していてもよい。例えば、カソード電極１２５として、アルカリ金属又はアルカリ土類金属を含む金属層を用いることができる。本実施形態では、カソード電極１２５として、ＭｇＡｇ合金（マグネシウム及び銀を含む合金）で構成される金属層を用いる。この場合、カソード電極１２５の膜厚は、可視光を透過し得る程度とする。
カソード電極１２５の上には、封止層１２６が設けられている。封止層１２６は、例えば、無機絶縁層１２６ａ、有機絶縁層１２６ｂ及び無機絶縁層１２６ｃを積層した構造を有する。無機絶縁層１２６ａ及び無機絶縁層１２６ｃの材料としては、例えば、酸化シリコン、窒化シリコンなどのシリコン系無機材料を用いることができる。無機絶縁層１２６ａ及び無機絶縁層１２６ｃは、外部からの水分の侵入を防ぐ役割を有する。そのため、無機絶縁層１２６ａ及び無機絶縁層１２６ｃとしては、膜質が緻密な絶縁層を用いることが好ましい。有機絶縁層１２６ｂの材料としては、例えば、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、シリコン樹脂、フッ素樹脂又はシロキサン樹脂などの樹脂材料を用いることができる。
本実施形態では、封止層１２６の上には、接着層１２７を介してカバーガラス１２８が設けられている。図３では図示を省略するが、カバーガラス１２８の上方、又は、下方に、さらに偏光板又はタッチセンサなどの光学部材が設けられてもよい。
［薄膜トランジスタ１０の構成］
図４Ａは、本発明の第１実施形態の表示装置１００に用いる薄膜トランジスタ１０の構成を示す断面図である。図４Ｂは、本発明の第１実施形態の表示装置１００に用いる薄膜トランジスタ１０の構成を示す平面図である。図４Ｂでは、説明の便宜上、図４Ａに示した絶縁層１８及び１９の図示を省略する。薄膜トランジスタ１０は、図２に示した選択トランジスタ３１０及び駆動トランジスタ３２０の少なくとも一方に用いることができる。図４Ａ及び図４Ｂに示す薄膜トランジスタ１０は、ボトムゲート型トランジスタの一例である。
絶縁表面を有する基板１１０の上には、ゲート電極１１が設けられる。基板１１０として、例えば、ガラス、石英又はサファイアなどで構成される透光性基板を用いることができる。ただし、基板１１０として、シリコン又はセラミックスなどで構成される非透光性基板を用いてもよい。さらに、基板１１０として、ポリイミド樹脂、アクリル樹脂、シロキサン樹脂又はフッ素樹脂などの樹脂材料で構成される可撓性基板を用いてもよい。
ゲート電極１１は、例えば、チタン、タンタル、タングステン、モリブデン、バナジウム、アルミニウム、銅又はニオブ等の金属材料、又は、これらの金属を含む合金材料で構成される。ゲート電極１１は、単層構造であってもよいし、積層構造であってもよい。
ゲート電極１１は、絶縁層１２及び１３で覆われる。本実施形態において、絶縁層１２は、窒化シリコン層である。絶縁層１３は、酸化シリコン層である。本実施形態では、絶縁層１２及び１３を積層して、ゲート絶縁層として機能させる。ただし、この例に限らず、ゲート絶縁層として、絶縁層１３を単層で用いてもよい。
絶縁層１３の上には、酸化物半導体層３０が設けられる。酸化物半導体層３０の材料として、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムスズ亜鉛（ＩＴＺＯ）、酸化インジウムアルミニウム亜鉛（ＩＡＺＯ）、または酸化亜鉛（ＺｎＯ）などを用いることができる。また、酸化物半導体層３０は、単層であってもよく、積層であってもよい。本実施形態では、酸化物半導体層３０として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用いる。そのため、本実施形態の薄膜トランジスタ１０は、多数キャリアを電子とするＮチャネル型トランジスタとして動作する。酸化物半導体層３０の構造の詳細については、後述する。
酸化物半導体層３０の上には、酸化物半導体層３０の端部に接するようにソース電極１４及びドレイン電極１５が設けられる。具体的には、断面視において、酸化物半導体層３０の第１端部に接するようにソース電極１４が設けられ、第１端部とは反対側の第２端部に接するようにドレイン電極１５が設けられる。本実施形態では、酸化物半導体層３０の端部において、３つの辺を覆うようにソース電極１４及びドレイン電極１５を設けているが、この例に限られるものではない。例えば、ソース電極１４及びドレイン電極１５は、酸化物半導体層３０を横切るように（すなわち、２辺を覆うように）設けられてもよい。
ソース電極１４及びドレイン電極１５の材料としては、チタン、アルミニウム、タンタル、タングステン、モリブデン、バナジウム、アルミニウム、銅又はニオブ等の金属材料、又は、これらの金属を含む合金材料で構成される。ソース電極１４及びドレイン電極１５は、単層構造であっても積層構造であってもよい。本実施形態では、ソース電極１４及びドレイン電極１５として、チタン／アルミニウム／チタンの三層構造を有する金属層を用いる。
本実施形態では、ソース電極１４及びドレイン電極１５と同時に金属層１６及び１７が形成される。つまり、金属層１６及び１７は、いずれもソース電極１４及びドレイン電極１５と同一の層に設けられる。したがって、金属層１６及び１７は、ソース電極１４及びドレイン電極１５と同様に、チタン／アルミニウム／チタンの三層構造を有する。ただし、この例に限らず、金属層１６及び１７は、ソース電極１４及びドレイン電極１５とは別の金属材料で形成されてもよい。
金属層１６及び１７は、いずれも酸化物半導体層３０に接するように設けられる。このとき、金属層１６及び１７は、それぞれソース電極１４及びドレイン電極１５から離間して配置される。具体的には、本実施形態では、ソース電極１４と金属層１６との間の距離は、１．０μｍ以上３．０μｍ以下（好ましくは、１．５μｍ以上２．０μｍ以下）である。ドレイン電極１５と金属層１７との間の距離も、１．０μｍ以上３．０μｍ以下（好ましくは、１．５μｍ以上２．０μｍ以下）である。
本実施形態において、金属層１６及び１７は、電気的にフローティングである。ただし、この例に限らず、金属層１６及び１７は、一定の電位に固定されていてもよい。金属層１６及び１７の幅には、特に制限はない。本実施形態において、金属層１６及び１７の幅は、１．０μｍ以上３．０μｍ以下である。ただし、金属層１６及び１７の幅の下限は、露光可能な最小限の幅であってもよい。
ソース電極１４、ドレイン電極１５、金属層１６及び金属層１７の上には、絶縁層１８及び１９が設けられる。絶縁層１８及び１９は、それぞれパッシベーション層として機能する。本実施形態では、絶縁層１８として、酸化シリコン層を用いる。また、絶縁層１９として、窒化シリコン層を用いる。絶縁層１８は、パッシベーション層としての役割に加えて、酸化物半導体層３０に酸素を供給する役割を有する。そのため、絶縁層１８の材料としては、酸化シリコン、酸窒化シリコンなどの比較的酸素の含有量が多い材料を用いることが好ましい。これに対し、絶縁層１９は、パッシベーション層としての役割が主である。そのため、絶縁層１９は、膜質が緻密な窒化シリコン層を用いることが好ましい。
［酸化物半導体層３０の構成］
本実施形態の薄膜トランジスタ１０は、酸化物半導体層３０が、互いに電気抵抗の異なる複数の領域（換言すれば、電気伝導度が異なる複数の領域）を有する。具体的には、酸化物半導体層３０は、ソース領域３１、ドレイン領域３２、第１低抵抗領域３３～３６、第２低抵抗領域３７及び３８、並びに、チャネル領域３９を有する。
第１低抵抗領域３３～３６並びに第２低抵抗領域３７及び３８は、いずれもチャネル領域３９よりも低い電気抵抗を有する。第２低抵抗領域３７及び３８は、第１低抵抗領域３３～３６よりもさらに低い電気抵抗を有する。また、第２低抵抗領域３７及び３８の電気抵抗は、ソース領域３１及びドレイン領域３２の電気抵抗と略等しい。本実施形態では、第１低抵抗領域３３～３６が、ソース領域３１又はドレイン領域３２の近傍における電界集中を緩和するバッファ領域として機能する。このようなバッファ領域は、ホットキャリア対策として有効である。
本実施形態の酸化物半導体層３０は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であるため、層内部から外部へと酸素が脱離すると、酸素が脱離した部分の電気抵抗が低下するという物性を有する。したがって、酸化物半導体層３０に対して他の金属層が接すると、他の金属層の酸化に伴い、酸化物半導体層３０の内部から酸素が脱離するという現象が起こる。すなわち、本実施形態の酸化物半導体層３０は、他の金属層が接する部分及びその近傍の電気抵抗が低下するという物性を有する。したがって、本実施形態の酸化物半導体層３０には、ソース電極１４、ドレイン電極１５、金属層１６及び金属層１７などの影響により、チャネル領域３９よりも電気抵抗の低い領域が形成される。
具体的には、図４Ａに示すように、ソース領域３１及びドレイン領域３２は、それぞれ酸化物半導体層３０のうちソース電極１４及びドレイン電極１５と接する領域に形成される。第２低抵抗領域３７及び３８は、酸化物半導体層３０のうち金属層１６及び１７と接する領域に形成される。
第１低抵抗領域３３は、ソース領域３１と第２低抵抗領域３７との間に形成される。このとき、ソース領域３１と第２低抵抗領域３７との間は、全域にわたって第１低抵抗領域３３となっている。同様に、第１低抵抗領域３４は、ドレイン領域３２と第２低抵抗領域３８との間に形成される。この場合も、ドレイン領域３２と第２低抵抗領域３８との間は、全域にわたって第１低抵抗領域３４となっている。第１低抵抗領域３５は、第２低抵抗領域３７とチャネル領域３９との間に形成される。同様に、第１低抵抗領域３６は、第２低抵抗領域３８とチャネル領域３９との間に形成される。
前述のとおり、ソース領域３１、ドレイン領域３２、第１低抵抗領域３３～３６、並びに、第２低抵抗領域３７及び３８は、酸化物半導体層３０の内部から酸素が脱離することにより形成される。そのため、これらの領域の酸素濃度は、チャネル領域３９の酸素濃度よりも低い。また、第１低抵抗領域３３～３６は、ソース電極１４、ドレイン電極１５、金属層１６及び金属層１７とは直接的に接していない。したがって、第１低抵抗領域３３～３６の酸素濃度は、ソース領域３１、ドレイン領域３２並びに第２低抵抗領域３７及び３８よりも高く、チャネル領域３９より低い。
また、第１低抵抗領域３３～３６の長さ（キャリアが移動する方向に沿った長さ）は、ソース電極１４、ドレイン電極１５、金属層１６及び金属層１７を形成した後の製造プロセスの条件により変化する。例えば、第１低抵抗領域３３～３６の長さは、絶縁層１８を形成する際のプロセス温度、又は、絶縁層１８を形成した後のベーク温度などにより制御することが可能である。本実施形態では、例えば、第１低抵抗領域３５及び３６がそれぞれ０．５μｍ以上１．５μｍ以下となるように、絶縁層１８を形成する際のプロセス温度を制御する。ただし、この例に限らず、最終的に、第１低抵抗領域３５及び３６の長さを所望の長さにすることができれば、制御方法は問わない。
第１低抵抗領域３４は、ドレイン電極１５及び金属層１７の両方の影響により酸素が脱離する。そのため、第１低抵抗領域３４の形成は、ドレイン電極１５に近い領域と金属層１７に近い領域の両方から進行する。したがって、例えば上述のプロセス温度を経由した場合、第１低抵抗領域３４の長さは、第１低抵抗領域３６の約２倍の長さになる。すなわち、第１低抵抗領域３４の長さは、１．０μｍ以上３．０μｍ以下となる。その結果、ドレイン領域３２の近傍のバッファ領域の長さは、実質的に、第１低抵抗領域３４及び３６の長さの合計になる。すなわち、本実施形態によれば、ドレイン領域３２の近傍のバッファ領域として、１．５μｍ以上４．５μｍ以下（好ましくは、２．０μｍ以上３．０μｍ以下）の長さの低抵抗領域を形成することができる。ここではドレイン領域３２の近傍に着目して説明したが、ソース領域３１の近傍についても同様である。
本出願人の知見によれば、酸化物半導体を用いた薄膜トランジスタにおいて、ドレイン領域の近傍に配置した低抵抗領域の長さが長いほど、ホットキャリア耐性は向上する。具体的には、本出願人は、低抵抗領域の長さが少なくとも１．５μｍ以上（好ましくは、２．０μｍ以上）であれば、ホットキャリアによる特性劣化を有効に抑制できるという知見を得ている。しかしながら、ソース電極１４及びドレイン電極１５のみを用いて酸化物半導体層３０から酸素を脱離させた場合、十分な長さの低抵抗領域を形成することは困難である。
これに対し、本実施形態では、ソース電極１４及びドレイン電極１５の形成と同時に金属層１６及び１７を形成するだけで、低抵抗領域が形成されるトータルの長さを増加させることができる。このように、本実施形態によれば、製造プロセスを増加することなく、十分な長さの第１低抵抗領域３３～３６を形成することができる。
また、第１低抵抗領域３３～３６の長さが、ソース電極１４、ドレイン電極１５、金属層１６及び金属層１７を形成した後の熱履歴等によって決定されるため、基板１１０の面内における第１低抵抗領域３３～３６の長さのばらつきが少ない。したがって、複数の薄膜トランジスタ１０に対して、均一な長さのバッファ領域を形成することができる。
さらに、本実施形態によれば、ソース領域３１及びドレイン領域３２の両方の近傍に十分な長さのバッファ領域を形成することができる。そのため、例えば、図２に示した選択トランジスタ３１０のように、ソースとドレインとが入れ替わるような薄膜トランジスタにおいて、キャリアの移動方向にかかわらず、ホットキャリアによる特性劣化を抑制することが可能である。交流駆動等によりソースとドレインとが入れ替わる場合であっても、キャリアの移動方向にかかわらず、特性劣化を抑制することが可能である。
以上のとおり、本実施形態によれば、酸化物半導体を用いた薄膜トランジスタ１０を含む表示装置１００の信頼性を向上させることができる。
［薄膜トランジスタ１０の製造方法］
図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図９Ａは、本発明の第１実施形態の表示装置１００に用いる薄膜トランジスタ１０の製造方法を示す断面図である。図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ及び図９Ｂは、本発明の第１実施形態の表示装置１００に用いる薄膜トランジスタ１０の製造方法を示す平面図である。
まず、図５Ａ及び図５Ｂに示すように、基板１１０の上にゲート電極１１を形成する。具体的には、ゲート電極１１を構成する金属材料（本実施形態では、金属材料としてアルミニウムとチタン）を含む金属層を形成する。その後、アルミニウムとチタンが積層された金属層に対してエッチング加工を行ってゲート電極１１を形成する。
次に、図６Ａ及び図６Ｂに示すように、ゲート電極１１を覆うように、絶縁層１２及び１３を形成する。本実施形態では、まず、絶縁層１２として、窒化シリコン層を形成する。その後、絶縁層１２の上に、絶縁層１３として酸化シリコン層を形成する。絶縁層１３を形成した後、絶縁層１３の上に酸化物半導体層３０を形成する。本実施形態では、まず、酸化インジウムガリウム亜鉛（ＩＧＺＯ）で構成される酸化物半導体層を４０ｎｍ以上１００ｎｍ以下の厚さで形成する。その後、酸化物半導体層に対してエッチング加工を行って酸化物半導体層３０を形成する。
次に、図７Ａ及び図７Ｂに示すように、酸化物半導体層３０を覆うように、金属層２０を形成する。金属層２０は、下層から順に、チタン層、アルミニウム層及びチタン層を積層して形成する。本実施形態では、最下層にチタン層を設けることにより、酸化物半導体層３０とアルミニウム層とが直接接触しないようにする。これにより、アルミニウム層の酸化に伴う酸化物半導体層３０からの過剰な酸素の脱離を防ぐことができる。
次に、図８Ａ及び図８Ｂに示すように、金属層２０に対してエッチング加工を行ってソース電極１４、ドレイン電極１５、金属層１６及び金属層１７を形成する。このとき、図８Ｂに示すように、金属層１６及び１７は、酸化物半導体層３０を横切るように形成される。本実施形態では、ソース電極１４と金属層１６との間、又は、ドレイン電極１５と金属層１７との間を、１．０μｍ以上３．０μｍ以下（好ましくは、１．５μｍ以上２．０μｍ以下）の距離で離間させる。
次に、図９Ａ及び図９Ｂに示すようにソース電極１４、ドレイン電極１５、金属層１６、金属層１７及び酸化物半導体層３０を覆うように、絶縁層１８を形成する。本実施形態では、絶縁層１８として、酸化シリコン層を１００ｎｍ以上３００ｎｍ以下の厚さで形成する。本実施形態では、絶縁層１８の形成プロセスの最中に、酸化物半導体層３０に、ソース領域３１、ドレイン領域３２、第１低抵抗領域３３～３６、第２低抵抗領域３７及び３８、並びに、チャネル領域３９が形成される。絶縁層１８を形成した後、絶縁層１８に対してベークプロセスを行ってもよい。第１低抵抗領域３３～３６の長さは、絶縁層１８に対するベークプロセスの温度で調整してもよい。
上述した絶縁層１８の形成プロセス及び絶縁層１８に対するベークプロセスでは、チャネル領域３９に対し、絶縁層１８である酸化シリコン層から酸素が供給される。これにより、チャネル領域３９が正常にチャネルとして機能するように、チャネル領域３９の電気抵抗を調整することができる。絶縁層１８から放出される酸素は、第１低抵抗領域３３～３６にも供給される。しかしながら、第１低抵抗領域３３～３６からは金属層１６及び１７の影響により酸素が脱離する。したがって、第１低抵抗領域３３～３６の電気抵抗は、チャネル領域３９の電気抵抗よりも低くなる。
図９Ａ及び図９Ｂのプロセスを完了したら、絶縁層１８の上に絶縁層１９を形成する。本実施形態では、絶縁層１９として、窒化シリコン層を１００ｎｍ以上２００ｎｍ以下の厚さで形成する。これにより、図４Ａ及び図４Ｂを用いて説明した構造の薄膜トランジスタ１０が完成する。
＜第２実施形態＞
本実施形態では、第１実施形態とは異なる構造の薄膜トランジスタ１０ａを備えた表示装置について説明する。本実施形態では、主として、第１実施形態と相違する部分について説明する。本実施形態の説明に用いる図面について、第１実施形態と同一の構成については、同一の符号を付して詳細な説明を省略する。
図１０Ａは、本発明の第２実施形態の表示装置に用いる薄膜トランジスタ１０ａの構成を示す断面図である。図１０Ｂは、本発明の第２実施形態の表示装置に用いる薄膜トランジスタ１０ａの構成を示す平面図である。図１０Ａ及び図１０Ｂに示すように、本実施形態では、ソース電極１４の近傍には金属層（図４Ａ及び図４Ｂに示した金属層１６）を設けない構成とする。
ソースとドレインとの位置関係が変化せず、常に一定の方向にキャリアが移動する薄膜トランジスタの場合、ドレイン領域の近傍にのみ十分な長さのバッファ領域が設けられていればよい。このような場合に対応して、本実施形態では、ドレイン領域３２の近傍のみに、第１低抵抗領域３４及び３６が設けられている。この場合、ソース領域３１の近傍には、ソース電極１４の酸化に伴って形成された第１低抵抗領域４１のみが形成される。したがって、本実施形態では、第１低抵抗領域４１と第１低抵抗領域３６との間がチャネル領域４２として機能する。
本実施形態においても、製造プロセスを増加することなく、ドレイン領域３２の近傍に十分な長さの第１低抵抗領域３４及び３６を形成することができる。また、第１実施形態と同様に、複数の薄膜トランジスタ１０ａの間で第１低抵抗領域３４及び３６の長さを均一にすることができる。このように、本実施形態によれば、酸化物半導体を用いた薄膜トランジスタ１０ａを含む表示装置の信頼性を向上させることができる。
＜第３実施形態＞
本実施形態では、第１実施形態とは異なる構造の薄膜トランジスタ１０ｂを備えた表示装置について説明する。なお、本実施形態の薄膜トランジスタ１０ｂは、第１実施形態で説明したボトムゲート型の薄膜トランジスタ１０の構造を、トップゲート型の薄膜トランジスタに変更したものに相当する。
図１１Ａは、本発明の第３実施形態の表示装置に用いる薄膜トランジスタ１０ｂの構成を示す断面図である。図１１Ｂは、本発明の第３実施形態の表示装置に用いる薄膜トランジスタ１０ｂの構成を示す平面図である。図１１Ｂでは、説明の便宜上、図１１Ａに示したゲート絶縁層５２、絶縁層５４及び絶縁層５５の図示を省略する。薄膜トランジスタ１０ｂは、図２に示した選択トランジスタ３１０及び駆動トランジスタ３２０の少なくとも一方に用いることができる。図１１Ａ及び図１１Ｂに示す薄膜トランジスタ１０ｂは、トップゲート型トランジスタの一例である。
基板１１０の上には、下地層５１を介して酸化物半導体層６０が設けられる。下地層５１としては、酸化シリコン層、又は、窒化シリコン層と酸化シリコン層との二層構造を有する絶縁層を用いることができる。下地層５１を二層構造とする場合、酸化物半導体層６０と接する絶縁層は、酸化シリコン層とすることが望ましい。基板１１０の材料は、第１実施形態と同様であるため、ここでの説明は省略する。
酸化物半導体層６０の材料として、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムスズ亜鉛（ＩＴＺＯ）、酸化インジウムアルミニウム亜鉛（ＩＡＺＯ）、または酸化亜鉛（ＺｎＯ）などを用いることができる。また、酸化物半導体層６０は、単層であってもよく、積層であってもよい。本実施形態では、酸化物半導体層６０として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用いる。そのため、本実施形態の薄膜トランジスタ１０ｂは、多数キャリアを電子とするＮチャネル型トランジスタとして動作する。
酸化物半導体層６０は、ゲート絶縁層５２で覆われる。本実施形態では、ゲート絶縁層５２として、酸化シリコン層を用いる。ただし、この例に限らず、ゲート絶縁層５２として、窒化シリコン層と酸化シリコン層との二層構造を有する絶縁層を用いてもよい。ただし、この場合、酸化物半導体層６０と接する絶縁層は、酸化シリコン層とすることが望ましい。
ゲート絶縁層５２の上には、ゲート電極５３が設けられる。ゲート電極５３の材料は、第１実施形態と同様であるため、ここでの説明は省略する。ゲート電極５３は、絶縁層５４及び５５で覆われる。本実施形態において、絶縁層５４は、酸化シリコン層である。絶縁層５４は、主に、ゲート電極５３と、ソース電極５６、ドレイン電極５７、金属層５８及び金属層５９とを絶縁分離するために設けられる。絶縁層５５は、窒化シリコン層である。絶縁層５５は、パッシベーション膜として機能する。ただし、この例に限らず、絶縁層５５は、省略することも可能である。
絶縁層５５の上には、ソース電極５６、ドレイン電極５７、金属層５８及び金属層５９が設けられる。本実施形態では、ソース電極５６、ドレイン電極５７、金属層５８及び金属層５９として、第１実施形態と同様に、チタン／アルミニウム／チタンの三層構造を有する金属層を用いる。本実施形態において、金属層５８及び５９は、電気的にフローティングであってもよいし、一定の電位に固定されていてもよい。本実施形態において、ソース電極５６、ドレイン電極５７、金属層５８及び金属層５９は、同一プロセスで同時に形成される。ただし、この例に限らず、金属層５８及び５９は、ソース電極５６及びドレイン電極５７とは別の金属材料で形成されてもよい。
ソース電極５６、ドレイン電極５７、金属層５８及び金属層５９は、いずれもゲート絶縁層５２、絶縁層５４及び５５に設けられたコンタクトホールを介して酸化物半導体層６０に接する。したがって、第１実施形態と同様に、ソース電極５６、ドレイン電極５７、金属層５８及び金属層５９の酸化に伴い、酸化物半導体層６０から酸素が脱離する。その結果、酸化物半導体層６０には、ソース領域６１、ドレイン領域６２、第１低抵抗領域６３～６６、並びに、第２低抵抗領域６７及び６８が形成される。ソース領域６１、ドレイン領域６２、第１低抵抗領域６３～６６、並びに、第２低抵抗領域６７及び６８の詳細については、それぞれ、第１実施形態で説明したソース領域３１、ドレイン領域３２、第１低抵抗領域３３～３６、並びに、第２低抵抗領域３７及び３８と同様であるため、ここでの説明は省略する。
金属層５８及び５９は、それぞれソース電極５６及びドレイン電極５７から離間して配置される。具体的には、本実施形態では、第１低抵抗領域６３の長さ、又は、第１低抵抗領域６４の長さが、１．０μｍ以上３．０μｍ以下（好ましくは、１．５μｍ以上２．０μｍ以下）になるように設計する。したがって、ソース領域６１又はドレイン領域６２の近傍のバッファ領域の長さ（第１低抵抗領域６３及び６５の長さの合計、又は、第１低抵抗領域６４及び６６の長さの合計）は、１．５μｍ以上４．５μｍ以下（好ましくは、２．０μｍ以上３．０μｍ以下）になる。
以上のとおり、本実施形態によれば、製造プロセスを増加することなく、十分な長さの第１低抵抗領域６３～６６を形成することができる。また、第１低抵抗領域６３～６６の長さが、ソース電極５６、ドレイン電極５７、金属層５８及び金属層５９を形成した後の熱履歴等によって決定されるため、基板１１０の面内における長さのばらつきが少なく、複数の薄膜トランジスタ１０ｂに対して均一な長さのバッファ領域を形成することができる。このように、本実施形態によれば、酸化物半導体を用いた薄膜トランジスタ１０ｂを含む表示装置の信頼性を向上させることができる。
＜第４実施形態＞
本実施形態では、第３実施形態とは異なる構造の薄膜トランジスタ１０ｃを備えた表示装置について説明する。本実施形態では、主として、第１実施形態と相違する部分について説明する。本実施形態の説明に用いる図面について、第１実施形態と同一の構成については、同一の符号を付して詳細な説明を省略する。
図１２Ａは、本発明の第４実施形態の表示装置に用いる薄膜トランジスタ１０ｃの構成を示す断面図である。図１２Ｂは、本発明の第２実施形態の表示装置に用いる薄膜トランジスタ１０ｃの構成を示す平面図である。図１２Ａ及び図１２Ｂに示すように、本実施形態では、金属層７１及び７２として、ゲート電極５３と同一の層の金属層を用いる。
本実施形態では、ゲート絶縁層５２を形成した後、後に第２低抵抗領域６７及び６８となる領域が露出するように、ゲート絶縁層５２に対してコンタクトホールを形成する。その後、アルミニウムとチタンが積層された金属層を形成し、エッチング加工を行ってゲート電極５３、金属層７１及び金属層７２を形成する。すなわち、本実施形態において、ゲート電極５３、金属層７１及び金属層７２は、同一プロセスで同時に形成される。ただし、この例に限らず、金属層７１及び７２は、ゲート電極５３とは別の金属材料で形成されてもよい。
金属層７１及び金属層７２は、いずれもゲート絶縁層５２に設けられたコンタクトホールを介して酸化物半導体層６０に接する。したがって、ソース電極５６、ドレイン電極５７、金属層７１及び金属層７２に起因して、酸化物半導体層６０には、第１低抵抗領域６３～６６並びに第２低抵抗領域６７及び６８が形成される。酸化物半導体層６０の構成は、第３実施形態と同様であるので、ここでの説明は省略する。
本実施形態においても、製造プロセスを増加することなく、ドレイン領域６２の近傍に十分な長さの第１低抵抗領域６４及び６６を形成することができる。また、第３実施形態と同様に、複数の薄膜トランジスタ１０ｃに対して第１低抵抗領域６４及び６６の長さを均一にすることができる。このように、本実施形態によれば、酸化物半導体を用いた薄膜トランジスタ１０ｃを含む表示装置の信頼性を向上させることができる。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。各実施形態を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０、１０ａ～１０ｃ…薄膜トランジスタ、１１…ゲート電極、１２、１３…絶縁層、１４…ソース電極、１５…ドレイン電極、１６、１７…金属層、１８、１９…絶縁層、２０…金属層、３０…酸化物半導体層、３１…ソース領域、３２…ドレイン領域、３３～３６…第１低抵抗領域、３７、３８…第２低抵抗領域、３９…チャネル領域、４１…第１低抵抗領域、４２…チャネル領域、５１…下地層、５２…ゲート絶縁層、５３…ゲート電極、５４、５５…絶縁層、５６…ソース電極、５７…ドレイン電極、５８、５９…金属層、６０…酸化物半導体層、６１…ソース領域、６２…ドレイン領域、６３～６６…第１低抵抗領域、６７、６８…第２低抵抗領域、７１、７２…金属層、１００…表示装置、１１０…基板、１２０…表示部、１２１…絶縁層、１２２…アノード電極、１２３…隔壁層、１２４…有機層、１２５…カソード電極、１２６…封止層、１２６ａ、１２６ｃ…無機絶縁層、１２６ｂ…有機絶縁層、１２７…接着層、１２８…カバーガラス、１３０…駆動回路部、１４０…端子部、１４１…端子、１５０…フレキシブルプリント回路基板、１６０…ドライバＩＣチップ、２００…画素、２００Ｒ、２００Ｇ、２００Ｂ…画素、３００…画素回路、３１０…選択トランジスタ、３１２…ゲート線、３１４…データ線、３２０…駆動トランジスタ、３２２…アノード電源線、３２４…カソード電源線、３３０…キャパシタ、３４０…発光素子

Claims (12)

  1. 各画素に薄膜トランジスタを有する表示装置であって、
    前記薄膜トランジスタは、
    酸化物半導体層と、
    ゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層に重畳するゲート電極と、
    前記酸化物半導体層に接するソース電極と、
    前記酸化物半導体層に接するドレイン電極と、
    前記酸化物半導体層に接するとともに、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極から離間して配置された第１金属層と、
    を有する、表示装置。
  2. 前記第１金属層と前記ドレイン電極との間の距離は、１．０μｍ以上３．０μｍ以下である、請求項１に記載の表示装置。
  3. 前記第１金属層及び前記ドレイン電極は、互いに同一の層に設けられている、請求項１に記載の表示装置。
  4. 前記第１金属層及び前記ドレイン電極は、互いに同一の金属材料で構成されている、請求項１に記載の表示装置。
  5. 前記第１金属層は、電気的にフローティングである、請求項１に記載の表示装置。
  6. 前記酸化物半導体層は、チャネル領域、ドレイン領域、及び前記チャネル領域と前記ドレイン領域との間の低抵抗領域を有する、請求項１に記載の表示装置。
  7. 前記低抵抗領域のうち第１領域は、前記第１金属層に接する領域と前記ドレイン領域との間に配置される、請求項６に記載の表示装置。
  8. 前記低抵抗領域のうち第２領域は、前記第１金属層に接する領域と前記チャネル領域との間に配置される、請求項７に記載の表示装置。
  9. 前記第１領域と前記第２領域とは、前記第１金属層に接する領域により互いに離間している、請求項８に記載の表示装置。
  10. 前記第１金属層は、前記ゲート絶縁層を貫通して前記酸化物半導体層に接する、請求項１に記載の表示装置。
  11. さらに、前記酸化物半導体層に接するとともに、前記ソース電極と前記第１金属層との間に、前記ソース電極及び前記第１金属層から離間して配置された第２金属層を有する、請求項１に記載の表示装置。
  12. 前記第２金属層と前記ソース電極との間の距離は、１．０μｍ以上３．０μｍ以下である、請求項１１に記載の表示装置。
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EP4025021A4 (en) * 2019-08-27 2022-11-23 BOE Technology Group Co., Ltd. DISPLAY DEVICE AND MANUFACTURING METHOD, HEAT DISSIPATION FILM LAYER AND ELECTRONIC DEVICE
CN113809163B (zh) * 2021-09-17 2023-11-24 武汉天马微电子有限公司 金属氧化物晶体管、显示面板及显示装置
CN117957662A (zh) * 2022-08-29 2024-04-30 京东方科技集团股份有限公司 薄膜晶体管单元及制备方法、移位寄存器单元

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100611224B1 (ko) * 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR101002666B1 (ko) * 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
JP6410496B2 (ja) * 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
KR20150044327A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 전계 완화 박막트랜지스터, 이의 제조 방법 및 이를 포함하는 표시장치

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