KR20240040176A - 표시 장치 및 그 제조 방법 - Google Patents

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김혜원
박주찬
이필석
최충석
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Abstract

본 개시는 표시 장치 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 기판 위에 위치하는 제1 전극, 상기 제1 전극 위에 위치하는 화소 정의층, 상기 화소 정의층 위에 위치하는 분리 패턴, 상기 화소 정의층과 상기 분리 패턴 사이에 위치하는 보조 배선, 상기 제1 전극, 상기 화소 정의층, 및 상기 분리 패턴 위에 위치하는 제2 전극, 상기 트랜지스터와 상기 제2 전극 사이를 연결하는 연결 배선, 및 상기 제1 전극과 상기 제2 전극 사이에 위치하는 중간층을 포함하고, 상기 분리 패턴 위에 위치하는 제2 전극의 부분과 상기 분리 패턴의 주변에 위치하는 제2 전극의 부분은 서로 분리되어 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
표시 장치는 복수의 화소를 포함할 수 있으며, 각 화소는 발광 소자 및 이와 연결된 화소 구동 회로부를 포함할 수 있다. 화소 구동 회로부는 n형(또는 NMOS) 트랜지스터 및/또는 p형(또는 PMOS) 트랜지스터를 포함할 수 있다. n형 트랜지스터로 화소 구동 회로부를 구성하면 구동 트랜지스터의 소스 전압이 발광 소자의 열화에 의해 시프트(shift) 되면서 잔상에 취약해지거나 휘도 저하가 가속화될 수 있고, 이에 따라 표시 품질이 저하될 수 있다.
실시예들은 표시 품질을 개선할 수 있는 표시 장치 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 기판 위에 위치하는 제1 전극, 상기 제1 전극 위에 위치하는 화소 정의층, 상기 화소 정의층 위에 위치하는 분리 패턴, 상기 화소 정의층과 상기 분리 패턴 사이에 위치하는 보조 배선, 상기 제1 전극, 상기 화소 정의층, 및 상기 분리 패턴 위에 위치하는 제2 전극, 상기 트랜지스터와 상기 제2 전극 사이를 연결하는 연결 배선, 및 상기 제1 전극과 상기 제2 전극 사이에 위치하는 중간층을 포함하고, 상기 분리 패턴 위에 위치하는 제2 전극의 부분과 상기 분리 패턴의 주변에 위치하는 제2 전극의 부분은 서로 분리되어 있다.
상기 표시 장치는 화면을 표시하는 표시 영역, 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 보조 배선은 상기 표시 영역 및 상기 주변 영역에 위치할 수 있다.
일 실시예에 따른 표시 장치는 상기 주변 영역에 위치하고, 고전위 전원 전압을 전달하는 제1 전원 전압선을 더 포함하고, 상기 보조 배선은 상기 제1 전원 전압선과 연결될 수 있다.
상기 화소 정의층은 상기 제1 전원 전압선 위에 위치하고, 상기 화소 정의층은 상기 제1 전원 전압선과 중첩하는 개구를 포함하고, 상기 보조 배선은 상기 개구 내에서 상기 제1 전원 전압선과 연결될 수 있다.
상기 주변 영역에서 상기 분리 패턴은 상기 보조 배선 위에 위치하고, 상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭과 동일할 수 있다.
상기 주변 영역에서 상기 분리 패턴은 상기 보조 배선 및 상기 화소 정의층 위에 위치하고, 상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭보다 좁을 수 있다.
상기 분리 패턴은 상기 표시 영역에 위치하고, 상기 주변 영역에는 위치하지 않고, 상기 주변 영역에서, 상기 보조 배선 바로 위에 상기 중간층이 위치할 수 있다.
상기 제1 전원 전압선은 상기 제1 전극과 동일한 층에 위치할 수 있다.
상기 표시 영역에 위치하는 보조 배선과 상기 주변 영역에 위치하는 보조 배선은 서로 연결되어 일체로 형성될 수 있다.
상기 표시 영역에 위치하는 보조 배선은 평면상에서 그물 형상을 가지고, 상기 주변 영역에 위치하는 보조 배선은 평면상에서 상기 표시 영역을 둘러싸는 형상을 가질 수 있다.
상기 보조 배선에는 일정한 전압이 인가될 수 있다.
상기 보조 배선은 산화물 반도체를 포함할 수 있다.
상기 화소 정의층은 포지티브형 감광성 수지를 포함하고, 상기 분리 패턴은 네거티브형 감광성 수지를 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 트랜지스터를 형성하는 단계, 상기 트랜지스터에 연결되는 연결 배선을 형성하는 단계, 상기 연결 배선 위에 절연층을 형성하는 단계, 상기 절연층 위에 제1 전극을 형성하는 단계, 상기 제1 전극 위에 화소 정의층을 형성하고, 상기 화소 정의층을 패터닝하여 상기 제1 전극과 중첩하는 제1 개구, 및 상기 연결 배선과 중첩하는 제2 개구를 형성하는 단계, 상기 화소 정의층 위에 서로 중첩하는 보조 배선 및 분리 패턴을 형성하는 단계, 상기 제1 전극, 상기 화소 정의층, 및 상기 분리 패턴 위에 중간층을 형성하는 단계, 및 상기 중간층 위에 상기 연결 배선과 연결되는 제2 전극을 형성하는 단계를 포함한다.
상기 화소 정의층 위에 제1 물질층, 및 제2 물질층을 순차적으로 적층하는 단계, 상기 제2 물질층을 패터닝하여 상기 분리 패턴을 형성하는 단계, 및 상기 분리 패턴을 마스크로 이용하여 상기 제1 물질층을 패터닝하여 상기 보조 배선을 형성하는 단계를 포함할 수 있다.
상기 제1 물질층은 산화물 반도체를 포함하고, 상기 제2 물질층은 네거티브형 감광성 수지를 포함할 수 있다.
상기 화소 정의층은 포지티브형 감광성 수지를 포함할 수 있다.
상기 제1 개구 및 상기 제2 개구는 상기 기판으로부터 멀어질수록 점차적으로 폭이 넓어지고, 상기 분리 패턴은 상기 기판으로부터 멀어질수록 점차적으로 폭이 넓어질 수 있다.
상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭과 동일할 수 있다.
상기 화소 정의층 위에 제1 물질층을 형성하고, 상기 제1 물질층을 패터닝하여 상기 보조 배선을 형성하는 단계, 및 상기 보조 배선 위에 제2 물질층을 형성하고, 상기 제2 물질층을 패터닝하여 상기 분리 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭보다 좁을 수 있다.
상기 표시 장치는 화면을 표시하는 표시 영역, 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 보조 배선은 상기 표시 영역 및 상기 주변 영역에 위치할 수 있다.
상기 제1 전극을 형성하는 단계에서, 상기 주변 영역에 고전위 전원 전압을 전달하는 제1 전원 전압선을 형성하고, 상기 보조 배선은 상기 제1 전원 전압선과 연결될 수 있다.
상기 화소 정의층에 상기 제1 개구 및 상기 제2 개구를 형성하는 단계에서, 상기 화소 정의층에 상기 제1 전원 전압선과 중첩하는 제3 개구를 더 형성하고, 상기 보조 배선은 상기 개구 내에서 상기 제1 전원 전압선과 연결될 수 있다.
실시예들에 따르면, 표시 장치의 표시 품질을 개선할 수 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 하나의 화소의 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 발광 소자의 적층 구조를 개략적으로 나타낸 도면이다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 6은 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 7은 도 6의 VII-VII’선을 따라 나타낸 단면도이다.
도 8 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 16은 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 17은 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 18은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 19는 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 하나의 화소의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도면에서, 방향을 나타내는데 부호 "x", "y" 및 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다.
이하에서 도면을 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 표시 패널(10), 표시 패널(10)에 접합되어 있는 연성 인쇄 회로막(20), 그리고 집적회로 칩(30) 등을 포함하는 구동 장치를 포함할 수 있다. 표시 장치는 모바일폰, 스마트폰, 태블릿, 노트북 컴퓨터, 모니터, 멀티미디어 플레이어, 게임기 등과 같은 전자 기기에서 영상을 표시하는데 사용될 수 있다.
표시 패널(10)은 영상이 표시되는 화면에 해당하는 표시 영역(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 회로들 및/또는 배선들이 배치되어 있는 주변 영역(PA)을 포함할 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다. 도 1에서 점선으로 이루어진 폐루프의 내측이 표시 영역(DA)일 수 있고, 폐루프의 외측이 주변 영역(PA)일 수 있다. 표시 영역(DA)은 평면상에서 대략 사각형으로 이루어질 수 있다. 이때, 표시 영역(DA)의 코너부는 라운드 형상을 가질 수 있다. 다만, 이러한 표시 영역(DA)의 형상은 하나의 예시에 불과하며, 다양하게 변경될 수 있다. 예를 들면, 표시 영역(DA)은 사각형 외의 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 행렬로 배치될 수 있다. 또한, 표시 영역(DA)에는 게이트선(gate line), 데이터선(data line), 전원 전압선(power voltage line) 등과 같은 배선(wiring)들이 배치될 수 있다. 게이트선은 대략 제1 방향(x)으로 연장될 수 있고, 데이터선은 대략 제2 방향(y)으로 연장될 수 있으며, 전원 전압선은 대략 제1 방향(x) 및/또는 제2 방향(y)으로 연장될 수 있다. 각각의 화소(PX)에는 게이트선, 데이터선, 전원 전압선 등이 연결되어 있으며, 각각의 화소(PX)는 이들 배선으로부터 게이트 신호(스캔 신호라고도 함), 데이터 전압, 전원 전압 등을 인가받을 수 있다. 각각의 화소(PX)는 발광 소자 및 이와 연결된 화소 구동 회로부를 포함할 수 있다. 화소 구동 회로부는 발광 소자의 일 단에 연결되고, 구동 트랜지스터를 포함하는 소자들로 구성된 단위 회로부로서, 게이트선, 데이터선 등의 배선들을 통해 인가되는 신호들에 기초하여 구동 전류를 생성하여 발광 소자에 인가할 수 있다.
도시는 생략하였으나, 표시 영역(DA)에는 사용자의 접촉 및/또는 비접촉 터치를 감지하기 위한 터치 센서가 배치될 수 있다.
표시 패널(10)의 주변 영역(PA)에는 표시 패널(10)의 외부로부터 신호들을 전달받기 위한 패드들이 배열되어 있는 패드부(pad portion)(PP)가 위치할 수 있다. 패드부(PP)는 표시 패널(10)의 한 가장자리를 따라 제1 방향(x)으로 길게 위치할 수 있다. 이때, 복수의 패드들이 제1 방향(x)을 따라 소정의 간격을 가지고 이격되도록 배치될 수 있다. 패드부(PP)에는 연성 인쇄 회로막(20)이 접합(bonding)될 수 있고, 연성 인쇄 회로막(20)의 패드들은 패드부(PP)의 패드들에 전기적으로 연결될 수 있다.
표시 패널(10)의 주변 영역(PA)에는 표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치(driving unit)가 위치할 수 있다. 구동 장치는 데이터선들에 데이터 전압을 인가하는 데이터 구동부(data driver), 게이트선들에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부 및 게이트 구동부를 제어하는 타이밍 제어부(timing controller)를 포함할 수 있다. 화소들(PX)은 게이트 구동부에서 생성되는 게이트 신호에 따라 소정 타이밍에 데이터 전압을 인가받을 수 있다. 게이트 구동부는 표시 패널(10)에 집적될 수 있고, 표시 영역(DA)의 적어도 일측에 위치할 수 있다. 데이터 구동부 및 타이밍 제어부는 집적회로 칩(구동 IC 칩 또는 구동 IC이라고도 함)(30)으로 제공될 수 있고, 집적회로 칩(30)은 표시 패널(10)의 주변 영역(PA)에 실장될 수 있다. 집적회로 칩(30)은 연성 인쇄 회로막(20) 등에 실장되어 표시 패널(10)에 전기적으로 연결될 수도 있다.
도 2는 일 실시예에 따른 표시 장치의 하나의 화소의 회로도이고, 도 3은 일 실시예에 따른 표시 장치의 발광 소자의 적층 구조를 개략적으로 나타낸 도면이다.
도 2를 참고하면, 일 실시예에 따른 표시 장치는 복수의 화소(PX)를 포함하고, 복수의 화소(PX) 각각은 발광 소자(ED) 및 이와 연결된 화소 구동 회로부를 포함할 수 있다. 화소 구동 회로부는 트랜지스터들(T1, T2) 및 제1 커패시터(Cs)를 포함할 수 있다. 발광 소자(ED)는 유기 발광 다이오드 또는 무기 발광 다이오드일 수 있지만, 이에 제한되지 않는다. 화소 구동 회로부에는 여러 배선(GL1, DL, VL1, VL2)이 연결될 수 있다. 상기에서 하나의 화소(PX)가 2개의 트랜지스터(T1, T2)와 1개의 커패시터(Cst)를 포함하는 구조를 도시하고 있지만, 이에 한정되는 것은 아니며 트랜지스터 및 커패시터의 수는 다양하게 변경될 수 있다. 또한, 하나의 화소(PX)에 4개의 배선(GL1, DL, VL1, VL2)이 연결되어 있는 구조를 도시하고 있지만, 이에 한정되는 것은 아니며 배선의 종류와 수는 다양하게 변경될 수 있다.
배선들(GL1, DL, VL1, VL2)은 스캔선(GL1), 데이터선(DL), 제1 전원 전압선(VL1) 및 제2 전원 전압선(VL2)을 포함할 수 있다. 스캔선(GL1)은 게이트 구동부에 전기적으로 연결될 수 있다. 데이터선(DL)은 데이터 구동부에 전기적으로 연결될 수 있다. 제1 전원 전압선(VL1) 및 제2 전원 전압선(VL2)은 전압 생성부에 연결될 수 있다. 스캔선(GL1)은 제2 트랜지스터(T2)에 스캔 신호(GW)를 전달할 수 있다. 데이터선(DL)은 데이터 전압(VDAT)을 전달할 수 있다. 제1 전원 전압선(VL1)(고전위 전압선이라고도 함)은 제1 전원 전압(ELVDD)(고전위 전원 전압이라고도 함)을 전달할 수 있다. 제2 전원 전압선(VL2)(저전위 전압선이라도 함)은 제2 전원 전압(ELVSS)(저전위 전원 전압이라고도 함)을 전달할 수 있다.
트랜지스터들(T1, T2)은 구동 트랜지스터인 제1 트랜지스터(T1) 및 스위칭 트랜지스터인 제2 트랜지스터(T2)를 포함할 수 있다. 각각의 트랜지스터(T1, T2)는 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 트랜지스터들(T1, T2)은 n형 트랜지스터일 수 있지만, 적어도 하나는 p형 트랜지스터일 수도 있다.
제1 트랜지스터(T1, 구동 트랜지스터라고도 함)의 게이트 전극은 제1 커패시터(Cs)의 제1 커패시터 전극 및 제2 트랜지스터(T2)의 일 전극과 연결될 수 있고, 제1 트랜지스터(T1)의 소스 전극은 제1 커패시터(Cs)의 제2 커패시터 전극과 연결될 수 있고, 제1 트랜지스터(T1)의 드레인 전극은 발광 소자(ED)의 캐소드(cathode)와 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)를 통해 전달되는 데이터 전압(VDAT)의 크기에 따라 발광 소자(ED)를 흐르는 구동 전류(Id)를 제어할 수 있고, 발광 소자(ED)는 구동 전류(Id)의 크기에 따라 달라지는 휘도로 발광할 수 있다. 따라서 각 화소(PX)는 데이터 전압(VDAT)의 크기에 따라 제1 트랜지스터(T1)를 통하여 흐르는 전류량을 조절함으로써 계조를 표시할 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 스캔선(GL1)과 연결되어 있고, 제2 트랜지스터(T2)의 일 전극은 데이터선(DL)과 연결될 수 있고, 제2 트랜지스터(T2)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(Cs)의 제1 커패시터 전극과 연결될 수 있다. 제2 트랜지스터(T2)는 스캔선(GL1)을 통해 전달받은 스캔 신호(GW)에 따라 턴온되어, 데이터선(DL)을 통해 전달되는 데이터 전압(VDAT)을 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(Cs)의 제1 커패시터 전극으로 전달하는 스위칭 동작을 수행할 수 있다.
제1 커패시터(Cs)의 제1 커패시터 전극은 제1 트랜지스터(T1)의 게이트 전극 및 제2 트랜지스터(T2)의 일 전극과 연결될 수 있고, 제1 커패시터(Cs)의 제2 커패시터 전극은 제1 트랜지스터(T1)의 소스 전극과 연결될 수 있다. 제1 커패시터(Cs)는 충전된 데이터 전압(VDAT)을 제1 트랜지스터(T1)에 계속 인가하여 발광 기간 동안 지속적으로 발광 소자(ED)를 발광시킬 수 있다.
발광 소자(ED)의 애노드(anode)는 제1 전원 전압선(VL1)과 연결될 수 있고, 발광 소자(ED)의 캐소드는 제1 트랜지스터(T1)의 드레인 전극과 연결될 수 있다. 제1 트랜지스터(T1)는 n형 트랜지스터이고 제1 전원 전압선(VL1) 및 제2 전원 전압선(VL2)은 각각 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 인가하므로, 발광 소자(ED)의 캐소드와 연결되는 제1 트랜지스터(T1)의 단자는 드레인 전극일 수 있다.
도 3을 참고하면, 발광 소자(ED)는 제1 전원 전압(ELVDD)을 인가받는 애노드, 제1 트랜지스터(T1)의 드레인 전극과 전기적으로 연결된 캐소드, 그리고 애노드와 캐소드 사이에 위치하는 중간층(EL)을 포함할 수 있다. 중간층(EL)은 발광층(EML) 및 기능층을 포함할 수 있다. 발광층(EML)은 전자와 정공의 결합을 통해 전광 변환이 이루어지는 층으로 소정 색의 광을 방출하는 유기물 및/또는 무기물을 포함할 수 있다. 기능층은 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL) 및 전자 주입층(EIL) 중 적어도 하나를 포함할 수 있다. 도 3에서 기능층은 애노드와 발광층(EML) 사이에 위치하는 정공 주입층(HIL) 및 정공 수송층(HTL), 그리고 발광층(EML)과 캐소드 사이에 위치하는 전자 수송층(ETL)이 도시되어 있다.
화소 구동 회로부가 n형 트랜지스터들(T1, T2)로 구성되어 있으므로, 발광 소자(ED)의 애노드가 제1 트랜지스터(T1)의 소스 전극에 연결되어 있으면, 제1 트랜지스터(T1)의 소스 전압이 발광 소자(ED)의 열화에 의해 시프트(shift)되면서 제1 트랜지스터(T1)의 게이트-소스 간 전압(Vgs)이 변화할 수 있고, 이로 인해 구동 전류(Id)의 변화 폭이 커져서 잔상에 취약해질 수 있고, 휘도 저하가 가속화될 수 있다. 일 실시예와 같이, 발광 소자(ED)의 캐소드가 제1 트랜지스터(T1)의 드레인 전극과 연결되도록 화소 회로를 구성함으로써, 발광 소자(ED)의 열화 시에도 제1 트랜지스터(T1)의 게이트-소스 간 전압(Vgs)이 변화하지 않을 수 있고, 이에 따라 구동 전류(Id)의 변화 폭이 작아져서 잔상 방지 및 휘도 저하 방지에 유리할 수 있다.
발광 소자(ED)의 캐소드가 제1 트랜지스터(T1)의 드레인 전극과 연결되게 하기 위해서, 캐소드가 하부에 위치하고 애노드가 상부에 위치하는 발광 소자를 구성할 수 있다. 하지만, 이러한 형태의 발광 소자는 애노드가 하부에 위치하고 캐소드가 상부에 위치하는 발광 소자와 비교하여 구동 전압, 발광 효율 등이 불리한 한계가 있다. 이를 개선하기 위해, 실시예에 따른 발광 소자는 애노드가 하부에 위치하고 캐소드가 상부에 위치하며, 캐소드가 제1 트랜지스터(T1)의 드레인 전극과 연결되는 구조를 가질 수 있다.
이하에서는 도 4를 참조하여 일 실시예에 따른 표시 장치의 표시 영역에 위치하는 화소의 구조에 대해 설명한다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 4는 일 실시예에 따른 표시 장치의 표시 영역에 위치하는 화소를 도시하고 있다.
도 4에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 위에 위치하는 트랜지스터(TR), 트랜지스터(TR)에 연결되어 있는 발광 소자(ED)를 포함한다. 트랜지스터(TR)는 화소 구동 회로부에 포함되어 있는 복수의 트랜지스터들 중 하나일 수 있다.
기판(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 예를 들면, 기판(110)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethylmethacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 물질을 포함할 수 있다. 기판(110)은 단층 또는 다층일 수 있다. 기판(110)은 순차적으로 적층된 고분자 수지를 포함하는 적어도 하나의 베이스층과 적어도 하나의 무기층이 교번하여 적층될 수 있다.
기판(110) 위에는 광차단층(LB), 제1 커패시터 전극(CE1) 등을 포함할 수 있는 제1 도전층이 위치할 수 있다. 광차단층(LB)은 후술하는 반도체층(A1), 특히 반도체층(A1)의 채널 영역에 외부 광이 도달하는 것을 막아 반도체층(A1)의 특성 저하를 막을 수 있고, 트랜지스터(TR)의 누설 전류를 제어할 수 있다. 제1 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 예컨대, 기판(110) 위에 도전층을 증착하고 포토 및 식각 공정을 이용하여 패터닝함으로써, 광차단층(LB), 제1 커패시터 전극(CE1) 등을 형성할 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 도전층 위에는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 반도체층(A1)을 형성할 때 기판(110)으로부터 불순물을 차단하여 반도체층(A1)의 특성을 향상시키고, 기판(110)의 표면을 평탄화하여 반도체층(A1)의 응력을 완화할 수 있다. 버퍼층(120)은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있는 무기 절연층일 수 있고, 단일층 또는 다중층일 수 있다.
버퍼층(120) 위에는 반도체층(A1)(액티브층(active layer)이라고도 함)이 위치할 수 있다. 반도체층(A1)은 제1 영역, 제2 영역 및 이들 사이에 위치하는 채널 영역을 포함할 수 있다. 반도체층(A1)은 산화물 반도체, 비정질 규소, 다결정 규소, 단결정 규소 등의 반도체 물질을 포함할 수 있다. 예컨대, 반도체층(A1)은 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함하는 산화물 반도체 물질을 포함할 수 있다. 일례로, 반도체층(A1)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
반도체층(A1) 위에는 제1 절연층(141, 제1 게이트 절연층이라고도 함)이 위치할 수 있다. 제1 절연층(141)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있는 무기 절연층일 수 있고, 단일층 또는 다중층일 수 있다.
제1 절연층(141) 위에는 게이트 전극(G1), 제2 커패시터 전극(CE2) 등을 포함할 수 있는 제2 도전층(또는 제1 게이트 도전층이라고 함)이 위치할 수 있다. 제2 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 예컨대, 제1 절연층(141) 위에 도전층을 증착하고 포토 및 식각 공정을 이용하여 패터닝함으로써, 게이트 전극(G1), 제2 커패시터 전극(CE2) 등을 형성할 수 있다. 게이트 전극(G1)은 반도체층(A1)의 채널 영역과 중첩할 수 있다. 제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 중첩할 수 있고, 제1 커패시터 전극(CE1)과 함께 제1 커패시터(Cs)를 구성할 수 있다. 제2 커패시터 전극(CE2)과 게이트 전극(G1)은 하나의 도전 패턴의 서로 다른 부분일 수 있다. 제2 커패시터 전극(CE2)과 게이트 전극(G1)은 전기적으로 연결될 수 있다. 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예를 들면, 제2 도전층은 이중층으로 이루어질 수 있고, 알루미늄(Al)을 포함하는 층과 티타늄(Ti)을 포함하는 층을 포함할 수 있다.
제2 도전층을 형성한 후 도핑 공정 또는 플라즈마 처리를 진행할 수 있다. 게이트 전극(G1)에 의해 가려진 반도체(A1)의 부분은 도핑이나 플라즈마 처리가 되지 않고, 게이트 전극(G1)에 의해 덮여 있지 않은 반도체(A1)의 부분은 도핑되거나 플라즈마 처리가 되어 도전체와 동일한 특성을 가질 수 있다. 반도체(A1) 중 평면상 게이트 전극(G1)과 중첩하는 영역이 채널 영역이 될 수 있다.
제2 도전층 위에는 제2 절연층(142, 제2 게이트 절연층이라고도 함)이 위치할 수 있다. 제2 절연층(142)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있는 무기 절연층일 수 있고, 단일층 또는 다중층일 수 있다.
제2 절연층(142) 위에는 제3 커패시터 전극(CE3) 등을 포함할 수 있는 제3 도전층(또는 제2 게이트 도전층이라고 함)이 위치할 수 있다. 제3 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터 전극(CE2)과 중첩할 수 있고, 제2 커패시터 전극(CE2)과 함께 제2 커패시터(Ch)를 구성할 수 있다. 제2 커패시터(Ch)는 테이터 전압(VDAT)이 인가되기 전에 트랜지스터(TR)의 게이트 전압을 안정화시킬 수 있다. 제3 커패시터 전극(CE3)에는 제2 전원 전압(ELVSS)이 인가될 수 있지만, 이에 제한되지 않는다. 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예를 들면, 제3 도전층은 이중층으로 이루어질 수 있고, 알루미늄(Al)을 포함하는 층과 티타늄(Ti)을 포함하는 층을 포함할 수 있다.
제3 도전층 위에는 제3 절연층(160, 층간 절연층이라고도 함)이 위치할 수 있다. 제3 절연층(160)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있는 무기 절연층일 수 있고, 단일층 또는 다중층일 수 있다.
제3 절연층(160) 위에는 소스 전극(S1), 드레인 전극(D1) 등을 포함할 수 있는 제4 도전층(또는 제1 데이터 도전층이라고 함)이 위치할 수 있다. 제4 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 소스 전극(S1) 및 드레인 전극(D1)은 절연층들(141, 142, 160)에 형성된 접촉 구멍들을 통해 반도체층(A1)의 제1 영역 및 제2 영역에 각각 연결될 수 있다. 소스 전극(S1) 및 드레인 전극(D1)은 게이트 전극(G1) 및 반도체층(A1)과 함께 트랜지스터(TR)를 구성할 수 있다. 트랜지스터(TR)는 n형 트랜지스터일 수 있다. 도시되지 않았지만, 화소 구동 회로부를 구성하는 여러 트랜지스터들이 앞서 설명한 트랜지스터(TR)와 실질적으로 동일한 적층 구조를 가질 수 있다. 제4 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예를 들면, 제4 도전층은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금을 포함하는 하부층, 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속을 포함하는 중간층, 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속을 포함하는 상부층의 삼중층 구조를 가질 수 있다.
도시는 생략하였으나, 소스 전극(S1)은 절연층들(120, 141, 142, 160)에 형성된 접촉 구멍을 통해 광차단층(LB)과 연결될 수도 있다. 이에 한정되지 않으며, 광차단층(LB)은 소스 전극(S1) 대신 게이트 전극(G1)과 연결될 수도 있다. 이때, 게이트 전극(G1)은 절연층들(120, 141)에 형성된 접촉 구멍을 통해 광차단층(LB)과 연결될 수 있다. 화소 구동 회로부에 포함되어 있는 복수의 트랜지스터들 중 일부 트랜지스터의 광차단층은 소스 전극과 연결되고, 다른 트랜지스터의 광차단층은 게이트 전극과 연결될 수 있다.
제4 도전층 위에는 제4 절연층(181, 제1 평탄화층이라고도 함)이 위치할 수 있다. 제4 절연층(181)은 폴리메틸메타크릴레이트(poly(methyl methacrylate)), 폴리스티렌(polystyrene)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자(예컨대, 폴리이미드), 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. 제4 절연층(181)은 제1 유기 절연층으로 불릴 수 있다.
제4 절연층(181) 위에는 연결 배선(EW) 등을 포함할 수 있는 제5 도전층(또는 제2 데이터 도전층이라고 함)이 위치할 수 있다. 제5 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 연결 배선(EW)은 제4 절연층(181)에 형성된 접촉 구멍을 통해 트랜지스터(TR)의 드레인 전극(D1)에 연결될 수 있다. 제5 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예를 들면, 제5 도전층은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금을 포함하는 하부층, 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속을 포함하는 중간층, 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속을 포함하는 상부층의 삼중층 구조를 가질 수 있다.
연결 배선(EW)은 하부층(EWa), 중간층(EWb), 및 상부층(EWc)을 포함할 수 있다. 예를 들면, 연결 배선(EW)의 하부층(EWa)은 티타늄을 포함할 수 있고, 중간층(EWb)은 알루미늄을 포함할 수 있으며, 상부층(EWc)은 티타늄을 포함할 수 있다. 연결 배선(EW)의 하부층(EWa) 위에 중간층(EWb)이 위치할 수 있고, 중간층(EWb) 위에 상부층(EWc)이 위치할 수 있다. 즉, 연결 배선(EW)의 중간층(EWb)은 하부층(EWa)과 상부층(EWc) 사이에 위치할 수 있다. 연결 배선(EW)의 하부층(EWa)은 트랜지스터(TR)의 드레인 전극(D1)과 접할 수 있다. 연결 배선(EW)의 중간층(EWb)의 폭은 하부층(EWa) 및 상부층(EWc)의 폭보다 좁을 수 있다. 연결 배선(EW)의 일측 단부를 살펴보면, 하부층(EWa), 중간층(EWb), 및 상부층(EWc)의 단부가 일치할 수 있다. 연결 배선(EW)의 타측 단부를 살펴보면, 하부층(EWa), 중간층(EWb), 및 상부층(EWc) 중 적어도 어느 하나의 단부가 일치하지 않을 수 있다. 중간층(EWb)의 단부가 하부층(EWa) 및 상부층(EWc)의 단부보다 더 내측에 위치할 수 있다. 즉, 하부층(EWa) 및 상부층(EWc)의 단부가 중간층(EWb)의 단부보다 더 돌출되어 있을 수 있다.
제5 도전층 위에는 제5 절연층(182, 제2 평탄화층이라고도 함)이 위치할 수 있다. 제5 절연층(182)은 폴리메틸메타크릴레이트, 폴리스티렌과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. 제5 절연층(182)은 제2 유기 절연층으로 불릴 수 있다.
제5 절연층(182)에는 개구(OP)가 형성되어 있다. 제5 절연층(182)의 개구(OP)는 연결 배선(EW)의 적어도 일부와 중첩할 수 있다. 연결 배선(EW)의 일측 단부는 제5 절연층(182)에 의해 덮여 있을 수 있고, 연결 배선(EW)의 타측 단부는 제5 절연층(182)에 의해 덮여 있지 않고, 개구(OP)에 의해 노출될 수 있다. 개구(OP)에 의해 노출되어 있는 연결 배선(EW)의 타측 단부를 살펴보면, 하부층(EWa) 및 상부층(EWc)의 단부가 중간층(EWb)의 단부보다 더 돌출되어 있을 수 있다.
제5 절연층(182) 위에는 제1 전극(E1)을 포함하는 제6 도전층(또는 화소 도전층이라고 함)이 위치할 수 있다. 제6 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 제1 전극(E1)은 발광 소자(ED)의 애노드일 수 있다. 제1 전극(E1)에는 제1 전원 전압(ELVDD)이 인가될 수 있다. 제1 전극(E1)은 제1 전원 전압선(VL1)의 일부이거나, 제1 전원 전압선(VL1)과 전기적으로 연결될 수 있다. 제1 전원 전압선(VL1)은 제6 도전층에 포함되거나, 제5 도전층, 제4 도전층 등과 같은 전술한 도전층에 포함될 수 있다. 제6 도전층은 반사성 도전 물질 또는 반투과성 도전 물질로 형성될 수 있고, 투명한 도전 물질로 형성될 수도 있다. 제6 도전층은 인듐-주석 산화물(ITO), 인듐-아연 산화물(IZO)과 같은 투명 도전 물질을 포함할 수 있다. 제6 도전층은 리튬(Li), 칼슘(Ca), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au)과 같은 금속 또는 금속 합금을 포함할 수 있다. 제6 도전층은 다중층일 수 있고, 예컨대 ITO-은(Ag)-ITO와 같은 삼중층 구조를 가질 수 있다.
한편, 전술한 배선들(GL1, DL, VL1, VL2)은 제1 도전층, 제2 도전층, 제3 도전층, 제4 도전층, 제5 도전층 및/또는 제6 도전층에 포함될 수 있다.
제5 절연층(182) 및 제1 전극(E1) 위에는 화소 정의층(190)(격벽(partition) 또는 뱅크(bank)라고도 함)이 위치할 수 있다. 화소 정의층(190)은 제1 전극(E1)과 중첩하는 제1 개구(O1)를 가질 수 있다. 화소 정의층(190)의 제1 개구(O1)는 발광 소자(ED)의 발광 영역에 대응할 수 있다. 제1 개구(O1)는 제1 전극(E1)의 중심부와 중첩할 수 있고, 제1 전극(E1)의 가장자리부와는 중첩하지 않을 수 있다. 따라서, 제1 개구(O1)의 크기는 제1 전극(E1)의 크기보다 작을 수 있다. 화소 정의층(190)은 제5 절연층(182)의 개구(OP)와 중첩하는 제2 개구(O2)를 더 가질 수 있다. 화소 정의층(190)의 제2 개구(O2)의 크기는 제5 절연층(182)의 개구(OP)의 크기보다 클 수 있다. 화소 정의층(190)의 제2 개구(O2)는 제5 절연층(182)의 개구(OP)를 둘러싸는 형상을 가질 수 있다. 화소 정의층(190)은 폴리메틸메타크릴레이트, 폴리스티렌과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. 화소 정의층(190)은 포지티브형(positive type) 감광성 수지를 포함할 수 있다. 화소 정의층(190)의 제1 개구(O1) 및 제2 개구(O2)가 형성되어 있는 부분에서 화소 정의층(190)의 측면은 테이퍼 형상을 가질 수 있다. 즉, 제1 개구(O1) 및 제2 개구(O2)는 제3 방향(z)을 따라 기판(110)으로부터 멀어질수록 점차적으로 폭이 넓어지는 형상을 가질 수 있다.
화소 정의층(190) 위에는 보조 배선(AW)이 위치할 수 있고, 보조 배선(AW) 위에는 분리 패턴(separator pattern)(SP)이 위치할 수 있다. 즉, 보조 배선(AW)은 화소 정의층(190)과 분리 패턴(SP) 사이에 위치할 수 있다. 보조 배선(AW)과 분리 패턴(SP)은 서로 중첩할 수 있다. 보조 배선(AW) 및 분리 패턴(SP)은 평면 상에서 발광 소자(ED)를 둘러싸는 형상을 가질 수 있다. 인접한 화소들(PX)의 발광 소자들(ED)은 보조 배선(AW) 및 분리 패턴(SP)에 의해 구분될 수 있다. 분리 패턴(SP)의 폭은 보조 배선(AW)보다 폭보다 클 수 있다.
보조 배선(AW)은 IGZO, 아연 산화물(ZnO), 인듐 산화물(In2O3, ITO, 텅스텐 산화물(WO3), 갈륨 산화물(Ga2O3) 등과 같은 산화물 반도체를 포함할 수 있다. 보조 배선(AW)은 친수성 물질로 이루어질 수 있다. 일 실시예에 따른 보조 배선(AW)에는 제1 전원 전압(ELVDD)이 인가될 수 있다. 다만, 이에 한정되는 것은 아니며, 보조 배선(AW)에는 다른 전압이 인가될 수도 있다. 이때, 보조 배선(AW)에는 일정한 직류 전원 전압이 인가될 수 있다. 경우에 따라 보조 배선(AW)은 플로팅되어 있을 수도 있다. 보조 배선(AW)은 산화물 반도체의 산소 함량에 따라 도전체 또는 부도체의 특성을 가질 수 있다.
분리 패턴(SP)은 유기 절연 물질을 포함할 수 있다. 분리 패턴(SP)은 네거티브형(negative type) 감광성 수지를 포함할 수 있다. 분리 패턴(SP)의 양측 단부의 측면은 역테이퍼 형상을 가질 수 있다. 즉, 분리 패턴(SP)의 폭은 제3 방향(z)을 따라 기판(110)으로부터 멀어질수록 점차적으로 폭이 넓어지는 형상을 가질 수 있다. 보조 배선(AW)과 접하는 분리 패턴(SP)의 하측부는 보조 배선(AW)과 유사한 폭을 가질 수 있다. 보조 배선(AW)으로부터 떨어져 있는 분리 패턴(SP)의 상측부는 보조 배선(AW)보다 넓은 폭을 가질 수 있다.
제1 전극(E1) 및 화소 정의층(190) 위에는 중간층(EL)이 위치할 수 있다. 중간층(EL)은 발광층(EML) 및 기능층(FL)을 포함할 수 있다.
발광층(EML)은 전자와 정공의 결합을 통해 전광 변환이 이루어지는 층으로 소정 색의 광을 방출하는 유기물 및/또는 무기물을 포함할 수 있다. 발광층(EML)은 화소 정의층(190)의 제1 개구(O1) 내에 위치할 수 있고, 제1 전극(E1)과 중첩할 수 있다. 경우에 따라 발광층(EML)의 일부는 화소 정의층(190)의 측면 및 상부면 위에도 위치할 수 있다. 이때, 발광층(EML)은 제1 개구(OP)에 인접한 화소 정의층(190)의 상부면 위에 위치할 수 있다.
기능층(FL)은 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL) 및 전자 주입층(EIL) 중 적어도 하나를 포함할 수 있다. 기능층(FL)은 제1 전극(E1)과 발광층(EML) 사이에 위치하는 제1 기능층(FL1)과 발광층(EML)과 제2 전극(E2) 사이에 위치하는 제2 기능층(FL2)으로 구분될 수 있다. 제1 기능층(FL1)은 정공 주입층(HIL) 및/또는 정공 수송층(HTL)을 포함할 수 있다. 제2 기능층(FL2)은 전자 수송층(ETL) 및/또는 전자 주입층(ETL)을 포함할 수 있다. 기능층(FL)은 표시 영역(DA) 전체에 걸쳐 위치할 수 있다. 기능층(FL)은 화소 정의층(190)의 제1 개구(O1) 내에 위치할 뿐만 아니라, 제1 개구(O1)의 외부에도 위치할 수 있다.
기능층(FL)은 화소 정의층(190)의 제2 개구(O2) 및 제5 절연층(182)의 개구(OP) 내에서 연결 배선(EW)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 개구(OP)에 의해 노출되어 있는 연결 배선(EW)의 단부를 살펴보면, 하부층(EWa) 및 상부층(EWc)의 단부가 중간층(EWb)의 단부보다 더 돌출되어 있을 수 있다. 따라서, 연결 배선(EW)의 상부층(EWc)의 단부 아래에는 중간층(EWb)이 존재하지 않는 동굴 구조가 형성될 수 있으며, 동굴 내부에 기능층(FL)이 위치할 수 있다. 동굴 내부에 위치하는 기능층(FL)의 부분은 연결 배선(EW)의 상부층(EWc) 위에 위치하는 기능층(FL)의 부분과 연결되지 않고, 끊어져 있을 수 있다.
또한, 기능층(FL)은 분리 패턴(SP)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 분리 패턴(SP)은 역테이퍼 형상을 가질 수 있다. 분리 패턴(SP)의 하측에는 동굴 구조가 형성될 수 있고, 동굴 내부에 기능층(FL)이 위치할 수 있다. 동굴 내부에 위치하는 기능층(FL)의 부분은 분리 패턴(SP) 위에 위치하는 기능층(FL)의 부분과 연결되지 않고, 끊어져 있을 수 있다. 분리 패턴(SP) 아래에 위치하는 보조 배선(AW)은 분리 패턴(SP)보다 좁은 폭을 가질 수 있으며, 동굴 내부에 위치하는 기능층(FL)과는 소정 간격 이격되어 있을 수 있다. 즉, 보조 배선(AW)은 기능층(FL)과 연결되지 않을 수 있다.
상기에서 설명한 바와 같이, 기능층(FL)은 연결 배선(EW)에 의해 단절될 수 있고, 분리 패턴(SP)에 의해 단절될 수 있다. 분리 패턴(SP)에 의해 단절되어 있는 인접한 기능층(FL)은 서로 전혀 연결되지 않고, 완전히 분리될 수 있다. 연결 배선(EW)에 의해 단절되어 있는 인접한 기능층(FL)은 연결 배선(EW)을 제외한 다른 영역에서 서로 연결되어 있다. 즉, 분리 패턴(SP)에 의한 기능층(FL)의 단절은 인접한 화소(PXa, PXb, PXc)들 사이의 분리, 표시 영역(DA)과 주변 영역(PA) 사이의 분리를 위한 것이고, 연결 배선(EW)에 의한 기능층(FL)의 단절은 제2 전극(E2)과 연결 배선(EW) 사이의 연결을 위한 것이다.
기능층(FL) 위에는 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)은 제1 전극(E1) 및 중간층(EL)과 함께 유기 발광 다이오드 또는 무기 발광 다이오드와 같은 발광 소자(ED)를 구성할 수 있다. 제1 전극(E1)은 발광 소자(ED)의 애노드일 수 있고, 제2 전극(E2)은 발광 소자(ED)의 캐소드일 수 있다. 기능층(FL)과 마찬가지로, 제2 전극(E2)은 표시 영역(DA) 전체에 걸쳐 위치할 수 있다. 제2 전극(E2)은 화소 정의층(190)의 제1 개구(O1) 내에 위치할 뿐만 아니라, 제1 개구(O1)의 외부에도 위치할 수 있다.
제2 전극(E2)은 화소 정의층(190)의 제2 개구(O2) 및 제5 절연층(182)의 개구(OP) 내에서 연결 배선(EW)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 연결 배선(EW)의 상부층(EWc)의 단부 아래에는 동굴 구조가 형성될 수 있으며, 동굴 내부에 제2 전극(E2)이 위치할 수 있다. 동굴 내부에 위치하는 제2 전극(E2)의 부분은 연결 배선(EW)의 상부층(EWc) 위에 위치하는 제2 전극(E2)의 부분과 연결되지 않고, 끊어져 있을 수 있다. 동굴 내부에서 제2 전극(E2)은 연결 배선(EW)과 연결될 수 있다. 따라서, 제2 전극(E2)은 연결 배선(EW)을 통해 트랜지스터(TR)의 드레인 전극(D1)과 전기적으로 연결될 수 있다. 제2 전극(E2)은 연결 배선(EW)의 중간층(EWb)의 측면과 접할 수 있다. 제2 전극(E2)은 연결 배선(EW)의 하부층(EWa)의 상부면과도 접할 수 있다. 동굴 내부에서 제2 전극(E2)은 기능층(FL)의 단부의 측면을 덮을 수 있다. 연결 배선(EW)의 상부층(EWc) 위에 위치하는 제2 전극(E2)은 상부층(EWc)의 단부의 상부면과 접할 수 있다. 연결 배선(EW)의 상부층(EWc) 위에서 제2 전극(E2)은 기능층(FL)의 단부의 측면을 덮을 수 있다.
또한, 제2 전극(E2)은 분리 패턴(SP)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 분리 패턴(SP)은 역테이퍼 형상을 가질 수 있고, 분리 패턴(SP)의 하측에 형성되는 동굴 구조의 내부에 제2 전극(E2)이 위치할 수 있다. 동굴 내부에 위치하는 제2 전극(E2)의 부분은 분리 패턴(SP) 위에 위치하는 제2 전극(E2)의 부분과 연결되지 않고, 끊어져 있을 수 있다. 동굴 내부에서 제2 전극(E2)은 기능층(FL)의 단부의 측면을 덮을 수 있다. 분리 패턴(SP) 아래에 위치하는 보조 배선(AW)은 분리 패턴(SP)보다 좁은 폭을 가질 수 있으며, 동굴 내부에 위치하는 제2 전극(E2)과는 소정 간격 이격되어 있을 수 있다. 즉, 보조 배선(AW)은 제2 전극(E2)과 연결되지 않을 수 있다. 따라서, 인접한 화소들(PX)의 제2 전극들(E2)은 보조 배선(AW) 및 분리 패턴(SP)에 의해 전기적으로 연결되지 않고, 분리될 수 있다.
상기에서 설명한 바와 같이, 제2 전극(E2)은 연결 배선(EW)에 의해 단절될 수 있고, 분리 패턴(SP)에 의해 단절될 수 있다. 분리 패턴(SP)에 의해 단절되어 있는 인접한 제2 전극(E2)은 서로 전혀 연결되지 않고, 완전히 분리될 수 있다. 연결 배선(EW)에 의해 단절되어 있는 인접한 제2 전극(E2)은 연결 배선(EW)을 제외한 다른 영역에서 서로 연결되어 있다. 즉, 분리 패턴(SP)에 의한 제2 전극(E2)의 단절은 인접한 화소(PXa, PXb, PXc)들 사이의 분리, 표시 영역(DA)과 주변 영역(PA) 사이의 분리를 위한 것이고, 연결 배선(EW)에 의한 제2 전극(E2)의 단절은 제2 전극(E2)과 연결 배선(EW)의 중간층(EWb) 사이의 연결을 위한 것이다.
제2 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 일함수가 낮은 금속 또는 금속 합금으로 얇게 층을 형성함으로써 광 투과성을 가지도록 할 수 있다. 제2 전극(E2)은 인듐-주석 산화물(ITO), 인듐-아연 산화물(IZO)과 같은 투명 도전성 산화물을 포함할 수 있다.
제2 전극(E2) 위에는 캐핑층(도시되지 않음)이 위치할 수 있다. 캐핑층은 굴절률 조정을 통해 광 효율을 향상시킬 수 있다. 캐핑층 위에는 봉지층(도시되지 않음)이 위치할 수 있다. 봉지층은 발광 소자(ED)를 봉지하여 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있다. 봉지층은 하나 이상의 무기층과 하나 이상의 유기층을 포함하는 박막 봉지층일 수 있다. 봉지층은 기판 형태로 제공되어 기판(110)과 합착될 수도 있다. 봉지층 위에는 터치 센서층(도시되지 않음)이 위치할 수 있고, 터치 센서층 위에는 외광 반사를 줄이기 위한 반사 방지층(도시되지 않음)이 위치할 수 있다.
일 실시예에 따른 표시 장치는 복수의 화소들을 포함할 수 있다. 이하에서 도 5를 더 참조하여 일 실시예에 따른 표시 장치의 표시 영역에 위치하는 복수의 화소들의 배치 형태에 대해 설명한다.
도 5는 일 실시예에 따른 표시 장치를 나타낸 평면도이다. 도 5는 일 실시예에 따른 표시 장치의 표시 영역에 위치하는 복수의 화소들을 도시하고 있다.
도 5에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 복수의 화소들(PXa, PXb, PXc)을 포함할 수 있다. 각각의 화소(PXa, PXb, PXc)는 발광부와 비발광부를 포함하며, 발광부는 도 4에서 제1 개구(O1)가 형성되어 있는 영역에 대응할 수 있다. 화소들(PXa, PXb, PXc)은 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc)를 포함할 수 있다. 도 5에는 12개의 화소가 도시되어 있으나, 이는 일부 화소들을 나타낸 것이며, 표시 영역(DA)에는 복수의 화소들(PXa, PXb, PXc)이 행렬 방향으로 규칙적으로 배치될 수 있다. 도시된 실시예에서, 홀수 열에는 제1 화소(PXa)와 제2 화소(PXb)가 제2 방향(y)을 따라 번갈아 가며 배치될 수 있고, 짝수 열에는 제3 화소들(PXc)이 배치될 수 있다. 화소들(PXa, PXb, PXc)의 배치 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc)는 서로 다른 색을 표시할 수 있고, 각각 기본색들 중 하나를 표시할 수 있다. 예컨대, 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc) 중 하나는 적색을 표시하고, 다른 하나는 녹색을 표시하고, 나머지 하나는 청색을 표시할 수 있다. 일례로, 제1 화소(PXa)는 적색을 표시할 수 있고, 제2 화소(PXb)는 녹색을 표시할 수 있고, 제3 화소(PXc)는 청색을 표시할 수 있다. 제1 화소(PXa)의 평면상 크기와 제2 화소(PXb)의 평면상 크기는 유사할 수 있다. 제3 화소(PXc)의 영역은 제1 화소(PXa)의 영역 및 제2 화소(PXb)의 영역보다 넓을 수 있다. 제1 화소(PXa), 제2 화소(PXb), 및 제3 화소(PXc)가 표시하는 색상 및 크기는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc)는 각각 제1 전극(도시되지 않음) 및 제2 전극(E2a, E2b, E2c)을 포함할 수 있다. 앞서 설명한 바와 같이, 각 화소(PXa, PXb, PXc)의 제2 전극(E2a, E2b, E2c)은 분리 패턴(SP)에 의해 서로 분리되어 있을 수 있다.
분리 패턴(SP)은 서로 연결되어 일체로 형성될 수 있다. 즉, 분리 패턴(SP)은 서로 분리되어 있지 않다. 예를 들면, 제1 화소(PXa)와 제2 화소(PXb) 사이에 위치하는 분리 패턴(SP), 제2 화소(PXb)와 제3 화소(PXc) 사이에 위치하는 분리 패턴(SP), 및 제1 화소(PXa)와 제3 화소(PXc) 사이에 위치하는 분리 패턴(SP)은 서로 연결되어 있다. 마찬가지로, 분리 패턴(SP) 아래에 위치하는 보조 배선(AW)은 분리되어 있지 않고, 서로 연결되어 일체로 형성될 수 있다. 예를 들면, 제1 화소(PXa)와 제2 화소(PXb) 사이에 위치하는 보조 배선(AW), 제2 화소(PXb)와 제3 화소(PXc) 사이에 위치하는 보조 배선(AW), 및 제1 화소(PXa)와 제3 화소(PXc) 사이에 위치하는 보조 배선(AW)은 서로 연결되어 있다.
각각의 화소(PXa, PXb, PXc)는 발광 소자 및 이와 연결된 화소 구동 회로부(PCa, PCb, PCc)를 포함할 수 있다. 도면에서 점선으로 도시된 직사각형 영역이 화소 구동 회로부(PCa, PCb, PCc)의 영역일 수 있다. 화소(PXa, PXb, PXc)의 발광 영역을 증가시키기 위해 화소 구동 회로부(PCa, PCb, PCc)가 위치하는 영역은 각 화소(PXa, PXb, PXc)의 발광 영역과 일치하지 않을 수 있다. 예컨대, 제1 화소(PXa)의 제1 화소 구동 회로부(PCa), 제2 화소(PXb)의 제2 화소 구동 회로부(PCb), 및 제3 화소(PXc)의 제3 화소 구동 회로부(PCc)가 제1 방향(x)을 따라 번갈아가며 배치될 수 있다. 이와 같이, 발광 영역과 화소 구동 회로부(PCa, PCb, PCc)의 영역이 일치하지 않으므로, 발광 영역을 효율적으로 확보하기 위해 연결 배선(EW)을 적절하게 배치할 수 있다. 연결 배선(EW)의 일측 단부는 트랜지스터(TR)의 드레인 전극(D1)과 연결될 수 있다. 각 화소 구동 회로부(PCa, PCb, PCc)의 트랜지스터(TR)의 드레인 전극(D1)과 연결 배선(EW)의 연결부(CP)는 각 화소 구동 회로부(PCa, PCb, PCc)의 대략 중심부에 제1 방향(x)을 따라 소정의 간격을 가지고 일렬로 배치될 수 있다. 연결 배선(EW)의 타측 단부는 제5 절연층의 개구(OP) 내에서 각 화소(PXa, PXb, PXc)의 제2 전극(E2a, E2b, E2c)과 연결될 수 있다. 각 화소(PXa, PXb, PXc)의 제2 전극(E2a, E2b, E2c)과 연결 배선(EW)의 연결부는 제3 화소(PXc)의 상측 또는 하측에 제1 방향(x)을 따라 소정의 간격을 가지고 일렬로 배치될 수 있다. 다만, 이러한 연결 배선(EW)의 위치, 연결 배선(EW)과 각 화소 구동 회로부(PCa, PCb, PCc)의 연결부(CP)의 위치, 연결 배선(EW)과 각 제2 전극(E2a, E2b, E2c)의 연결부의 위치 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따른 표시 장치의 보조 배선(AW)은 주변 영역(PA)에까지 연장되도록 위치할 수 있다. 이하에서는 도 6 및 도 7을 참조하여 일 실시예에 따른 표시 장치의 주변 영역에 위치하는 보조 배선(AW)에 대해 설명한다.
도 6은 일 실시예에 따른 표시 장치를 나타낸 평면도이고, 도 7은 도 6의 VII-VII’선을 따라 나타낸 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 표시 영역 및 이에 인접한 주변 영역을 도시하고 있다.
도 6 및 도 7에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 표시 영역(DA) 및 주변 영역(PA)에 위치하는 보조 배선(AW)을 포함한다. 표시 영역(DA)에서 보조 배선(AW)은 제1 방향(x) 및 제2 방향(y)을 따라 연장되어 그물 형상을 가질 수 있다. 보조 배선(AW)은 표시 영역(DA)의 가장자리를 따라 모든 화소(PXa, PXb, PXc)를 둘러싸도록 위치할 수 있다. 따라서, 표시 영역(DA)에 위치하는 제2 전극(E2a, E2b, E2c)은 주변 영역(PA)과 단절될 수 있다.
일 실시예에 따른 표시 장치의 주변 영역(PA)을 살펴보면, 기판(110), 기판(110) 위에 위치하는 여러 절연층들(120, 141, 142, 160, 181, 182), 및 그 위에 위치하는 제1 전원 전압선(VL1)을 포함할 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 위치하는 여러 절연층들(120, 141, 142, 160, 181, 182) 중 일부가 생략될 수도 있다. 제1 전원 전압선(VL1)은 제5 절연층(182) 위에 위치할 수 있으며, 제6 도전층에 포함될 수 있다. 다만, 제1 전원 전압선(VL1)의 위치가 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다. 제1 전원 전압선(VL1)은 제1 전원 전압(ELVDD)을 전달할 수 있다. 제1 전원 전압선(VL1)은 주변 영역(PA)에 위치할 수 있으며, 평면상에서 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다. 제1 전원 전압선(VL1)은 제1 방향(x) 및 제2 방향(y)을 따라 연장될 수 있다.
제1 전원 전압선(VL1) 및 제5 절연층(182) 위에는 화소 정의층(190)이 위치할 수 있다. 화소 정의층(190)은 제1 전원 전압선(VL1)과 중첩하는 제3 개구(O3)를 가질 수 있다. 화소 정의층(190)의 제3 개구(O3)는 보조 배선(AW)과 중첩할 수 있다. 보조 배선(AW)은 제3 개구(O3) 내에서 제1 전원 전압선(VL1)과 연결될 수 있다. 제3 개구(O3) 내에서 보조 배선(AW)은 제1 전원 전압선(VL1) 바로 위에 위치할 수 있다. 따라서, 보조 배선(AW)은 제1 전원 전압선(VL1)을 통해 제1 전원 전압(ELVDD)을 전달받을 수 있다. 주변 영역(PA)에서 보조 배선(AW)은 제1 전원 전압선(VL1)과 중첩하면서 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다. 또한, 보조 배선(AW)은 표시 영역(DA)에 위치하는 부분과 제1 전원 전압선(VL1)과 중첩하는 부분을 연결하기 위한 브릿지 형상을 가질 수 있다.
상기에서 보조 배선(AW)은 제1 전원 전압선(VL1)과 연결되어 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 경우에 따라, 보조 배선(AW)은 다른 배선과 연결되지 않고, 플로팅(floating) 상태일 수도 있다. 보조 배선(AW)은 앞서 설명한 바와 같이, 표시 영역(DA)에서 그물 형상으로 각 화소(PX)의 주변을 둘러싸는 형태로 위치하고 있다. 따라서, 보조 배선(AW)이 플로팅 상태인 경우 각 화소(PX)의 발광 소자(ED)에 좋지 않은 영향을 미칠 우려가 있다. 일 실시예에 따른 표시 장치에서는 보조 배선(AW)이 제1 전원 전압선(VL1)과 연결되어 일정한 전압이 인가되므로, 발광 소자(ED)가 안정적으로 구동될 수 있도록 할 수 있다.
보조 배선(AW)은 제1 전원 전압선(VL1) 대신 다른 배선과 연결될 수도 있다. 예를 들면, 보조 배선(AW)은 제2 전원 전압선(VL2)과 연결되어 제2 전원 전압(ELVSS)을 전달받을 수도 있다. 이는 하나의 예시에 불과하며, 보조 배선(AW)은 다른 DC 전압이 인가되는 배선과 연결될 수 있다.
보조 배선(AW) 위에는 분리 패턴(SP)이 위치할 수 있다. 분리 패턴(SP)은 보조 배선(AW)과 중첩할 수 있다. 분리 패턴(SP)의 양측 단부의 측면은 역테이퍼 형상을 가질 수 있다. 분리 패턴(SP)은 보조 배선(AW)과 마찬가지로 제1 방향(x) 및 제2 방향(y)을 따라 연장되고, 표시 영역(DA)에서는 그물 형상을 가질 수 있고, 주변 영역(PA)에서는 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다.
화소 정의층(190) 및 분리 패턴(SP) 위에는 중간층(EL)이 위치할 수 있고, 중간층(EL) 위에는 제2 전극(E2)이 위치할 수 있다. 중간층(EL) 및 제2 전극(E2)은 분리 패턴(SP)에 의해 단절될 수 있다. 분리 패턴(SP) 위에 위치하는 중간층(EL)의 부분과 분리 패턴(SP)의 주변에 위치하는 중간층(EL)의 부분은 서로 연결되지 않고, 끊어져 있을 수 있다. 마찬가지로, 분리 패턴(SP) 위에 위치하는 제2 전극(E2)의 부분과 분리 패턴(SP)의 주변에 위치하는 제2 전극(E2)의 부분은 서로 연결되지 않고, 끊어져 있을 수 있다. 또한, 중간층(EL) 및 제2 전극(E2)은 보조 배선(AW)과 연결되지 않을 수 있다.
다음으로, 도 8 내지 도 15를 더 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 8 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
먼저, 도 8에 도시된 바와 같이, 기판(110) 위에 도전 물질층을 형성한 후 이를 패터닝(patterning)하여, 광차단층(LB), 제1 커패시터 전극(CE1) 등을 포함할 수 있는 제1 도전층을 형성할 수 있다. 패터닝은 포토 및 식각 공정 등을 통해 층의 일부를 제거하여 소정의 패턴을 형성하는 것을 의미할 수 있다. 제1 도전층 위에 버퍼층(120)을 형성할 수 있다. 버퍼층(120) 위에 반도체 물질층을 형성한 후 이를 패터닝하여, 반도체층(A1)을 형성할 수 있다. 반도체층(A1) 위에 제1 절연층(141)을 형성할 수 있다. 제1 절연층(141) 위에 도전 물질층을 형성한 후 이를 패터닝하여, 게이트 전극(G1), 제2 커패시터 전극(CE2) 등을 포함할 수 있는 제2 도전층을 형성할 수 있다. 제2 도전층 위에 제2 절연층(142)을 형성할 수 있다. 제2 절연층(142) 위에 도전 물질층을 형성한 후 이를 패터닝하여 제3 커패시터 전극(CE3) 등을 포함할 수 있는 제3 도전층을 형성할 수 있다. 제3 도전층 위에 제3 절연층(160)을 형성할 수 있다. 제3 절연층(160) 위에 도전 물질층을 형성한 후 이를 패터닝하여, 소스 전극(S1), 드레인 전극(D1) 등을 포함할 수 있는 제4 도전층을 형성할 수 있다.
도 9에 도시된 바와 같이, 제4 도전층 위에 제4 절연층(181)을 형성할 수 있고, 제4 절연층(181)을 패터닝하여 드레인 전극(D1)과 중첩하는 접촉 구멍을 형성할 수 있다. 제4 절연층(181) 위에 도전 물질층을 형성한 후 이를 패터닝하여 연결 배선(EW) 등을 포함할 수 있는 제5 도전층을 형성할 수 있다. 연결 배선(EW)은 제4 절연층(181)에 형성된 접촉 구멍을 통해 드레인 전극(D1)에 연결될 수 있다.
연결 배선(EW)은 하부층(EWa), 중간층(EWb), 및 상부층(EWc)을 포함할 수 있다. 예를 들면, 연결 배선(EW)의 하부층(EWa)은 티타늄을 포함할 수 있고, 중간층(EWb)은 알루미늄을 포함할 수 있으며, 상부층(EWc)은 티타늄을 포함할 수 있다. 연결 배선(EW)의 하부층(EWa) 위에 중간층(EWb)이 위치할 수 있고, 중간층(EWb) 위에 상부층(EWc)이 위치할 수 있다. 즉, 연결 배선(EW)의 중간층(EWb)은 하부층(EWa)과 상부층(EWc) 사이에 위치할 수 있다. 연결 배선(EW)의 하부층(EWa)은 트랜지스터(TR)의 드레인 전극(D1)과 접할 수 있다. 연결 배선(EW)의 하부층(EWa), 중간층(EWb), 및 상부층(EWc)의 폭은 실질적으로 동일할 수 있다. 연결 배선(EW)의 양측 단부를 살펴보면, 하부층(EWa), 중간층(EWb), 및 상부층(EWc)의 단부가 일치할 수 있다.
도 10에 도시된 바와 같이, 제5 도전층 위에 제5 절연층(182)을 형성할 수 있고, 제5 절연층(182)을 패터닝하여 연결 배선(EW)의 적어도 일부와 중첩하는 개구(OP)를 형성할 수 있다. 연결 배선(EW)의 일측 단부는 제5 절연층(182)에 의해 덮여 있을 수 있고, 연결 배선(EW)의 타측 단부는 제5 절연층(182)에 의해 덮여 있지 않고, 개구(OP)에 의해 노출될 수 있다. 연결 배선(EW)의 타측 단부가 노출되어 있는 상태에서 에천트(etchant)를 공급하여 연결 배선(EW)의 타측 단부를 식각할 수 있다. 이때, 연결 배선(EW)의 중간층(EWb)을 선택적으로 식각할 수 있는 에천트를 사용할 수 있다. 따라서, 연결 배선(EW)의 중간층(EWb)은 식각되고, 하부층(EWa) 및 상부층(EWc)은 식각되지 않을 수 있다. 식각 공정이 진행된 후 개구(OP)에 의해 노출되어 있는 연결 배선(EW)의 타측 단부를 살펴보면, 하부층(EWa), 중간층(EWb), 및 상부층(EWc) 중 적어도 어느 하나의 단부가 일치하지 않을 수 있다. 중간층(EWb)의 단부가 하부층(EWa) 및 상부층(EWc)의 단부보다 더 내측에 위치할 수 있다. 즉, 하부층(EWa) 및 상부층(EWc)의 단부가 중간층(EWb)의 단부보다 더 돌출되어 있을 수 있다.
도 11에 도시된 바와 같이, 제5 절연층(182) 위에 도전 물질층을 형성한 후 패터닝하여, 제1 전극(E1)을 포함하는 제6 도전층을 형성할 수 있다. 제1 전극(E1)은 연결 배선(EW)과 이격되도록 위치할 수 있으며, 제1 전극(E1)과 연결 배선(EW)은 서로 직접적으로 연결되지 않는다.
표시 영역(DA)에 제1 전극(E1)을 형성하는 단계에서, 주변 영역(PA)에는 제1 전원 전압선(VL1)을 형성할 수 있다. 제1 전원 전압선(VL1)은 제1 전극(E1)과 동일한 층에 위치할 수 있고, 동일한 물질을 포함할 수 있다. 제1 전원 전압선(VL1)은 표시 영역(DA)으로부터 소정 간격 이격되어 있으며, 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다.
도 12에 도시된 바와 같이, 제5 절연층(182) 및 제1 전극(E1) 위에 화소 정의층(190)을 형성할 수 있고, 화소 정의층(190)을 패터닝하여 제1 전극(E1)과 중첩하는 제1 개구(O1) 및 제5 절연층(182)의 개구(OP)와 중첩하는 제2 개구(O2)를 형성할 수 있다. 화소 정의층(190)의 제1 개구(O1)는 제1 전극(E1)의 중심부와 중첩할 수 있고, 제1 전극(E1)의 가장자리부와는 중첩하지 않을 수 있다. 따라서, 제1 개구(O1)의 크기는 제1 전극(E1)의 크기보다 작을 수 있으며, 제1 전극(E1)의 가장자리는 화소 정의층(190)에 의해 덮여 있을 수 있다. 화소 정의층(190)의 제2 개구(O2)의 크기는 제5 절연층(182)의 개구(OP)의 크기보다 클 수 있다. 화소 정의층(190)의 제2 개구(O2)는 제5 절연층(182)의 개구(OP)를 둘러싸는 형상을 가질 수 있다.
화소 정의층(190)은 유기 절연 물질을 포함할 수 있다. 화소 정의층(190)은 포지티브형(positive type) 감광성 수지를 포함할 수 있다. 포지티브형 감광성 수지의 경우 노광 공정에서 광이 조사된 부분이 현상액에 의해 제거될 수 있다. 따라서, 상대적으로 광이 더 많이 조사될 수 있는 화소 정의층(190)의 상측부가 하측부에 비해 상대적으로 더 많이 제거될 수 있다. 이에 따라, 화소 정의층(190)의 제1 개구(O1) 및 제2 개구(O2)가 형성되어 있는 부분에서 화소 정의층(190)의 측면은 테이퍼 형상을 가질 수 있다. 즉, 제1 개구(O1) 및 제2 개구(O2)는 제3 방향(z)을 따라 기판(110)으로부터 멀어질수록 점차적으로 폭이 넓어지는 형상을 가질 수 있다.
화소 정의층(190)은 표시 영역(DA) 및 주변 영역(PA)에 형성될 수 있다. 주변 영역(PA)에서 화소 정의층(190)은 제1 전원 전압선(VL1) 및 제5 절연층(182) 위에 위치할 수 있다. 화소 정의층(190)에 제1 개구(O1) 및 제2 개구(O2)를 형성하는 단계에서, 주변 영역(PA)에 위치하는 화소 정의층(190)에 제3 개구(O3)를 형성할 수 있다. 화소 정의층(190)의 제3 개구(O3)는 제1 전원 전압선(VL1)과 중첩할 수 있으며, 제3 개구(O3)에 의해 제1 전원 전압선(VL1)의 상부면의 적어도 일부가 노출될 수 있다.
도 13에 도시된 바와 같이, 화소 정의층(190) 위에 제1 물질층(510) 및 제2 물질층(520)을 순차적으로 적층하여 형성할 수 있다. 제1 물질층(510) 및 제2 물질층(520)은 표시 영역(DA) 및 주변 영역(PA)에 형성될 수 있다. 제1 물질층(510)은 제6 도전층과 선택비가 높은 식각액을 사용하여 식각될 수 있는 물질로 형성될 수 있으며, 예컨대 산화물 반도체를 포함할 수 있다. 이는 제1 물질층(510)을 식각하는 과정에서 제6 도전층이 손상되지 않도록 하기 위함이다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 산화물 반도체는 인듐-아연 산화물(IZO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 및 아연 산화물(ZnO) 중 적어도 하나를 포함할 수 있다. 일례로, 제1 물질층(510)은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있는 산화물 반도체일 수 있다. 산화물 반도체는 산소 함량에 따라 도전체 또는 부도체의 특성을 가질 수 있다. 제2 물질층(520)은 유기 절연 물질을 포함할 수 있다. 제2 물질층(520)은 네거티브형(negative type) 감광성 수지를 포함할 수 있다.
도 14에 도시된 바와 같이, 포토 공정을 이용하여 제2 물질층(520)을 패터닝하여 분리 패턴(SP)을 형성할 수 있다. 분리 패턴(SP)은 네거티브형(negative type) 감광성 수지를 포함할 수 있다. 네거티브형 감광성 수지의 경우 노광 공정에서 광이 조사되지 않은 부분이 현상액에 의해 제거될 수 있다. 따라서, 상대적으로 광이 덜 조사될 수 있는 제2 물질층(520)의 하측부가 상측부에 비해 상대적으로 더 많이 제거될 수 있다. 이에 따라, 분리 패턴(SP)의 양측 단부의 측면은 역테이퍼 형상을 가질 수 있다. 즉, 분리 패턴(SP)은 제3 방향(z)을 따라 기판(110)으로부터 멀어질수록 점차적으로 폭이 넓어지는 형상을 가질 수 있다.
이어, 분리 패턴(SP)을 마스크로 이용하여 식각 공정을 진행한다. 이때, 습식 식각 공정을 이용할 수 있다. 분리 패턴(SP) 하부에 위치하는 제1 물질층(510)이 식각되어 보조 배선(AW)이 될 수 있다. 분리 패턴(SP)과 접하고 있는 제1 물질층(510)의 부분이 남고, 나머지 부분은 제거될 수 있다. 보조 배선(AW)은 보조 배선(AW)과 접하는 분리 패턴(SP)의 하측부와 유사한 폭을 가질 수 있다. 보조 배선(AW)으로부터 떨어져 있는 분리 패턴(SP)의 상측부는 보조 배선(AW)보다 넓은 폭을 가질 수 있다. 보조 배선(AW)과 분리 패턴(SP)은 서로 중첩할 수 있다. 보조 배선(AW)과 분리 패턴(SP)은 유사한 평면 형상을 가질 수 있다.
보조 배선(AW) 및 분리 패턴(SP)은 표시 영역(DA) 및 주변 영역(PA)에 형성될 수 있다. 보조 배선(AW) 및 분리 패턴(SP)은 제1 방향(x) 및 제2 방향(y)을 따라 연장될 수 있다. 보조 배선(AW) 및 분리 패턴(SP)은 표시 영역(DA)에서는 그물 형상을 가질 수 있고, 주변 영역(PA)에서는 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다.
주변 영역(PA)에서 보조 배선(AW) 및 분리 패턴(SP)은 제1 전원 전압선(VL1)과 중첩할 수 있다. 보조 배선(AW) 및 분리 패턴(SP)은 화소 정의층(190)의 제3 개구(O3) 내에 형성될 수 있으며, 제3 개구(O3) 내에서 보조 배선(AW)은 제1 전원 전압선(VL1)과 연결될 수 있다. 따라서, 보조 배선(AW)은 제1 전원 전압선(VL1)을 통해 제1 전원 전압(ELVDD)을 전달받을 수 있다.
상기에서 보조 배선(AW)은 제1 전원 전압선(VL1)과 연결되어 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 경우에 따라, 보조 배선(AW)은 다른 배선과 연결되지 않고, 플로팅(floating) 상태일 수도 있다. 보조 배선(AW)은 앞서 설명한 바와 같이, 표시 영역(DA)에서 그물 형태로 각 화소(PX)의 주변을 둘러싸는 형태로 위치하고 있다. 따라서, 보조 배선(AW)이 플로팅 상태인 경우 발광 소자(ED)에 좋지 않은 영향을 미칠 우려가 있다. 일 실시예에 따른 표시 장치에서는 보조 배선(AW)이 제1 전원 전압선(VL1)과 연결되어 일정한 전압이 인가되므로, 발광 소자(ED)가 안정적으로 구동될 수 있도록 할 수 있다.
보조 배선(AW)은 제1 전원 전압선(VL1) 대신 다른 배선과 연결될 수도 있다. 예를 들면, 보조 배선(AW)은 제2 전원 전압선(VL2)과 연결되어 제2 전원 전압(ELVSS)을 전달받을 수도 있다. 이는 하나의 예시에 불과하며, 보조 배선(AW)은 다른 DC 전압이 인가되는 배선과 연결될 수 있다.
도 15에 도시된 바와 같이, 화소 정의층(190) 및 분리 패턴(SP) 위에 제1 기능층(FL1), 발광층(EML) 및 제2 기능층(FL2)을 순차적으로 형성할 수 있다. 제1 기능층(FL1) 및 제2 기능층(FL2)은 오픈 마스크를 사용하여 전면 증착될 수 있다. 이에 따라 제1 기능층(FL1) 및 제2 기능층(FL2)은 표시 영역(DA) 전체에 걸쳐 형성될 수 있다. 따라서, 제1 기능층(FL1) 및 제2 기능층(FL2)은 제1 개구(O1) 및 제2 개구(O2) 내에도 위치하고, 화소 정의층(190) 및 분리 패턴(SP) 위에도 위치할 수 있다. 발광층(EML)은 미세 금속 마스크를 사용하여 제1 개구(O1) 내에 위치하도록 형성될 수 있다. 발광층(EML)은 증착 공정의 마진을 고려하여 제1 개구(O1)보다 넓게 형성될 수 있으며, 이에 따라 발광층(EML)의 일부는 제1 개구(O1)를 벗어나 화소 정의층(190) 위에도 위치할 수도 있다. 발광층(EML)이 형성되어 있는 부분에서 제1 기능층(FL1)과 제2 기능층(FL2) 사이에는 발광층(EML)이 위치할 수 있다. 발광층(EML)이 형성되어 있지 않은 부분에서 제2 기능층(FL2)은 제1 기능층(FL1) 바로 위에 위치할 수 있다. 제1 기능층(FL1) 및 제2 기능층(FL2)이 기능층(FL)을 구성할 수 있다. 기능층(FL) 및 발광층(EML)이 중간층(EL)을 구성할 수 있다.
기능층(FL)은 화소 정의층(190)의 제2 개구(O2) 및 제5 절연층(182)의 개구(OP) 내에서 연결 배선(EW)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 개구(OP)에 의해 노출되어 있는 연결 배선(EW)의 단부를 살펴보면, 하부층(EWa) 및 상부층(EWc)의 단부가 중간층(EWb)의 단부보다 더 돌출되어 있을 수 있다. 따라서, 연결 배선(EW)의 상부층(EWc)의 단부 아래에는 중간층(EWb)이 존재하지 않는 동굴 구조가 형성될 수 있으며, 동굴 내부에 기능층(FL)이 위치할 수 있다. 동굴 내부에 위치하는 기능층(FL)의 부분은 연결 배선(EW)의 상부층(EWc) 위에 위치하는 기능층(FL)의 부분과 연결되지 않고, 끊어져 있을 수 있다.
또한, 기능층(FL)은 분리 패턴(SP)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 분리 패턴(SP)은 역테이퍼 형상을 가질 수 있다. 분리 패턴(SP)의 하측에는 동굴 구조가 형성될 수 있고, 동굴 내부에 기능층(FL)이 위치할 수 있다. 동굴 내부에 위치하는 기능층(FL)의 부분은 분리 패턴(SP) 위에 위치하는 기능층(FL)의 부분과 연결되지 않고, 끊어져 있을 수 있다. 분리 패턴(SP) 아래에 위치하는 보조 배선(AW)은 분리 패턴(SP)보다 좁은 폭을 가질 수 있으며, 동굴 내부에 위치하는 기능층(FL)과는 소정 간격 이격되어 있을 수 있다. 즉, 보조 배선(AW)은 기능층(FL)과 연결되지 않을 수 있다.
이어, 제2 기능층(FL2) 위에 도전 물질층을 증착하여 제2 전극(E2)을 형성할 수 있다. 제2 전극(E2)은 오픈 마스크를 사용하여 전면 증착될 수 있다. 이에 따라 제2 전극(E2)은 표시 영역(DA) 전체에 걸쳐 형성될 수 있다.
제2 전극(E2)은 화소 정의층(190)의 제2 개구(O2) 및 제5 절연층(182)의 개구(OP) 내에서 연결 배선(EW)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 연결 배선(EW)의 상부층(EWc)의 단부 아래에는 동굴 구조가 형성될 수 있으며, 동굴 내부에 제2 전극(E2)이 위치할 수 있다. 동굴 내부에 위치하는 제2 전극(E2)의 부분은 연결 배선(EW)의 상부층(EWc) 위에 위치하는 제2 전극(E2)의 부분과 연결되지 않고, 끊어져 있을 수 있다. 동굴 내부에서 제2 전극(E2)은 연결 배선(EW)과 연결될 수 있다. 따라서, 제2 전극(E2)은 연결 배선(EW)을 통해 트랜지스터(TR)의 드레인 전극(D1)과 전기적으로 연결될 수 있다. 제2 전극(E2)은 연결 배선(EW)의 중간층(EWb)의 측면과 접할 수 있다. 제2 전극(E2)은 연결 배선(EW)의 하부층(EWa)의 상부면과도 접할 수 있다. 동굴 내부에서 제2 전극(E2)은 기능층(FL)의 단부의 측면을 덮을 수 있다. 예컨대, 기능층(FL)을 증발법으로 증착하고 제2 전극(E2)을 스퍼터링법으로 증착하면 제2 전극(E2)이 기능층(FL)보다 더 넓게 증착될 수 있다. 연결 배선(EW)의 상부층(EWc) 위에 위치하는 제2 전극(E2)은 상부층(EWc)의 단부의 상부면과 접할 수 있다. 연결 배선(EW)의 상부층(EWc) 위에서 제2 전극(E2)은 기능층(FL)의 단부의 측면을 덮을 수 있다.
또한, 제2 전극(E2)은 분리 패턴(SP)에 의해 단절될 수 있다. 앞서 설명한 바와 같이, 분리 패턴(SP)은 역테이퍼 형상을 가질 수 있고, 분리 패턴(SP)의 하측에 형성되는 동굴 구조의 내부에 제2 전극(E2)이 위치할 수 있다. 동굴 내부에 위치하는 제2 전극(E2)의 부분은 분리 패턴(SP) 위에 위치하는 제2 전극(E2)의 부분과 연결되지 않고, 끊어져 있을 수 있다. 동굴 내부에서 제2 전극(E2)은 기능층(FL)의 단부의 측면을 덮을 수 있다. 예컨대, 기능층(FL)을 증발법으로 증착하고 제2 전극(E2)을 스퍼터링법으로 증착하면 제2 전극(E2)이 기능층(FL)보다 더 넓게 증착될 수 있다. 분리 패턴(SP) 아래에 위치하는 보조 배선(AW)은 분리 패턴(SP)보다 좁은 폭을 가질 수 있으며, 동굴 내부에 위치하는 제2 전극(E2)과는 소정 간격 이격되어 있을 수 있다. 즉, 보조 배선(AW)은 제2 전극(E2)과 연결되지 않을 수 있다. 따라서, 인접한 화소들(PX)의 제2 전극들(E2)은 보조 배선(AW) 및 분리 패턴(SP)에 의해 전기적으로 연결되지 않고, 분리될 수 있다.
제2 전극(E2)은 제1 전극(E1) 및 중간층(EL)과 함께 유기 발광 다이오드 또는 무기 발광 다이오드와 같은 발광 소자(ED)를 구성할 수 있다. 제1 전극(E1)은 발광 소자(ED)의 애노드일 수 있고, 제2 전극(E2)은 발광 소자(ED)의 캐소드일 수 있다. 표시 영역(DA)에서 보조 배선(AW) 및 분리 패턴(SP)은 평면상에서 각 화소(PX)의 발광 소자(ED)를 둘러싸는 형상을 가질 수 있다. 따라서, 인접한 화소들(PX)의 발광 소자들(ED)은 보조 배선(AW) 및 분리 패턴(SP)에 의해 분리될 수 있다.
이하에서는 도 16을 참조하여, 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 16에 도시된 실시예에 따른 표시 장치는 도 1 내지 도 7에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 주변 영역에서 보조 배선의 평면 형상이 앞선 실시예와 일부 상이하며, 이하에서 더 설명한다.
도 16은 일 실시예에 따른 표시 장치를 나타낸 평면도이다. 도 16은 일 실시예에 따른 표시 장치의 표시 영역 및 이에 인접한 주변 영역을 도시하고 있다.
도 16에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 표시 영역(DA) 및 주변 영역(PA)에 위치하는 보조 배선(AW) 및 분리 패턴(SP), 주변 영역에 위치하는 제1 전원 전압선(VL1)을 포함한다.
표시 영역(DA)에서 보조 배선(AW) 및 분리 패턴(SP)은 제1 방향(x) 및 제2 방향(y)을 따라 연장되어 그물 형상을 가질 수 있다. 보조 배선(AW) 및 분리 패턴(SP)은 표시 영역(DA)의 가장자리를 따라 모든 화소(PXa, PXb, PXc)를 둘러싸도록 위치할 수 있다. 표시 영역(DA)에서 각 화소(PXa, PXb, PXc)의 제2 전극(E2a, E2b, E2c)은 분리 패턴(SP)에 의해 서로 분리되어 있을 수 있다.
주변 영역(PA)에서 보조 배선(AW) 및 분리 패턴(SP)은 제1 전원 전압선(VL1)과 중첩하면서 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다. 또한, 보조 배선(AW)은 표시 영역(DA)에 위치하는 부분과 제1 전원 전압선(VL1)과 중첩하는 부분을 연결하기 위한 브릿지 형상을 가질 수 있다. 앞선 실시예에서, 보조 배선(AW) 및 분리 패턴(SP)이 제1 전원 전압선(VL1)과 중첩하면서 표시 영역(DA)을 둘러싸는 부분이 1회 이상 꺾어진 하나의 막대 형상으로 이루어질 수 있다. 본 실시예에서는 보조 배선(AW) 및 분리 패턴(SP)이 제1 전원 전압선(VL1)과 중첩하면서 표시 영역(DA)을 둘러싸는 부분이 1회 이상 꺾어진 2개의 막대 형상으로 이루어질 수 있다. 2개의 막대 형상 중 어느 하나는 다른 하나보다 표시 영역(DA)에 더 가깝게 위치할 수 있다.
보조 배선(AW)은 제1 전원 전압선(VL1)과 연결되어 제1 전원 전압(ELVDD)을 전달받을 수 있다. 본 실시예에 따른 표시 장치에서는 보조 배선(AW)의 면적을 더 넓게 확보할 수 있고, 보조 배선(AW)과 제1 전원 전압선(VL1)의 연결부의 면적도 더 넓게 확보할 수 있으므로, 보조 배선(AW)을 통해 전달되는 전압의 강하를 방지할 수 있다.
이하에서는 도 17을 참조하여, 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 17에 도시된 실시예에 따른 표시 장치는 도 1 내지 도 7에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 주변 영역에서 보조 배선의 평면 형상이 앞선 실시예와 일부 상이하며, 이하에서 더 설명한다.
도 17은 일 실시예에 따른 표시 장치를 나타낸 평면도이다. 도 17은 일 실시예에 따른 표시 장치의 표시 영역 및 이에 인접한 주변 영역을 도시하고 있다.
도 17에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 표시 영역(DA) 및 주변 영역(PA)에 위치하는 보조 배선(AW) 및 분리 패턴(SP), 주변 영역에 위치하는 제1 전원 전압선(VL1)을 포함한다.
주변 영역(PA)에서 보조 배선(AW) 및 분리 패턴(SP)은 제1 전원 전압선(VL1)과 중첩할 수 있다. 앞선 실시예에서, 보조 배선(AW) 및 분리 패턴(SP)은 표시 영역(DA)을 둘러싸는 형상을 가지는 영역(편의상 이하에서 '제1 영역'이라 한다.)을 포함한다. 또한, 보조 배선(AW) 및 분리 패턴(SP)은 표시 영역(DA)에 위치하는 부분과 제1 영역을 연결하기 위한 브릿지 형상을 가지는 영역(편의상 이하에서 '제2 영역'이라 한다.)을 포함한다. 본 실시예에서는 앞선 실시예에서 보조 배선(AW) 및 분리 패턴(SP)의 제1 영역에 대응하는 부분이 생략되고, 제2 영역에 대응하는 부분이 남게 된다.
본 실시예에서 보조 배선(AW) 및 분리 패턴(SP)은 주변 영역(PA)에서 제1 전원 전압선(VL1)의 연장 방향과 교차하는 방향으로 연장되어 제1 전원 전압선(VL1)과 중첩할 수 있다. 예를 들면, 제1 전원 전압선(VL1)이 제1 방향(x)으로 연장되는 부분과 보조 배선(AW) 및 분리 패턴(SP)이 제2 방향(y)으로 연장되는 부분이 서로 교차하여 중첩할 수 있다. 또한, 제1 전원 전압선(VL1)이 제2 방향(y)으로 연장되는 부분과 보조 배선(AW) 및 분리 패턴(SP)이 제1 방향(x)으로 연장되는 부분이 서로 교차하여 중첩할 수 있다. 보조 배선(AW)과 제1 전원 전압선(VL1)이 중첩하는 부분에서 보조 배선(AW)은 제1 전원 전압선(VL1)과 연결될 수 있으며, 제1 전원 전압(ELVDD)을 전달받을 수 있다.
이하에서는 도 18을 참조하여, 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 18에 도시된 실시예에 따른 표시 장치는 도 1 내지 도 7에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 보조 배선의 형상이 앞선 실시예와 일부 상이하며, 이하에서 더 설명한다.
도 18은 일 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 18은 일 실시예에 따른 표시 장치의 주변 영역을 도시하고 있으며, 제5 절연층(182) 아래에 위치하는 절연층 등의 구성 요소들을 편의상 생략하였다.
도 18에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 제1 전원 전압선(VL1), 제1 전원 전압선(VL1)에 연결되어 있는 보조 배선(AW), 보조 배선(AW) 위에 위치하는 분리 패턴(SP)을 포함한다.
제1 전원 전압선(VL1)은 제5 절연층(182) 위에 위치할 수 있고, 제1 전원 전압선(VL1) 및 제5 절연층(182) 위에는 화소 정의층(190)이 위치할 수 있다. 화소 정의층(190)은 제1 전원 전압선(VL1)과 중첩하는 제3 개구(O3)를 가질 수 있다. 보조 배선(AW)은 제3 개구(O3) 내에 위치할 수 있으며, 제3 개구(O3) 내에서 보조 배선(AW)은 제1 전원 전압선(VL1) 바로 위에 위치할 수 있다. 보조 배선(AW)은 제1 전원 전압선(VL1)과 연결되어, 제1 전원 전압(ELVDD)을 전달받을 수 있다.
앞선 실시예에서, 보조 배선(AW)은 제3 개구(O3) 내에 형성되고, 제3 개구(O3)의 주변에까지 형성될 수 있다. 이때, 보조 배선(AW)은 분리 패턴(SP)의 하측부와 유사한 폭을 가질 수 있다. 본 실시예에서, 보조 배선(AW)은 제3 개구(O3) 내에 형성될 수 있다. 이때, 보조 배선(AW)은 분리 패턴(SP)의 하측부보다 좁은 폭을 가질 수 있다.
앞선 실시예에서 보조 배선(AW)과 분리 패턴(SP)은 동일한 마스크를 이용하여 동일한 공정에서 패터닝될 수 있다. 본 실시예에서 보조 배선(AW)과 분리 패턴(SP)은 서로 다른 마스크를 이용하여 서로 다른 공정에서 패터닝될 수 있다. 먼저, 화소 정의층(190) 위에 제1 물질층을 형성하고, 이를 패터닝하여 보조 배선(AW)을 형성할 수 있다. 이어, 보조 배선(AW) 및 화소 정의층(190) 위에 제2 물질층을 형성하고, 이를 패터닝하여 분리 패턴(SP)을 형성할 수 있다. 따라서, 보조 배선(AW)과 분리 패턴(SP)은 서로 다른 평면 형상을 가질 수 있다. 예를 들면, 보조 배선(AW)의 폭이 분리 패턴(SP)의 폭보다 좁게 형성될 수 있다. 보조 배선(AW)은 분리 패턴(SP)에 의해 덮여 있으므로 외부로 노출되지 않을 수 있다. 따라서, 후속 공정에서 보조 배선(AW)이 손상되는 것을 방지할 수 있다.
이하에서는 도 19을 참조하여, 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 19에 도시된 실시예에 따른 표시 장치는 도 1 내지 도 7에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 주변 영역에 분리 패턴이 위치하지 않는다는 점에서 앞선 실시예와 일부 상이하며, 이하에서 더 설명한다.
도 19는 일 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 19는 일 실시예에 따른 표시 장치의 주변 영역을 도시하고 있으며, 제5 절연층(182) 아래에 위치하는 절연층 등의 구성 요소들을 편의상 생략하였다.
도 19에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 제1 전원 전압선(VL1), 제1 전원 전압선(VL1)에 연결되어 있는 보조 배선(AW)을 포함한다.
앞선 실시예에서는 주변 영역(PA)에서 보조 배선(AW) 위에 분리 패턴이 위치할 수 있고, 본 실시예에서는 주변 영역(PA)에서 보조 배선(AW) 위에 분리 패턴이 위치하지 않을 수 있다. 본 실시예에서는 분리 패턴이 표시 영역(DA)에만 위치할 수 있고, 주변 영역(PA)에는 위치하지 않을 수 있다. 본 실시예에서 보조 배선(AW)과 분리 패턴(SP)은 서로 다른 마스크를 이용하여 서로 다른 공정에서 패터닝될 수 있다.
주변 영역(PA)에서 보조 배선(AW) 및 화소 정의층(190) 위에 기능층(FL)이 위치할 수 있고, 기능층(FL) 위에 제2 전극(E2)이 위치할 수 있다. 보조 배선(AW)과 제2 전극(E2) 사이에는 기능층(FL)이 위치하고 있으므로, 보조 배선(AW)은 제2 전극(E2)과 전기적으로 연결되지 않을 수 있다. 주변 영역(PA)에 위치하는 기능층(FL)은 서로 분리되어 있지 않고, 일체로 형성될 수 있다. 주변 영역(PA)에 위치하는 기능층(FL)은 표시 영역(DA)에 위치하는 기능층(FL)과는 연결되지 않고, 분리되어 있을 수 있다. 마찬가지로, 주변 영역(PA)에 위치하는 제2 전극(E2)은 서로 분리되어 있지 않고, 일체로 형성될 수 있다. 주변 영역(PA)에 위치하는 제2 전극(E2)은 표시 영역(DA)에 위치하는 제2 전극(E2)과는 연결되지 않고, 분리되어 있을 수 있다.
앞서 설명한 바와 같이, 일 실시예에 따른 표시 장치의 화소 구동 회로부에 포함되는 트랜지스터 및 커패시터의 수는 다양하게 변경될 수 있다. 이하에서는 도 20을 참조하여 일 실시예에 따른 표시 장치의 화소 구동 회로부의 변형예에 대해 설명한다.
도 20은 일 실시예에 따른 표시 장치의 하나의 화소의 회로도이다.
도 20을 참고하면, 일 실시예에 따른 표시 장치는 복수의 화소(PX)를 포함하고, 복수의 화소(PX) 각각은 발광 소자(ED) 및 이와 연결된 화소 구동 회로부를 포함할 수 있다. 화소 구동 회로부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다.
또한, 화소 구동 회로부는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163), 제4 스캔 신호(GI)가 인가되는 제4 스캔선(166), 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 화소는 제1 전원 전압(ELVDD)이 인가되는 제1 전원 전압선(172), 제2 전원 전압(ELVSS)이 인가되는 제2 전원 전압선(179), 기준 전압(Vref)이 인가되는 기준 전압선(173), 및 초기화 전압(Vint)이 인가되는 초기화 전압선(177)과 연결될 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 소자)를 중심으로 화소의 회로 구조를 살펴보면 아래와 같다.
제1 트랜지스터(T1)는 제1 커패시터(C1)의 제1 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 게이트 전극, 제3 트랜지스터(T3)의 제2 전극과 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다.
제1 트랜지스터(T1)는 게이트 전극의 전압에 따라서 제1 트랜지스터(T1)가 턴 온되는 정도가 정해지며, 턴 온 되는 정도에 따라서 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류의 크기가 정해진다. 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류는 발광 구간에서 발광 소자(LED)를 흐르는 전류와 같아 발광 전류라고도 할 수 있다. 여기서 제1 트랜지스터(T1)는 n형 트랜지스터로 형성되어 있으며, 게이트 전극의 전압이 높을수록 큰 발광 전류가 흐를 수 있다. 발광 전류가 크면, 발광 소자(LED)가 높은 휘도를 표시할 수 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 화소 내로 입력시켜 제1 트랜지스터(T1)의 게이트 전극으로 전달하며, 제1 커패시터(C1)의 제1 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제1 전원 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 발광 소자(LED)를 거치지 않고 제1 전원 전압(ELVDD)이 제1 트랜지스터(T1)로 전달될 수 있도록 한다. 이는 발광 소자(LED)에 전류가 흐르는 경우 발광 소자(LED)가 불필요하게 빛을 방출하게 되는 문제가 발생할 수 있어 별도의 경로로 제1 전원 전압(ELVDD)을 제1 트랜지스터(T1)로 전달시키기 위한 것이다. 그러므로, 제3 트랜지스터(T3)는 발광 구간에는 턴 온되지 않을 수 있으며, 그 외 구간에서는 턴 온 될 수 있다.
제4 트랜지스터(T4; 이하 기준 전압 전달 트랜지스터라고도 함)는 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163)과 연결되어 있는 게이트 전극, 기준 전압선(173)에 연결되어 있는 제1 전극, 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제2 트랜지스터(T2)의 제2 전극과 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 기준 전압(Vref)을 제1 커패시터(C1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극에 전달하여 초기화시키는 역할을 한다.
제5 트랜지스터(T5; 이하 캐소드 연결 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 발광 소자(LED)의 캐소드와 연결되어 있는 제1 전극, 제1 트랜지스터(T1)의 제1 전극 및 제3 트랜지스터(T3)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)를 연결시켜 전류 경로를 형성하고 발광 소자(LED)가 발광할 수 있도록 한다.
제6 트랜지스터(T6; 이하 구동 저전압 인가 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 제1 트랜지스터(T1)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제1 전극 및 제2 전원 전압(ELVSS)을 전달받는 제2 전극을 포함한다. 제6 트랜지스터(T6)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제2 전극으로 제2 전원 전압(ELVSS)을 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 제2 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제1 전원 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 발광 소자(LED)의 캐소드 및 제5 트랜지스터(T5)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제7 트랜지스터(T7)는 제1 전원 전압(ELVDD)을 캐소드로 전달하는 역할을 하며, 캐소드의 전압 레벨을 제1 전원 전압(ELVDD)으로 변경하여, 캐소드에 남아 있는 전하로 인하여 블랙을 표시하지 못하는 문제를 제거하고 블랙을 명확하게 표시할 수 있도록 한다.
제8 트랜지스터(T8; 이하 초기화 전압 전달 트랜지스터라고도 함)는 제4 스캔 신호(GI)가 인가되는 제4 스캔선(166)과 연결되어 있는 게이트 전극, 초기화 전압선(177)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제8 트랜지스터(T8)는 초기화 전압(Vint)을 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극으로 전달하여 초기화하는 역할을 한다.
도 20의 실시예에서 모든 트랜지스터는 n형 트랜지스터로 형성되어 있으며, 각 트랜지스터는 게이트 전극의 전압이 고 레벨의 전압일 때 턴 온되고, 저 레벨의 전압일 때 턴 오프될 수 있다. 또한, 각 트랜지스터에 포함되는 반도체층은 다결정 규소 반도체를 사용하거나 산화물 반도체를 사용할 수 있으며, 추가적으로 비정질 규소 반도체나 단결정 규소 반도체를 사용할 수도 있다.
실시예에 따라서, 각 트랜지스터에 포함되는 반도체층은 이와 중첩하는 중첩층(또는 추가 게이트 전극)을 더 포함할 수 있으며, 중첩층(추가 게이트 전극)에 전압을 인가하여 트랜지스터의 특성을 변경시켜 화소의 표시 품질을 보다 향상시킬 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제1 커패시터(C1)의 제1 전극은 데이터 전압(VDATA)을 제2 트랜지스터(T2)로부터 전달받아 저장하는 역할을 한다.
제2 커패시터(C2)는 제1 전원 전압선(172)과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 및 제1 커패시터(C1)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제2 커패시터(C2)는 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압을 일정하게 유지하는 역할을 한다. 한편, 실시예에 따라서는 제2 커패시터(C2)가 생략될 수도 있다.
발광 소자(LED)는 제1 전원 전압선(172)과 연결되어 제1 전원 전압(ELVDD)을 전달받는 애노드와 제5 트랜지스터(T5)의 제1 전극 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 캐소드를 포함한다. 발광 소자(LED)의 캐소드는 제5 트랜지스터(T5)를 지나 제1 트랜지스터(T1)와 연결된다. 발광 소자(LED)는 화소 구동 회로부와 제1 전원 전압(ELVDD) 사이에 위치하여 화소 구동 회로부의 제1 트랜지스터(T1)를 흐르는 전류와 동일한 전류가 흐르며, 해당 전류의 크기에 따라 발광하는 휘도도 결정될 수 있다. 발광 소자(LED)는 애노드와 캐소드 사이에 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 실시예에 따른 구체적인 발광 소자(LED)의 적층 구조는 도 31 및 도 32에서 살펴본다.
도 20의 실시예에 따른 화소는, 제1 트랜지스터(T1)의 특성(문턱 전압)이 변경되는 것을 감지하는 보상 동작을 수행하여 제1 트랜지스터(T1)의 특성이 변경되는 것과 무관하게 일정한 표시 휘도를 표시하도록 할 수 있다.
또한, 도 20에서는 발광 소자(LED)는 제1 트랜지스터(T1)의 제1 전극과 제1 전원 전압선(172)의 사이에 위치한다. 본 실시예에 따른 화소는 발광 소자가 제1 트랜지스터(T1)와 제2 전원 전압(ELVSS)의 사이에 위치하는 형태의 화소와 구분될 수 있다. 발광 소자는 제1 전원 전압(ELVDD)으로부터 제1 트랜지스터(T1)를 지나 제2 전원 전압(ELVSS)으로 연결되는 전류 경로(path)를 흐르는 전류의 크기에 따라서 휘도를 나타내며, 전류가 클수록 표시되는 휘도도 높을 수 있다. 도 20의 화소 구조에서는 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)가 연결되어 있고 제1 트랜지스터(T1)의 제2 전극(소스 전극)과 분리되어 있으므로 화소 구동 회로부의 각 부분이 전압이 변경될 때 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압에 변동이 없는 장점을 가질 수 있다. 보다 구체적으로 제6 트랜지스터(T6)가 턴 온될 때, 제1 커패시터(C1)의 제2 전극의 전압이 낮아지면서 제1 커패시터(C1)의 제1 전극의 전압도 낮아지게 되는데, 이로 인하여 제1 트랜지스터(T1)가 출력하는 출력 전류도 낮아질 수 있지만, 본 실시예에서는 이와 같은 제1 트랜지스터(T1)의 출력 전류가 낮아지는 문제는 제거된다.
도 20의 실시예에서는 하나의 화소(PX)가 8개의 트랜지스터(T1 내지 T8) 및 2개의 커패시터(제1 커패시터(C1), 제2 커패시터(C2))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 추가적으로 커패시터나 트랜지스터가 더 포함될 수도 있으며, 일부 커패시터나 트랜지스터가 생략될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
190: 화소 정의층
510: 제1 물질층
520: 제2 물질층
DA: 표시 영역
PA: 주변 영역
T1: 제1 트랜지스터
EW: 연결 배선
OP: 제5 절연층의 개구
O1: 화소 정의층의 제1 개구
O2: 화소 정의층의 제2 개구
O3: 화소 정의층의 제3 개구
E1: 제1 전극
EL: 중간층
E2: 제2 전극
AW: 보조 배선
SP: 분리 패턴
VL1: 제1 전원 전압선

Claims (24)

  1. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 기판 위에 위치하는 제1 전극,
    상기 제1 전극 위에 위치하는 화소 정의층,
    상기 화소 정의층 위에 위치하는 분리 패턴,
    상기 화소 정의층과 상기 분리 패턴 사이에 위치하는 보조 배선,
    상기 제1 전극, 상기 화소 정의층, 및 상기 분리 패턴 위에 위치하는 제2 전극,
    상기 트랜지스터와 상기 제2 전극 사이를 연결하는 연결 배선, 및
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 중간층을 포함하고,
    상기 분리 패턴 위에 위치하는 제2 전극의 부분과 상기 분리 패턴의 주변에 위치하는 제2 전극의 부분은 서로 분리되어 있는 표시 장치.
  2. 제1항에서,
    상기 표시 장치는
    화면을 표시하는 표시 영역, 및
    상기 표시 영역을 둘러싸는 주변 영역을 포함하고,
    상기 보조 배선은 상기 표시 영역 및 상기 주변 영역에 위치하는 표시 장치.
  3. 제2항에서,
    상기 주변 영역에 위치하고, 고전위 전원 전압을 전달하는 제1 전원 전압선을 더 포함하고,
    상기 보조 배선은 상기 제1 전원 전압선과 연결되어 있는 표시 장치.
  4. 제3항에서,
    상기 화소 정의층은 상기 제1 전원 전압선 위에 위치하고,
    상기 화소 정의층은 상기 제1 전원 전압선과 중첩하는 개구를 포함하고,
    상기 보조 배선은 상기 개구 내에서 상기 제1 전원 전압선과 연결되는 표시 장치.
  5. 제4항에서,
    상기 주변 영역에서 상기 분리 패턴은 상기 보조 배선 위에 위치하고,
    상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭과 동일한 표시 장치.
  6. 제4항에서,
    상기 주변 영역에서 상기 분리 패턴은 상기 보조 배선 및 상기 화소 정의층 위에 위치하고,
    상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭보다 좁은 표시 장치.
  7. 제4항에서,
    상기 분리 패턴은 상기 표시 영역에 위치하고, 상기 주변 영역에는 위치하지 않고,
    상기 주변 영역에서, 상기 보조 배선 바로 위에 상기 중간층이 위치하는 표시 장치.
  8. 제4항에서,
    상기 제1 전원 전압선은 상기 제1 전극과 동일한 층에 위치하는 표시 장치.
  9. 제2항에서,
    상기 표시 영역에 위치하는 보조 배선과 상기 주변 영역에 위치하는 보조 배선은 서로 연결되어 일체로 형성되어 있는 표시 장치.
  10. 제9항에서,
    상기 표시 영역에 위치하는 보조 배선은 평면상에서 그물 형상을 가지고,
    상기 주변 영역에 위치하는 보조 배선은 평면상에서 상기 표시 영역을 둘러싸는 형상을 가지는 표시 장치.
  11. 제1항에서,
    상기 보조 배선에는 일정한 전압이 인가되는 표시 장치.
  12. 제1항에서,
    상기 보조 배선은 산화물 반도체를 포함하는 표시 장치.
  13. 제1항에서,
    상기 화소 정의층은 포지티브형 감광성 수지를 포함하고,
    상기 분리 패턴은 네거티브형 감광성 수지를 포함하는 표시 장치.
  14. 기판 위에 트랜지스터를 형성하는 단계,
    상기 트랜지스터에 연결되는 연결 배선을 형성하는 단계,
    상기 연결 배선 위에 절연층을 형성하는 단계,
    상기 절연층 위에 제1 전극을 형성하는 단계,
    상기 제1 전극 위에 화소 정의층을 형성하고, 상기 화소 정의층을 패터닝하여 상기 제1 전극과 중첩하는 제1 개구, 및 상기 연결 배선과 중첩하는 제2 개구를 형성하는 단계,
    상기 화소 정의층 위에 서로 중첩하는 보조 배선 및 분리 패턴을 형성하는 단계,
    상기 제1 전극, 상기 화소 정의층, 및 상기 분리 패턴 위에 중간층을 형성하는 단계, 및
    상기 중간층 위에 상기 연결 배선과 연결되는 제2 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 화소 정의층 위에 제1 물질층, 및 제2 물질층을 순차적으로 적층하는 단계,
    상기 제2 물질층을 패터닝하여 상기 분리 패턴을 형성하는 단계, 및
    상기 분리 패턴을 마스크로 이용하여 상기 제1 물질층을 패터닝하여 상기 보조 배선을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15항에서,
    상기 제1 물질층은 산화물 반도체를 포함하고,
    상기 제2 물질층은 네거티브형 감광성 수지를 포함하는 표시 장치의 제조 방법.
  17. 제16항에서,
    상기 화소 정의층은 포지티브형 감광성 수지를 포함하는 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 제1 개구 및 상기 제2 개구는 상기 기판으로부터 멀어질수록 점차적으로 폭이 넓어지고,
    상기 분리 패턴은 상기 기판으로부터 멀어질수록 점차적으로 폭이 넓어지는 표시 장치의 제조 방법.
  19. 제15항에서,
    상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭과 동일한 표시 장치의 제조 방법.
  20. 제14항에서,
    상기 화소 정의층 위에 제1 물질층을 형성하고, 상기 제1 물질층을 패터닝하여 상기 보조 배선을 형성하는 단계, 및
    상기 보조 배선 위에 제2 물질층을 형성하고, 상기 제2 물질층을 패터닝하여 상기 분리 패턴을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  21. 제20항에서,
    상기 보조 배선의 폭은 상기 분리 패턴의 하측부의 폭보다 좁은 표시 장치의 제조 방법.
  22. 제14항에서,
    상기 표시 장치는
    화면을 표시하는 표시 영역, 및
    상기 표시 영역을 둘러싸는 주변 영역을 포함하고,
    상기 보조 배선은 상기 표시 영역 및 상기 주변 영역에 위치하는 표시 장치의 제조 방법.
  23. 제22항에서,
    상기 제1 전극을 형성하는 단계에서,
    상기 주변 영역에 고전위 전원 전압을 전달하는 제1 전원 전압선을 형성하고,
    상기 보조 배선은 상기 제1 전원 전압선과 연결되어 있는 표시 장치의 제조 방법.
  24. 제23항에서,
    상기 화소 정의층에 상기 제1 개구 및 상기 제2 개구를 형성하는 단계에서,
    상기 화소 정의층에 상기 제1 전원 전압선과 중첩하는 제3 개구를 더 형성하고,
    상기 보조 배선은 상기 개구 내에서 상기 제1 전원 전압선과 연결되는 표시 장치의 제조 방법.
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