JPH09269503A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＦＴを用いるアクティブマトリクス型液晶
表示装置の製造工程の簡素化を図る際、ゲート線あるい
は補助容量配線下方に生じる寄生ＴＦＴによる画質の劣
化を防止し、液晶表示装置の大容量化及び高精細化を図
る。 【解決手段】 信号線２８ａ、２８ｂの配線抵抗Ｒｓ及
び寄生ＴＦＴ４０のオン時のチャネル抵抗Ｒｔを調整
し、寄生ＴＦＴ４０による表面輝度傾斜を視認不能とす
る。補助容量配線４２の電位を調整し寄生ＴＦＴ４４
ａ、４４ｂをオフ状態に保持する。補助容量配線４６の
パターンを調整し、寄生ＴＦＴのオフ状態におけるリー
ク電流を低減する。これ等により、液晶表示装置の製造
工程の簡素化を図るものにおいて、大容量且つ高精細な
液晶表示装置を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置に関する。

【０００２】

【従来の技術】図９に示す第１の従来例は、例えばＦ．
Ｒｉｃｈｏｕ ｅｔ.,Ｔｈｅ “２Ｓ”ＴＨＴ Ｐｒｏ
ｃｅｓｓ ｆｏｒ Ｌｏｗ−ＣｏｓｔＡＭＬＣＤ Ｍａ
ｎｕｆａｃｔｕｒｉｎｇ”ＳＩＤ ９２ Ｄｉｇｅｓ
ｔ、ｐ６１９に開示されており、製造プロセスを簡略化
したＴＦＴアレイ基板を示すものである。

【０００３】絶縁性基板１上にＩｎｄｉｕｍｕ Ｔｉｎ
Ｏｘｉｄｅ（以下ＩＴＯと略称する。）からなる信号
線２及び画素電極３を同一のフォトリソグラフィ工程に
て形成し、その上部にａ−Ｓｉ層４、ゲ−ト絶縁膜層
６、同一面上のゲート電極・ゲート配線層７を連続成膜
した後、これ等の３層４、６、７を同一のフォトリソグ
ラフィ工程にて、同一形状にパターン形成する事により
ＴＦＴ８を有するアクティブマトリクス基板９を完成し
ていた。

【０００４】一方図１０に示す第２の従来例は、大画
面、高精細化に対応するものにおいて、更に製造プロセ
スを簡略化したＴＦＴアレイ基板を示すものであリ、絶
縁性遮光膜１０が形成される絶縁性基板１１上に、絶縁
膜層１０ａを介し第１の従来例と同様、ＩＴＯ１２ａ及
び金属１２ｂとの積層膜からなる信号線１２及び画素電
極１３を同一のフォトリソグラフィ工程にて形成し、そ
の上部にａ−Ｓｉ層１４、ゲ−ト絶縁膜層１６、ゲート
電極・配線層１７及びこのゲート電極・配線層１７と同
一面上の図示しない補助容量配線層を連続成膜した後、
ゲート絶縁膜層１６及び、ゲート電極・配線層１７、補
助容量配線層（図示せず）を同一のフォトリソグラフィ
工程にて、同一形状にパターン形成する。次いで、パタ
ーン化されたゲート電極・ゲート配線・補助容量配線１
７をマスクとして、露出したａ−Ｓｉ層にリン（Ｐ）イ
オンのドーピングとエキシマレーザアニールを行い自己
整合的にｎ＋ポリＳｉ層を形成する。その後フォトリソ
グラフィ工程によりｎ型ポリシリコン（以下ｎ＋ポリＳ
ｉと略称する。）層をパターニングし、ゲート電極・配
線層１７に自己整合されたｎ＋ポリＳｉからなるソース
・ドレイン領域１８ａ、１８ｂを形成し、更に保護膜２
０を成膜した後にフォトリソグラフィ工程にて、周辺電
極部と画素電極上の保護膜を除去し、同時に画素電極１
３上の金属を除去し、ＴＦＴ２１を有するアクティブマ
トリクス基板２２を完成していた。

【０００５】

【発明が解決しようとする課題】しかしながら上述の従
来例のアクティブマトリクス基板のうち、第１の従来例
にあっては、信号線及び画素電極上部に形成される各層
毎にパターン形成を行うものに比し、フォトリソグラフ
ィ工程が２回と少なくその製造プロセスが著しく簡略化
されるものの、信号線１２がＩＴＯから成るため配線抵
抗が高く、又自己整合型のＴＦＴを形成出来ない事か
ら、大画面及び高精細化の実現が難しいという問題を有
している。又、光導電性を有するａ−Ｓｉ層４からなる
ＴＦＴ８のチャネル部に対する遮光性を有しない事か
ら、適用可能な液晶表示装置が限られるという問題を生
じていた。

【０００６】一方第２の従来例にあっては、ゲート絶縁
膜層１６及びゲート電極・配線層１７あるいは補助容量
配線層を同一の工程にて形成する事から、全体としての
フォトリソグラフィ工程を低減し、その製造プロセスを
簡略化出来、尚且つ信号線１２の低抵抗化も図られる。
更には自己整合型ＴＦＴを形成出来、絶縁性遮光膜１０
も設けられていることから、その適用範囲の拡大を図
れ、大画面、高精細化への対応も容易に可能と成るもの
である。

【０００７】しかしながら、ａ−Ｓｉ層上にてゲート電
極・配線層１７及び補助容量配線層（図示せず）をパタ
ーニングし、これ等をマスクとしてａ−Ｓｉ層１４のド
ーピング及びパターニングを自己整合的に形成するた
め、ゲート配線下及び補助容量配線下にａ−Ｓｉ層１４
が必ず残り、ソース領域１８ａ及びドレイン領域１８ｂ
を完全に分離出来ず、ゲート配線下のａ−Ｓｉ層１４に
対し隣接する信号線をソース・ドレインとする寄生ＴＦ
Ｔを生じると共に、補助容量配線下のａ−Ｓｉ層１４に
対し信号線及び画素電極をソース・ドレインとする寄生
ＴＦＴを生じ、液晶表示装置に適用した場合、信号線の
給電側と、終端側とで、表面輝度傾斜を生じ、画質が劣
化したり或いは、軽度のリーク電流の発生によりクロス
トークが発生され画質が劣化し更には、重度のリーク電
流の発生により表示に必要な信号電位が得られず表示不
能になるという重大な問題を有していた。

【０００８】そこで本発明は上記課題を除去するもの
で、製造プロセスの簡略化を妨げる事無く且つ、大画
面、高精細化を実現でき、更には寄生ＴＦＴを生じるに
もかかわらず、液晶表示装置における表示画像上の表面
輝度傾斜を解消し、或いは表示不能やクロストーク等の
画質不良を生じる事がなく、表示品位の高いアクテイブ
マトリクス型の液晶表示装置を提供する事を目的とす
る。

【０００９】

【課題を解決するための手段】上記課題を解決する為の
請求項１に記載の発明は、信号線の配線抵抗をＲｓ、隣
接する前記信号線間の最大電位差をＶｓ、前記ゲート線
をゲート電極とし隣接する前記信号線をソース電極及び
ドレイン電極とする寄生薄膜トランジスタのオン時のチ
ャネル抵抗をＲｔとした時、 Ｒｓ×Ｖｓ／（Ｒｔ＋２×Ｒｓ）≦０．１［Ｖ］・・・（１） とするものである。

【００１０】又上記課題を解決するための請求項２に記
載の発明は、補助容量配線に与える最高電位をＶｃと
し、補助容量配線電位がＶｃであり、前記画素電極が取
る最低電位をＶｐ、前記薄膜トランジスタのしきい値電
圧をＶｔとした時、 Ｖｃ≦Ｖｐ＋Ｖｔ−５［Ｖ］ ・・・（２） とするものである。

【００１１】又上記課題を解決するための請求項３に記
載の発明は、信号線上層における前記補助容量配線の幅
をＷ１、前記画素電極上層における前記補助容量配線の
幅をＷ２、前記信号線及び前記画素電極の間隙部分上層
における前記補助容量配線の幅をＷ３とした時、 Ｗ１＞Ｗ３ ・・・（３） Ｗ２≧Ｗ３ ・・・（４） とするものである。

【００１２】そして請求項１に記載の発明の構成によれ
ば、寄生ＴＦＴによる信号線の給電側と終端側の画素電
極電位の変動を０．１［Ｖ］以下と微細化し、液晶表示
装置の表面輝度傾斜の視認を不能とし、実質的な画質向
上を図るものである。

【００１３】又請求項２に記載の発明の構成によれば、
寄生ＴＦＴがオンしないよう補助容量配線の電位を低減
する事により、寄生ＴＦＴをオフ状態に保持し、画素電
極が表示不能を生ぜず、画質向上を図るものである。

【００１４】更に請求項３に記載の発明の構成によれ
ば、補助容量配線の信号線と画素電極の間隙部分との積
層部を細線化する事により、寄生ＴＦＴのオフ状態での
リーク電流を低減し、クロストークを防止しあるいは画
素電極電位の変動をより微細化し、表示不能を生じる事
無く、又表面輝度傾斜をより視認し難くし、画質向上を
図るものである。

【００１５】

【発明の実施の形態】以下、本発明の第１の実施の形態
を図１乃至図４を参照して説明する。２４は、駆動素子
としてＴＦＴ２６を用いるアレイ基板であるアクティブ
マトリクス型の液晶表示基板であり、遮光膜２７ａを有
する透明なガラスからなる第１の基板である絶縁性基板
２７上には絶縁膜２７ｂを介しＩＴＯ２５ａ及びモリブ
デン（Ｍｏ）２５ｂ等の金属との積層膜からなる信号線
２８ａ、２８ｂが列方向に形成され、又この信号線２８
ａ、２８ｂと同一面にはＩＴＯからなる画素電極３０が
形成されている。更に絶縁膜２７ａ上にはａ−Ｓｉ３１
からなるチャネル層３１ａ、ゲート絶縁膜層３２、ゲー
ト電極３３がパターン形成され、チャネル層３１ａを挾
み、ｎ＋ポリＳｉからなるソース電極３４、ドレイン電
極３６がそれぞれ信号線２８ａ、画素電極３０に接続さ
れＴＦＴ２６を形成している。又ゲート電極３３と同一
面上には、ゲート電極３３と一体のゲート線３７が行方
向に形成されこれ等の上に表面保護膜３８が成膜されア
クティブマトリクス型の液晶表示基板２４を形成してい
る。

【００１６】液晶表示基板２４に対向して対向基板５２
が配置されている。対向基板は第２の基板である絶縁性
基板５０の全面に透明画素電極５１を有している。液晶
表示基板２４と対向基板５２の間に液晶５３が封入さ
れ、液晶表示装置５５を構成している。

【００１７】次にアクティブマトリクス液晶表示基板２
４の製造方法について述べる。先ず絶縁性基板２７上に
印刷法にて遮光膜２７ａをパターン形成し絶縁膜２７ｂ
を塗布し、スパッタ法によりＩＴＯ膜及び金属膜を順次
積層成膜し、同一フォトリソグラフィ工程により信号線
２８ａ、２８ｂ及び画素電極３０をパターン形成する。

【００１８】その上部にａ−Ｓｉ層３１、ゲ−ト絶縁膜
層３２、ゲート電極３３及びゲート線３７を成す層を連
続成膜した後、ゲート絶縁膜層３２及び、ゲート電極３
３及びゲート線３７を成す層を同一のフォトリソグラフ
ィ工程にて、同一形状にパターン形成する。次いで、パ
ターン化されたゲート電極３３をマスクとして、露出し
たａ−Ｓｉ層３１にリン（Ｐ）イオンのドーピングとエ
キシマレーザアニールを行い自己整合的にｎ＋ポリＳｉ
層を形成する。その後フォトリソグラフィ工程によりゲ
ート電極３３及びゲート線３７をマスクとしてｎ＋ポリ
Ｓｉ層をパターニングし、ソース電極３４、ドレイン電
極３６を形成し、更に表面保護膜３８を成膜した後にフ
ォトリソグラフィ工程にて、周辺電極部と画素電極上の
保護膜を除去し、同時に画素電極３０上の金属を除去
し、ＴＦＴ２６を有する液晶表示基板２４を完成してい
る。

【００１９】この様にしてｎ＋ポリＳｉ層からなるソー
ス電極３４及びドレイン電極３６のパターニングはゲー
ト電極３３及びゲート線３７のパターニング後に自己整
合的に成されるため、図３に示す様にゲート線３７下部
には、ｎ＋ポリＳｉ層に変換されなかったａ−Ｓｉ層３
１が存在する。このためゲート線３７下部の領域Ａに
は、信号線２８ａ、２８ｂをソース・ドレインとし、ゲ
ート線３７をゲート電極とする寄生ＴＦＴ４０が形成さ
れる。

【００２０】ここで寄生ＴＦＴ４０を考慮した信号線２
８ａ、２８ｂ終端側の液晶表示装置（図示せず）の画素
の等価回路は、図４に示す様に成る。この等価回路にお
いて、信号線２８ａ、２８ｂの配線抵抗をＲｓ、信号線
２８ａに印加される電位をＶｓａ、信号線２８ｂに印加
される電位をＶｓｂ、その電位差をＶｓ、寄生ＴＦＴ４
０のオン時チャネル抵抗をＲｔとすると、この画素に信
号電位の書き込みが行われ、ゲート電位がオンに成った
場合には、隣接信号線間には寄生ＴＦＴ４０をリークパ
スとするＶｓ／（Ｒｔ＋２×Ｒｓ）の電流が流れる。こ
の電流が流れる事により、この画素における信号線２８
ａの電位は、本来供給されるべき電位であるＶｓａに対
してＶｓ×Ｒｓ／（Ｒｔ＋２×Ｒｓ）だけ変動する。一
方、信号線の給電側の画素では、Ｒｓ〜０と近似出来る
ため、この変動は起こらない。従って同一の信号電位を
供給しているにも関わらず、信号線の給電側と、終端側
では、画素電極３０に供給される電位が異なる事にな
り、この様な液晶表示基板２４を液晶表示装置に用いた
場合、表面輝度傾斜を生じてしまう。

【００２１】但しこの表面輝度傾斜が観察者に視認され
なければ実用上問題は生じない。そしてこの輝度傾斜を
視認限度以下とするためには、画素電極電位の変動を
０．１［Ｖ］以下にすれば良いという事が実験により判
明された。即ち、 Ｖｓ×Ｒｓ／（Ｒｔ＋２×Ｒｓ）≦０．１［Ｖ］ ・・・（１） と成れば良い。

【００２２】そこで本第１の実施の形態において、
（１）式の条件を満す様、信号線の配線抵抗Ｒｓ及び寄
生ＴＦＴのオン時のチャネル抵抗Ｒｔを調整すれば良
く、信号線２８ａ、２８ｂの材料を選択し、膜厚及び線
幅を適宜に設定する事により信号線の配線抵抗Ｒｓを調
整し、又寄生ＴＦＴ４０のチャネル幅を決定するゲート
線３７幅を適宜に設定する事により寄生ＴＦＴのオン時
のチャネル抵抗Ｒｔを調整する事となる。但し、信号線
間の最大電位差Ｖｓは、駆動方法や使用する液晶材料に
より一義的に決まるものである事から、実際には、使用
する液晶材料に応じて、信号線２８ａ、２８ｂやゲート
線３７の材料や線幅等を設定する事となる。

【００２３】この様に構成すれば、大画面、高精細化を
実現するアクティブマトリクス型液晶表示基板におい
て、ゲート電極３３及びゲート線３７を成す層及びゲー
ト絶縁膜層３２を同一フォトグラフィ工程にてパターン
形成し、これをマスクとしてａ−Ｓｉ層３１を自己整合
的にイオンドーピングし、ｎ＋ポリＳｉ層とした後、自
己整合的にパターン形成する事により、その製造工程の
簡素化を図れる。しかも、ゲート線３７下部に残るａ−
Ｓｉ層３１にて形成される寄生ＴＦＴ４０による信号線
電位の変動を、０．１［Ｖ］以下とする事により、製造
工程にてａ−Ｓｉ層３１が残り、液晶表示装置において
表面輝度傾斜を生じた場合にも、その表面輝度傾斜を観
察者が視認出来ない程度に抑制する事が出来、画質の劣
化を生じる事も無く、大画面、高精細なアクティブマト
リク型の液晶表示装置を得る事が出来る。

【００２４】次に本発明の第２の実施の形態を図５乃至
図７を参照して説明する。本実施の形態は、第１の実施
の形態において、ゲート線と同一層を用いて、補助容量
配線を付加したものであり、その製造方法は、第１の実
施の形態と同様であることから、第１の実施の形態と同
一部分については同一符号を付しその説明を省略する。

【００２５】即ち液晶表示装置５６の絶縁性基板２７上
にはａ−Ｓｉ３１からなるチャネル層３１ａ、ゲート絶
縁膜層３２、ゲート電極３３がパターン形成され、チャ
ネル層３１ａを挾み、ｎ＋ポリＳｉからなるソース電極
３４、ドレイン電極３６がそれぞれ信号線２８ａ、画素
電極３０に接続されＴＦＴ２６が形成されている。更に
ゲート電極３３と同一面上には、ゲート電極３３と一体
のゲート線３７が行方向に形成されると共に、補助容量
配線４２が行方向に形成され、これ等の上に表面保護膜
３８が成膜されアクティブマトリクス型の液晶表示基板
４３を形成している。

【００２６】この液晶表示基板４３にあっては，第１の
実施の形態と同様、ゲート線３７下部にｎ＋ポリＳｉ層
に変換されなかったａ−Ｓｉ層３１が存在すると共に、
図６に示す様に、補助容量配線４２下部に、ａ−Ｓｉ層
３１が存在する。このため補助容量配線４２下部の領域
Ｂには、信号線２８ａと画素電極３０をソース・ドレイ
ンとし、補助容量配線４２をゲート電極とする寄生ＴＦ
Ｔ４４ａと、信号線２８ｂと画素電極３０をソース・ド
レインとし、補助容量配線４２をゲート電極とする寄生
ＴＦＴ４４ｂが形成される。

【００２７】ここで寄生ＴＦＴ４４ａ、４４ｂを考慮し
た信号線２８ａ、２８ｂ終端側の液晶表示装置（図示せ
ず）の画素の等価回路は、図７に示す様に成る。この等
価回路において、画素電極３０駆動用のＴＦＴ２６を介
して所定信号電位が画素電極に与えられた後に、補助容
量配線４２の電位が寄生ＴＦＴ４４ａ、４４ｂをオン状
態にするような設定に成っていた場合、画素電極３０の
電位は隣接する信号線２８ａ、２８ｂの中間電位に設定
され、本来の信号電位を保持出来ず、表示不能と成る。
しかしながら寄生ＴＦＴ４４ａ、４４ｂをオン状態にし
なければ、この様な問題を生じない。従って、寄生ＴＦ
Ｔ４４ａ、４４ｂをオン状態にしないように、補助容量
配線４２の電位を設定する事が必要と成る。

【００２８】即ち、等価回路においてＴＦＴ２６のしき
い値電圧Ｖｔ、画素電極３０が取る最低電位Ｖｐ、補助
容量配線４２の電位をＶｃとした時に、 Ｖｃ≦Ｖｐ＋Ｖｔ−５［Ｖ］ ・・・（２） と成るように設定すれば良い。

【００２９】これは、一般にトップゲート型ＴＦＴの特
性が、しきい値電圧Ｖｔ＝２〜３Ｖであり、オフ電流が
最小になるＶｇｓが、（Ｖｔ−５）Ｖに相当する約−２
〜−３Ｖである事を考慮し、寄生ＴＦＴがオンしないよ
うＶｃ−ＶｐがＶｇｓより高くならないようにするため
に、Ｖｃ−Ｖｐ≦Ｖｔ−５としたことに基ずく。

【００３０】そして本第２の実施の形態において、画素
電極３０がとる最低電位Ｖｐが駆動方法や使用する液晶
材料により一義的に決まると共に、ＴＦＴ２６のしきい
値Ｖｔが、ＴＦＴ２６の製造プロセスや構成膜の膜厚等
により決まる事から、（２）式の条件を満すには、補助
容量配線４２の電位Ｖｃを調整する事となる。この補助
容量配線４２の電位Ｖｃは、容量の対極電位であり、理
論的には任意の設定が可能である。

【００３１】具体的には、例えば比誘電率の最大値が
９、最小値が４程度の液晶材料を用い、ゲート絶縁膜が
膜厚約４０００オングストロームの窒化シリコン（Ｓｉ
Ｎ）であるＴＦＴを用いた場合、画素電極３０が取る最
低電位Ｖｐは約−１Ｖ、ＴＦＴ２６のしきい値電圧Ｖｔ
は２〜４Ｖ程度に成る事から、補助容量配線の電位をＶ
ｃ≦−４〜−２Ｖに設定すれば、（２）式の条件を満す
事と成る。

【００３２】この様に構成すれば、大画面、高精細化を
実現する液用表示基板において、補助容量配線４２及び
ゲート絶縁膜層３２を同一フォトグラフィ工程にてパタ
ーン形成する事により、その製造工程の簡素化を図れ
る。しかも、製造工程にて補助容量配線４２下部に残る
ａ−Ｓｉ層３１にて寄生ＴＦＴ４４ａ、４４ｂが形成さ
れても、これをオンしない様、補助容量配線Ｖｃの電位
を（Ｖｐ＋Ｖｔ−５）Ｖ以下とする事により、画素電極
３０は、表示電位を保持出来、表示不能を生じる事無
く、大画面、高精細なアクティブマトリク型の液晶表示
装置を得る事が出来る。

【００３３】次に本発明の第３の実施の形態を図８を参
照して説明する。本実施の形態は、第２の実施の形態に
おける補助容量配線とその平面形状が異なるものであ
り、その製造方法は、第１の実施の形態及び第２の実施
の形態と同様であることから、第１の実施の形態及び第
２の実施の形態と同一部分については同一符号を付しそ
の説明を省略する。

【００３４】即ち絶縁性基板２７上にはａ−Ｓｉ３１か
らなるチャネル層３１ａ、ゲート絶縁膜層３２、ゲート
電極３３がパターン形成され、チャネル層３１ａを挾
み、ｎ＋ポリＳｉからなるソース電極３４、ドレイン電
極３６がそれぞれ信号線２８ａ、画素電極３０に接続さ
れＴＦＴ２６を形成している。更にゲート電極３３と同
一面上には、ゲート電極３３と一体のゲート線３７が行
方向に形成されると共に補助容量配線４６が行方向に形
成され、これ等の上に表面保護膜３８が成膜されアクテ
ィブマトリクス型の液晶表示基板４７を形成している。

【００３５】この液晶表示基板４７にあっては、前述の
第２の実施の形態にて詳述したように、補助容量配線４
６による寄生ＴＦＴをオンしないよう、補助容量配線４
６の電位を適宜に設定したとしても、オフ状態での寄生
ＴＦＴは残存したままでありリーク電流を生じる事か
ら、オフ状態でのリーク電流を低減する必要があり、補
助容量配線４６の信号線２８ａ、２８ｂと画素電極３０
との間隙部分４６ａ、４６ｂを細く形成したものであ
る。

【００３６】即ち、補助容量配線４６による寄生ＴＦＴ
（図示せず）のオフ状態でのリーク電流を低減するに
は、寄生ＴＦＴのチャネル幅を減らすか、チャネル長を
伸ばす必要があるが、チャネル長を伸ばすには画素電極
３０を信号線２８ａ、２８ｂから遠ざける必要があり、
開口率の点から好ましく無い。一方、チャネル幅は補助
容量配線４６の幅に対応するが、補助容量配線４６幅を
そのまま細くしようとすると、信号線２８ａ、２８ｂと
の重畳部で信号線２８ａ、２８ｂの段差を乗り越える際
に、断線を生じる確立が増大し、歩留まりを低減する恐
れが有る。又、画素電極３０との重畳部において補助容
量配線４６の幅を細くしようとすると、高画質を保持す
るために最低限必要な補助容量値を確保出来ず、画質低
下を生じてしまう事から、画素電極３０との重畳幅を細
くするには限界を生じてしまう。

【００３７】但し、補助容量配線４６の内、寄生ＴＦＴ
のチャネル部分に相当するのは、信号線２８ａ、２８ｂ
と画素電極３０との間隙部分４６ａ、４６ｂのみである
ことから、本実施の形態に有っては、この補助容量配線
４６の間隙部分４６ａ、４６ｂのみを細くするものであ
る。

【００３８】従って、補助容量配線４６の信号線２８
ａ、２８ｂとの重畳部分４６ｃ、４６ｄの幅をＷ１、補
助容量配線４６の画素電極３０との重畳部分４６ｅの幅
をＷ２、補助容量配線４６の前記重畳部分４６ｃ、４６
ｄ、４６ｅの間隙部分４６ａ、４６ｂの幅をＷ３とした
時 Ｗ１＞Ｗ３ ・・・（３） Ｗ２≧Ｗ３ ・・・（４） と成るように補助容量配線４６をパターン形成するもの
である。

【００３９】そして本第３の実施の形態において、実際
には、Ｗ１を１０μｍ程度、Ｗ２は、必要な補助容量値
により異なるものの大旨１０〜４０μｍ程度である事か
らＷ３は、１０μｍ以下に設定される事となる。

【００４０】この様に構成すれば、大画面、高精細化を
実現する液晶表示基板４７において、補助容量配線４６
及びゲート絶縁膜層３２を同一フォトグラフィ工程にて
パターン形成する事により、その製造工程の簡素化を図
れる。又、製造工程にて補助容量配線４６下部に残るａ
−Ｓｉ層３１にて寄生ＴＦＴ（図示せず）が形成されて
も、補助容量配線４６の内、寄生ＴＦＴのチャネル部分
に相当する間隙部分４６ａ、４６ｂが細く成るようパタ
ーン形成され、オフ状態における寄生ＴＦＴのリーク電
流を低減出来、画素電極３０の表示電位の低下を抑制
し、クロストーク等を生じる事も無く大画面、高精細な
アクティブマトリク型の液晶表示装置を得る事が出来
る。しかも補助容量配線４６の内、画素電極３０との重
畳部分４６ｅは、幅を狭められる事無く必要な補助容量
値を保持でき、高画質を得られる。更に補助容量配線４
６の内、信号線２８ａ、２８ｂとの重畳部分４６ｃ、４
６ｄも断線を生じない程度の線幅を確保出来、断線によ
り歩留まりが低下される恐れも無い。

【００４１】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば信号線の構造や材質あるいはゲート絶縁膜や
ゲート電極・ゲート線の材料等任意である。

【００４２】又、第２、第３の実施の形態において、補
助容量配線に印加する電位は矩形電位であっても良く、
この場合、第２の実施の形態にあっては、印加される矩
形電位の最高電位を補助容量配線の電位Ｖｃとし、
（２）式を満す様に設定すれば良い。

【００４３】

【発明の効果】以上説明したように本発明によれば、ゲ
ート電極・ゲート線・補助容量配線を成す層及び、ゲー
ト絶縁膜層を同一フォトグラフィ工程にてパターン形成
し、このゲート電極・ゲート線・補助容量配線をマスク
としてａ−Ｓｉ層を自己整合的にイオンドーピングしあ
るいは、パターン形成する事により、大画面、高精細化
の実現を図る液用表示基板の製造工程の簡素化を図れ
る。しかも、ゲート線下部に残るａ−Ｓｉ層により、信
号線の配線抵抗と、隣接する信号線間に寄生ＴＦＴが形
成されたとしても、信号線の配線抵抗Ｒｓ及び寄生ＴＦ
Ｔのオン時のチャネル抵抗Ｒｔを調整して、寄生ＴＦＴ
による信号線電位の変動を抑制する事により、液晶表示
装置の表面輝度傾斜を視認出来ない程度に押さえる事が
出来、画質の劣化を生じる事も無い。

【００４４】又、補助容量配線下部に残るａ−Ｓｉ層に
より寄生ＴＦＴが形成されても、補助容量配線の電位Ｖ
ｃを調整し、寄生ＴＦＴをオフ状態に保持する事によ
り、画素電極の表示電位を保持出来、液晶表示装置の表
示不能発生を防止出来る。

【００４５】更に補助容量配線のパターンを調整する事
により、補助容量配線の断線による歩留まり低下を招い
たり、補助容量値の不足による画質劣化を招く事無く、
補助容量配線下部に残るａ−Ｓｉ層にて形成される寄生
ＴＦＴのチャネル幅を縮小出来、寄生ＴＦＴのオフ状態
におけるリーク電流を低減出来、画素電極の表示電位を
保持し、クロストーク等を生じる事も無く良好な表示画
像を得ることが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の液晶表示基板部分
の一部概略平面図である。

【図２】本発明の第１の実施の形態の液晶表示装置の図
１におけるＡ−Ａ´線概略断面図である。

【図３】本発明の第１の実施の形態の液晶表示装置の図
１におけるＢ−Ｂ´線概略断面図である。

【図４】本発明の第１の実施の形態の液晶表示装置の一
部等価回路図である。

【図５】本発明の第２の実施の形態の液晶表示基板部分
の一部概略平面図である。

【図６】本発明の第２の実施の形態の液晶表示装置の図
１におけるＣ−Ｃ´線における概略断面図である。

【図７】本発明の第２の実施の形態の液晶表示装置の一
部等価回路図である。

【図８】本発明の第３の実施の形態の液晶表示基板の一
部概略平面図である。

【図９】第１の従来例のＴＦＴアレイ基板を示す一部概
略断面図である。

【図１０】第２の従来例のＴＦＴアレイ基板を示す一部
概略断面図である。

【符号の説明】

２４…液晶表示基板 ２６…ＴＦＴ ２７…絶縁性基板 ２８ａ、２８ｂ…信号線 ３０…画素電極 ３１…ａ−Ｓｉ層 ３２…ゲート絶縁膜層 ３３…ゲート電極 ３４…ソース電極 ３６…ドレイン電極 ３７…ゲート線 ４０…寄生ＴＦＴ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の基板と、この第１の基板上にマト
   リクス状に配列される画素電極と、前記第１の基板上に
   設けられ、非晶質シリコン層を挾みドレイン電極及び前
   記画素電極に接続されるソース電極を有し前記画素電極
   を駆動する複数の薄膜トランジスタと、前記ドレイン電
   極に画像信号を供給する信号線と、 前記非晶質シリコン層及び前記信号線より上層に形成さ
   れる前記薄膜トランジスタのゲート電極と、前記非晶質
   シリコン層及び前記信号線より上層に形成され前記ゲー
   ト電極に走査信号を供給するゲート線とを有するアレイ
   基板と、 第２の基板と、この第２の基板上に形成された対向電極
   とを有し、前記アレイ基板に対向して配置された対向基
   板と、 前記アレイ基板と前記対向基板とに挟持された、液晶分
   子とを備えた液晶表示装置において、 前記信号線の配線抵抗をＲｓ、隣接する前記信号線間の
   最大電位差をＶｓ、前記ゲート線をゲート電極とし隣接
   する前記信号線をソース電極及びドレイン電極とする寄
   生薄膜トランジスタのオン時のチャネル抵抗をＲｔとし
   た時、 Ｒｓ×Ｖｓ／（Ｒｔ＋２×Ｒｓ）≦０．１［Ｖ］ である事を特徴とする液晶表示装置。
2. 【請求項２】 第１の基板と、この第１の基板上にマト
   リクス状に配列される画素電極と、前記第１の基板上に
   設けられ、非晶質シリコン層を挾みドレイン電極及び前
   記画素電極に接続されるソース電極を有し前記画素電極
   を駆動する複数の薄膜トランジスタと、前記ドレイン電
   極に画像信号を供給する信号線と、前記非晶質シリコン
   層及び前記信号線より上層に形成される前記薄膜トラン
   ジスタのゲート電極と、前記非晶質シリコン層及び前記
   信号線より上層に形成され前記ゲート電極に走査信号を
   供給するゲート線と、前記非晶質シリコン層及び前記信
   号線より上層に形成され前記画素電極との重なり部分で
   補助容量を形成する補助容量配線とを有するアレイ基板
   と、 第２の基板と、この第２の基板上に形成された対向電極
   とを有し、前記アレイ基板に対向して配置された対向基
   板と、 前記アレイ基板と前記対向基板とに挟持された、液晶分
   子とを備えた液晶表示装置において、 前記補助容量配線に与える最高電位をＶｃとし、補助容
   量配線電位がＶｃであり、前記画素電極が取る最低電位
   をＶｐ、前記薄膜トランジスタのしきい値電圧をＶｔと
   した時、 Ｖｃ≦Ｖｐ＋Ｖｔ−５［Ｖ］ である事を特徴とする液晶表示装置。
3. 【請求項３】 第１の基板と、この第１の基板上にマト
   リクス状に配列される画素電極と、前記第１の基板上に
   設けられ、非晶質シリコン層を挾みドレイン電極及び前
   記画素電極に接続されるソース電極を有し前記画素電極
   を駆動する複数の薄膜トランジスタと、前記ドレイン電
   極に画像信号を供給する信号線と、前記非晶質シリコン
   層及び前記信号線より上層に形成される前記薄膜トラン
   ジスタのゲート電極と、前記非晶質シリコン層及び前記
   信号線より上層に形成され前記ゲート電極に走査信号を
   供給するゲート線と、前記非晶質シリコン層及び前記信
   号線より上層に形成され前記画素電極との重なり部分で
   補助容量を形成する補助容量配線とを有するアレイ基板
   と、 第２の基板と、この第２の基板上に形成された対向電極
   とを有し、前記アレイ基板に対向して配置された対向基
   板と、 前記アレイ基板と前記対向基板とに挟持された、液晶分
   子とを備えた液晶表示装置において、 前記信号線上層における前記補助容量配線の幅をＷ１、
   前記画素電極上層における前記補助容量配線の幅をＷ
   ２、前記信号線及び前記画素電極の間隙部分上層におけ
   る前記補助容量配線の幅をＷ３とした時、 Ｗ１＞Ｗ３ 、 Ｗ２≧Ｗ３ である事を特徴とする液晶表示装置。