JP2003515928A - トップゲート薄膜トランジスタおよびその製造方法 - Google Patents
トップゲート薄膜トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】 レーザアニーリングプロセスの後、シリコンのアモルファス層が、ソースおよびドレイン電極6、8の表面上にとどまり、チャネル12cに増大した抵抗を与えると言うトップゲート薄膜トランジスタの問題を解決すること。
【解決手段】 トップゲート薄膜トランジスタを製造する方法は、ドープされたシリコンソースおよびドレイン領域(6a,8a)を絶縁基板(2)に形成するステップと、ソースおよびドレイン領域(6a,8a)が形成された基板(2)の面をプラズマ処理させてドープされた表面層を形成するステップとを有する。アモルファスシリコン層(12)は、ソースおよびドレイン領域(6a,8a)の間の少なくとも間隔の上にドープされた表面層に形成され、そして絶縁ゲート構造(14,16)が、アモルファスシリコン層(12)の上に形成される。ゲート導体によりシールドされていないアモルファスシリコン層の領域にレーザアニーリングが実行され、ポリシリコン部分(12a,12b)に不純物が拡散される。本発明の方法の場合、ドープされたシリコンソースおよびドレイン領域は、レーザアニーリングプロセスを使用して結晶化されるシリコン層の下にある。レーザアニーリングプロセスが、アモルファスシリコン層の全層厚にわたって結晶化させることが出来ることが判明している。これは、ドープされたソースおよびドレイン領域およびトランジスタの主基体を規定するシリコン層が同様の熱特性を有するからである。
Description
【０００１】
本発明は、トップゲートアモルファスシリコン薄膜トランジスタおよびその製
造方法に関する。より詳しくは、本発明は、自己位置合わせされたゲートが、レ
ーザアニーリングプロセスの使用により製造される方法に関する。これらの薄膜
トランジスタは、フラットパネルディスプレイ装置（例えば、アクティブマトリ
ックス液晶表示装置）、または他の大面積電子デバイスにおける使用に適する。
造方法に関する。より詳しくは、本発明は、自己位置合わせされたゲートが、レ
ーザアニーリングプロセスの使用により製造される方法に関する。これらの薄膜
トランジスタは、フラットパネルディスプレイ装置（例えば、アクティブマトリ
ックス液晶表示装置）、または他の大面積電子デバイスにおける使用に適する。
【０００２】
種々の方法が、トップゲート薄膜トランジスタにおけるセルフアラインゲート
構造を規定するために提案されて来ている。これらの方法のいくつかにおいて、
ゲート導体は、下側のソースおよびドレイン電極の間の間隔より小さい幅を有す
る。これは、トランジスタのシリコン基体上の絶縁ゲート構造の位置決めにある
自由度を与える。（ゲートの下の）チャネル領域とソースおよびドレイン電極と
の間のそれらの領域におけるトランジスタのシリコン基体の処理に対して、種々
のプロセスが、提案されて来ている。これは、トランジスタのチャネル領域以外
の領域におけるシリコン層の抵抗を低減させるために必要である。
構造を規定するために提案されて来ている。これらの方法のいくつかにおいて、
ゲート導体は、下側のソースおよびドレイン電極の間の間隔より小さい幅を有す
る。これは、トランジスタのシリコン基体上の絶縁ゲート構造の位置決めにある
自由度を与える。（ゲートの下の）チャネル領域とソースおよびドレイン電極と
の間のそれらの領域におけるトランジスタのシリコン基体の処理に対して、種々
のプロセスが、提案されて来ている。これは、トランジスタのチャネル領域以外
の領域におけるシリコン層の抵抗を低減させるために必要である。
【０００３】
このプロセスにおいてゲート電極を使用することは、自己位置合わせされた構
造と言う結果になる。この抵抗を低減させる一つの提案された方法は、チャネル
領域を保護するためにマスクとして絶縁されたゲート構造を使用して、トランジ
スタのチャネル領域の何れかの側でシリコン層にドーピングとレーザアニーリン
グを行うことである。EP 0691688は、ソースおよびドレイン電極に対する接触抵
抗を低減させるために、シリコン層のレーザアニーリングおよびドーピングを使
用するトップゲート薄膜トランジスタを製造する方法を開示している。
造と言う結果になる。この抵抗を低減させる一つの提案された方法は、チャネル
領域を保護するためにマスクとして絶縁されたゲート構造を使用して、トランジ
スタのチャネル領域の何れかの側でシリコン層にドーピングとレーザアニーリン
グを行うことである。EP 0691688は、ソースおよびドレイン電極に対する接触抵
抗を低減させるために、シリコン層のレーザアニーリングおよびドーピングを使
用するトップゲート薄膜トランジスタを製造する方法を開示している。
【０００４】
EP 0691688に開示される方法を、図1を参照して説明する。
【０００５】
このトランジスタは、ガラス基板2上に形成される。基板2の表面より一様な表
面を設けるために、絶縁薄膜4が、ガラス基板の上に設けられている。金属のソ
ースおよびドレイン電極6および8が、絶縁薄膜4上に形成されている。これらの
電極は、例えば、ITO（インジウム錫酸化物）、モリブデンまたはモリブデン合
金により形成することができる。ソースおよびドレイン電極6、8は、離間されて
いて、そして後述されるように、トランジスタのシリコン基体がこの間隔を埋め
ている。
面を設けるために、絶縁薄膜4が、ガラス基板の上に設けられている。金属のソ
ースおよびドレイン電極6および8が、絶縁薄膜4上に形成されている。これらの
電極は、例えば、ITO（インジウム錫酸化物）、モリブデンまたはモリブデン合
金により形成することができる。ソースおよびドレイン電極6、8は、離間されて
いて、そして後述されるように、トランジスタのシリコン基体がこの間隔を埋め
ている。
【０００６】
ドーパント原子10を表面に拡散させるために、基板の面全体が、プラズマ処理
される。これらのドーパント原子は、トランジスタのチャネル領域以外の領域に
おけるトランジスタのシリコン基体の抵抗を低減させ、更にソースおよびドレイ
ン電極6および8とシリコン基体12との間に良好な低抵抗コンタクトを与えるため
に、使用される。
される。これらのドーパント原子は、トランジスタのチャネル領域以外の領域に
おけるトランジスタのシリコン基体の抵抗を低減させ、更にソースおよびドレイ
ン電極6および8とシリコン基体12との間に良好な低抵抗コンタクトを与えるため
に、使用される。
【０００７】
アモルファスシリコン半導体層12は、図1に示されるように、ソースおよびド
レイン電極6、8の間の間隔を覆い、更にそれらの電極の上に部分的に位置する。
続いて、ゲート絶縁薄膜14およびゲート導体層16が設けられ、そしてゲート導体
層16は、図1に示されるようにゲート電極を規定するようにパターン化される。
レイン電極6、8の間の間隔を覆い、更にそれらの電極の上に部分的に位置する。
続いて、ゲート絶縁薄膜14およびゲート導体層16が設けられ、そしてゲート導体
層16は、図1に示されるようにゲート電極を規定するようにパターン化される。
【０００８】
次のレーザ照射18により、ドーパント原子10は半導体層12に拡散される。ゲー
ト電極16は、トランジスタのチャネル領域においてはこの拡散プロセスが行われ
ないように、シールドとして機能する。レーザ処理により、アモルファスシリコ
ン12は融解し、そして次の冷却の間、シリコンは結晶化され、ドープされた多結
晶シリコンソースおよびドレイン領域12a、12bが形成される。これにより、ソー
スおよびドレイン電極6、8とトランジスタのチャネル領域12cとの間の抵抗が減
少する。これがトランジスタのON-抵抗を増大させるので、ゲート16により覆わ
れていない高抵抗のドープされていない半導体材料が存在しないことが、望まし
い。したがって、EP 0691688に記述されているレーザアニーリングおよびドーピ
ングは、ON-抵抗を低減させ、トランジスタの応答特性を向上させる。さらに、
ゲート16によるレーザ照射のシャドウイングにより、ソースおよびドレイン領域
12aおよび12bのエッジの完全に近い位置合せから、ゲート16の各エッジまで、見
えるように、ソースおよびドレイン電極6、8の間の間隔より短い幅を有するゲー
ト導体16を使用することは、トランジスタ構造内の寄生容量を低減させることに
貢献する。
ト電極16は、トランジスタのチャネル領域においてはこの拡散プロセスが行われ
ないように、シールドとして機能する。レーザ処理により、アモルファスシリコ
ン12は融解し、そして次の冷却の間、シリコンは結晶化され、ドープされた多結
晶シリコンソースおよびドレイン領域12a、12bが形成される。これにより、ソー
スおよびドレイン電極6、8とトランジスタのチャネル領域12cとの間の抵抗が減
少する。これがトランジスタのON-抵抗を増大させるので、ゲート16により覆わ
れていない高抵抗のドープされていない半導体材料が存在しないことが、望まし
い。したがって、EP 0691688に記述されているレーザアニーリングおよびドーピ
ングは、ON-抵抗を低減させ、トランジスタの応答特性を向上させる。さらに、
ゲート16によるレーザ照射のシャドウイングにより、ソースおよびドレイン領域
12aおよび12bのエッジの完全に近い位置合せから、ゲート16の各エッジまで、見
えるように、ソースおよびドレイン電極6、8の間の間隔より短い幅を有するゲー
ト導体16を使用することは、トランジスタ構造内の寄生容量を低減させることに
貢献する。
【０００９】
上述した方法の問題点は、多結晶シリコンソースおよびドレイン領域12b、12a
を形成するための、半導体層12のレーザアニーリングが、半導体層12の全深さに
わたって結晶化させることが出来ないことにある。特に、ソースおよびドレイン
領域12b、12aの一部分は、ソースまたはドレイン電極6、8の上に位置し、一方、
他の部分は絶縁薄膜4の上に位置する。下側の層の熱特性が異なることは、シリ
コンの融解および再結晶プロセスに影響を与える。融解面の絶縁薄膜4の方への
進行に比較して、大きな熱マスを有する金属ソースおよびドレイン電極6、8は、
それらの領域における融解面の進行を抑えることが分かっている。電極6,8の金
属に流れる熱エネルギーは、主に、レーザ照射に対して使用されるような短時間
の熱容量に依存する。熱容量は、密度と特定比熱の積に比例し、そしてMoのそれ
は、Siのそれより2-3大きい。
を形成するための、半導体層12のレーザアニーリングが、半導体層12の全深さに
わたって結晶化させることが出来ないことにある。特に、ソースおよびドレイン
領域12b、12aの一部分は、ソースまたはドレイン電極6、8の上に位置し、一方、
他の部分は絶縁薄膜4の上に位置する。下側の層の熱特性が異なることは、シリ
コンの融解および再結晶プロセスに影響を与える。融解面の絶縁薄膜4の方への
進行に比較して、大きな熱マスを有する金属ソースおよびドレイン電極6、8は、
それらの領域における融解面の進行を抑えることが分かっている。電極6,8の金
属に流れる熱エネルギーは、主に、レーザ照射に対して使用されるような短時間
の熱容量に依存する。熱容量は、密度と特定比熱の積に比例し、そしてMoのそれ
は、Siのそれより2-3大きい。
【００１０】
この結果、レーザアニーリングプロセスの後、シリコンのアモルファス層が、
ソースおよびドレイン電極6、8の表面上にとどまり、チャネル12cに増大した抵
抗を与え、レーザ結晶化プロセスの目的が達成されない。この問題に対する一つ
の解決法は、冷却が可能となる前に、半導体層12の全層厚が、確実に融解される
ように、レーザアニーリングプロセス時間を伸ばすことであろう。しかしながら
、これは、融解面が最も速く進行するシリコン層のこれらの領域に対する、下側
の層に損傷を与えてしまうことがある。
ソースおよびドレイン電極6、8の表面上にとどまり、チャネル12cに増大した抵
抗を与え、レーザ結晶化プロセスの目的が達成されない。この問題に対する一つ
の解決法は、冷却が可能となる前に、半導体層12の全層厚が、確実に融解される
ように、レーザアニーリングプロセス時間を伸ばすことであろう。しかしながら
、これは、融解面が最も速く進行するシリコン層のこれらの領域に対する、下側
の層に損傷を与えてしまうことがある。
【００１１】
アモルファスシリコンが、レーザアニーリングプロセスの間、ソースおよびド
レイン電極6、8から剥離してしまうことがあることも見いだされた。これは、特
に、ITOソースおよびドレイン電極に対して見いだされる。
レイン電極6、8から剥離してしまうことがあることも見いだされた。これは、特
に、ITOソースおよびドレイン電極に対して見いだされる。
【００１２】
本発明によると、
ドープされたシリコンソースおよびドレイン領域を絶縁基板上に形成するステ
ップと、 前記ソースおよびドレイン領域が形成される前記基板の前記面を、プラスマ処
理し、その中に不純物原子が拡散されたドープされた表面層を形成するステップ
と、 前記ソースおよびドレイン領域との間の少なくとも前記間隔にわたって、前記
ドープされた表面層上にアモルファスシリコン層を形成するステップと、 ゲート絶縁体と、前記ソースおよびドレイン領域の間の前記間隔よりより狭く
パターン化されている上側ゲート導体とを有する前記アモルファスシリコン層に
わたって絶縁ゲート構造を形成するステップと、 前記ゲート導体によってシールドされていない前記アモルファスシリコン層の
領域をレーザアニーリングして、前記不純物がその中に拡散された多結晶部分を
形成するステップと を有するトップゲート薄膜トランジスタを製造する方法が提供される。
ップと、 前記ソースおよびドレイン領域が形成される前記基板の前記面を、プラスマ処
理し、その中に不純物原子が拡散されたドープされた表面層を形成するステップ
と、 前記ソースおよびドレイン領域との間の少なくとも前記間隔にわたって、前記
ドープされた表面層上にアモルファスシリコン層を形成するステップと、 ゲート絶縁体と、前記ソースおよびドレイン領域の間の前記間隔よりより狭く
パターン化されている上側ゲート導体とを有する前記アモルファスシリコン層に
わたって絶縁ゲート構造を形成するステップと、 前記ゲート導体によってシールドされていない前記アモルファスシリコン層の
領域をレーザアニーリングして、前記不純物がその中に拡散された多結晶部分を
形成するステップと を有するトップゲート薄膜トランジスタを製造する方法が提供される。
【００１３】
本発明の方法の場合、ドープされたシリコンソースおよびドレイン領域は、レ
ーザアニーリングプロセスを使用して結晶化されるシリコン層の下にある。この
とき、レーザアニーリングプロセスにより、アモルファスシリコン層の全層厚を
結晶化させることが出来ることが判明している。これは、ドープされたソースお
よびドレイン領域およびトランジスタの主基体を規定するシリコン層が、同様の
熱特性を有することから生じる。
ーザアニーリングプロセスを使用して結晶化されるシリコン層の下にある。この
とき、レーザアニーリングプロセスにより、アモルファスシリコン層の全層厚を
結晶化させることが出来ることが判明している。これは、ドープされたソースお
よびドレイン領域およびトランジスタの主基体を規定するシリコン層が、同様の
熱特性を有することから生じる。
【００１４】
この方法は、ソースおよびドレイン領域と接触するソースおよびドレイン電極
を形成するステップをさらに有することが好ましい。ソースおよびドレイン領域
は、このようにして、好ましくは金属である従来のソース電極とドレイン電極と
、レーザアニーリングプロセスにより形成される多結晶層との間の中間層を提供
する。少なくとも部分的にソースおよびドレイン領域上に位置するソースおよび
ドレイン電極は、ソースおよびドレイン領域の形成の前に絶縁基板に形成するこ
とが好ましい。
を形成するステップをさらに有することが好ましい。ソースおよびドレイン領域
は、このようにして、好ましくは金属である従来のソース電極とドレイン電極と
、レーザアニーリングプロセスにより形成される多結晶層との間の中間層を提供
する。少なくとも部分的にソースおよびドレイン領域上に位置するソースおよび
ドレイン電極は、ソースおよびドレイン領域の形成の前に絶縁基板に形成するこ
とが好ましい。
【００１５】
本発明は、
絶縁基板にわたって第一シリコン層から規定されているドープされたシリコン
ソースおよびドレイン領域と、 前記第一シリコン層の上に横たわっていてかつ前記ソースおよびドレイン領域
との間に延在している第二シリコン層であって、前記ソースおよびドレイン領域
に接触する前記第二シリコン層のソースおよびドレイン部分が、ドープされたポ
リシリコンと、前記ソースおよびドレイン部分の間の前記第二シリコン層のチャ
ネル部分とを有し、そのチャネル部分が、実質上ドープされていないアモルファ
スシリコンを有する前記ソースおよびドレイン領域の間の前記間隔より狭い、第
二シリコン層と、 前記第二シリコン層の前記チャネル部分にわたる絶縁ゲート構造と を有するトップゲート薄膜トランジスタも提供する。
ソースおよびドレイン領域と、 前記第一シリコン層の上に横たわっていてかつ前記ソースおよびドレイン領域
との間に延在している第二シリコン層であって、前記ソースおよびドレイン領域
に接触する前記第二シリコン層のソースおよびドレイン部分が、ドープされたポ
リシリコンと、前記ソースおよびドレイン部分の間の前記第二シリコン層のチャ
ネル部分とを有し、そのチャネル部分が、実質上ドープされていないアモルファ
スシリコンを有する前記ソースおよびドレイン領域の間の前記間隔より狭い、第
二シリコン層と、 前記第二シリコン層の前記チャネル部分にわたる絶縁ゲート構造と を有するトップゲート薄膜トランジスタも提供する。
【００１６】
ソースおよびドレイン領域は、ドープされたポリシリコンを有することができ
る。
る。
【００１７】
本発明を、以下に、添付の図面に参照例として示される具体例により説明する
。
。
【００１８】
これらの図は、線図的でかつ比例関係通りには描かれていない。これらの図の
部分の相対的寸法および割合は、図面における明確さおよび便宜のために、誇張
され、またはサイズを低減させて示されている。
部分の相対的寸法および割合は、図面における明確さおよび便宜のために、誇張
され、またはサイズを低減させて示されている。
【００１９】
図2に示される薄膜トランジスタは、オプションである絶縁薄膜4が設けられて
いる絶縁基板2を有する。ソースおよびドレイン電極6、8は、絶縁薄膜4にわたっ
て規定されていて、かつドープされたシリコンソースおよびドレイン領域6a、8a
が、少なくとも部分的に、ソースおよびドレイン電極6、8にわたって設けられて
いる。これらのソースおよびドレイン領域6a、8aおよび絶縁薄膜4の表面に、プ
ラズマ処理が行われ、不純物原子10がその中に拡散されているドープされた表面
層が形成される。アモルファスシリコン層12が、ソースおよびドレイン領域8a、
6aの間の少なくとも間隔にわたって、かつそれらの領域の上の少なくとも一部に
、このドープされた表面層にわたって形成される。ソースおよびドレイン領域6a
、8aは、第一シリコン層から形成され、かつトランジスタのチャネル部分12cを
規定するシリコン層12は、第二シリコン層から形成される。チャネル部分12cは
、ソースおよびドレイン領域8a、6aの間の間隔よりせまく、そして実質上ドープ
されていないアモルファスシリコンを有する。絶縁されたゲート構造14、16は、
チャネル部分12cの上に規定される。
いる絶縁基板2を有する。ソースおよびドレイン電極6、8は、絶縁薄膜4にわたっ
て規定されていて、かつドープされたシリコンソースおよびドレイン領域6a、8a
が、少なくとも部分的に、ソースおよびドレイン電極6、8にわたって設けられて
いる。これらのソースおよびドレイン領域6a、8aおよび絶縁薄膜4の表面に、プ
ラズマ処理が行われ、不純物原子10がその中に拡散されているドープされた表面
層が形成される。アモルファスシリコン層12が、ソースおよびドレイン領域8a、
6aの間の少なくとも間隔にわたって、かつそれらの領域の上の少なくとも一部に
、このドープされた表面層にわたって形成される。ソースおよびドレイン領域6a
、8aは、第一シリコン層から形成され、かつトランジスタのチャネル部分12cを
規定するシリコン層12は、第二シリコン層から形成される。チャネル部分12cは
、ソースおよびドレイン領域8a、6aの間の間隔よりせまく、そして実質上ドープ
されていないアモルファスシリコンを有する。絶縁されたゲート構造14、16は、
チャネル部分12cの上に規定される。
【００２０】
チャネル部分12cの何れかの側で、第二シリコン層は、ソースおよびドレイン
部分12b、12aを規定する。これらの部分は、不純物原子10によるドーピングと、
ポリシリコン領域を形成するための結晶化が得られるレーザ照射を使用して、処
理された。
部分12b、12aを規定する。これらの部分は、不純物原子10によるドーピングと、
ポリシリコン領域を形成するための結晶化が得られるレーザ照射を使用して、処
理された。
【００２１】
ソースおよびドレイン領域6a、8aは、ソースおよびドレイン電極6、8と、トラ
ンジスタの基体を規定する半導体層12のソースおよびドレイン部分12a、12bとの
間の中間層として機能する。ソースおよびドレイン領域6a、8aは、矢印18により
表されるレーザアニーリングプロセスの間、ソースおよびドレイン部分12a、12b
の結晶化を向上させる。
ンジスタの基体を規定する半導体層12のソースおよびドレイン部分12a、12bとの
間の中間層として機能する。ソースおよびドレイン領域6a、8aは、矢印18により
表されるレーザアニーリングプロセスの間、ソースおよびドレイン部分12a、12b
の結晶化を向上させる。
【００２２】
特に、ソースおよびドレイン領域6a、8aは、シリコン層12と同様の熱特性を有
するので、シリコン層12中を進む融解面は、レーザアニーリングの間、ソースお
よびドレイン部分12a、12bの全領域について均一に進む。従って、レーザアニー
リングの終わりには、層12の全層厚が、融解されているので、多結晶領域を、ソ
ースおよびドレイン領域6a、8aと、ソースおよびドレイン部分12b、12aとの間の
インターフェースまで正しく形成させることが可能となる。
するので、シリコン層12中を進む融解面は、レーザアニーリングの間、ソースお
よびドレイン部分12a、12bの全領域について均一に進む。従って、レーザアニー
リングの終わりには、層12の全層厚が、融解されているので、多結晶領域を、ソ
ースおよびドレイン領域6a、8aと、ソースおよびドレイン部分12b、12aとの間の
インターフェースまで正しく形成させることが可能となる。
【００２３】
図2に示される薄膜トランジスタを製造する方法を、図3を参照してより詳細に
説明する。
説明する。
【００２４】
図3Aに示されるように、SiO2またはSiNxのような絶縁薄膜4が、ガラス基板2の
片側の上に形成される。ソースおよびドレイン電極6、8は、ITO（インジウム錫
酸化物）、Mo（モリブデン）またはMo合金のような、金属層のウェットエッチン
グにより形成させることができるソースおよびドレイン電極パターンを規定する
。
片側の上に形成される。ソースおよびドレイン電極6、8は、ITO（インジウム錫
酸化物）、Mo（モリブデン）またはMo合金のような、金属層のウェットエッチン
グにより形成させることができるソースおよびドレイン電極パターンを規定する
。
【００２５】
本発明の方法によると、ドープされたシリコンソースおよびドレイン領域6a、
8aが、ソースおよびドレイン電極6、8の上に少なくとも部分的に位置するように
形成される。これらの領域は、ドープされたアモルファスシリコンまたはポリシ
リコンを有することができ、そして、トランジスタの基体を規定するシリコン層
とソースおよびドレイン電極6、8との間の仲介部として機能する。ソースおよび
ドレイン領域6a、8aは、ドープされたアモルファスシリコン層を従来のプロセス
によりパターン化することにより規定することができる。例えば、この層は、ド
ープ層をもたらす雰囲気内におけるプラズマCVDプロセスにより製造することが
できる。この雰囲気は、n型燐(P)ドーピングを生成するシランガス(SiH4)および
フォスフィンガス(PH3)を有することができる。これに代えて、ドープされてい
ない層を、堆積し、続いてそれをドープすることも出来る。例えば、図3Aに示さ
れる構成にレーザまたは炉プロセスを適用させて、この層を処理して、ポリシリ
コンを形成することもできる。アモルファスシリコンがポリシリコンに変換する
ことにより、それらの領域の抵抗は低減する。
8aが、ソースおよびドレイン電極6、8の上に少なくとも部分的に位置するように
形成される。これらの領域は、ドープされたアモルファスシリコンまたはポリシ
リコンを有することができ、そして、トランジスタの基体を規定するシリコン層
とソースおよびドレイン電極6、8との間の仲介部として機能する。ソースおよび
ドレイン領域6a、8aは、ドープされたアモルファスシリコン層を従来のプロセス
によりパターン化することにより規定することができる。例えば、この層は、ド
ープ層をもたらす雰囲気内におけるプラズマCVDプロセスにより製造することが
できる。この雰囲気は、n型燐(P)ドーピングを生成するシランガス(SiH4)および
フォスフィンガス(PH3)を有することができる。これに代えて、ドープされてい
ない層を、堆積し、続いてそれをドープすることも出来る。例えば、図3Aに示さ
れる構成にレーザまたは炉プロセスを適用させて、この層を処理して、ポリシリ
コンを形成することもできる。アモルファスシリコンがポリシリコンに変換する
ことにより、それらの領域の抵抗は低減する。
【００２６】
図3Bに示されるように、図3Aの構成の表面には、プラズマ処理22（例えば、表
面にP原子10を拡散させてドープされた表面層を形成するPH3プラズマ処理）が行
われる。
面にP原子10を拡散させてドープされた表面層を形成するPH3プラズマ処理）が行
われる。
【００２７】
続いて、第二シリコン層が、ソースおよびドレイン領域8a、6aを規定する第一
シリコン層上にわたって位置するように堆積される。第二シリコン層12は、ソー
スおよびドレイン領域6a、8aと中心チャネル部分12cとに接触するソースおよび
ドレイン部分12a、12bを有する。チャネル領域12cの位置合せが、トランジスタ
動作に悪影響を与えないように、チャネル部分12cは、ソースおよびドレイン領
域6a、8aの間の間隔より狭い。以下の記載から理解されるように、チャネル部分
12cの正確な位置決めは、自己位置合わせされた構成を生じるようなゲート導体1
6の位置決めにより決まる。
シリコン層上にわたって位置するように堆積される。第二シリコン層12は、ソー
スおよびドレイン領域6a、8aと中心チャネル部分12cとに接触するソースおよび
ドレイン部分12a、12bを有する。チャネル領域12cの位置合せが、トランジスタ
動作に悪影響を与えないように、チャネル部分12cは、ソースおよびドレイン領
域6a、8aの間の間隔より狭い。以下の記載から理解されるように、チャネル部分
12cの正確な位置決めは、自己位置合わせされた構成を生じるようなゲート導体1
6の位置決めにより決まる。
【００２８】
ゲート絶縁物（例えば、窒化シリコン14およびゲート導体層16）を有する絶縁
ゲート構造が、第二シリコン層12に対して規定される。アルミニウム層を有する
ことができるゲート導体層16が、ゲート電極を規定するためにパターン化される
。下側のゲート絶縁物層14は、ゲート導体16に対応させるためにパターン化させ
またはパターン化させなくすることができる。
ゲート構造が、第二シリコン層12に対して規定される。アルミニウム層を有する
ことができるゲート導体層16が、ゲート電極を規定するためにパターン化される
。下側のゲート絶縁物層14は、ゲート導体16に対応させるためにパターン化させ
またはパターン化させなくすることができる。
【００２９】
トップ-ゲートトランジスタ構造の一つの利点は、導電度が非常に高いアルミ
ニウムゲート電極パターンを規定することが可能になることである。
ニウムゲート電極パターンを規定することが可能になることである。
【００３０】
図3Cに示される結果として得られた構成に、レーザアニーリングプロセス処理
が行われる。このさい、ゲート電極16がマスクとして機能するので、シリコン層
12のソースおよびドレイン部分12b、12aのみに、レーザアニーリングプロセスが
行われ、チャネル部分12cは、影響を受けないままである。
が行われる。このさい、ゲート電極16がマスクとして機能するので、シリコン層
12のソースおよびドレイン部分12b、12aのみに、レーザアニーリングプロセスが
行われ、チャネル部分12cは、影響を受けないままである。
【００３１】
レーザアニーリングプロセスによりシリコン層12が融解し、そして融解面は、
アニーリングプロセスが続くに連れて、層12中を進行する。このインターフェー
スは、固体材料と融解材料の間の境界である。さらに、レーザ処理により、不純
物燐原子10がシリコン層12の表面に拡散し、その結果所望のドーピングが得られ
る。
アニーリングプロセスが続くに連れて、層12中を進行する。このインターフェー
スは、固体材料と融解材料の間の境界である。さらに、レーザ処理により、不純
物燐原子10がシリコン層12の表面に拡散し、その結果所望のドーピングが得られ
る。
【００３２】
このようにして得られた構成は、ドープされたポリシリコンソースおよびドレ
イン部分12a、12bおよび実質上ドープされていないアモルファスシリコンチャネ
ル部分12cを有する。
イン部分12a、12bおよび実質上ドープされていないアモルファスシリコンチャネ
ル部分12cを有する。
【００３３】
レーザアニーリングプロセスは、図2において矢印18により表されるように、
基板の面に対して垂直に放射されたエキシマーレーザビームを使用する放射を有
する。
基板の面に対して垂直に放射されたエキシマーレーザビームを使用する放射を有
する。
【００３４】
ソースおよびドレイン領域6a、8aおよびシリコン層12が同様の熱特性を有する
ことにより、レーザアニーリングの間、融解面がシリコン層12中を一様に進行す
ることが可能になることが判明している。したがって、レーザアニーリングプロ
セスにより、薄膜の全層厚を、確実に融解させ、かつシリコン層12のいかなる個
々の領域にも過度露光させることなく、制御することができる。
ことにより、レーザアニーリングの間、融解面がシリコン層12中を一様に進行す
ることが可能になることが判明している。したがって、レーザアニーリングプロ
セスにより、薄膜の全層厚を、確実に融解させ、かつシリコン層12のいかなる個
々の領域にも過度露光させることなく、制御することができる。
【００３５】
基板の表面に存在するいかなる不規則性も平滑化することによりTFTの電気的
特性における不均一さを低減させることに使用することができるので、絶縁薄膜
4を設けることは、好ましい。しかしながら、これは、必ずしも必要ではない。
プラズマ処理は、n型TFTを製造するためにP（燐）原子を拡散するものとして、
記載されたが、例えば、B（硼素）原子を拡散するB2H6プラズマ処理によりp型TF
Tを製造することも、同様に、可能である。この場合、シリコン層12のソースお
よびドレイン部分12a、12bは、正にドープされたポリシリコンを有するであろう
。
特性における不均一さを低減させることに使用することができるので、絶縁薄膜
4を設けることは、好ましい。しかしながら、これは、必ずしも必要ではない。
プラズマ処理は、n型TFTを製造するためにP（燐）原子を拡散するものとして、
記載されたが、例えば、B（硼素）原子を拡散するB2H6プラズマ処理によりp型TF
Tを製造することも、同様に、可能である。この場合、シリコン層12のソースお
よびドレイン部分12a、12bは、正にドープされたポリシリコンを有するであろう
。
【００３６】
寄生容量が低減しおよびソース／ドレイン抵抗が低減したチャネルにより、本
発明の薄膜トランジスタを使用するアクティブマトリックス液晶ディスプレイの
画質は向上する。
発明の薄膜トランジスタを使用するアクティブマトリックス液晶ディスプレイの
画質は向上する。
【００３７】
他の変更例は、本開示から、当業者には明らかであろう。このような変更例に
は、すでに記載されている特長の代わりにまたはそれに加えて使用することがで
きる薄膜トランジスタの設計において既知である他の特長を含ませることができ
る。
は、すでに記載されている特長の代わりにまたはそれに加えて使用することがで
きる薄膜トランジスタの設計において既知である他の特長を含ませることができ
る。
【図１】 レーザアニーリングが、セルフアラインゲート構造を与えるポリシリ
コン領域を規定する製造工程の間に使用される公知の薄膜トランジスタ構成を示
す。
コン領域を規定する製造工程の間に使用される公知の薄膜トランジスタ構成を示
す。
【図２】 本発明の薄膜トランジスタを示す。
【図３Ａ】 図2の薄膜トランジスタの製造における種々のステップを示す。
【図３Ｂ】 図2の薄膜トランジスタの製造における種々のステップを示す。
【図３Ｃ】 図2の薄膜トランジスタの製造における種々のステップを示す。
2 絶縁基板
4 絶縁薄膜
6 ソース電極
6a ソース領域
8 ドレイン電極
8a ドレイン領域
10 不純物原子
12 シリコン層
12a ソース部分
12b ドレイン部分
16 ゲート導体
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/225 Ｈ０１Ｌ 21/268 Ｆ
21/268 29/78 ６１６Ｌ
29/786 ６１６Ｕ
６１６Ｔ
Ｆターム(参考） 2H092 HA04 JA24 JA25 JA34 JA41
KA04 KA05 KA10 MA28 MA29
MA30 PA01
5F052 AA02 BA17 BB07 DA02 HA07
JA01
5F110 AA02 AA03 BB01 CC06 DD02
DD13 DD14 EE03 FF03 GG02
GG15 GG35 HJ01 HJ16 HK04
HK06 HK07 HK09 HK14 HK21
HK25 HK35 HK42 PP03 PP16
QQ11
【要約の続き】
を使用して結晶化されるシリコン層の下にある。レーザ
アニーリングプロセスが、アモルファスシリコン層の全
層厚にわたって結晶化させることが出来ることが判明し
ている。これは、ドープされたソースおよびドレイン領
域およびトランジスタの主基体を規定するシリコン層が
同様の熱特性を有するからである。
Claims (9)
- 【請求項１】 ドープされたシリコンソースおよびドレイン領域を絶縁基板上に形成するステ
ップと、 前記ソースおよびドレイン領域が形成される前記基板の前記面を、プラスマ処
理し、その中に不純物原子が拡散されたドープされた表面層を形成するステップ
と、 前記ソースおよびドレイン領域との間の少なくとも前記間隔にわたって、前記
ドープされた表面層上にアモルファスシリコン層を形成するステップと、 ゲート絶縁体と、前記ソースおよびドレイン領域の間の前記間隔よりより狭く
パターン化されている上側ゲート導体とを有する前記アモルファスシリコン層に
わたって絶縁ゲート構造を形成するステップと、 前記ゲート導体によってシールドされていない前記アモルファスシリコン層の
領域をレーザアニーリングして、前記不純物がその中に拡散された多結晶部分を
形成するステップと を有するトップゲート薄膜トランジスタを製造する方法。 - 【請求項２】 前記ソースおよびドレイン領域をソースおよびドレイン電極に接触させるステ
ップをさらに有する請求項1に記載の方法。 - 【請求項３】 少なくとも部分的に前記ソースおよびドレイン領域上に位置する前記ソースお
よびドレイン電極を、前記ソースおよびドレイン領域の形成の前に絶縁基板に形
成する請求項2に記載の方法。 - 【請求項４】 前記ソースおよびドレイン電極が、ITOまたはMoCrを有する請求項2または3に
記載の方法。 - 【請求項５】 絶縁基板にわたって第一シリコン層から規定されているドープされたシリコン
ソースおよびドレイン領域と、 前記第一シリコン層の上に横たわっていてかつ前記ソースおよびドレイン領域
との間に延在している第二シリコン層であって、前記ソースおよびドレイン領域
に接触する前記第二シリコン層のソースおよびドレイン部分が、ドープされたポ
リシリコンと、前記ソースおよびドレイン部分の間の前記第二シリコン層のチャ
ネル部分とを有し、そのチャネル部分が、実質上ドープされていないアモルファ
スシリコンを有する前記ソースおよびドレイン領域の間の前記間隔より狭い、第
二シリコン層と、 前記第二シリコン層の前記チャネル部分にわたる絶縁ゲート構造と を有するトップゲート薄膜トランジスタ。 - 【請求項６】 前記ソースとドレイン領域が、ドープされたポリシリコンを有する請求項5に
記載のトランジスタ。 - 【請求項７】 前記ソースおよびドレイン領域に接触する金属のソースおよびドレイン電極を
さらに有する請求項5または6に記載のトランジスタ。 - 【請求項８】 前記ソースおよびドレイン領域が、前記ソースおよびドレイン電極の上に位置
する請求項7に記載のトランジスタ。 - 【請求項９】 前記ソースおよびドレイン電極が、ITOまたはMoCrを有する請求項7または8に
記載のトランジスタ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9927287.4A GB9927287D0 (en) | 1999-11-19 | 1999-11-19 | Top gate thin film transistor and method of producing the same |
| GB9927287.4 | 1999-11-19 | ||
| PCT/EP2000/010904 WO2001039265A1 (en) | 1999-11-19 | 2000-11-02 | Top gate thin-film transistor and method of producing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003515928A true JP2003515928A (ja) | 2003-05-07 |
Family
ID=10864749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001540835A Pending JP2003515928A (ja) | 1999-11-19 | 2000-11-02 | トップゲート薄膜トランジスタおよびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US6677191B1 (ja) |
| EP (1) | EP1147551B8 (ja) |
| JP (1) | JP2003515928A (ja) |
| KR (1) | KR100745031B1 (ja) |
| DE (1) | DE60034548T2 (ja) |
| GB (1) | GB9927287D0 (ja) |
| WO (1) | WO2001039265A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745828B2 (en) | 2007-01-11 | 2010-06-29 | Samsung Electronics Co., Ltd. | Organic light emitting device and manufacturing method thereof |
| JP2011155253A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置及び薄膜トランジスタの作製方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3901460B2 (ja) * | 2001-02-19 | 2007-04-04 | 株式会社日立製作所 | 薄膜トランジスタの製造方法 |
| US7238557B2 (en) * | 2001-11-14 | 2007-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| TWI272666B (en) * | 2002-01-28 | 2007-02-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| TWI261358B (en) * | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) * | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100979926B1 (ko) * | 2002-03-05 | 2010-09-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체소자 및 그것을 사용한 반도체장치 |
| KR100975523B1 (ko) * | 2003-12-30 | 2010-08-13 | 삼성전자주식회사 | 조절된 이동도를 가지는 반도체 소자 및 이를 적용한 ｔｆｔ |
| US7427776B2 (en) * | 2004-10-07 | 2008-09-23 | Hewlett-Packard Development Company, L.P. | Thin-film transistor and methods |
| CN100386690C (zh) * | 2005-05-24 | 2008-05-07 | 友达光电股份有限公司 | 在液晶显示器中形成薄膜晶体管的方法 |
| US20070269750A1 (en) * | 2006-05-19 | 2007-11-22 | Eastman Kodak Company | Colored masking for forming transparent structures |
| US8906490B2 (en) * | 2006-05-19 | 2014-12-09 | Eastman Kodak Company | Multicolor mask |
| US8756659B2 (en) | 2007-04-19 | 2014-06-17 | At&T Intellectual Property I, L.P. | Access authorization servers, methods and computer program products employing wireless terminal location |
| US20080303037A1 (en) * | 2007-06-04 | 2008-12-11 | Irving Lyn M | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US20080299771A1 (en) * | 2007-06-04 | 2008-12-04 | Irving Lyn M | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US8129098B2 (en) * | 2007-11-20 | 2012-03-06 | Eastman Kodak Company | Colored mask combined with selective area deposition |
| US8173355B2 (en) * | 2007-11-20 | 2012-05-08 | Eastman Kodak Company | Gradient colored mask |
| US8221964B2 (en) * | 2007-11-20 | 2012-07-17 | Eastman Kodak Company | Integrated color mask |
| US8153352B2 (en) * | 2007-11-20 | 2012-04-10 | Eastman Kodak Company | Multicolored mask process for making display circuitry |
| TWI378562B (en) * | 2008-01-23 | 2012-12-01 | Ind Tech Res Inst | Microcrystalline silicon thin film transistor and method for manufactruing the same |
| US20090224250A1 (en) * | 2008-03-10 | 2009-09-10 | Hidayat Kisdarjono | Top Gate Thin Film Transistor with Enhanced Off Current Suppression |
| US8896065B2 (en) * | 2008-04-14 | 2014-11-25 | Sharp Laboratories Of America, Inc. | Top gate thin film transistor with independent field control for off-current suppression |
| US7834347B2 (en) * | 2008-07-01 | 2010-11-16 | Organicid, Inc. | Organic transistor having a non-planar semiconductor-insulating layer interface |
| KR101195259B1 (ko) | 2010-09-20 | 2012-10-29 | 경북대학교 산학협력단 | 질화물 반도체 ｍｏｓｆｅｔ 및 그의 제조 방법 |
| KR101960458B1 (ko) | 2012-09-18 | 2019-03-21 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN103268852B (zh) * | 2013-05-02 | 2015-10-21 | 中国科学院半导体研究所 | 一种超饱和掺杂半导体薄膜的制备方法 |
| KR102216678B1 (ko) | 2014-07-14 | 2021-02-18 | 삼성디스플레이 주식회사 | 박막트랜지스터 제조방법 |
| CN108198864B (zh) * | 2018-01-05 | 2021-12-03 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板和显示装置 |
| CN111276546B (zh) * | 2020-02-20 | 2022-07-29 | 武汉华星光电技术有限公司 | 显示面板及其制作方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196445A (ja) * | 1990-11-28 | 1992-07-16 | Fujitsu Ltd | 薄膜トランジスタとその製造方法 |
| JPH04239732A (ja) * | 1991-01-23 | 1992-08-27 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH0536721A (ja) * | 1991-07-31 | 1993-02-12 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPH05129567A (ja) * | 1991-11-07 | 1993-05-25 | Seiko Epson Corp | アクテイブマトリクス基板及びアクテイブマトリクス基板の製造方法 |
| JPH0878699A (ja) * | 1994-07-08 | 1996-03-22 | Hosiden Corp | トップゲート型薄膜トランジスタ及びその製造方法 |
| JPH08242001A (ja) * | 1995-03-06 | 1996-09-17 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPH0955513A (ja) * | 1995-08-16 | 1997-02-25 | Citizen Watch Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH0990418A (ja) * | 1995-09-26 | 1997-04-04 | Toshiba Corp | 薄膜トランジスタ、その製造方法および液晶表示素子 |
| JPH09269503A (ja) * | 1996-03-29 | 1997-10-14 | Toshiba Corp | 液晶表示装置 |
| JPH1041519A (ja) * | 1996-03-26 | 1998-02-13 | Lg Electron Inc | 液晶表示装置の製造方法及びその製造方法による液晶表示装置 |
| JPH1079514A (ja) * | 1996-09-05 | 1998-03-24 | Toshiba Corp | アクティブマトリクス基板の製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185723A (ja) | 1985-02-13 | 1986-08-19 | Sharp Corp | 液晶表示装置 |
| EP0217179A3 (en) | 1985-09-30 | 1989-05-31 | Allied Corporation | A method for laser crystallization of semiconductor islands on transparent substrates |
| JPS6280626A (ja) * | 1985-10-04 | 1987-04-14 | Hosiden Electronics Co Ltd | 液晶表示素子 |
| JPS644071A (en) * | 1987-06-26 | 1989-01-09 | Nippon Telegraph & Telephone | Thin film transistor and manufacture thereof |
| JPH01136373A (ja) | 1987-11-24 | 1989-05-29 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜型半導体装置の製法 |
| JPH04293242A (ja) | 1991-03-22 | 1992-10-16 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH04302475A (ja) | 1991-03-29 | 1992-10-26 | Kyocera Corp | 薄膜トランジスタ |
| JPH04305940A (ja) | 1991-04-02 | 1992-10-28 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| US5470768A (en) * | 1992-08-07 | 1995-11-28 | Fujitsu Limited | Method for fabricating a thin-film transistor |
| US5473168A (en) | 1993-04-30 | 1995-12-05 | Sharp Kabushiki Kaisha | Thin film transistor |
| US5610737A (en) | 1994-03-07 | 1997-03-11 | Kabushiki Kaisha Toshiba | Thin film transistor with source and drain regions having two semiconductor layers, one being fine crystalline silicon |
| US5614729A (en) * | 1994-07-08 | 1997-03-25 | Hosiden Corporation | Top gate thin-film transistor |
| TW367564B (en) | 1995-09-25 | 1999-08-21 | Toshiba Corp | Forming method for polycrystalline silicon, thin film transistor containing the polycrystalline silicon and manufacturing method thereof, and the liquid crystal display containing the thin film transistor |
| JP3478012B2 (ja) * | 1995-09-29 | 2003-12-10 | ソニー株式会社 | 薄膜半導体装置の製造方法 |
| JPH09153621A (ja) | 1995-12-01 | 1997-06-10 | Sharp Corp | 薄膜トランジスタおよびその製造方法と、それを用いた液晶表示装置 |
| EP0844670B1 (en) * | 1996-06-06 | 2004-01-02 | Seiko Epson Corporation | Method for manufacturing thin film transistor, liquid crystal display and electronic device both produced by the method |
| US7195960B2 (en) * | 1996-06-28 | 2007-03-27 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| GB9626344D0 (en) * | 1996-12-19 | 1997-02-05 | Philips Electronics Nv | Electronic devices and their manufacture |
| US5981617A (en) * | 1998-01-20 | 1999-11-09 | Kim; Hee Jung | Irradiation of gas permeable contact lenses by far infrared light |
-
1999
- 1999-11-19 GB GBGB9927287.4A patent/GB9927287D0/en not_active Ceased
-
2000
- 2000-11-02 JP JP2001540835A patent/JP2003515928A/ja active Pending
- 2000-11-02 DE DE60034548T patent/DE60034548T2/de not_active Expired - Lifetime
- 2000-11-02 EP EP00983109A patent/EP1147551B8/en not_active Expired - Lifetime
- 2000-11-02 KR KR1020017008995A patent/KR100745031B1/ko not_active IP Right Cessation
- 2000-11-02 WO PCT/EP2000/010904 patent/WO2001039265A1/en active IP Right Grant
- 2000-11-20 US US09/716,917 patent/US6677191B1/en not_active Expired - Lifetime
-
2003
- 2003-10-14 US US10/685,248 patent/US6965121B2/en not_active Expired - Lifetime
- 2003-11-07 US US10/704,250 patent/US20040229411A1/en not_active Abandoned
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196445A (ja) * | 1990-11-28 | 1992-07-16 | Fujitsu Ltd | 薄膜トランジスタとその製造方法 |
| JPH04239732A (ja) * | 1991-01-23 | 1992-08-27 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH0536721A (ja) * | 1991-07-31 | 1993-02-12 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPH05129567A (ja) * | 1991-11-07 | 1993-05-25 | Seiko Epson Corp | アクテイブマトリクス基板及びアクテイブマトリクス基板の製造方法 |
| JPH0878699A (ja) * | 1994-07-08 | 1996-03-22 | Hosiden Corp | トップゲート型薄膜トランジスタ及びその製造方法 |
| JPH08242001A (ja) * | 1995-03-06 | 1996-09-17 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPH0955513A (ja) * | 1995-08-16 | 1997-02-25 | Citizen Watch Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH0990418A (ja) * | 1995-09-26 | 1997-04-04 | Toshiba Corp | 薄膜トランジスタ、その製造方法および液晶表示素子 |
| JPH1041519A (ja) * | 1996-03-26 | 1998-02-13 | Lg Electron Inc | 液晶表示装置の製造方法及びその製造方法による液晶表示装置 |
| JPH09269503A (ja) * | 1996-03-29 | 1997-10-14 | Toshiba Corp | 液晶表示装置 |
| JPH1079514A (ja) * | 1996-09-05 | 1998-03-24 | Toshiba Corp | アクティブマトリクス基板の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745828B2 (en) | 2007-01-11 | 2010-06-29 | Samsung Electronics Co., Ltd. | Organic light emitting device and manufacturing method thereof |
| JP2011155253A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置及び薄膜トランジスタの作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9927287D0 (en) | 2000-01-12 |
| DE60034548D1 (de) | 2007-06-06 |
| EP1147551B8 (en) | 2007-06-13 |
| US20040077133A1 (en) | 2004-04-22 |
| WO2001039265A1 (en) | 2001-05-31 |
| KR20010093264A (ko) | 2001-10-27 |
| EP1147551A1 (en) | 2001-10-24 |
| US20040229411A1 (en) | 2004-11-18 |
| KR100745031B1 (ko) | 2007-08-02 |
| DE60034548T2 (de) | 2008-01-03 |
| US6677191B1 (en) | 2004-01-13 |
| EP1147551B1 (en) | 2007-04-25 |
| US6965121B2 (en) | 2005-11-15 |
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