JP2998706B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置の
製造方法に関し、特に順スタガ型薄膜トランジスタ素子
を有する液晶表示装置の製造方法に関する。
製造方法に関し、特に順スタガ型薄膜トランジスタ素子
を有する液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】近年、液晶フラットディスプレイの駆動
デバイスとして使われる薄膜トランジスタ素子の研究開
発が盛んに行われている。中でもＴＦＴとしてチャンネ
ル層に対してゲートを上層に、ソース・ドレインを下層
に配置した順スタガ型は構造が簡単であり、フォトリソ
グラフィ工程が少なく製造コストが低いという利点があ
る。
デバイスとして使われる薄膜トランジスタ素子の研究開
発が盛んに行われている。中でもＴＦＴとしてチャンネ
ル層に対してゲートを上層に、ソース・ドレインを下層
に配置した順スタガ型は構造が簡単であり、フォトリソ
グラフィ工程が少なく製造コストが低いという利点があ
る。
【０００３】代表的に順スタガ型ＴＦＴの一例を図４に
よって説明していくと、絶縁性基板１上に全面に形成さ
れた透明絶縁膜３上にＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ：インジウム・スズ酸化物）によりソース
電極４とドレイン電極５がそれぞれの端縁が間隔をおい
て平行に対向するよう形成したのち、基板面の全面にＰ
Ｈ3 プラズマ処理を施し、表面上にＰ（リン）を拡散さ
せ、ドープした表面層を形成する。
よって説明していくと、絶縁性基板１上に全面に形成さ
れた透明絶縁膜３上にＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ：インジウム・スズ酸化物）によりソース
電極４とドレイン電極５がそれぞれの端縁が間隔をおい
て平行に対向するよう形成したのち、基板面の全面にＰ
Ｈ3 プラズマ処理を施し、表面上にＰ（リン）を拡散さ
せ、ドープした表面層を形成する。
【０００４】次にソース及びドレイン電極４，５の間の
シリコン酸化膜３を覆い、ソース及びドレイン電極４，
５の上の両端縁間に渡って延び、かつそれぞれの端縁部
と重なるようにアモルファスシリコン（ａ−Ｓｉ）７を
形成した後、基板面に全面にシリコン窒化膜またはシリ
コン酸化膜からなるゲート絶縁膜８を形成する。
シリコン酸化膜３を覆い、ソース及びドレイン電極４，
５の上の両端縁間に渡って延び、かつそれぞれの端縁部
と重なるようにアモルファスシリコン（ａ−Ｓｉ）７を
形成した後、基板面に全面にシリコン窒化膜またはシリ
コン酸化膜からなるゲート絶縁膜８を形成する。
【０００５】次にそのゲート絶縁膜８の上にＡｌ（アル
ミ）またはＡｌ（アルミ）合金から成るゲート電極９を
形成する。
ミ）またはＡｌ（アルミ）合金から成るゲート電極９を
形成する。
【０００６】これら順スタガ型薄膜トランジスタでは良
好なオーミックコンタクトをとるためのオーミック層の
形成方法が重要であり、良好なオーミック層の形成方法
として、特開平８−７８６９９号公報ではゲート電極９
をマスクとして、エキシマレーザー光を基板面に短時間
直角に照射する方法が提案されている。これによりレー
ザー光が照射された領域のアモルファスシリコン７は溶
融し、下側のソースおよびドレイン電極４，５及び透明
絶縁膜３との界面から不純物としてＰを取り込み、その
後レーザー光の照射が停止されると、Ｓｉは温度が下が
って多結晶化されて導電性の高いｎ+ 型ｐｏｌｙ−Ｓｉ
のソース領域及びドレイン領域が形成される。ゲート電
極９の陰になる領域の半導体層はアモルファスシリコン
のままであり、チャネル領域として作用する。
好なオーミックコンタクトをとるためのオーミック層の
形成方法が重要であり、良好なオーミック層の形成方法
として、特開平８−７８６９９号公報ではゲート電極９
をマスクとして、エキシマレーザー光を基板面に短時間
直角に照射する方法が提案されている。これによりレー
ザー光が照射された領域のアモルファスシリコン７は溶
融し、下側のソースおよびドレイン電極４，５及び透明
絶縁膜３との界面から不純物としてＰを取り込み、その
後レーザー光の照射が停止されると、Ｓｉは温度が下が
って多結晶化されて導電性の高いｎ+ 型ｐｏｌｙ−Ｓｉ
のソース領域及びドレイン領域が形成される。ゲート電
極９の陰になる領域の半導体層はアモルファスシリコン
のままであり、チャネル領域として作用する。
【０００７】また、特開昭６３−２１５０８１号公報で
は透明電極形成後の基板の後処理として、Ｈ2 プラズマ
により透明電極上の不純物を除去し、アモルファスシリ
コン層への不純物の混入を防ぐ提案がされている。
は透明電極形成後の基板の後処理として、Ｈ2 プラズマ
により透明電極上の不純物を除去し、アモルファスシリ
コン層への不純物の混入を防ぐ提案がされている。
【０００８】同様に透明電極への後処理として、特開平
４−２１５４７４号公報ではＨ2 プラズマでＩＴＯ膜を
還元することによって、Ａｌとのコンタクト面でＡｌ中
に拡散していく酸素を抑制しコンタクト性を改善するな
どの提案もある。
４−２１５４７４号公報ではＨ2 プラズマでＩＴＯ膜を
還元することによって、Ａｌとのコンタクト面でＡｌ中
に拡散していく酸素を抑制しコンタクト性を改善するな
どの提案もある。
【０００９】
【発明が解決しようとする課題】ＰＨ3 処理を行う順ス
タガ型トランジスタでは、ＩＴＯ膜から成るソースおよ
びドレイン電極上にＰＨ3 処理によって付着させたＰ
（リン）をその上に形成されるアモルファスシリコン層
の成膜時にアモルファスシリコン中に拡散させることに
よってｎ+ アモルファスシリコン層を形成するため、Ｉ
ＴＯ膜に付着するＰ濃度によってオーミック性が左右さ
れ、トランジスタ特性に大きな影響を与える。
タガ型トランジスタでは、ＩＴＯ膜から成るソースおよ
びドレイン電極上にＰＨ3 処理によって付着させたＰ
（リン）をその上に形成されるアモルファスシリコン層
の成膜時にアモルファスシリコン中に拡散させることに
よってｎ+ アモルファスシリコン層を形成するため、Ｉ
ＴＯ膜に付着するＰ濃度によってオーミック性が左右さ
れ、トランジスタ特性に大きな影響を与える。
【００１０】しかしながら、Ｐの付着性はＩＴＯ膜の表
面状態によって大きく異なるため、ＩＴＯ膜の成膜後、
フォトリソグラフィ工程を経たＩＴＯ膜表面では、表面
の過剰な酸素によりＰの表面拡散が阻害され、オーミッ
ク層形成のための十分あるいは均一なＰの付着が得られ
ない。
面状態によって大きく異なるため、ＩＴＯ膜の成膜後、
フォトリソグラフィ工程を経たＩＴＯ膜表面では、表面
の過剰な酸素によりＰの表面拡散が阻害され、オーミッ
ク層形成のための十分あるいは均一なＰの付着が得られ
ない。
【００１１】このため、順スタガ型トランジスターの特
性は逆スタガ型トランジスターに比べて、ＯＮ特性が悪
いという課題を有している。
性は逆スタガ型トランジスターに比べて、ＯＮ特性が悪
いという課題を有している。
【００１２】また、特開平８−７８６９９号公報のエキ
シマレーザー光を用いてｎ+ 型ｐｏｌｙ−Ｓｉを形成す
る方法では、ガラス基板の大型化に伴い、均一に大面積
をｐｏｌｙ化するのは技術的に困難である。
シマレーザー光を用いてｎ+ 型ｐｏｌｙ−Ｓｉを形成す
る方法では、ガラス基板の大型化に伴い、均一に大面積
をｐｏｌｙ化するのは技術的に困難である。
【００１３】また、特開昭６３−２１５０８１号公報の
Ｈ2 プラズマ処理により透明電極上の不純物を除去し、
アモルファスシリコン中への不純物の混入を防ぐ方法で
はＰＨ3 プラズマ処理でのＰの表面拡散と関連性がな
く、また、過剰な酸素の除去を目的としていない。
Ｈ2 プラズマ処理により透明電極上の不純物を除去し、
アモルファスシリコン中への不純物の混入を防ぐ方法で
はＰＨ3 プラズマ処理でのＰの表面拡散と関連性がな
く、また、過剰な酸素の除去を目的としていない。
【００１４】また、特開平４−２１５４７４号公報のＨ
2 プラスマ処理によりＩＴＯ膜を還元し、Ａｌ中に拡散
していく酸素を抑制して、ＡｌとＩＴＯとのコンタクト
性を改善する提案では、表面の過剰な酸素の除去ではな
くＩＴＯ膜の還元を目的としており、また、ＰＨ3 プラ
ズマ処理のＰの表面拡散との関連性がない。
2 プラスマ処理によりＩＴＯ膜を還元し、Ａｌ中に拡散
していく酸素を抑制して、ＡｌとＩＴＯとのコンタクト
性を改善する提案では、表面の過剰な酸素の除去ではな
くＩＴＯ膜の還元を目的としており、また、ＰＨ3 プラ
ズマ処理のＰの表面拡散との関連性がない。
【００１５】本発明の目的は、ＰＨ3 処理をもちいてオ
ーミックコンタクトをとる順スタガ型ＴＦＴにおいて、
良好なトランジスタ特性の得られる液晶表示装置の製造
方法を提供することである。
ーミックコンタクトをとる順スタガ型ＴＦＴにおいて、
良好なトランジスタ特性の得られる液晶表示装置の製造
方法を提供することである。
【００１６】
【課題を解決するための手段】本発明の液晶表示装置の
製造方法は、絶縁性基板上の遮光膜を覆うように全面に
透明絶縁膜を形成し、その上に、ＩＴＯ（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ）膜から成るソース及びドレイン
電極を形成し、前記ソース及びドレイン電極が形成され
た前記基板の全面にＰＨ3 プラズマ処理を施して、表面
上にＰ（リン）が拡散された表面層を形成し、前記ソー
ス及びドレイン電極の少なくとも一部を覆うように前記
透明絶縁膜上に順にアモルファスシリコン、ゲート絶縁
膜、ゲート電極を形成する順スタガ型薄膜トランジスタ
−素子を有する液晶表示装置の製造方法において、前記
ＰＨ3 プラズマ処理を施す前にソース・ドレイン電極を
Ｈ2 プラズマ処理することを特徴とする。ここで、Ｈ2
プラズマ処理する時間が３０ｓｅｃ以内であることであ
ることが好ましい。また、Ｈ2 プラズマ処理する時間が
３０ｓｅｃ以内であり、かつ５ｓｅｃ以上であることが
さらに好ましい。更に、前記Ｈ2 プラズマ処理後、真空
を破らないで同一真空装置内で続いて前記ＰＨ3 プラズ
マ処理を行うことが好ましい。
製造方法は、絶縁性基板上の遮光膜を覆うように全面に
透明絶縁膜を形成し、その上に、ＩＴＯ（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ）膜から成るソース及びドレイン
電極を形成し、前記ソース及びドレイン電極が形成され
た前記基板の全面にＰＨ3 プラズマ処理を施して、表面
上にＰ（リン）が拡散された表面層を形成し、前記ソー
ス及びドレイン電極の少なくとも一部を覆うように前記
透明絶縁膜上に順にアモルファスシリコン、ゲート絶縁
膜、ゲート電極を形成する順スタガ型薄膜トランジスタ
−素子を有する液晶表示装置の製造方法において、前記
ＰＨ3 プラズマ処理を施す前にソース・ドレイン電極を
Ｈ2 プラズマ処理することを特徴とする。ここで、Ｈ2
プラズマ処理する時間が３０ｓｅｃ以内であることであ
ることが好ましい。また、Ｈ2 プラズマ処理する時間が
３０ｓｅｃ以内であり、かつ５ｓｅｃ以上であることが
さらに好ましい。更に、前記Ｈ2 プラズマ処理後、真空
を破らないで同一真空装置内で続いて前記ＰＨ3 プラズ
マ処理を行うことが好ましい。
【００１７】ソース・ドレイン電極となるＩＴＯ膜表面
を３０ｓｅｃ以内のＨ2 プラズマ処理によって、表面の
過剰な酸素を除去する。この場合、バックチャネル界面
となるソースおよびドレイン電極間の絶縁膜表面へのダ
メージや酸素との反応性の点から、ＩＴＯ膜表面の後処
理はＨ2 プラズマで行う必要がある。これによって、Ｈ
2 プラズマ処理の後、連続して行われるＰＨ3 プラズマ
処理において、ＩＴＯ膜上を表面拡散するＰ（リン）原
子をトラップする酸素が減少し、その結果、ＩＴＯ膜表
面上に付着するＰ濃度を増加させることができる。
を３０ｓｅｃ以内のＨ2 プラズマ処理によって、表面の
過剰な酸素を除去する。この場合、バックチャネル界面
となるソースおよびドレイン電極間の絶縁膜表面へのダ
メージや酸素との反応性の点から、ＩＴＯ膜表面の後処
理はＨ2 プラズマで行う必要がある。これによって、Ｈ
2 プラズマ処理の後、連続して行われるＰＨ3 プラズマ
処理において、ＩＴＯ膜上を表面拡散するＰ（リン）原
子をトラップする酸素が減少し、その結果、ＩＴＯ膜表
面上に付着するＰ濃度を増加させることができる。
【００１８】またこのＨ2 プラズマ処理は大面積基板へ
の均一な処理を考慮すると、５ｓｅｃ以上の処理が必要
となる。また、装置性能面から考えても、ｒｆ高周波の
マッチング（ｒｆ高周波の整合回路）調整に時間を要す
るため、この点からも５ｓｅｃ以上の処理が必要とな
る。
の均一な処理を考慮すると、５ｓｅｃ以上の処理が必要
となる。また、装置性能面から考えても、ｒｆ高周波の
マッチング（ｒｆ高周波の整合回路）調整に時間を要す
るため、この点からも５ｓｅｃ以上の処理が必要とな
る。
【００１９】これにより、ＩＴＯ膜上にＰＨ3 プラズマ
処理の後のアモルファスシリコン成膜時に形成されるｎ
+ アモルファスシリコン層のオーミック性が向上し、良
好なトランジスタ特性を得ることができる。
処理の後のアモルファスシリコン成膜時に形成されるｎ
+ アモルファスシリコン層のオーミック性が向上し、良
好なトランジスタ特性を得ることができる。
【００２０】
【発明の実施の形態】次に図面を参照して本発明の実施
の形態について詳細に説明する。
の形態について詳細に説明する。
【００２１】まず図１を参照すると、ＩＴＯ膜から成る
ソース・ドレイン電極４、５表面がＨ2 プラズマにより
処理され、同一真空内でＰＨ3 プラズマ処理が連続して
行われることである。図１において、絶縁性基板１の上
の遮光膜２は、金属で形成される。材料としては、Ａｌ
（アルミ）、Ｍｏ、Ｃｒやそれらを主体とした合金が望
ましい。次にそれらを覆うように形成される透明絶縁膜
３はシリコン酸化膜などが用いられる。ソース・ドレイ
ン電極４、５はＩＴＯ（Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄ
ｅ）膜で形成される。ここで、ソース電極４およびドレ
イン電極５の表面をＨ2 プラズマで処理した後、ＰＨ3
プラズマ処理し選択的にＰ（リン）を付着させる。
ソース・ドレイン電極４、５表面がＨ2 プラズマにより
処理され、同一真空内でＰＨ3 プラズマ処理が連続して
行われることである。図１において、絶縁性基板１の上
の遮光膜２は、金属で形成される。材料としては、Ａｌ
（アルミ）、Ｍｏ、Ｃｒやそれらを主体とした合金が望
ましい。次にそれらを覆うように形成される透明絶縁膜
３はシリコン酸化膜などが用いられる。ソース・ドレイ
ン電極４、５はＩＴＯ（Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄ
ｅ）膜で形成される。ここで、ソース電極４およびドレ
イン電極５の表面をＨ2 プラズマで処理した後、ＰＨ3
プラズマ処理し選択的にＰ（リン）を付着させる。
【００２２】ソース・ドレイン電極４、５上に形成され
るアモルファスシリコン７及びゲート絶縁膜８は、ソー
ス・ドレイン電極４、５と重なるようにパターニングさ
れ、ゲート絶縁膜の材料はシリコン窒化膜などが用いら
れる。更に、それらを覆うように保護膜が全面に形成さ
れ、所定の位置にコンタクトホールが開けられた後、ゲ
ート電極９が形成されている。保護膜はシリコン窒化膜
やシリコン酸化膜で形成され、ゲート電極の材料は、Ａ
ｌ，Ｍｏ，Ｃｒなどが用いられる。
るアモルファスシリコン７及びゲート絶縁膜８は、ソー
ス・ドレイン電極４、５と重なるようにパターニングさ
れ、ゲート絶縁膜の材料はシリコン窒化膜などが用いら
れる。更に、それらを覆うように保護膜が全面に形成さ
れ、所定の位置にコンタクトホールが開けられた後、ゲ
ート電極９が形成されている。保護膜はシリコン窒化膜
やシリコン酸化膜で形成され、ゲート電極の材料は、Ａ
ｌ，Ｍｏ，Ｃｒなどが用いられる。
【００２３】図２（Ａ）乃至図２（Ｆ）は本発明の実施
の形態の製造方法を工程順に示した断面図であり、図２
（Ｇ）はそれによって形成されるＴＦＴの平面図であ
る。この図２（Ｇ）において、ＴＦＴがドレイン電極
５、ソース電極４、ゲート電極９に接続されている状態
を示している。
の形態の製造方法を工程順に示した断面図であり、図２
（Ｇ）はそれによって形成されるＴＦＴの平面図であ
る。この図２（Ｇ）において、ＴＦＴがドレイン電極
５、ソース電極４、ゲート電極９に接続されている状態
を示している。
【００２４】まず図２（Ａ）において、ガラス基板から
なる絶縁性基板１上に、Ａｌ（アルミ）により遮光膜２
を形成し、それを覆うように全面にシリコン酸化膜から
なる透明絶縁膜３を成膜する。この場合、透明絶縁膜３
の成膜方法は、ＰＣＶＤ法やＡＰＣＶＤ法などが用いら
れ、膜厚は２００〜４００ｎｍ成膜される。
なる絶縁性基板１上に、Ａｌ（アルミ）により遮光膜２
を形成し、それを覆うように全面にシリコン酸化膜から
なる透明絶縁膜３を成膜する。この場合、透明絶縁膜３
の成膜方法は、ＰＣＶＤ法やＡＰＣＶＤ法などが用いら
れ、膜厚は２００〜４００ｎｍ成膜される。
【００２５】次に図２（Ｂ）において、透明絶縁膜３上
にＩＴＯ膜をＰＶＤ法で成膜し、ポジ型感光性レジスト
塗布後、露光、現像を行った上、Ｗｅｔ Ｅｔｃｈｉｎ
ｇによりソース・ドレイン電極４、５および表示電極１
０（図２（Ｇ））のパターンにエッチングし、ポジ型感
光性レジストを剥離する。
にＩＴＯ膜をＰＶＤ法で成膜し、ポジ型感光性レジスト
塗布後、露光、現像を行った上、Ｗｅｔ Ｅｔｃｈｉｎ
ｇによりソース・ドレイン電極４、５および表示電極１
０（図２（Ｇ））のパターンにエッチングし、ポジ型感
光性レジストを剥離する。
【００２６】次に図２（Ｃ）において、ＩＴＯから成る
ソース・ドレイン電極４、５形成後、Ｈ2 プラズマ処理
を行う。
ソース・ドレイン電極４、５形成後、Ｈ2 プラズマ処理
を行う。
【００２７】このＨ2 プラズマ処理はＰＣＶＤ装置を用
いて以下の条件で行った。
いて以下の条件で行った。
【００２８】Ｈ2 流量：１０００ｓｃｃｍ、 圧力：１
５０Ｐａ、 ＲＦパワー：５０Ｗ、温度：２５０℃、
処理時間：１５ｓｅｃ このとき、処理時間は１５ｓｅｃで行ったが、処理時間
が３０ｓｅｃを越えないことが重要である。処理時間が
３０ｓｅｃを越えるとソース・ドレイン電極４、５およ
び表示電極１０となるＩＴＯ膜が還元されるために白濁
し、表示電極の透過率が急激に低下してしまう。したが
って、Ｈ2 プラズマの処理時間は３０ｓｅｃ以内で行
い、表面に付着した過剰な酸素のみ除去する。一方、基
板内の均一処理やｒｆ整合時間を考慮するとこのＨ2 プ
ラズマの処理時間は５ｓｅｃ以上であることが実用的で
ある。
５０Ｐａ、 ＲＦパワー：５０Ｗ、温度：２５０℃、
処理時間：１５ｓｅｃ このとき、処理時間は１５ｓｅｃで行ったが、処理時間
が３０ｓｅｃを越えないことが重要である。処理時間が
３０ｓｅｃを越えるとソース・ドレイン電極４、５およ
び表示電極１０となるＩＴＯ膜が還元されるために白濁
し、表示電極の透過率が急激に低下してしまう。したが
って、Ｈ2 プラズマの処理時間は３０ｓｅｃ以内で行
い、表面に付着した過剰な酸素のみ除去する。一方、基
板内の均一処理やｒｆ整合時間を考慮するとこのＨ2 プ
ラズマの処理時間は５ｓｅｃ以上であることが実用的で
ある。
【００２９】次に図２（Ｄ）、（Ｅ）において、ＰＣＶ
Ｄ装置にてＰＨ3 プラズマ処理を行い、アモルファスシ
リコン（ａ−Ｓｉ）７、第１ゲート絶縁膜８ａとしてシ
リコン窒化膜を積層するが、これらはＨ2 プラズマ処理
を行った後のＩＴＯ膜表面状態を保ったままＰＨ3 処理
をする必要があるため、真空を破らず同一のＰＣＶＤ装
置内で行われる。
Ｄ装置にてＰＨ3 プラズマ処理を行い、アモルファスシ
リコン（ａ−Ｓｉ）７、第１ゲート絶縁膜８ａとしてシ
リコン窒化膜を積層するが、これらはＨ2 プラズマ処理
を行った後のＩＴＯ膜表面状態を保ったままＰＨ3 処理
をする必要があるため、真空を破らず同一のＰＣＶＤ装
置内で行われる。
【００３０】また、オーミック層となるｎ+ アモルファ
スシリコン６はアモルファスシリコン７の成膜時にＩＴ
Ｏ膜に付着したＰ（リン）の拡散によって形成される。
その後、第１ゲート絶縁膜８ａ、アモルファスシリコン
７をソース電極４及びドレイン電極５の上に両端縁間に
渡って延び、かつそれぞれの端縁部と重なるようにパタ
ーニングする。この時、各々の膜厚は、アモルファスシ
リコン３０〜１００ｎｍ、第１ゲート絶縁膜５０〜１０
０ｎｍ程度で良い。。
スシリコン６はアモルファスシリコン７の成膜時にＩＴ
Ｏ膜に付着したＰ（リン）の拡散によって形成される。
その後、第１ゲート絶縁膜８ａ、アモルファスシリコン
７をソース電極４及びドレイン電極５の上に両端縁間に
渡って延び、かつそれぞれの端縁部と重なるようにパタ
ーニングする。この時、各々の膜厚は、アモルファスシ
リコン３０〜１００ｎｍ、第１ゲート絶縁膜５０〜１０
０ｎｍ程度で良い。。
【００３１】次に図２（Ｆ）において、アイランドパタ
ーンを覆う様に基板全面に第２ゲート絶縁膜８ｂとして
シリコン窒化膜を２００〜４００ｎｍ成膜した後、コン
タクトホールを開け、Ａｌ（アルミ）によりゲート電極
９を形成すると、ＴＦＴが完成する。この状態の平面図
が図２（Ｇ）である。
ーンを覆う様に基板全面に第２ゲート絶縁膜８ｂとして
シリコン窒化膜を２００〜４００ｎｍ成膜した後、コン
タクトホールを開け、Ａｌ（アルミ）によりゲート電極
９を形成すると、ＴＦＴが完成する。この状態の平面図
が図２（Ｇ）である。
【００３２】この実施の形態によって作成された順スタ
ガ型ＴＦＴのトランジスタ特性を図３（Ａ）に示す。こ
こで、横軸はゲート電圧Ｖｇ（Ｖ：ボルト）、縦軸はド
レイン電流Ｉｄ（Ａ：アンペア）を表す。Ｈ2 プラズマ
処理を１０ｓｅｃ行ったトランジスタと２０ｓｅｃ行っ
たトランジスタの特性をＨ2 プラズマ処理を行っていな
いトランジスタの特性と比較すると、Ｈ2 プラズマ処理
を行うことによって、トランジスタのＯＮ特性が著しく
向上し、かつ、均一なＯＮ特性が得られることがわか
る。
ガ型ＴＦＴのトランジスタ特性を図３（Ａ）に示す。こ
こで、横軸はゲート電圧Ｖｇ（Ｖ：ボルト）、縦軸はド
レイン電流Ｉｄ（Ａ：アンペア）を表す。Ｈ2 プラズマ
処理を１０ｓｅｃ行ったトランジスタと２０ｓｅｃ行っ
たトランジスタの特性をＨ2 プラズマ処理を行っていな
いトランジスタの特性と比較すると、Ｈ2 プラズマ処理
を行うことによって、トランジスタのＯＮ特性が著しく
向上し、かつ、均一なＯＮ特性が得られることがわか
る。
【００３３】この理由は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）に
よりソース・ドレイン電極上に付着したＰ（リン）濃度
の測定結果（図３（Ｂ））より、Ｈ2 プラズマ処理を行
うことによってＩＴＯ膜上に付着するＰ濃度が増加し、
オーミックコンタクト性が向上することによる。
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）に
よりソース・ドレイン電極上に付着したＰ（リン）濃度
の測定結果（図３（Ｂ））より、Ｈ2 プラズマ処理を行
うことによってＩＴＯ膜上に付着するＰ濃度が増加し、
オーミックコンタクト性が向上することによる。
【００３４】先に説明したようにこのＨ2 プラズマ処理
は３０ｓｅｃ以内であることが好ましいが、一方、５ｓ
ｅｃより短い時間の場合はＨ2 プラズマの均一な処理が
得られないから、Ｈ2 プラズマ処理を５ｓｅｃ以上にす
ることにより、同一基板内のトランジスタのＯＮ特性の
均一性を向上させることが好ましい。
は３０ｓｅｃ以内であることが好ましいが、一方、５ｓ
ｅｃより短い時間の場合はＨ2 プラズマの均一な処理が
得られないから、Ｈ2 プラズマ処理を５ｓｅｃ以上にす
ることにより、同一基板内のトランジスタのＯＮ特性の
均一性を向上させることが好ましい。
【００３５】
【発明の効果】本発明の効果は、オーミックコンタクト
性が向上することによって、トランジスタ特性が向上
し、かつ、均一なトランジスタ特性を有する液晶表示装
置を得ることができることである。
性が向上することによって、トランジスタ特性が向上
し、かつ、均一なトランジスタ特性を有する液晶表示装
置を得ることができることである。
【００３６】その理由は、トランジスタのソース・ドレ
イン電極となるＩＴＯ膜表面を３０ｓｅｃ以下のＨ2 プ
ラズマに曝すことによって、ＩＴＯ膜表面を拡散するＰ
原子をトラップする過剰な酸素を除去し、ＰＨ3 プラズ
マ処理時にＩＴＯ膜表面に付着するＰ濃度が向上するか
らである。これによって、オーミック層形成時となるア
モルファスシリコン層の成膜時にアモルファスシリコン
層に拡散するＰ原子を増加させることができ、十分なオ
ーミックコンタクトがとれるｎ+ アモルファスシリコン
層を形成できるからである。
イン電極となるＩＴＯ膜表面を３０ｓｅｃ以下のＨ2 プ
ラズマに曝すことによって、ＩＴＯ膜表面を拡散するＰ
原子をトラップする過剰な酸素を除去し、ＰＨ3 プラズ
マ処理時にＩＴＯ膜表面に付着するＰ濃度が向上するか
らである。これによって、オーミック層形成時となるア
モルファスシリコン層の成膜時にアモルファスシリコン
層に拡散するＰ原子を増加させることができ、十分なオ
ーミックコンタクトがとれるｎ+ アモルファスシリコン
層を形成できるからである。
【図１】本発明の実施の形態により得られた液晶表示装
置のトランジスタを示した図である。
置のトランジスタを示した図である。
【図２】本発明の実施の形態を工程順に例を示した図で
ある。
ある。
【図３】本発明の実施の実施の形態によるトランジスタ
特性およびＰ濃度データを示した図である。
特性およびＰ濃度データを示した図である。
【図４】従来に技術を示した図である。
１ 絶縁性基板 ２ 遮光膜 ３ 透明絶縁膜 ４ ソース電極 ５ ドレイン電極 ６ ｎ+ アモルファスシリコン ７ アモルファスシリコン ８ ゲート絶縁膜 ８ａ 第１ゲート絶縁膜 ８ｂ 第２ゲート絶縁膜 ９ ゲート電極 １０ 表示電極
Claims (4)
- 【請求項１】 絶縁性基板上の遮光膜を覆うように全面
に透明絶縁膜を形成し、その上に、ＩＴＯ（Ｉｎｄｉｕ
ｍ Ｔｉｎ Ｏｘｉｄｅ）膜から成るソース及びドレイ
ン電極を形成し、前記ソース及びドレイン電極が形成さ
れた前記基板の全面にＰＨ3 プラズマ処理を施して、表
面上にＰ（リン）が拡散された表面層を形成し、前記ソ
ース及びドレイン電極の少なくとも一部を覆うように前
記透明絶縁膜上に順にアモルファスシリコン、ゲート絶
縁膜、ゲート電極を形成する順スタガ型薄膜トランジス
タ−素子を有する液晶表示装置の製造方法において、 前記ＰＨ3 プラズマ処理を施す前にソース・ドレイン電
極をＨ2 プラズマ処理することを特徴とする液晶表示装
置の製造方法。 - 【請求項２】 前記Ｈ2 プラズマ処理する時間が３０ｓ
ｅｃ以内であることを特徴とする請求項１記載の液晶表
示装置の製造方法。 - 【請求項３】 前記Ｈ2 プラズマ処理する時間が５ｓｅ
ｃ以上であることを特徴とする請求項２記載の液晶表示
装置の製造方法。 - 【請求項４】 前記Ｈ2 プラズマ処理後、真空を破らな
いで同一真空装置内で続いて前記ＰＨ3 プラズマ処理を
行うことを特徴とする請求項１、請求項２又は請求項３
記載の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17843497A JP2998706B2 (ja) | 1997-07-03 | 1997-07-03 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17843497A JP2998706B2 (ja) | 1997-07-03 | 1997-07-03 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126772A JPH1126772A (ja) | 1999-01-29 |
| JP2998706B2 true JP2998706B2 (ja) | 2000-01-11 |
Family
ID=16048455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17843497A Expired - Fee Related JP2998706B2 (ja) | 1997-07-03 | 1997-07-03 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998706B2 (ja) |
-
1997
- 1997-07-03 JP JP17843497A patent/JP2998706B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1126772A (ja) | 1999-01-29 |
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