JP2003060210A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JP2003060210A JP2003060210A JP2001241738A JP2001241738A JP2003060210A JP 2003060210 A JP2003060210 A JP 2003060210A JP 2001241738 A JP2001241738 A JP 2001241738A JP 2001241738 A JP2001241738 A JP 2001241738A JP 2003060210 A JP2003060210 A JP 2003060210A
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Abstract
(57)【要約】
【課題】高濃度不純物層から不純物が半導体層に拡散す
ることを効果的に防止すること 【解決手段】絶縁性基板１上にゲート電極２を形成した
後、プラズマＣＶＤ法でＳｉＮ膜、a−Ｓｉ膜を形成す
る。その後、Ｎ２プラズマもしくはＨｅ／Ｎ２プラズマ
処理等によりa−Ｓｉ膜上部を窒化させ、n型シリコン膜
を堆積する。次に、エキシマレーザ等を照射し、a−Ｓ
ｉ膜をpoly−Ｓｉ膜に変換した後、ソース・ドレイン電
極を形成し、パッシベーション膜を形成する。この様に
して形成したＴＦＴは特性のばらつきが小さく、再現性
にすぐれた薄膜トランジスタが製造できる。
ることを効果的に防止すること 【解決手段】絶縁性基板１上にゲート電極２を形成した
後、プラズマＣＶＤ法でＳｉＮ膜、a−Ｓｉ膜を形成す
る。その後、Ｎ２プラズマもしくはＨｅ／Ｎ２プラズマ
処理等によりa−Ｓｉ膜上部を窒化させ、n型シリコン膜
を堆積する。次に、エキシマレーザ等を照射し、a−Ｓ
ｉ膜をpoly−Ｓｉ膜に変換した後、ソース・ドレイン電
極を形成し、パッシベーション膜を形成する。この様に
して形成したＴＦＴは特性のばらつきが小さく、再現性
にすぐれた薄膜トランジスタが製造できる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性基板上にゲ
ート電極、ゲート絶縁膜、半導体層、高濃度不純物層及
びソース・ドレイン電極を備えた薄膜半導体装置及びそ
の製造方法に関する。
ート電極、ゲート絶縁膜、半導体層、高濃度不純物層及
びソース・ドレイン電極を備えた薄膜半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】逆スタガ構造の薄膜トランジスタ（以
下、ＴＦＴ）は、ゲート絶縁膜、半導体層、高濃度不純
物層をプラズマＣＶＤ法により３層連続に形成できるた
め特性のばらつきが小さく、製造が容易である。そのた
め、従来から、逆スタガ構造のＴＦＴは、液晶ディスプ
レイ（以下、ＬＣＤ）用のアクティブマトリクス基板に
広く用いられている。
下、ＴＦＴ）は、ゲート絶縁膜、半導体層、高濃度不純
物層をプラズマＣＶＤ法により３層連続に形成できるた
め特性のばらつきが小さく、製造が容易である。そのた
め、従来から、逆スタガ構造のＴＦＴは、液晶ディスプ
レイ（以下、ＬＣＤ）用のアクティブマトリクス基板に
広く用いられている。
【０００３】特に半導体層として、非晶質シリコン（以
下a−Ｓｉ）を用いるa−Ｓｉ ＴＦＴは、a−Ｓｉ膜が例
えば３００℃の低温で成膜できるため、低融点の安価な
ガラス基板上に形成することが容易であるという利点を
有する。しかしながら、広い範囲に亘って均質なa−Ｓ
ｉ膜を半導体層に用いた場合は、電界効果移動度が０．
５ｃｍ２／Ｖ・ｓ程度と小さいため、ＬＣＤの高精細
化、大画面化、高速動作させることは困難である。
下a−Ｓｉ）を用いるa−Ｓｉ ＴＦＴは、a−Ｓｉ膜が例
えば３００℃の低温で成膜できるため、低融点の安価な
ガラス基板上に形成することが容易であるという利点を
有する。しかしながら、広い範囲に亘って均質なa−Ｓ
ｉ膜を半導体層に用いた場合は、電界効果移動度が０．
５ｃｍ２／Ｖ・ｓ程度と小さいため、ＬＣＤの高精細
化、大画面化、高速動作させることは困難である。
【０００４】そこで、a−Ｓｉ膜にレーザビーム等を照
射するレーザアニールによりa−Ｓｉ膜を結晶化して多
結晶Ｓｉ（以下p−Ｓｉ）に改質し、電界効果移動度を
向上させる方法が考えられている。特に、エキシマレー
ザはa−Ｓｉ膜に対して吸収係数が大きく、ガラス基板
の温度上昇を防止することができる。そのため、安価な
低融点ガラスを使用して高移動度のＴＦＴを形成でき、
ＬＣＤの高精細化、大画面化、高速動作が実現できる。
射するレーザアニールによりa−Ｓｉ膜を結晶化して多
結晶Ｓｉ（以下p−Ｓｉ）に改質し、電界効果移動度を
向上させる方法が考えられている。特に、エキシマレー
ザはa−Ｓｉ膜に対して吸収係数が大きく、ガラス基板
の温度上昇を防止することができる。そのため、安価な
低融点ガラスを使用して高移動度のＴＦＴを形成でき、
ＬＣＤの高精細化、大画面化、高速動作が実現できる。
【０００５】ここで、レーザアニールを適用した製造プ
ロセスの例を図３を用いて説明する。まず、ガラス基板
１上にクロムやアルミニウム等によるゲート電極２を形
成する。そして、プラズマＣＶＤ法によって、ゲート絶
縁膜３及びａ−Ｓｉ膜４を順次形成する。
ロセスの例を図３を用いて説明する。まず、ガラス基板
１上にクロムやアルミニウム等によるゲート電極２を形
成する。そして、プラズマＣＶＤ法によって、ゲート絶
縁膜３及びａ−Ｓｉ膜４を順次形成する。
【０００６】その後、エキシマレーザを照射し、ａ−Ｓ
ｉ膜４を結晶化させる。エキジマレーザを照射する様子
を図４に示す。図４に示されるように、エキシマレーザ
が上方からスキャニングされることによりレーザアニー
ルが実行される。次にオーミックコンタクト層としてｎ
型シリコン膜（以下、ｎ＋−Ｓｉ膜と称す）を堆積す
る。さらに、ＴＦＴを構成する部分を島状加工する。そ
して、ソース電極７及びドレイン電極８を形成後、両電
極をマスクにチャネル部に対応する部分上のｎ＋−Ｓｉ
膜をドライエッチング法等で選択除去する。最後に、全
面にパッシベーション膜９を被着形成する。
ｉ膜４を結晶化させる。エキジマレーザを照射する様子
を図４に示す。図４に示されるように、エキシマレーザ
が上方からスキャニングされることによりレーザアニー
ルが実行される。次にオーミックコンタクト層としてｎ
型シリコン膜（以下、ｎ＋−Ｓｉ膜と称す）を堆積す
る。さらに、ＴＦＴを構成する部分を島状加工する。そ
して、ソース電極７及びドレイン電極８を形成後、両電
極をマスクにチャネル部に対応する部分上のｎ＋−Ｓｉ
膜をドライエッチング法等で選択除去する。最後に、全
面にパッシベーション膜９を被着形成する。
【０００７】また、ＴＦＴを構成する部分の島状加工、
ソース電極７及びドレイン電極８の形成及びｎ＋−Ｓｉ
膜の選択除去が完了した後に、エキシマレーザを照射す
ることも行なわれる。
ソース電極７及びドレイン電極８の形成及びｎ＋−Ｓｉ
膜の選択除去が完了した後に、エキシマレーザを照射す
ることも行なわれる。
【０００８】さらに、パッシベーション膜９が被着形成
された後に、エキシマレーザを照射することも提案され
ている。
された後に、エキシマレーザを照射することも提案され
ている。
【０００９】ゲート絶縁膜及びａ−Ｓｉ膜形成後にレー
ザ照射する従来の技術においては、ａ−Ｓｉ膜上よりレ
ーザアニールしているため、特性は優れたものが得られ
る。しかし、ａ−Ｓｉ膜とｎ＋−Ｓｉ膜は、不連続に形
成することになるため、工程数が増加すると共に、自然
酸化膜や不純物の影響により界面のコンタクトのばらつ
きや特性不良が生じ、ＴＦＴを形成した際の電気特性も
再現性・信頼性が問題となる。
ザ照射する従来の技術においては、ａ−Ｓｉ膜上よりレ
ーザアニールしているため、特性は優れたものが得られ
る。しかし、ａ−Ｓｉ膜とｎ＋−Ｓｉ膜は、不連続に形
成することになるため、工程数が増加すると共に、自然
酸化膜や不純物の影響により界面のコンタクトのばらつ
きや特性不良が生じ、ＴＦＴを形成した際の電気特性も
再現性・信頼性が問題となる。
【００１０】また、ｎ＋−Ｓｉ膜の選択除去が完了した
後にレーザ照射する従来技術や、パッシベーション膜が
被着形成された後にレーザ照射する従来技術は、いずれ
もソース・ドレイン電極形成後にレーザアニールするプ
ロセスである。そのため、両電極の下部はアニールされ
ず非晶質の状態であり、抵抗の高い領域が電流の系路に
残る。さらには、ソース・ドレイン電極によりシャード
ーイング効果が起こり、レーザアニールされる領域も非
常にばらつく。また、パッシベーション膜形成後、レー
ザアニールする場合、干渉等の影響も加わりＴＦＴの電
気特性もばらつき、再現性に問題がある。
後にレーザ照射する従来技術や、パッシベーション膜が
被着形成された後にレーザ照射する従来技術は、いずれ
もソース・ドレイン電極形成後にレーザアニールするプ
ロセスである。そのため、両電極の下部はアニールされ
ず非晶質の状態であり、抵抗の高い領域が電流の系路に
残る。さらには、ソース・ドレイン電極によりシャード
ーイング効果が起こり、レーザアニールされる領域も非
常にばらつく。また、パッシベーション膜形成後、レー
ザアニールする場合、干渉等の影響も加わりＴＦＴの電
気特性もばらつき、再現性に問題がある。
【００１１】液晶ディスプレイの場合、上述した従来技
術のように低移動度のＴＦＴをスイッチング素子として
使用すると動作能力に限度があり、ディスプレイの大画
面化には適さない。また、ａ−Ｓｉ膜を使用したＴＦＴ
では、高速動作が必要な回路を組むことは困難であり、
外付けされている駆動用ＬＳＩを画素部と同一基板上に
内蔵することも難しい。さらには、画素部のＴＦＴがａ
−Ｓｉ膜で形成されている場合、駆動回路にかかる負荷
も大きく、回路内蔵を一層困難にしている。このよう
に、上述の従来技術では、大画面化や周辺駆動回路内蔵
による低コスト化、さらには、表示部以外の部分の小型
化等に対応することはできない。
術のように低移動度のＴＦＴをスイッチング素子として
使用すると動作能力に限度があり、ディスプレイの大画
面化には適さない。また、ａ−Ｓｉ膜を使用したＴＦＴ
では、高速動作が必要な回路を組むことは困難であり、
外付けされている駆動用ＬＳＩを画素部と同一基板上に
内蔵することも難しい。さらには、画素部のＴＦＴがａ
−Ｓｉ膜で形成されている場合、駆動回路にかかる負荷
も大きく、回路内蔵を一層困難にしている。このよう
に、上述の従来技術では、大画面化や周辺駆動回路内蔵
による低コスト化、さらには、表示部以外の部分の小型
化等に対応することはできない。
【００１２】
【発明が解決しようとする課題】従来の技術において
は、上述の問題に加えて、ｎ＋−Ｓｉ膜等の高濃度不純
物層から不純物がａ−Ｓｉ膜等の半導体層に拡散すると
いう問題がある。
は、上述の問題に加えて、ｎ＋−Ｓｉ膜等の高濃度不純
物層から不純物がａ−Ｓｉ膜等の半導体層に拡散すると
いう問題がある。
【００１３】本発明は、高濃度不純物層から不純物が半
導体層に拡散するという問題点を解決するためになされ
たものである。
導体層に拡散するという問題点を解決するためになされ
たものである。
【００１４】
【課題を解決するための手段】本発明にかかる薄膜半導
体装置は、絶縁性基板上にゲート電極、ゲート絶縁膜、
半導体層、高濃度不純物層及びソース・ドレイン電極を
備えた薄膜半導体装置であって、前記半導体層におい
て、前記高濃度不純物層と接する部分に窒化層が形成さ
れ、前記半導体層は、結晶化されているものである。こ
のような薄膜半導体装置においては、高濃度不純物層か
ら半導体層へ不純物が拡散するという現象を抑制するこ
とができる。
体装置は、絶縁性基板上にゲート電極、ゲート絶縁膜、
半導体層、高濃度不純物層及びソース・ドレイン電極を
備えた薄膜半導体装置であって、前記半導体層におい
て、前記高濃度不純物層と接する部分に窒化層が形成さ
れ、前記半導体層は、結晶化されているものである。こ
のような薄膜半導体装置においては、高濃度不純物層か
ら半導体層へ不純物が拡散するという現象を抑制するこ
とができる。
【００１５】好ましい実施の形態によれば、この窒化層
は、プラズマ照射によって形成される。
は、プラズマ照射によって形成される。
【００１６】さらに典型的な実施の形態によれば、この
窒化層は、Ｈｅ／Ｎ２プラズマ又はＮ２プラズマの照射
によって形成される。
窒化層は、Ｈｅ／Ｎ２プラズマ又はＮ２プラズマの照射
によって形成される。
【００１７】また、前記半導体層は、レーザアニールに
よって結晶化される。これによって、安価な低融点ガラ
スを使用して高移動度の薄膜半導体装置を製造できる。
よって結晶化される。これによって、安価な低融点ガラ
スを使用して高移動度の薄膜半導体装置を製造できる。
【００１８】他方、本発明にかかる薄膜半導体装置の製
造方法は、絶縁基板上にゲート電極を形成するステップ
と、ゲート電極の形成後にゲート絶縁膜を形成するステ
ップと、ゲート絶縁膜形成後に非晶質の半導体層を形成
するステップと、前記半導体層形成後にプラズマ照射に
より窒化層を形成するステップと、プラズマ照射後に高
濃度不純物層を形成するステップと、レーザアニールを
実行するステップと備えたものである。このような薄膜
半導体装置の製造方法によって、高濃度不純物層から半
導体層へ不純物が拡散するという現象を抑制することが
できる。
造方法は、絶縁基板上にゲート電極を形成するステップ
と、ゲート電極の形成後にゲート絶縁膜を形成するステ
ップと、ゲート絶縁膜形成後に非晶質の半導体層を形成
するステップと、前記半導体層形成後にプラズマ照射に
より窒化層を形成するステップと、プラズマ照射後に高
濃度不純物層を形成するステップと、レーザアニールを
実行するステップと備えたものである。このような薄膜
半導体装置の製造方法によって、高濃度不純物層から半
導体層へ不純物が拡散するという現象を抑制することが
できる。
【００１９】好ましい実施の形態によれば、前記窒化層
は、Ｈｅ／Ｎ２プラズマ又はＮ２プラズマの照射によっ
て形成される。
は、Ｈｅ／Ｎ２プラズマ又はＮ２プラズマの照射によっ
て形成される。
【００２０】本発明にかかる他の薄膜半導体装置の製造
方法は、絶縁基板上にゲート電極を形成するステップ
と、ゲート電極の形成後にゲート絶縁膜を形成するステ
ップと、ゲート絶縁膜形成後に非晶質の半導体層を形成
するステップと、前記半導体層形成後にプラズマ照射す
るステップと、プラズマ照射後に高濃度不純物層を形成
するステップと、前記非晶質の半導体層を結晶化するス
テップと備えたものである。このような薄膜半導体装置
の製造方法によって、高濃度不純物層から半導体層へ不
純物が拡散するという現象を抑制することができる。
方法は、絶縁基板上にゲート電極を形成するステップ
と、ゲート電極の形成後にゲート絶縁膜を形成するステ
ップと、ゲート絶縁膜形成後に非晶質の半導体層を形成
するステップと、前記半導体層形成後にプラズマ照射す
るステップと、プラズマ照射後に高濃度不純物層を形成
するステップと、前記非晶質の半導体層を結晶化するス
テップと備えたものである。このような薄膜半導体装置
の製造方法によって、高濃度不純物層から半導体層へ不
純物が拡散するという現象を抑制することができる。
【００２１】
【発明の実施の形態】図１は、本発明にかかる薄膜半導
体装置の製造フローを示す図である。各々の製造プロセ
スについて、薄膜半導体装置の構造断面図が示されてい
る。
体装置の製造フローを示す図である。各々の製造プロセ
スについて、薄膜半導体装置の構造断面図が示されてい
る。
【００２２】まず、ガラス基板１上にクロム（Ｃｒ）膜
やアルミニウム（Ａｌ）膜によりゲート電極２を形成す
る。このゲート電極２を形成するにあたっては、例え
ば、Ａｒガスを用いたスパッタリング法が用いられる。
やアルミニウム（Ａｌ）膜によりゲート電極２を形成す
る。このゲート電極２を形成するにあたっては、例え
ば、Ａｒガスを用いたスパッタリング法が用いられる。
【００２３】そして、プラズマＣＶＤ法によりゲート絶
縁膜３、a−Ｓｉ膜４を４００ｎｍ、１５０ｎｍの膜厚
で各々堆積する。このゲート絶縁膜３は、例えばＳｉＮ
ｘ膜である。
縁膜３、a−Ｓｉ膜４を４００ｎｍ、１５０ｎｍの膜厚
で各々堆積する。このゲート絶縁膜３は、例えばＳｉＮ
ｘ膜である。
【００２４】続いて、Ｈｅ／Ｎ２プラズマを１分間照射
することによって薄い窒化層５を形成する。
することによって薄い窒化層５を形成する。
【００２５】さらに、ｎ＋−Ｓｉ膜６を３００ｎｍの膜
厚で堆積する。このｎ＋−Ｓｉ膜６は、オーミックコン
タクト層として機能する。その後、ＸｅＣｌエキシマレ
ーザを１５０〜２００ｍＪ／ｃｍ２でｎ＋−Ｓｉ膜６上
に照射することによって、a−Ｓｉ膜４は、ｐｏｌｙ−
Ｓｉ膜に改質される。即ち、ａ−Ｓｉ膜４は結晶化され
る。このレーザ照射によるレーザアニールの様子を図２
に示す。図２に示されるように、ＸｅＣｌエキシマレー
ザは、上方からスキャニングされることによってレーザ
アニールが実行される。
厚で堆積する。このｎ＋−Ｓｉ膜６は、オーミックコン
タクト層として機能する。その後、ＸｅＣｌエキシマレ
ーザを１５０〜２００ｍＪ／ｃｍ２でｎ＋−Ｓｉ膜６上
に照射することによって、a−Ｓｉ膜４は、ｐｏｌｙ−
Ｓｉ膜に改質される。即ち、ａ−Ｓｉ膜４は結晶化され
る。このレーザ照射によるレーザアニールの様子を図２
に示す。図２に示されるように、ＸｅＣｌエキシマレー
ザは、上方からスキャニングされることによってレーザ
アニールが実行される。
【００２６】ａ−Ｓｉ膜４の結晶化後、ＴＦＴを形成す
る部分のＳｉ膜をホト・エッチング工程によって島状加
工した後、Ｃｒ、Ａｌ等でソース・ドレイン電極を形成
する。次にチャネル上層部のｎ＋−Ｓｉ膜をドライエッ
チング法によって除去し、最後に、図示しないパッシべ
−ション膜を形成する。なお、以上の手順により形成し
た、これらのソース・ドレイン電極やパッシベーション
膜の構造は、図３に示す構造と同じである。
る部分のＳｉ膜をホト・エッチング工程によって島状加
工した後、Ｃｒ、Ａｌ等でソース・ドレイン電極を形成
する。次にチャネル上層部のｎ＋−Ｓｉ膜をドライエッ
チング法によって除去し、最後に、図示しないパッシべ
−ション膜を形成する。なお、以上の手順により形成し
た、これらのソース・ドレイン電極やパッシベーション
膜の構造は、図３に示す構造と同じである。
【００２７】このような製造過程によって、例えば、電
解移動度２０ｃｍ２／Ｖ・ｓのＴＦＴを形成できる。
解移動度２０ｃｍ２／Ｖ・ｓのＴＦＴを形成できる。
【００２８】本発明はゲート絶縁膜、a−Ｓｉ膜、ｎ＋
−Ｓｉ膜をプラズマＣＶＤ法で連続形成した後レーザア
ニールすることで、工程も容易でかつ特性の優れたＴＦ
Ｔが形成できる。
−Ｓｉ膜をプラズマＣＶＤ法で連続形成した後レーザア
ニールすることで、工程も容易でかつ特性の優れたＴＦ
Ｔが形成できる。
【００２９】また、a−Ｓｉ膜形成とｎ＋−Ｓｉ膜形成
の間でＨｅ／Ｎ２プラズマ処理することで、a−Ｓｉ膜
上に薄い窒化層が形成されることにより、ｎ＋−Ｓｉ膜
中からの不純物がa−Ｓｉ膜中に拡散することを防止で
きる。
の間でＨｅ／Ｎ２プラズマ処理することで、a−Ｓｉ膜
上に薄い窒化層が形成されることにより、ｎ＋−Ｓｉ膜
中からの不純物がa−Ｓｉ膜中に拡散することを防止で
きる。
【００３０】尚、上述の例では、ａ−Ｓｉ膜４の堆積後
に、Ｈｅ／Ｎ２プラズマを照射することとしたが、Ｈｅ
／Ｎ２プラズマの代わりにＮ２プラズマを照射すること
によっても同様に薄い窒化層５を形成することができ、
同様の効果を達成することができる。
に、Ｈｅ／Ｎ２プラズマを照射することとしたが、Ｈｅ
／Ｎ２プラズマの代わりにＮ２プラズマを照射すること
によっても同様に薄い窒化層５を形成することができ、
同様の効果を達成することができる。
【００３１】また、上述の例では、ゲート電極、ゲート
絶縁膜、a−Ｓｉ膜、Ｈｅ／Ｎ２プラズマ処理による窒
化層、ｎ＋−Ｓｉ膜の形成の後、レーザビームを照射
し、島状加工をすることとしたが、これに限られない。
即ち、島状加工後にレーザビームを照射し、レーザアニ
ールするようにしてもよい。
絶縁膜、a−Ｓｉ膜、Ｈｅ／Ｎ２プラズマ処理による窒
化層、ｎ＋−Ｓｉ膜の形成の後、レーザビームを照射
し、島状加工をすることとしたが、これに限られない。
即ち、島状加工後にレーザビームを照射し、レーザアニ
ールするようにしてもよい。
【００３２】
【発明の効果】本発明により、高濃度不純物層から不純
物が半導体層に拡散することを効果的に防止することが
できる。
物が半導体層に拡散することを効果的に防止することが
できる。
【図１】本発明にかかる薄膜半導体装置の製造プロセス
のフローを示す図である。
のフローを示す図である。
【図２】本発明にかかる薄膜半導体装置の製造プロセス
中のレーザアニール時の構造断面図である。
中のレーザアニール時の構造断面図である。
【図３】一般的な薄膜半導体装置の製造プロセスのフロ
ーを示す図である。
ーを示す図である。
【図４】a−Ｓｉ膜上よりレーザアニールしたときの薄
膜半導体装置の構造断面図である。
膜半導体装置の構造断面図である。
１ 基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半
導体膜 ５ 薄い窒化層 ６ ｎ＋−Ｓｉ膜
導体膜 ５ 薄い窒化層 ６ ｎ＋−Ｓｉ膜
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フロントページの続き
Ｆターム(参考） 5F052 AA02 BB07 DA02 DB03 EA15
JA02
5F110 AA14 AA26 BB01 CC07 DD02
EE03 EE04 EE44 FF03 FF30
GG02 GG13 GG24 GG45 GG58
GG60 HK03 HK04 HK09 HK14
HK21 HK35 PP03 QQ09
Claims (7)
- 【請求項１】絶縁性基板上にゲート電極、ゲート絶縁
膜、半導体層、高濃度不純物層及びソース・ドレイン電
極を備えた薄膜半導体装置であって、 前記半導体層において、前記高濃度不純物層と接する部
分に窒化層が形成され、 前記半導体層は、結晶化されている薄膜半導体装置。 - 【請求項２】前記窒化層は、プラズマ照射によって形成
されることを特徴とする請求項１記載の薄膜半導体装
置。 - 【請求項３】前記窒化層は、Ｈｅ／Ｎ２プラズマ又はＮ
２プラズマの照射によって形成されることを特徴とする
請求項２記載の薄膜半導体装置。 - 【請求項４】前記半導体層は、レーザアニールによって
結晶化されたことを特徴とする請求項１、２又は３記載
の薄膜半導体装置。 - 【請求項５】絶縁基板上にゲート電極を形成するステッ
プと、 ゲート電極の形成後にゲート絶縁膜を形成するステップ
と、 ゲート絶縁膜形成後に非晶質の半導体層を形成するステ
ップと、 前記半導体層形成後にプラズマ照射により窒化層を形成
するステップと、 プラズマ照射後に高濃度不純物層を形成するステップ
と、 レーザアニールを実行するステップと備えた薄膜半導体
装置の製造方法。 - 【請求項６】前記窒化層は、Ｈｅ／Ｎ２プラズマ又はＮ
２プラズマの照射によって形成されることを特徴とする
請求項５記載の薄膜半導体装置の製造方法。 - 【請求項７】絶縁基板上にゲート電極を形成するステッ
プと、 ゲート電極の形成後にゲート絶縁膜を形成するステップ
と、 ゲート絶縁膜形成後に非晶質の半導体層を形成するステ
ップと、 前記半導体層形成後にプラズマ照射するステップと、 プラズマ照射後に高濃度不純物層を形成するステップ
と、 前記非晶質の半導体層を結晶化するステップと備えた薄
膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241738A JP2003060210A (ja) | 2001-08-09 | 2001-08-09 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241738A JP2003060210A (ja) | 2001-08-09 | 2001-08-09 | 薄膜半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060210A true JP2003060210A (ja) | 2003-02-28 |
| JP2003060210A5 JP2003060210A5 (ja) | 2008-04-10 |
Family
ID=19072129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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