JP2001223363A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2001223363A JP2001223363A JP2000031404A JP2000031404A JP2001223363A JP 2001223363 A JP2001223363 A JP 2001223363A JP 2000031404 A JP2000031404 A JP 2000031404A JP 2000031404 A JP2000031404 A JP 2000031404A JP 2001223363 A JP2001223363 A JP 2001223363A
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Abstract
(57)【要約】
【課題】 従来のチャネルエッチ型のTFTでは、チャネ
ル部直上の低抵抗アモルファスシリコン膜をエッチング
によって除去する際、その制御が困難なために、低抵抗
アモルファスシリコン膜だけではなく、その下の、チャ
ネル部の高抵抗アモルファスシリコン膜も一部エッチン
グする必要があった。このエッチングにより、高抵抗ア
モルファスシリコン膜にダメージが発生し、TFTのオフ
リーク電流が増大し、オン電流が小さくなる等、TFTの
特性が劣化するという問題点があった。 【解決手段】 チャネル部となる半導体層のエッチング
前、若しくは後に、酸化、窒化、若しくは酸窒化処理を
行う。
ル部直上の低抵抗アモルファスシリコン膜をエッチング
によって除去する際、その制御が困難なために、低抵抗
アモルファスシリコン膜だけではなく、その下の、チャ
ネル部の高抵抗アモルファスシリコン膜も一部エッチン
グする必要があった。このエッチングにより、高抵抗ア
モルファスシリコン膜にダメージが発生し、TFTのオフ
リーク電流が増大し、オン電流が小さくなる等、TFTの
特性が劣化するという問題点があった。 【解決手段】 チャネル部となる半導体層のエッチング
前、若しくは後に、酸化、窒化、若しくは酸窒化処理を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶ディスプレイ（LCD）等に利用される薄
膜トランジスタ(Thin Film Transistor:以下TFTと略記)
の製造方法に関する。
クス方式の液晶ディスプレイ（LCD）等に利用される薄
膜トランジスタ(Thin Film Transistor:以下TFTと略記)
の製造方法に関する。
【０００２】
【従来の技術】従来のチャネルエッチ型の薄膜トランジ
スタの製造工程を、図３を用いて説明する。
スタの製造工程を、図３を用いて説明する。
【０００３】ガラス基板１上に所定形状のゲート電極２
を形成し、その上に所定形状のゲート絶縁膜３を形成す
る。さらに高抵抗アモルファスシリコン膜４，さらにそ
の上にソース・ドレイン電極とコンタクト部となる低抵
抗アモルファスシリコン膜５を成膜する（図３(a)）。
を形成し、その上に所定形状のゲート絶縁膜３を形成す
る。さらに高抵抗アモルファスシリコン膜４，さらにそ
の上にソース・ドレイン電極とコンタクト部となる低抵
抗アモルファスシリコン膜５を成膜する（図３(a)）。
【０００４】その後、高抵抗アモルファスシリコン膜
４、低抵抗アモルファスシリコン膜５を、所定形状に形
成する。次にソース・ドレイン電極７となる金属膜６を
成膜する（図３(b)）。
４、低抵抗アモルファスシリコン膜５を、所定形状に形
成する。次にソース・ドレイン電極７となる金属膜６を
成膜する（図３(b)）。
【０００５】金属膜６を所定形状に形成して、ソース・
ドレイン電極７を形成する。このソース・ドレイン電極
７をエッチングのマスクとしてチャネル部直上の低抵抗
アモルファスシリコン膜及び高抵抗アモルファスシリコ
ン膜の一部を、SF6、CCl4等のガスを用いたドライエッ
チングを用いて除去する。その後保護膜８を形成する
（図３(c)）。
ドレイン電極７を形成する。このソース・ドレイン電極
７をエッチングのマスクとしてチャネル部直上の低抵抗
アモルファスシリコン膜及び高抵抗アモルファスシリコ
ン膜の一部を、SF6、CCl4等のガスを用いたドライエッ
チングを用いて除去する。その後保護膜８を形成する
（図３(c)）。
【０００６】
【発明が解決しようとする課題】従来のチャネルエッチ
型のTFTでは、チャネル部を形成してTFTを作るために、
チャネル部直上の低抵抗アモルファスシリコン膜をS
F6、CCl4等のガスを用いたドライエッチングを用いて、
除去する必要がある。しかし、このエッチングの制御が
困難なために、低抵抗アモルファスシリコン膜だけでは
なく、その下の、チャネル部の高抵抗アモルファスシリ
コン膜も一部エッチングする必要があった。このエッチ
ングにより、高抵抗アモルファスシリコン膜にダメージ
が発生し、TFTのオフリーク電流が増大し、オン電流が
小さくなる等、TFTの特性が劣化するという問題点があ
った。
型のTFTでは、チャネル部を形成してTFTを作るために、
チャネル部直上の低抵抗アモルファスシリコン膜をS
F6、CCl4等のガスを用いたドライエッチングを用いて、
除去する必要がある。しかし、このエッチングの制御が
困難なために、低抵抗アモルファスシリコン膜だけでは
なく、その下の、チャネル部の高抵抗アモルファスシリ
コン膜も一部エッチングする必要があった。このエッチ
ングにより、高抵抗アモルファスシリコン膜にダメージ
が発生し、TFTのオフリーク電流が増大し、オン電流が
小さくなる等、TFTの特性が劣化するという問題点があ
った。
【０００７】また、上記のドライエッチングの代わりに
ウエットエッチングを用いれば、高抵抗アモルファスシ
リコン膜へのダメージは低減できるが、ウエットエッチ
ングは等方性エッチングであり、低抵抗アモルファスシ
リコン膜の側壁側へエッチングが進み、TFTの微細化に
は不都合が生じる。
ウエットエッチングを用いれば、高抵抗アモルファスシ
リコン膜へのダメージは低減できるが、ウエットエッチ
ングは等方性エッチングであり、低抵抗アモルファスシ
リコン膜の側壁側へエッチングが進み、TFTの微細化に
は不都合が生じる。
【０００８】
【課題を解決するための手段】本発明のTFTでは、この
ソース・ドレイン電極７をエッチングのマスクとしてチ
ャネル部直上の低抵抗アモルファスシリコン膜及び高抵
抗アモルファスシリコン膜の一部を、SF6、CCl4等のガ
スを用いたドライエッチングを用いて除去後に、エッチ
ングで表面が出ている部分の低抵抗アモルファスシリコ
ン膜及び高抵抗アモルファスシリコン膜を表面から一部
分、酸素ラジカルを含む雰囲気中で酸化する工程、もし
くは、窒素ラジカルを含む雰囲気中で窒化する工程、も
しくは、酸素及び窒素のラジカルを含む雰囲気中で酸窒
化することで、エッチングにより生じたダメージを回復
させる。
ソース・ドレイン電極７をエッチングのマスクとしてチ
ャネル部直上の低抵抗アモルファスシリコン膜及び高抵
抗アモルファスシリコン膜の一部を、SF6、CCl4等のガ
スを用いたドライエッチングを用いて除去後に、エッチ
ングで表面が出ている部分の低抵抗アモルファスシリコ
ン膜及び高抵抗アモルファスシリコン膜を表面から一部
分、酸素ラジカルを含む雰囲気中で酸化する工程、もし
くは、窒素ラジカルを含む雰囲気中で窒化する工程、も
しくは、酸素及び窒素のラジカルを含む雰囲気中で酸窒
化することで、エッチングにより生じたダメージを回復
させる。
【０００９】あるいは、高抵抗アモルファスシリコン膜
を成膜した後、低抵抗アモルファスシリコン膜を成膜す
る前に、高抵抗アモルファスシリコン膜を表面から一部
分、絶縁性を示さない程度の厚さに、酸素ラジカルを含
む雰囲気中で酸化する工程、もしくは、窒素ラジカルを
含む雰囲気中で窒化する工程、もしくは、酸素及び窒素
のラジカルを含む雰囲気中で酸窒化することで、高抵抗
アモルファスシリコン膜表面に作製された酸化膜が、上
記の、ソース・ドレイン電極をマスクとした、低抵抗ア
モルファスシリコン膜のエッチング時のバッファ層とな
り、高抵抗アモルファスシリコン膜へのダメージを低減
する。
を成膜した後、低抵抗アモルファスシリコン膜を成膜す
る前に、高抵抗アモルファスシリコン膜を表面から一部
分、絶縁性を示さない程度の厚さに、酸素ラジカルを含
む雰囲気中で酸化する工程、もしくは、窒素ラジカルを
含む雰囲気中で窒化する工程、もしくは、酸素及び窒素
のラジカルを含む雰囲気中で酸窒化することで、高抵抗
アモルファスシリコン膜表面に作製された酸化膜が、上
記の、ソース・ドレイン電極をマスクとした、低抵抗ア
モルファスシリコン膜のエッチング時のバッファ層とな
り、高抵抗アモルファスシリコン膜へのダメージを低減
する。
【００１０】また、酸素及び窒素のラジカルを含む雰囲
気を、プラズマを発生させることにより実現することに
より、表面の清浄化も行え、より清浄に酸化、窒化、酸
窒化が行え、よりダメージが回復するという効果を有し
ている。
気を、プラズマを発生させることにより実現することに
より、表面の清浄化も行え、より清浄に酸化、窒化、酸
窒化が行え、よりダメージが回復するという効果を有し
ている。
【００１１】また、酸素及び窒素のラジカルを含む気相
雰囲気をホットワイヤー法により実現することにより、
プラズマ等に比べて、雰囲気中の粒子の速度が小さいた
め、よりダメージ少なく酸化、窒化、酸窒化の処理が行
えるという効果を有している。
雰囲気をホットワイヤー法により実現することにより、
プラズマ等に比べて、雰囲気中の粒子の速度が小さいた
め、よりダメージ少なく酸化、窒化、酸窒化の処理が行
えるという効果を有している。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１３】（実施例１）図１は、本発明を用いたTFT
の一実施例を示す工程断面図である。絶縁性基板１上に
金属膜をスパッタ法により成膜し、ゲート電極２をパタ
ーン形成する。つぎにＰＥＣＶＤ法で順次、ゲート絶縁
膜３を300nm程度、高抵抗アモルファスシリコン膜４を1
50nm程度、低抵抗アモルファスシリコン膜５を50nm程
度、連続成膜する（図1(a)）。
の一実施例を示す工程断面図である。絶縁性基板１上に
金属膜をスパッタ法により成膜し、ゲート電極２をパタ
ーン形成する。つぎにＰＥＣＶＤ法で順次、ゲート絶縁
膜３を300nm程度、高抵抗アモルファスシリコン膜４を1
50nm程度、低抵抗アモルファスシリコン膜５を50nm程
度、連続成膜する（図1(a)）。
【００１４】次に、上記の高抵抗アモルファスシリコン
膜４、低抵抗アモルファスシリコン膜５を所定形状に形
成する。シリコンの島を形成後に、ソース・ドレイン電
極７となる金属膜６をスパッタ法により成膜する（図1
(b)）。
膜４、低抵抗アモルファスシリコン膜５を所定形状に形
成する。シリコンの島を形成後に、ソース・ドレイン電
極７となる金属膜６をスパッタ法により成膜する（図1
(b)）。
【００１５】金属膜６を所定形状にパターニングして、
ソース・ドレイン電極７を形成する。このソース・ドレ
イン電極７をマスクとして、チャネル部直上の、低抵抗
アモルファスシリコン膜５及び、高抵抗アモルファスシ
リコン膜４の一部を、SF6、CCl4等のガスを用いたドラ
イエッチングを用いて除去し、TFTのチャネル部を形成
する。その後、酸素を含むプラズマ雰囲気中で、酸化処
理を行い、エッチングで表面が出ている部分の低抵抗ア
モルファスシリコン膜５及び高抵抗アモルファスシリコ
ン膜４を表面から数nm程度酸化し、酸化膜９を形成す
る。最後に保護膜８を成膜する（図1(C)）。
ソース・ドレイン電極７を形成する。このソース・ドレ
イン電極７をマスクとして、チャネル部直上の、低抵抗
アモルファスシリコン膜５及び、高抵抗アモルファスシ
リコン膜４の一部を、SF6、CCl4等のガスを用いたドラ
イエッチングを用いて除去し、TFTのチャネル部を形成
する。その後、酸素を含むプラズマ雰囲気中で、酸化処
理を行い、エッチングで表面が出ている部分の低抵抗ア
モルファスシリコン膜５及び高抵抗アモルファスシリコ
ン膜４を表面から数nm程度酸化し、酸化膜９を形成す
る。最後に保護膜８を成膜する（図1(C)）。
【００１６】本実施例では、エッチング後、酸素プラズ
マ雰囲気で酸化を行っているが、窒素プラズマ雰囲気中
での窒化、もしくは、酸素及び窒素のプラズマラ雰囲気
中で酸窒化することによっても、同等の効果が得られ
る。
マ雰囲気で酸化を行っているが、窒素プラズマ雰囲気中
での窒化、もしくは、酸素及び窒素のプラズマラ雰囲気
中で酸窒化することによっても、同等の効果が得られ
る。
【００１７】（実施例２）図２は、本発明を用いたTFT
の一実施例を示す工程断面図である。絶縁性基板１上に
金属膜をスパッタ法により成膜し、ゲート電極２をパタ
ーン形成する。つぎにＰＥＣＶＤ法で順次、ゲート絶縁
膜３を300nm程度、高抵抗アモルファスシリコン膜４を5
0nm程度成膜する。その後高抵抗アモルファスシリコン
膜４を酸素を含むプラズマ雰囲気中で、酸化処理を行
い、表面から2nm程度酸化し、酸化膜１０を形成する。
次に低抵抗アモルファスシリコン膜５を50nm程度成膜す
る（図2(a)）。
の一実施例を示す工程断面図である。絶縁性基板１上に
金属膜をスパッタ法により成膜し、ゲート電極２をパタ
ーン形成する。つぎにＰＥＣＶＤ法で順次、ゲート絶縁
膜３を300nm程度、高抵抗アモルファスシリコン膜４を5
0nm程度成膜する。その後高抵抗アモルファスシリコン
膜４を酸素を含むプラズマ雰囲気中で、酸化処理を行
い、表面から2nm程度酸化し、酸化膜１０を形成する。
次に低抵抗アモルファスシリコン膜５を50nm程度成膜す
る（図2(a)）。
【００１８】その後、上記の高抵抗アモルファスシリコ
ン膜４、酸化膜１０、低抵抗アモルファスシリコン膜５
を所定形状に形成する。ソース・ドレイン電極７となる
金属膜６をスパッタ法により成膜する（図2(b)）。
ン膜４、酸化膜１０、低抵抗アモルファスシリコン膜５
を所定形状に形成する。ソース・ドレイン電極７となる
金属膜６をスパッタ法により成膜する（図2(b)）。
【００１９】金属膜６を所定形状にパターニングして、
ソース・ドレイン電極７を形成する。このソース・ドレ
イン電極７をマスクとして、チャネル部直上の低抵抗ア
モルファスシリコン膜を、SF6、CCl4等のガスを用いた
ドライエッチングを用いて除去し、TFTのチャネル部を
形成する。最後に保護膜８を成膜する（図2(C)）。
ソース・ドレイン電極７を形成する。このソース・ドレ
イン電極７をマスクとして、チャネル部直上の低抵抗ア
モルファスシリコン膜を、SF6、CCl4等のガスを用いた
ドライエッチングを用いて除去し、TFTのチャネル部を
形成する。最後に保護膜８を成膜する（図2(C)）。
【００２０】上記の、ソース・ドレイン電極７をマスク
としたドライエッチング時に、上記の酸化膜１０がバッ
ファ層となり、高抵抗アモルファスシリコン４へのダメ
ージを軽減することができる。また、高抵抗アモルファ
スシリコン膜４と低抵抗アモルファスシリコン膜５の間
の酸化膜１０が2nm程度と極薄膜であるため、ソース・
ドレイン電極直下の高抵抗アモルファスシリコン膜４と
低抵抗アモルファスシリコン膜５は電気的接触を保つこ
とができる。
としたドライエッチング時に、上記の酸化膜１０がバッ
ファ層となり、高抵抗アモルファスシリコン４へのダメ
ージを軽減することができる。また、高抵抗アモルファ
スシリコン膜４と低抵抗アモルファスシリコン膜５の間
の酸化膜１０が2nm程度と極薄膜であるため、ソース・
ドレイン電極直下の高抵抗アモルファスシリコン膜４と
低抵抗アモルファスシリコン膜５は電気的接触を保つこ
とができる。
【００２１】本実施例では、高抵抗アモルファスシリコ
ンを成膜後、酸素プラズマ雰囲気で酸化を行っている
が、窒素プラズマ雰囲気中での窒化、もしくは、酸素及
び窒素のプラズマラ雰囲気中で酸窒化することによって
も、同等の効果が得られる。
ンを成膜後、酸素プラズマ雰囲気で酸化を行っている
が、窒素プラズマ雰囲気中での窒化、もしくは、酸素及
び窒素のプラズマラ雰囲気中で酸窒化することによって
も、同等の効果が得られる。
【００２２】図４に従来のTFTと本発明のTFT（実施例１
もしくは２で作製した）の特性を示す。
もしくは２で作製した）の特性を示す。
【００２３】本発明により、オフリーク電流が下がり、
オン電流が増加していることがわかる。
オン電流が増加していることがわかる。
【００２４】
【発明の効果】以上述べたように本発明によれば、ソー
ス・ドレイン電極７をマスクとした、低抵抗アモルファ
スシリコンの、ドライエッチングによる除去時に、TFT
のチャネル部である高抵抗アモルファスシリコン膜への
ダメージを低減でき、チャネルエッチ型TFTの特性を向
上させることができる。
ス・ドレイン電極７をマスクとした、低抵抗アモルファ
スシリコンの、ドライエッチングによる除去時に、TFT
のチャネル部である高抵抗アモルファスシリコン膜への
ダメージを低減でき、チャネルエッチ型TFTの特性を向
上させることができる。
【図１】本発明の実施例１を示す工程断面図
【図２】本発明の実施例２を示す工程断面図
【図３】従来の作製工程を示す工程断面図
【図４】本発明によるTFTの特性を示す図
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 高抵抗アモルファスシリコン膜 ５ 低抵抗アモルファスシリコン膜 ６ 金属膜 ７ ソース・ドレイン電極 ８ 保護膜 ９ 酸化膜 １０ 酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA06 AA07 BB01 CC07 EE02 EE44 FF30 GG02 GG15 GG24 GG39 GG45 GG58 HK02 HK08 HK16 HK21 HK33 HK35 NN02 QQ09
Claims (6)
- 【請求項１】非結晶質基板上に所定形状のゲート電極、
その上に所定形状のゲート絶縁膜を形成する工程、その
上に高抵抗アモルファスシリコン膜、その上に低抵抗ア
モルファスシリコン膜を成膜した後に、前記高抵抗アモ
ルファスシリコン膜及び前記低抵抗アモルファスシリコ
ン膜を所定形状に形成する工程、その上にソース・ドレ
イン電極となる金属を成膜した後に、所定形状に形成
し、ソース・ドレイン電極を形成する工程、前記ソース
・ドレイン電極をエッチングのマスクとして、前記低抵
抗アモルファスシリコン膜及び、前記高抵抗アモルファ
スシリコン膜の一部を除去する工程を有する薄膜トラン
ジスタの製造方法において、前記の、前記低抵抗アモル
ファスシリコン膜及び、前記高抵抗アモルファスシリコ
ン膜の一部の除去工程後、エッチングで表面が出ている
部分の前記低抵抗アモルファスシリコン膜及び前記高抵
抗アモルファスシリコン膜の、表面から一部分を、酸素
ラジカルを含む気相雰囲気中で酸化する工程、もしく
は、窒素ラジカルを含む気相雰囲気中で窒化する工程、
もしくは、酸素及び窒素のラジカルを含む気相雰囲気中
で酸窒化する工程を含むことを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項２】非結晶質基板上に所定形状のゲート電極、
その上に所定形状のゲート絶縁膜を形成する工程、その
上に高抵抗アモルファスシリコン膜を成膜する工程、そ
の後、前記高抵抗アモルファスシリコン膜を表面から、
絶縁性を示さない程度の厚さに、酸素ラジカルを含む気
相雰囲気中で酸化し酸化膜を形成する、もしくは、窒素
ラジカルを含む気相雰囲気中で窒化し窒化膜を形成す
る、もしくは、酸素及び窒素のラジカルを含む気相雰囲
気中で酸窒化し酸窒化膜を形成する工程、その後、低抵
抗アモルファスシリコン膜を成膜する工程、その後、前
記高抵抗アモルファスシリコン膜と、酸化膜もしくは窒
化膜もしくは酸窒化膜と、前記低抵抗アモルファスシリ
コン膜の３層を所定形状に形成する工程、その後ソース
・ドレイン電極となる金属を成膜した後に、所定形状に
形成し、ソース・ドレイン電極を形成する工程、前記ソ
ース・ドレイン電極をエッチングのマスクとして、前記
低抵抗アモルファスシリコン膜を除去する工程を含むこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】酸素及び窒素のラジカルを含む気相雰囲気
を、プラズマを発生させることにより実現することを特
徴とする請求項１に記載の薄膜トランジスタの製造方
法。 - 【請求項４】酸素及び窒素のラジカルを含む気相雰囲気
を、プラズマを発生させることにより実現することを特
徴とする請求項２に記載の薄膜トランジスタの製造方
法。 - 【請求項５】酸素及び窒素のラジカルを含む気相雰囲気
をホットワイヤー法により実現することを特徴とする請
求項１に記載の薄膜トランジスタの製造方法。 - 【請求項６】酸素及び窒素のラジカルを含む気相雰囲気
をホットワイヤー法により実現することを特徴とする請
求項２に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000031404A JP2001223363A (ja) | 2000-02-09 | 2000-02-09 | 薄膜トランジスタの製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000031404A JP2001223363A (ja) | 2000-02-09 | 2000-02-09 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223363A true JP2001223363A (ja) | 2001-08-17 |
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ID=18556161
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000031404A Pending JP2001223363A (ja) | 2000-02-09 | 2000-02-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001223363A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060210A (ja) * | 2001-08-09 | 2003-02-28 | Advanced Display Inc | 薄膜半導体装置及びその製造方法 |
| JP2007150158A (ja) * | 2005-11-30 | 2007-06-14 | Toppan Printing Co Ltd | トランジスタおよびその製造方法 |
| CN100428038C (zh) * | 2005-12-14 | 2008-10-22 | 乐金显示有限公司 | 液晶显示器件及其制造方法 |
| CN102263111A (zh) * | 2010-05-28 | 2011-11-30 | 乐金显示有限公司 | 阵列基板及制造该阵列基板的方法 |
| JP2011530161A (ja) * | 2008-08-01 | 2011-12-15 | エーリコン・ソーラー・アーゲー・トリューバッハ | 光電池構造体の製造方法 |
| US8389344B2 (en) | 2008-06-05 | 2013-03-05 | Samsung Electronics Co., Ltd. | Methods of manufacturing oxide semiconductor thin film transistor |
| JP2014241418A (ja) * | 2008-10-31 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
2000
- 2000-02-09 JP JP2000031404A patent/JP2001223363A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |