JPH0669503A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0669503A JPH0669503A JP21792892A JP21792892A JPH0669503A JP H0669503 A JPH0669503 A JP H0669503A JP 21792892 A JP21792892 A JP 21792892A JP 21792892 A JP21792892 A JP 21792892A JP H0669503 A JPH0669503 A JP H0669503A
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- JP
- Japan
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- film
- gate electrode
- silicon oxide
- silicon
- metal gate
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- Pending
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Abstract
(57)【要約】
【目的】 液晶表示装置の熱酸化膜を用いた薄膜トラン
ジスタに関する製造方法 【構成】 島状にパターニングしたシリコン膜上に酸化
シリコン膜を堆積した後、シリコン膜および酸化シリコ
ン膜を同時に熱酸化することにより、ゲート熱酸化膜を
形成する。
ジスタに関する製造方法 【構成】 島状にパターニングしたシリコン膜上に酸化
シリコン膜を堆積した後、シリコン膜および酸化シリコ
ン膜を同時に熱酸化することにより、ゲート熱酸化膜を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置および半導
体装置の熱酸化膜を用いた薄膜トランジスタおよびその
製造方法に関するものである。
体装置の熱酸化膜を用いた薄膜トランジスタおよびその
製造方法に関するものである。
【０００２】
【従来の技術】図１は液晶表示装置の薄膜トランジスタ
アレイの１画素を表方向からみ見たときの構造を表して
おり、１０１は薄膜トランジスタのチャネル部、１０２
はメタルゲート電極およびメタルゲート配線、１０３は
ソース配線、１０４は画素電極、１０５はコンタクトホ
ールを表わしている。
アレイの１画素を表方向からみ見たときの構造を表して
おり、１０１は薄膜トランジスタのチャネル部、１０２
はメタルゲート電極およびメタルゲート配線、１０３は
ソース配線、１０４は画素電極、１０５はコンタクトホ
ールを表わしている。
【０００３】図２(a)〜(f)は従来の薄膜トランジスタの
製造方法を示す工程図であり、図１の線分ＡＢで切りと
られた部分の断面で表わしている。
製造方法を示す工程図であり、図１の線分ＡＢで切りと
られた部分の断面で表わしている。
【０００４】まず、石英基板２０１上に減圧ＣＶＤ法あ
るいはプラズマＣＶＤ法によりアモルファスシリコン２
０２を１００ｎｍ程度堆積し、そのアモルファスシリコ
ンを島状にパターニングすると図２(a)に示すようにな
る。次に、上記石英ウェハーを１１００℃以上で酸素お
よび窒素の混合ガス雰囲気の炉に入れて、アモルファス
シリコン２０２をドライ熱酸化して、シリコン層２０３
の膜厚が４０ｎｍ、熱酸化された酸化シリコン層２０４
の膜厚が１２０ｎｍ程度になるように熱酸化する。
るいはプラズマＣＶＤ法によりアモルファスシリコン２
０２を１００ｎｍ程度堆積し、そのアモルファスシリコ
ンを島状にパターニングすると図２(a)に示すようにな
る。次に、上記石英ウェハーを１１００℃以上で酸素お
よび窒素の混合ガス雰囲気の炉に入れて、アモルファス
シリコン２０２をドライ熱酸化して、シリコン層２０３
の膜厚が４０ｎｍ、熱酸化された酸化シリコン層２０４
の膜厚が１２０ｎｍ程度になるように熱酸化する。
【０００５】その後、ＣｒあるいはＴａなどをスパッタ
リングしパターニングすると、図２(c)に示すようにメ
タルゲート電極２０５が形成される。引き続きメタルゲ
ート電極２０５をマスクにしてイオン注入し熱活性化す
と、斜線部で示す領域が活性化されてソースおよびドレ
イン部２０６となり活性化されない領域はチャネル２０
７となる。次に、層間絶縁膜２０８（酸化シリコン膜）
をＣＶＤ法等により約５００ｎｍ堆積すると図２(d)に
示すようになる。フォトリソグラフィー工程によりレジ
ストをパターニングし、ウェットエッチングあるいはド
ライエッチングによりゲート絶縁膜２０３および層間絶
縁膜２０８の酸化シリコン層にコンタクトホール２０９
を開口すると図２(e)に示すようになる。その後、図２
(f)に示すように透明画素電極２１０およびソース配線
２１１を形成することにより、図１に示したような液晶
表示装置の薄膜トランジスタアレイが製造される。
リングしパターニングすると、図２(c)に示すようにメ
タルゲート電極２０５が形成される。引き続きメタルゲ
ート電極２０５をマスクにしてイオン注入し熱活性化す
と、斜線部で示す領域が活性化されてソースおよびドレ
イン部２０６となり活性化されない領域はチャネル２０
７となる。次に、層間絶縁膜２０８（酸化シリコン膜）
をＣＶＤ法等により約５００ｎｍ堆積すると図２(d)に
示すようになる。フォトリソグラフィー工程によりレジ
ストをパターニングし、ウェットエッチングあるいはド
ライエッチングによりゲート絶縁膜２０３および層間絶
縁膜２０８の酸化シリコン層にコンタクトホール２０９
を開口すると図２(e)に示すようになる。その後、図２
(f)に示すように透明画素電極２１０およびソース配線
２１１を形成することにより、図１に示したような液晶
表示装置の薄膜トランジスタアレイが製造される。
【０００６】
【発明が解決しようとする課題】本発明はゲート絶縁膜
をシリコンの熱酸化法によって形成する薄膜トランジス
タおよびその製造方法において、(1)従来の熱酸化膜を
用いた薄膜トランジスタでは、熱酸化膜のチャネル・エ
ッジ部分においてテーパ角が急峻になるため、熱酸化膜
（ゲート絶縁膜）上に形成されたゲート電極は電気抵抗
の増大あるいは断線を引き起こすこと、(2)熱酸化膜は
チャネル上部に比べチャネル・エッジ部分では膜厚が小
さくなるため、ゲート絶縁膜の耐圧を向上することが困
難であること、以上の課題を解決することを目的とす
る。
をシリコンの熱酸化法によって形成する薄膜トランジス
タおよびその製造方法において、(1)従来の熱酸化膜を
用いた薄膜トランジスタでは、熱酸化膜のチャネル・エ
ッジ部分においてテーパ角が急峻になるため、熱酸化膜
（ゲート絶縁膜）上に形成されたゲート電極は電気抵抗
の増大あるいは断線を引き起こすこと、(2)熱酸化膜は
チャネル上部に比べチャネル・エッジ部分では膜厚が小
さくなるため、ゲート絶縁膜の耐圧を向上することが困
難であること、以上の課題を解決することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、石英基板上あ
るいは酸化シリコン層上にシリコン膜を堆積しパターニ
ングする工程と、酸化シリコン膜を堆積する工程と、引
き続き前記シリコン膜および酸化シリコン膜を熱酸化す
る工程と、ゲート電極用の薄膜を堆積しパターニングす
る工程により、薄膜トランジスタを形成することを特徴
とする。
るいは酸化シリコン層上にシリコン膜を堆積しパターニ
ングする工程と、酸化シリコン膜を堆積する工程と、引
き続き前記シリコン膜および酸化シリコン膜を熱酸化す
る工程と、ゲート電極用の薄膜を堆積しパターニングす
る工程により、薄膜トランジスタを形成することを特徴
とする。
【０００８】
【実施例】図３(a)〜(f)は本発明による薄膜トランジス
タの製造方法を示す工程図であり、図１の線分ＡＢで切
りとられた部分の断面を表わしている。
タの製造方法を示す工程図であり、図１の線分ＡＢで切
りとられた部分の断面を表わしている。
【０００９】まず、図３(a)に示すように石英基板３０
１上に減圧ＣＶＤ法あるいはプラズマＣＶＤ法によりア
モルファスシリコン膜を５０ｎｍ程度堆積し、そのアモ
ルファスシリコンを島状にパターニングし、その島状の
アモルファスシリコン３０２の上にプラズマＣＶＤある
いは常圧ＣＶＤ法により酸化シリコン膜３０３を１００
ｎｍ堆積する。次に、石英ウェハーを１１００℃以上で
酸素および窒素の混合ガス雰囲気の炉に入れて、アモル
ファスシリコン３０２および酸化シリコン３０３をドラ
イ熱酸化して、多結晶シリコン層３０４の膜厚が４０ｎ
ｍ、熱酸化された酸化シリコン層３０５の膜厚が１２０
ｎｍ程度になるように熱酸化すると図３(b)に示すよう
になる。その後、ＣｒあるいはＴａなどをスパッタリン
グしパターニングすると、図３(c)に示すようにメタル
ゲート電極３０６が形成される。引き続きメタルゲート
電極３０６をマスクにしてイオン注入し熱活性化すと、
斜線部で示す領域が活性化されてソースおよびドレイン
部３０７となり活性化されない領域はチャネル３０８と
なる。次に、層間絶縁膜３０９（酸化シリコン膜）をＣ
ＶＤ法等により約５００ｎｍ堆積すると図３(d)に示す
ようになる。フォトリソグラフィー工程によりレジスト
をパターニングし、ウェットエッチングあるいはドライ
エッチングによりゲート絶縁膜３０５および層間絶縁膜
３０９の酸化シリコン層にコンタクトホール３１０を開
口すると図３(e)に示すようになる。その後、図３(f)に
示すように透明画素電極３１１およびソース配線３１２
を形成することにより薄膜トランジスタを製造する。
１上に減圧ＣＶＤ法あるいはプラズマＣＶＤ法によりア
モルファスシリコン膜を５０ｎｍ程度堆積し、そのアモ
ルファスシリコンを島状にパターニングし、その島状の
アモルファスシリコン３０２の上にプラズマＣＶＤある
いは常圧ＣＶＤ法により酸化シリコン膜３０３を１００
ｎｍ堆積する。次に、石英ウェハーを１１００℃以上で
酸素および窒素の混合ガス雰囲気の炉に入れて、アモル
ファスシリコン３０２および酸化シリコン３０３をドラ
イ熱酸化して、多結晶シリコン層３０４の膜厚が４０ｎ
ｍ、熱酸化された酸化シリコン層３０５の膜厚が１２０
ｎｍ程度になるように熱酸化すると図３(b)に示すよう
になる。その後、ＣｒあるいはＴａなどをスパッタリン
グしパターニングすると、図３(c)に示すようにメタル
ゲート電極３０６が形成される。引き続きメタルゲート
電極３０６をマスクにしてイオン注入し熱活性化すと、
斜線部で示す領域が活性化されてソースおよびドレイン
部３０７となり活性化されない領域はチャネル３０８と
なる。次に、層間絶縁膜３０９（酸化シリコン膜）をＣ
ＶＤ法等により約５００ｎｍ堆積すると図３(d)に示す
ようになる。フォトリソグラフィー工程によりレジスト
をパターニングし、ウェットエッチングあるいはドライ
エッチングによりゲート絶縁膜３０５および層間絶縁膜
３０９の酸化シリコン層にコンタクトホール３１０を開
口すると図３(e)に示すようになる。その後、図３(f)に
示すように透明画素電極３１１およびソース配線３１２
を形成することにより薄膜トランジスタを製造する。
【００１０】図４(a)は前記”従来の技術”にしたがっ
て製造された薄膜トランジスタの図１の線分ＣＤで切り
とった部分の断面図であり、同じく図４(b)は前記本発
明によって製造された薄膜トランジスタの図１の線分Ｃ
Ｄで切りとった部分の断面図である。４０１は石英基
板、４０２は４０ｎｍのチャネル部多結晶シリコン、４
０３Ａはチャネル４０２上の平坦部分の膜厚が１２０ｎ
ｍの熱酸化シリコン膜、４０３Ｂはチャネル４０２上が
膜厚１２０ｎｍで石英基板４０１上が膜厚約１００ｎｍ
の熱酸化シリコン膜、４０４は膜厚１５０ｎｍのＣｒあ
るいはＴａなどのメタルゲート電極、４０５はＣＶＤ法
により堆積された３００ｎｍの酸化シリコン膜（層間絶
縁膜）である。なお、以上各層の膜厚は一般的な値であ
る。
て製造された薄膜トランジスタの図１の線分ＣＤで切り
とった部分の断面図であり、同じく図４(b)は前記本発
明によって製造された薄膜トランジスタの図１の線分Ｃ
Ｄで切りとった部分の断面図である。４０１は石英基
板、４０２は４０ｎｍのチャネル部多結晶シリコン、４
０３Ａはチャネル４０２上の平坦部分の膜厚が１２０ｎ
ｍの熱酸化シリコン膜、４０３Ｂはチャネル４０２上が
膜厚１２０ｎｍで石英基板４０１上が膜厚約１００ｎｍ
の熱酸化シリコン膜、４０４は膜厚１５０ｎｍのＣｒあ
るいはＴａなどのメタルゲート電極、４０５はＣＶＤ法
により堆積された３００ｎｍの酸化シリコン膜（層間絶
縁膜）である。なお、以上各層の膜厚は一般的な値であ
る。
【００１１】このとき、図４(a)の熱酸化シリコン膜４
０３Ａのチャネルエッジ部Ｅでの段差は１６０ｎｍとな
り、図４(b)の熱酸化シリコン膜４０３ＢのＥ部での段
差は６０ｎｍとなる。さらに、チャネルエッジ部Ｅでの
テーパ角の大きさに関しては図４(b)の方がはるかに小
さい。その結果、スパッタリング法によって成膜された
メタルゲート電極４０４は、図４(b)の方ではエッジ部
Ｅにおいて膜質の劣化あるいはくびれができておらず、
メタルゲート電極４０４の高抵抗化あるいは断線をまね
くことがなくなる。 また、図４(a)に示すように、従
来の多結晶シリコンの熱酸化では、チャネル上部よりも
酸素拡散のされにくいエッジ部Ｅにおいては酸化シリコ
ンの成長速度が遅いため、熱酸化シリコン膜４０３Ａの
膜厚がチャネル上部よりも薄くなってしまいゲート耐圧
が低下する。一方、図４(b)では従来法に比べて酸化シ
リコンの成長量が小さいため、エッジ部Ｅでの膜厚の減
少は比較的小さくてすみ、よってゲート耐圧の低下を防
ぐことができる。
０３Ａのチャネルエッジ部Ｅでの段差は１６０ｎｍとな
り、図４(b)の熱酸化シリコン膜４０３ＢのＥ部での段
差は６０ｎｍとなる。さらに、チャネルエッジ部Ｅでの
テーパ角の大きさに関しては図４(b)の方がはるかに小
さい。その結果、スパッタリング法によって成膜された
メタルゲート電極４０４は、図４(b)の方ではエッジ部
Ｅにおいて膜質の劣化あるいはくびれができておらず、
メタルゲート電極４０４の高抵抗化あるいは断線をまね
くことがなくなる。 また、図４(a)に示すように、従
来の多結晶シリコンの熱酸化では、チャネル上部よりも
酸素拡散のされにくいエッジ部Ｅにおいては酸化シリコ
ンの成長速度が遅いため、熱酸化シリコン膜４０３Ａの
膜厚がチャネル上部よりも薄くなってしまいゲート耐圧
が低下する。一方、図４(b)では従来法に比べて酸化シ
リコンの成長量が小さいため、エッジ部Ｅでの膜厚の減
少は比較的小さくてすみ、よってゲート耐圧の低下を防
ぐことができる。
【００１２】
【発明の効果】以上説明したように本発明の薄膜トラン
ジスタの製造方法を用いることにより、メタルゲート電
極の断線あるいはメタルゲート電極の高抵抗化およびゲ
ート耐圧の低下による薄膜トランジスタ特性の不均一性
が解消された。
ジスタの製造方法を用いることにより、メタルゲート電
極の断線あるいはメタルゲート電極の高抵抗化およびゲ
ート耐圧の低下による薄膜トランジスタ特性の不均一性
が解消された。
【図１】 液晶表示装置の薄膜トランジスタアレイの平
面図。
面図。
【図２】 従来の製造方法による薄膜トランジスタの形
成方法を示す工程図。
成方法を示す工程図。
【図３】 本発明による薄膜トランジスタの製造方法を
示す工程図。
示す工程図。
【図４】 従来の薄膜トランジスタと本発明による薄膜
トランジスタのチャネルエッジ部の形状を示す断面図。
トランジスタのチャネルエッジ部の形状を示す断面図。
１０１ 多結晶シリコン層 １０２ メタルゲート電極およびメタルゲート配線 １０３ ソース配線 １０４ 透明画素電極 １０５ コンタクトホール ２０１ 石英基板 ２０２ アモルファスシリコン層 ２０３ 多結晶シリコン層 ２０４ ゲート熱酸化膜（酸化シリコン膜） ２０５ メタルゲート電極 ２０６ ソースおよびドレイン部 ２０７ チャネル部 ２０８ 層間絶縁膜（酸化シリコン膜） ２０９ コンタクトホール ２１０ 透明画素電極 ２１１ ソース配線 ３０１ 石英基板 ３０２ アモルファスシリコン層 ３０３ ＣＶＤ法により堆積した酸化シリコン膜 ３０４ 多結晶シリコン層 ３０５ ゲート熱酸化膜（酸化シリコン膜） ３０６ メタルゲート電極 ３０７ ソースおよびドレイン部 ３０８ チャネル部 ３０９ 層間絶縁膜（酸化シリコン膜） ３１０ コンタクトホール ３１１ 透明画素電極 ３１２ ソース配線 ４０１ 石英基板 ４０２ チャネル部（多結晶シリコン層） ４０３Ａ 従来のゲート熱酸化膜（酸化シリコン膜） ４０３Ｂ 本発明によるゲート熱酸化膜（酸化シリコン
膜） ４０４ メタルゲート電極 ４０５ 層間絶縁膜（酸化シリコン膜） Ｅ チャネルエッジ部分
膜） ４０４ メタルゲート電極 ４０５ 層間絶縁膜（酸化シリコン膜） Ｅ チャネルエッジ部分
Claims (1)
- 【請求項１】 石英基板上にシリコン膜を堆積しパター
ニングする工程と、酸化シリコン膜を堆積する工程と、
引き続き前記酸化シリコン膜下の前記シリコン膜をを熱
酸化する工程と、ゲート電極用の薄膜を堆積しパターニ
ングを施す工程を含むことを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21792892A JPH0669503A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21792892A JPH0669503A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669503A true JPH0669503A (ja) | 1994-03-11 |
Family
ID=16711923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21792892A Pending JPH0669503A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669503A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211535B1 (en) | 1994-11-26 | 2001-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2007108785A (ja) * | 2006-12-25 | 2007-04-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
-
1992
- 1992-08-17 JP JP21792892A patent/JPH0669503A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211535B1 (en) | 1994-11-26 | 2001-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
| JP2007108785A (ja) * | 2006-12-25 | 2007-04-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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