JPH04302435A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04302435A JPH04302435A JP8898991A JP8898991A JPH04302435A JP H04302435 A JPH04302435 A JP H04302435A JP 8898991 A JP8898991 A JP 8898991A JP 8898991 A JP8898991 A JP 8898991A JP H04302435 A JPH04302435 A JP H04302435A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ｉ型半導体層の上にｎ
型半導体層を介してソース電極およびドレイン電極が配
置する構造の薄膜トランジスタを製造する方法に関する
。
型半導体層を介してソース電極およびドレイン電極が配
置する構造の薄膜トランジスタを製造する方法に関する
。
【０００２】
【従来の技術】薄膜トランジスタとして、逆スタガー型
やコプラナー型のようにｉ型半導体層の上にｎ型半導体
層を介してソース電極およびドレイン電極が配置する構
造のものが知られている。
やコプラナー型のようにｉ型半導体層の上にｎ型半導体
層を介してソース電極およびドレイン電極が配置する構
造のものが知られている。
【０００３】このような逆スタガー型の薄膜トランジス
タの具体的な構造を図３に示し、この薄膜トランジスタ
は、ガラスなどからなる絶縁性基板１の上に形成された
ゲート電極２と、このゲート電極２を覆うゲート絶縁膜
３と、このゲート絶縁膜３の上にゲート電極２に対向し
て形成されたｉ型半導体層４と、このｉ型半導体層４の
両側部の上にｎ型半導体層５を介して形成されたソース
電極６ｓおよびドレイン電極６ｄとからなり、前記ｎ型
半導体層５はｉ型半導体層４のチャンネル領域に対応す
る部分において切り離されている。
タの具体的な構造を図３に示し、この薄膜トランジスタ
は、ガラスなどからなる絶縁性基板１の上に形成された
ゲート電極２と、このゲート電極２を覆うゲート絶縁膜
３と、このゲート絶縁膜３の上にゲート電極２に対向し
て形成されたｉ型半導体層４と、このｉ型半導体層４の
両側部の上にｎ型半導体層５を介して形成されたソース
電極６ｓおよびドレイン電極６ｄとからなり、前記ｎ型
半導体層５はｉ型半導体層４のチャンネル領域に対応す
る部分において切り離されている。
【０００４】このような薄膜トランジスタにおいては、
その製造に際して、ｉ型半導体層４の上に成膜したｎ型
半導体層５のチャンネル領域対応部分をエッチング除去
するときに、この部分でｎ型半導体層５がｉ型半導体層
４の表面に直接接触していると、ｎ型半導体層５と共に
ｉ型半導体層４のチャンネル領域の表面もエッチングさ
れてｉ型半導体層４がダメージを受け、製造される薄膜
トランジスタの特性が悪くなるという問題がある。
その製造に際して、ｉ型半導体層４の上に成膜したｎ型
半導体層５のチャンネル領域対応部分をエッチング除去
するときに、この部分でｎ型半導体層５がｉ型半導体層
４の表面に直接接触していると、ｎ型半導体層５と共に
ｉ型半導体層４のチャンネル領域の表面もエッチングさ
れてｉ型半導体層４がダメージを受け、製造される薄膜
トランジスタの特性が悪くなるという問題がある。
【０００５】そこで従来においては、図３に示すように
、ｉ型半導体層４のチャンネル領域の上にブロッキング
絶縁膜７を形成し、このブロッキング絶縁膜７によりｎ
型半導体層５のエッチング時にｉ型半導体層４の表面が
エッチングされないようにしている。
、ｉ型半導体層４のチャンネル領域の上にブロッキング
絶縁膜７を形成し、このブロッキング絶縁膜７によりｎ
型半導体層５のエッチング時にｉ型半導体層４の表面が
エッチングされないようにしている。
【０００６】この場合の製造工程について述べると、ま
ず基板１の上にゲート電極２を形成し、このゲート電極
２の上にゲート絶縁膜３とｉ型半導体層４とブロッキン
グ絶縁膜７とを順次成膜し、次に前記ブロッキング絶縁
膜７をｉ型半導体層４のチャンネル領域に対応する形状
にパターニングするとともに、ｉ型半導体層４を所定形
状にパターニングする。
ず基板１の上にゲート電極２を形成し、このゲート電極
２の上にゲート絶縁膜３とｉ型半導体層４とブロッキン
グ絶縁膜７とを順次成膜し、次に前記ブロッキング絶縁
膜７をｉ型半導体層４のチャンネル領域に対応する形状
にパターニングするとともに、ｉ型半導体層４を所定形
状にパターニングする。
【０００７】こののちｉ型半導体層４の上にｎ型半導体
層５を成膜し、さらにこのｎ型半導体層５の上にソース
，ドレイン電極６ｓ，６ｄとなる金属膜を成膜し、この
金属膜のｉ型半導体層４のチャンネル領域に対応する部
分をエッチングしてソース，ドレイン電極６ｓ，６ｄを
形成し、かつｎ型半導体層５をソース，ドレイン電極６
ｓ，６ｄに対応する形状に形成して薄膜トランジスタを
完成させる。
層５を成膜し、さらにこのｎ型半導体層５の上にソース
，ドレイン電極６ｓ，６ｄとなる金属膜を成膜し、この
金属膜のｉ型半導体層４のチャンネル領域に対応する部
分をエッチングしてソース，ドレイン電極６ｓ，６ｄを
形成し、かつｎ型半導体層５をソース，ドレイン電極６
ｓ，６ｄに対応する形状に形成して薄膜トランジスタを
完成させる。
【０００８】このエッチングの際にｉ型半導体層４の表
面に対するエッチングがブロッキング絶縁膜７により防
止され、したがってｉ型半導体層４がダメージを受ける
ようなことがない。
面に対するエッチングがブロッキング絶縁膜７により防
止され、したがってｉ型半導体層４がダメージを受ける
ようなことがない。
【０００９】一方、コプラナー型の薄膜トランジスタに
おいても、ｉ型半導体層の上にｎ型半導体層を介してソ
ース電極およびドレイン電極が配置する構造であるから
、同様にその製造時にｉ型半導体層のチャンネル領域の
上にブロッキング絶縁膜を形成し、このブロキング絶縁
膜でｉ型半導体層に対するエッチングを防止するように
している。
おいても、ｉ型半導体層の上にｎ型半導体層を介してソ
ース電極およびドレイン電極が配置する構造であるから
、同様にその製造時にｉ型半導体層のチャンネル領域の
上にブロッキング絶縁膜を形成し、このブロキング絶縁
膜でｉ型半導体層に対するエッチングを防止するように
している。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな製造方法においては、ｉ型半導体層のチャンネル領
域の上にブロッキング絶縁膜を形成するための成膜およ
びそのパターニングの工程を必要とし、このため製造工
程数が増し、製造コストが高くなる難点がある。
うな製造方法においては、ｉ型半導体層のチャンネル領
域の上にブロッキング絶縁膜を形成するための成膜およ
びそのパターニングの工程を必要とし、このため製造工
程数が増し、製造コストが高くなる難点がある。
【００１１】本発明はこのような点に着目してなされた
もので、その目的とするところは、ｉ型半導体層のチャ
ンネル領域の上にブロッキング絶縁膜を形成する工程を
要することなくｉ型半導体層のダメージを防止して製造
コストの低減を図ることができるようにした薄膜とトラ
ンジスタの製造方法を提供することにある。
もので、その目的とするところは、ｉ型半導体層のチャ
ンネル領域の上にブロッキング絶縁膜を形成する工程を
要することなくｉ型半導体層のダメージを防止して製造
コストの低減を図ることができるようにした薄膜とトラ
ンジスタの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明はこのような目的
を達成するために、ｉ型半導体層の上にｎ型半導体層を
介してソース電極およびドレイン電極が形成される薄膜
トランジスタを製造するに当たって、前記ｉ型半導体層
のチャンネル領域に対応する部分の前記ｎ型半導体層の
一部を弱アルカリ性のエッチング液を用いてエッチング
するようにしたものである。
を達成するために、ｉ型半導体層の上にｎ型半導体層を
介してソース電極およびドレイン電極が形成される薄膜
トランジスタを製造するに当たって、前記ｉ型半導体層
のチャンネル領域に対応する部分の前記ｎ型半導体層の
一部を弱アルカリ性のエッチング液を用いてエッチング
するようにしたものである。
【００１３】
【作用】弱アリカル性のエッチング液は、ｎ型半導体層
のｉ型半導体層に対するエッチングの選択比が大きく、
したがってｎ型半導体層のチャンネル領域対応部分をエ
ッチングする際に、ｎ型半導体層のチャンネル領域対応
部分を適正にエッチングすることができるとともに、こ
のｎ型半導体層にｉ型半導体層が直接接触していても、
そのエッチング選択比の差によりｉ型半導体層のエッチ
ングを抑えてそのダメージの発生を避けることができ、
これにより従来のようなブロッキング絶縁膜の形成を不
要とすることが可能となる。
のｉ型半導体層に対するエッチングの選択比が大きく、
したがってｎ型半導体層のチャンネル領域対応部分をエ
ッチングする際に、ｎ型半導体層のチャンネル領域対応
部分を適正にエッチングすることができるとともに、こ
のｎ型半導体層にｉ型半導体層が直接接触していても、
そのエッチング選択比の差によりｉ型半導体層のエッチ
ングを抑えてそのダメージの発生を避けることができ、
これにより従来のようなブロッキング絶縁膜の形成を不
要とすることが可能となる。
【００１４】
【実施例】以下、本発明の一実施例について図１および
図２を参照して説明する。
図２を参照して説明する。
【００１５】図２に本実施例による製造方法により製造
した逆スタガー型の薄膜トランジスタを示し、この薄膜
トランジスタはガラスなどからなる絶縁性基板１１の上
に形成されたゲート電極１２と、このゲート電極１２を
覆うゲート絶縁膜１３と、このゲート絶縁膜１３の上に
ゲート電極１２に対向して形成されたｉ型半導体層１４
と、このｉ型半導体層１４の両側部の上にｎ型半導体層
１５を介して形成されたソース電極１６ｓおよびドレイ
ン電極１６ｄとからなる。
した逆スタガー型の薄膜トランジスタを示し、この薄膜
トランジスタはガラスなどからなる絶縁性基板１１の上
に形成されたゲート電極１２と、このゲート電極１２を
覆うゲート絶縁膜１３と、このゲート絶縁膜１３の上に
ゲート電極１２に対向して形成されたｉ型半導体層１４
と、このｉ型半導体層１４の両側部の上にｎ型半導体層
１５を介して形成されたソース電極１６ｓおよびドレイ
ン電極１６ｄとからなる。
【００１６】なお、前記ゲート電極１２は、Ｔａ （タ
ンタル），Ｔａ −Ｍｏ （モリブデン）合金，Ｃｒ
（クロム）などの金属で形成されており、ゲート絶縁膜
１３はＳｉ Ｎ（窒化シリコン）で形成されている。
ンタル），Ｔａ −Ｍｏ （モリブデン）合金，Ｃｒ
（クロム）などの金属で形成されており、ゲート絶縁膜
１３はＳｉ Ｎ（窒化シリコン）で形成されている。
【００１７】また、前記ｉ型半導体層１４は、ａ−Ｓｉ
（アモルファスシリコン）で形成され、ｎ型半導体層
１５は不純物をドープしたｎ型ａ−Ｓｉ で形成され、
さらにソース，ドレイン電極１６ｓ，１６ｄは、ｎ型半
導体層１５とのコンタクト性のよいＣｒ などの金属で
形成されている。
（アモルファスシリコン）で形成され、ｎ型半導体層
１５は不純物をドープしたｎ型ａ−Ｓｉ で形成され、
さらにソース，ドレイン電極１６ｓ，１６ｄは、ｎ型半
導体層１５とのコンタクト性のよいＣｒ などの金属で
形成されている。
【００１８】そして前記ｎ型半導体層１５は、ｉ型半導
体層１４のチャンネル領域に対応する部分において切り
離されている。次に、このような薄膜トランジスタを製
造する工程について図１に示す製造工程図を参照して説
明する。
体層１４のチャンネル領域に対応する部分において切り
離されている。次に、このような薄膜トランジスタを製
造する工程について図１に示す製造工程図を参照して説
明する。
【００１９】［工程１］まず、図１（ａ）に示すように
、基板１１の上にゲート電極１２を形成する。このゲー
ト電極１２は、基板１１の上にＴａ ，Ｔａ −Ｍｏ
合金，Ｃｒ などの金属膜をスパッタリング法などによ
り成膜し、この金属膜をフォトエッチング法によりパタ
ーニングして形成する。
、基板１１の上にゲート電極１２を形成する。このゲー
ト電極１２は、基板１１の上にＴａ ，Ｔａ −Ｍｏ
合金，Ｃｒ などの金属膜をスパッタリング法などによ
り成膜し、この金属膜をフォトエッチング法によりパタ
ーニングして形成する。
【００２０】［工程２］こののち、図１（ｂ）に示すよ
うに、前記ゲート電極１２を形成した基板１１の上に、
ゲート絶縁膜（Ｓｉ Ｎ膜）１３と、ｉ型半導体層（ａ
−Ｓｉ 層）１４と、ｎ型半導体層（ｎ型ａ−Ｓｉ 層
）１５とをプラズマＣＶＤ法により順次成膜し、さらに
ｎ型半導体層１５の上にＣｒ などからなるソース，ド
レイン電極用金属膜１６をスパッタリング法により成膜
する。
うに、前記ゲート電極１２を形成した基板１１の上に、
ゲート絶縁膜（Ｓｉ Ｎ膜）１３と、ｉ型半導体層（ａ
−Ｓｉ 層）１４と、ｎ型半導体層（ｎ型ａ−Ｓｉ 層
）１５とをプラズマＣＶＤ法により順次成膜し、さらに
ｎ型半導体層１５の上にＣｒ などからなるソース，ド
レイン電極用金属膜１６をスパッタリング法により成膜
する。
【００２１】［工程３］次に、図１（ｃ）に示すように
、前記ソース，ドレイン電極用金属膜１６の上に、ｉ型
半導体層１４のチャンネル領域に対応する部分を除いて
レジストマスク２０を形成する。
、前記ソース，ドレイン電極用金属膜１６の上に、ｉ型
半導体層１４のチャンネル領域に対応する部分を除いて
レジストマスク２０を形成する。
【００２２】［工程４］続いて、図１（ｄ）に示すよう
に、ソース，ドレイン電極用金属膜１６のチャンネル領
域対応部分をエッチング法により除去してこの金属膜１
６をソース電極１６ｓとドレイン電極１６ｄとに切り離
す。
に、ソース，ドレイン電極用金属膜１６のチャンネル領
域対応部分をエッチング法により除去してこの金属膜１
６をソース電極１６ｓとドレイン電極１６ｄとに切り離
す。
【００２３】［工程５］次に、図１（ｅ）に示すように
、ｎ型半導体層１５のチャンネル領域対応部分をエッチ
ングする。
、ｎ型半導体層１５のチャンネル領域対応部分をエッチ
ングする。
【００２４】このエッチングに際しては、エッチング液
として弱アルカリ性溶液、例えば硼酸アンモニウム溶液
（３ｗｔ％）を用いる。
として弱アルカリ性溶液、例えば硼酸アンモニウム溶液
（３ｗｔ％）を用いる。
【００２５】このような弱アルカリ性溶液のエッチング
液を用いるエッチングにおいては、ｎ型半導体層１５内
に不純物として混入するリン（Ｐ）の作用でｎ型半導体
層１５のエッチングの化学的な反応がｉ型半導体層１４
よりも速く、その選択比が約６であり、このためｎ型半
導体層１５のチャンネル領域対応部分がエッチングされ
て除去されるが、その後、下層側のｉ型半導体層１４は
エッチング速度が遅いのでほとんどエッチングされず、
このｉ型半導体層１４に加わるダメージがほとんどない
。そして前記エッチングによりｎ型半導体層１５のチャ
ンネル領域対応部分が切り離される。
液を用いるエッチングにおいては、ｎ型半導体層１５内
に不純物として混入するリン（Ｐ）の作用でｎ型半導体
層１５のエッチングの化学的な反応がｉ型半導体層１４
よりも速く、その選択比が約６であり、このためｎ型半
導体層１５のチャンネル領域対応部分がエッチングされ
て除去されるが、その後、下層側のｉ型半導体層１４は
エッチング速度が遅いのでほとんどエッチングされず、
このｉ型半導体層１４に加わるダメージがほとんどない
。そして前記エッチングによりｎ型半導体層１５のチャ
ンネル領域対応部分が切り離される。
【００２６】なお、弱アルカリ性溶液のエッチング液と
しては、硼酸アンモニウム溶液の外に、酒石酸アンモニ
ウム、クエン酸アンモニウムなどを用いることができる
。
しては、硼酸アンモニウム溶液の外に、酒石酸アンモニ
ウム、クエン酸アンモニウムなどを用いることができる
。
【００２７】［工程６］こののち、図１（ｆ）に示すよ
うに、レジストマスク２０を剥離し、さらにソース電極
１６ｓおよびドレイン電極１６ｄと、その下層側のｎ型
半導体層１５およびｉ型半導体層１４をフォトエッチン
グ法により所定の外形にパターニングして薄膜トランジ
スタを完成させる。
うに、レジストマスク２０を剥離し、さらにソース電極
１６ｓおよびドレイン電極１６ｄと、その下層側のｎ型
半導体層１５およびｉ型半導体層１４をフォトエッチン
グ法により所定の外形にパターニングして薄膜トランジ
スタを完成させる。
【００２８】このように本実施例においては、ｎ型半導
体層１５のチャンネル領域対応部分をエッチングする際
に、そのエッチング液としてｉ型半導体層１４との選択
比の大きい弱アルカリ性溶液を用いるようにしたもので
、このような手段により、ｎ型半導体層１５のチャンネ
ル領域対応部分を適正にエッチングすることができると
ともに、このｎ型半導体層１５にｉ型半導体層１４が直
接接触していても、そのエッチング選択比が大きいので
ｉ型半導体層１４のエッチングを抑えてそのダメージの
発生を避けることができる。
体層１５のチャンネル領域対応部分をエッチングする際
に、そのエッチング液としてｉ型半導体層１４との選択
比の大きい弱アルカリ性溶液を用いるようにしたもので
、このような手段により、ｎ型半導体層１５のチャンネ
ル領域対応部分を適正にエッチングすることができると
ともに、このｎ型半導体層１５にｉ型半導体層１４が直
接接触していても、そのエッチング選択比が大きいので
ｉ型半導体層１４のエッチングを抑えてそのダメージの
発生を避けることができる。
【００２９】したがって、従来のようにｉ型半導体層１
４のチャンネル領域の上にブロッキング絶縁膜を形成す
る必要がなく、このためその成膜およびパターニングの
工程が不要となり、製造工程数を削減して低コストで製
造することができる。
４のチャンネル領域の上にブロッキング絶縁膜を形成す
る必要がなく、このためその成膜およびパターニングの
工程が不要となり、製造工程数を削減して低コストで製
造することができる。
【００３０】ところで、図３に示す従来の逆スタガー型
の薄膜トランジスタにおいては、ブロッキング絶縁膜７
がゲート絶縁膜３と同じ絶縁材料で形成されているため
、ｉ型半導体層４にピンホールがあると、ブロッキング
絶縁膜７のパターニング時に、ブロッキング絶縁膜７の
エッチング液がｉ型半導体層４のピンホールを通ってゲ
ート絶縁膜３に達しゲート絶縁膜３もエッチングされ、
この結果、ゲート絶縁膜３にピンホール欠陥が発生し、
この部分でゲート電極２とソース，ドレイン電極６ｓ，
６ｄとが短絡してしまうという問題があるが、本実施例
においてはブロッキング絶縁膜の成膜およびそのパター
ニングを行なわずに製造できるから、従来のようにブロ
ッキング絶縁膜の成膜時にゲート絶縁膜にピンホール欠
陥を発生させてしまうようなことがない利点がある。
の薄膜トランジスタにおいては、ブロッキング絶縁膜７
がゲート絶縁膜３と同じ絶縁材料で形成されているため
、ｉ型半導体層４にピンホールがあると、ブロッキング
絶縁膜７のパターニング時に、ブロッキング絶縁膜７の
エッチング液がｉ型半導体層４のピンホールを通ってゲ
ート絶縁膜３に達しゲート絶縁膜３もエッチングされ、
この結果、ゲート絶縁膜３にピンホール欠陥が発生し、
この部分でゲート電極２とソース，ドレイン電極６ｓ，
６ｄとが短絡してしまうという問題があるが、本実施例
においてはブロッキング絶縁膜の成膜およびそのパター
ニングを行なわずに製造できるから、従来のようにブロ
ッキング絶縁膜の成膜時にゲート絶縁膜にピンホール欠
陥を発生させてしまうようなことがない利点がある。
【００３１】なお、本発明は逆スタガー型の薄膜トラン
ジスタを製造する場合に限らず、コプラナー型の薄膜ト
ランジスタにおいても、ｉ型半導体層の上にｎ型半導体
層を介してソース電極およびドレイン電極が配置する構
造であるから、このようなコプラナー型の薄膜トランジ
スタの製造にも同様に適用することが可能である。
ジスタを製造する場合に限らず、コプラナー型の薄膜ト
ランジスタにおいても、ｉ型半導体層の上にｎ型半導体
層を介してソース電極およびドレイン電極が配置する構
造であるから、このようなコプラナー型の薄膜トランジ
スタの製造にも同様に適用することが可能である。
【００３２】
【発明の効果】以上述べたように本発明によれば、ｎ型
半導体層のチャンネル領域対応部分をエッチングする際
のエッチング液として弱アルカリ性溶液を用いるように
したから、ｎ型半導体層のチャンネル領域対応部分を適
正にエッチングすることができるとともに、このｎ型半
導体層にｉ型半導体層が直接接触していても、そのエッ
チング選択比の差によりｉ型半導体層のエッチングを抑
えてそのダメージの発生を避けることができ、これによ
り従来のようなブロッキング絶縁膜の形成が不要となり
、したがって製造工程数を削減して低コストで薄膜トラ
ンジスタを製造することができる。
半導体層のチャンネル領域対応部分をエッチングする際
のエッチング液として弱アルカリ性溶液を用いるように
したから、ｎ型半導体層のチャンネル領域対応部分を適
正にエッチングすることができるとともに、このｎ型半
導体層にｉ型半導体層が直接接触していても、そのエッ
チング選択比の差によりｉ型半導体層のエッチングを抑
えてそのダメージの発生を避けることができ、これによ
り従来のようなブロッキング絶縁膜の形成が不要となり
、したがって製造工程数を削減して低コストで薄膜トラ
ンジスタを製造することができる。
【図１】本発明の一実施例による薄膜トランジスタを製
造する製造工程図。
造する製造工程図。
【図２】その薄膜トランジスタの断面図。
【図３】従来の薄膜トランジスタの断面図。
１４…ｉ型半導体層
１５…ｎ型半導体層
１６ｓ…ソース電極
１６ｄ…ドレイン電極
Claims (1)
- 【請求項１】 ｉ型半導体層の上にｎ型半導体層を介
してソース電極およびドレイン電極が形成される薄膜ト
ランジスタを製造する方法において、前記ｉ型半導体層
のチャンネル領域に対応する部分の前記ｎ型半導体層の
一部を弱アルカリ性のエッチング液を用いてエッチング
することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8898991A JPH04302435A (ja) | 1991-03-29 | 1991-03-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8898991A JPH04302435A (ja) | 1991-03-29 | 1991-03-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302435A true JPH04302435A (ja) | 1992-10-26 |
Family
ID=13958216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8898991A Pending JPH04302435A (ja) | 1991-03-29 | 1991-03-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8936963B2 (en) | 2009-03-13 | 2015-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| US8993386B2 (en) | 2009-03-12 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1991
- 1991-03-29 JP JP8898991A patent/JPH04302435A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8993386B2 (en) | 2009-03-12 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9768281B2 (en) | 2009-03-12 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8936963B2 (en) | 2009-03-13 | 2015-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
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