JPH034566A - 薄膜電界効果型トランジスタ―およびその製造方法 - Google Patents
薄膜電界効果型トランジスタ―およびその製造方法Info
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- JPH034566A JPH034566A JP1139521A JP13952189A JPH034566A JP H034566 A JPH034566 A JP H034566A JP 1139521 A JP1139521 A JP 1139521A JP 13952189 A JP13952189 A JP 13952189A JP H034566 A JPH034566 A JP H034566A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマトリクス表示素子などに用いる薄膜電界効果
型トランジスターおよびその製造方法に関する。
型トランジスターおよびその製造方法に関する。
ガラスなどの絶縁性基板上にシリコン薄膜を用いて薄膜
トランジスタを構成する技術は、マトリクス表示素子な
どの中心的技術として重要である。
トランジスタを構成する技術は、マトリクス表示素子な
どの中心的技術として重要である。
マトリクス表示素子を高度化するためには、画素のスイ
ッチング素子としての、薄膜電界効果型トランジスタの
高性能化が要求される。その一つの方策として、薄膜電
界効果型トランジスタ（以下ＴＰＴと記す）を自己整合
化して作製することにより、フォトリソグラフィのプロ
セスにおける目合わせの負担を軽減し、トランジスタの
短チヤネル化を行なうことが提案されている（特願昭６
１−３０７０３９、同６１−３１１８２８参照）。
ッチング素子としての、薄膜電界効果型トランジスタの
高性能化が要求される。その一つの方策として、薄膜電
界効果型トランジスタ（以下ＴＰＴと記す）を自己整合
化して作製することにより、フォトリソグラフィのプロ
セスにおける目合わせの負担を軽減し、トランジスタの
短チヤネル化を行なうことが提案されている（特願昭６
１−３０７０３９、同６１−３１１８２８参照）。
自己整合化を実現するための一つの方法として、ゲート
電極を基板側に配するいわゆる逆スタガード形の構造を
とるＴＰＴにおいて、ソース・ドレインを分離するため
に配する絶縁膜を基板の裏面から照射した光により露光
するいわゆる背面露光によりそのパタンを形成し、この
絶縁膜またはそれを形成するために用いたレジスト材を
マスクドして、ソース・ドレイン領域に選択的にイオン
注入し、さらにこの表面にＯｒなどの金属を成膜したと
きに、非晶質シリコン薄膜の表面のみに、低抵抗の金属
シリサイドが形成されることを用いて、ケートとソース
・ドレイン間の微妙な目合わせが不要でかつ寄生容量が
小さくなる構造をとるＴＰＴが提案されている。
電極を基板側に配するいわゆる逆スタガード形の構造を
とるＴＰＴにおいて、ソース・ドレインを分離するため
に配する絶縁膜を基板の裏面から照射した光により露光
するいわゆる背面露光によりそのパタンを形成し、この
絶縁膜またはそれを形成するために用いたレジスト材を
マスクドして、ソース・ドレイン領域に選択的にイオン
注入し、さらにこの表面にＯｒなどの金属を成膜したと
きに、非晶質シリコン薄膜の表面のみに、低抵抗の金属
シリサイドが形成されることを用いて、ケートとソース
・ドレイン間の微妙な目合わせが不要でかつ寄生容量が
小さくなる構造をとるＴＰＴが提案されている。
しかし、この構造では、第２図に示すように、金属シリ
サイド５は部分的に直接ｎ型にドーピングされていない
領域にコンタクトしている。このｎ型層（リンをドープ
した層）４を介しない金属シリサイドとｉ層との直接の
コンタクトはショットキー接合を形成し、接合面積はわ
ずかであるがドレイン電圧に対して非線形な電流の原因
となる。
サイド５は部分的に直接ｎ型にドーピングされていない
領域にコンタクトしている。このｎ型層（リンをドープ
した層）４を介しない金属シリサイドとｉ層との直接の
コンタクトはショットキー接合を形成し、接合面積はわ
ずかであるがドレイン電圧に対して非線形な電流の原因
となる。
また、この接合を通してホールをキャリアとする電流が
流れ、ゲート電圧が負のときのいわゆるＯＦＦ’電流の
増大をもたらしていた。このためＩＶ程度の十分に低い
ドレイン電圧のときには高い０Ｎ１０ＦＦ比を示すが、
ドレイン電圧５ｖ程度でｎ型層の機能が十分に果たされ
なくなり、上記の効果が現れていた。
流れ、ゲート電圧が負のときのいわゆるＯＦＦ’電流の
増大をもたらしていた。このためＩＶ程度の十分に低い
ドレイン電圧のときには高い０Ｎ１０ＦＦ比を示すが、
ドレイン電圧５ｖ程度でｎ型層の機能が十分に果たされ
なくなり、上記の効果が現れていた。
本発明の目的は、自己整合的に形成された非晶質シリコ
ンＴＰＴにおいて、ソース・ドレイン領域での電極と半
導体１のコンタクトにより発生する非線形電流およびホ
ールをキャリアとするＯＦＦ電流を取り除く構造とそれ
を自己整合的に実現する製造方法を提供することにある
。
ンＴＰＴにおいて、ソース・ドレイン領域での電極と半
導体１のコンタクトにより発生する非線形電流およびホ
ールをキャリアとするＯＦＦ電流を取り除く構造とそれ
を自己整合的に実現する製造方法を提供することにある
。
この発明は、絶縁性基板上に、基板側からゲート電極、
ゲート絶縁膜、非晶質シリコン薄膜の順に配置され、そ
の上にソース電極およびドレイン電極として金属または
金属シリサイドが配置されていて、ゲートの直上の一部
にソース・ドレイン電極を分離する絶縁性薄膜が配置さ
れている構造を持ち、かつソース・ドレイン部にリンを
イオン注入してこれを活性化させてある領域を有する薄
膜電界効果型トランジスターにおいて、注入されたイオ
ンの分布が、非晶質シリコン薄膜とソース・ドレイン分
離のための絶縁性薄膜が接している部分でソース・ドレ
イン電極から界面に沿ってそ界効果型トランジスタであ
る。さらに本発明の薄膜電界効果型トランジスタの製造
方法は、絶縁性基板上に、基板側からゲート電極、ゲー
ト絶縁膜、非晶質シリコン薄膜を形成し、その上にエツ
チングレートが遅い絶縁膜を、非晶質シリコンとの界面
からイオン注入する際の注入イオンの飛程にくらべて同
程度かそれより小さくなる膜厚で形成し、その上に前記
絶縁膜に対し、エツチングの選択比が５以上とエツチン
グが速い絶縁膜を注入イオンの飛程に比べて十分大きく
なる膜厚分だけ積層し、この２層で成る絶縁膜をソース
・ドレイン分離絶縁膜のパタンでサイドエツチングしな
いようにエツチングし、これをエツチング液に浸し、エ
ツチングレートが速い前記絶縁膜をその膜厚の程度不純
物分布を構成することを特徴とする。
ゲート絶縁膜、非晶質シリコン薄膜の順に配置され、そ
の上にソース電極およびドレイン電極として金属または
金属シリサイドが配置されていて、ゲートの直上の一部
にソース・ドレイン電極を分離する絶縁性薄膜が配置さ
れている構造を持ち、かつソース・ドレイン部にリンを
イオン注入してこれを活性化させてある領域を有する薄
膜電界効果型トランジスターにおいて、注入されたイオ
ンの分布が、非晶質シリコン薄膜とソース・ドレイン分
離のための絶縁性薄膜が接している部分でソース・ドレ
イン電極から界面に沿ってそ界効果型トランジスタであ
る。さらに本発明の薄膜電界効果型トランジスタの製造
方法は、絶縁性基板上に、基板側からゲート電極、ゲー
ト絶縁膜、非晶質シリコン薄膜を形成し、その上にエツ
チングレートが遅い絶縁膜を、非晶質シリコンとの界面
からイオン注入する際の注入イオンの飛程にくらべて同
程度かそれより小さくなる膜厚で形成し、その上に前記
絶縁膜に対し、エツチングの選択比が５以上とエツチン
グが速い絶縁膜を注入イオンの飛程に比べて十分大きく
なる膜厚分だけ積層し、この２層で成る絶縁膜をソース
・ドレイン分離絶縁膜のパタンでサイドエツチングしな
いようにエツチングし、これをエツチング液に浸し、エ
ツチングレートが速い前記絶縁膜をその膜厚の程度不純
物分布を構成することを特徴とする。
金属と非晶質シリコンとの干渉は、Ｃｒを例にとれば実
験的には３００人程積置下の領域で観察され、それ以上
深い領域には影響を与えない。
験的には３００人程積置下の領域で観察され、それ以上
深い領域には影響を与えない。
ソース・ドレインを分離する絶縁性薄膜によりソース・
ドレイン電極から保護されている非晶質シリコン層の部
分に、ソース・ドレイン電極から３００Å以上の部分で
リンをイオン注入しであることにより、ソース・ドレイ
ン電極とｉ層とが直接コンタクトすることがなくなり、
電極から非線形的にｉ層に電流が注入されることがなく
なり、またホールをキャリアとするドレイン電圧が流れ
なくなる。このことにより、十分に高いドレイン電圧ま
で、ＴＰＴのＯＦＦ電流が低く抑えられる。
ドレイン電極から保護されている非晶質シリコン層の部
分に、ソース・ドレイン電極から３００Å以上の部分で
リンをイオン注入しであることにより、ソース・ドレイ
ン電極とｉ層とが直接コンタクトすることがなくなり、
電極から非線形的にｉ層に電流が注入されることがなく
なり、またホールをキャリアとするドレイン電圧が流れ
なくなる。このことにより、十分に高いドレイン電圧ま
で、ＴＰＴのＯＦＦ電流が低く抑えられる。
非晶質窒化シリコンはプラズマＣＶＤでの成膜時の原料
ガスの混合比や量、放電パワーなどのパタンＪりにより
、弗酸に対するエツチングレートが大きく変わる。した
がって、ソース・ドレイン分離絶縁膜に非晶質窒化シリ
コンを用いて、第３図に示すように、弗酸に対してエツ
チングレートの異なる非晶質窒化シリコン成膜を、下側
にエツチングレートの遅い非晶質窒化シリコン膜８、上
側にエツチングレートの速い非晶質窒化シリコン膜９を
積層して２層にし、これをパターニングしたのち、レジ
ストを残して弗酸でサイドエツチングさせると凸型の非
晶質窒化シリコン層ができ、これをマスクとしてリンを
イオン注入すると、２、層目の非晶質窒化シリコン９の
エツチングされた薄い部分ではリンが下の非晶質シリコ
ン層に注入されるが、２層目が残っている部分ではリン
は非晶質シリコン層に入らない。このとき注入したリン
の分布は第４図のようになる。このことを利用すると上
記の構造が自己整合的に実現できる。
ガスの混合比や量、放電パワーなどのパタンＪりにより
、弗酸に対するエツチングレートが大きく変わる。した
がって、ソース・ドレイン分離絶縁膜に非晶質窒化シリ
コンを用いて、第３図に示すように、弗酸に対してエツ
チングレートの異なる非晶質窒化シリコン成膜を、下側
にエツチングレートの遅い非晶質窒化シリコン膜８、上
側にエツチングレートの速い非晶質窒化シリコン膜９を
積層して２層にし、これをパターニングしたのち、レジ
ストを残して弗酸でサイドエツチングさせると凸型の非
晶質窒化シリコン層ができ、これをマスクとしてリンを
イオン注入すると、２、層目の非晶質窒化シリコン９の
エツチングされた薄い部分ではリンが下の非晶質シリコ
ン層に注入されるが、２層目が残っている部分ではリン
は非晶質シリコン層に入らない。このとき注入したリン
の分布は第４図のようになる。このことを利用すると上
記の構造が自己整合的に実現できる。
第１図（ａ）に、本発明のＴＰＴの一実施例の断面図を
示す。第１図（ｂ）にはこのトランジスタの平面図を示
す。以下、このトランジスター作製のプロセスについて
述ヘル。
示す。第１図（ｂ）にはこのトランジスタの平面図を示
す。以下、このトランジスター作製のプロセスについて
述ヘル。
まず、絶縁性基板（図示省略）上にＯｒをスパッタ法に
より１０００人堆積させる。このＯｒをゲート電極１の
パタンを残し、不要なＯｒを工。
より１０００人堆積させる。このＯｒをゲート電極１の
パタンを残し、不要なＯｒを工。
チング除去する。さらに、これを純水で十分に洗浄した
のち、プラズマＣＶＤ法を用いて、非晶質窒化シリコン
薄膜で成るゲート絶縁膜２を４０００人、水素化非晶質
シリコン薄膜３を３０００人、弗酸に対するエツチング
レートの小さい非晶質窒化シリコン膜８を３００人、弗
酸に対するエツチングレートの大きい非晶質窒化シリコ
ン膜９を２０００人順次積層する。ここでソース・ドレ
イン分離絶縁膜のパタンをレジストで形成し、これを方
向性の強いＲＩＥモードで非晶質窒化シリコン薄膜８，
９を垂直にドライエツチングする。この時、非晶質窒化
シリコンと非晶質シリコンのエツチング選択比は十分大
きくとり、非晶質シリコン薄膜３のエツチング量は５０
Å以下にして、しかもレジストを形成した以外の場所で
は、非晶質シリコン上の２層の非晶質窒化シリコン薄膜
８．９を完全に除去する。この状態で十分に希釈した弗
酸に浸し、２層目の窒化シリコン膜９を６００人から１
０００人程度サイドエッチさせる。
のち、プラズマＣＶＤ法を用いて、非晶質窒化シリコン
薄膜で成るゲート絶縁膜２を４０００人、水素化非晶質
シリコン薄膜３を３０００人、弗酸に対するエツチング
レートの小さい非晶質窒化シリコン膜８を３００人、弗
酸に対するエツチングレートの大きい非晶質窒化シリコ
ン膜９を２０００人順次積層する。ここでソース・ドレ
イン分離絶縁膜のパタンをレジストで形成し、これを方
向性の強いＲＩＥモードで非晶質窒化シリコン薄膜８，
９を垂直にドライエツチングする。この時、非晶質窒化
シリコンと非晶質シリコンのエツチング選択比は十分大
きくとり、非晶質シリコン薄膜３のエツチング量は５０
Å以下にして、しかもレジストを形成した以外の場所で
は、非晶質シリコン上の２層の非晶質窒化シリコン薄膜
８．９を完全に除去する。この状態で十分に希釈した弗
酸に浸し、２層目の窒化シリコン膜９を６００人から１
０００人程度サイドエッチさせる。
レジスト除去後、この上にリンを４０ｋｖで４Ｘ １０
”ｄｏｓｅ／ａｄだけ、全面均一にイオン注入を行な
う。このとき、２層目の非晶質窒化シリコン膜９をサイ
ドエッチさせた部分では非晶質窒化シリコン薄膜８の下
の非晶質シリコン薄膜３にリンが注入され、２層目の非
晶質窒化シリコン膜９が残っている部分では非晶質シリ
コン薄膜３にリンが到達しない。これに伴いリンは第４
図のように分布することになる。この、リンをドープし
た層４がソース・ドレイン領域となる。
”ｄｏｓｅ／ａｄだけ、全面均一にイオン注入を行な
う。このとき、２層目の非晶質窒化シリコン膜９をサイ
ドエッチさせた部分では非晶質窒化シリコン薄膜８の下
の非晶質シリコン薄膜３にリンが注入され、２層目の非
晶質窒化シリコン膜９が残っている部分では非晶質シリ
コン薄膜３にリンが到達しない。これに伴いリンは第４
図のように分布することになる。この、リンをドープし
た層４がソース・ドレイン領域となる。
さらにこれを、前記希弗酸で非晶質シリコン薄膜表面に
形成された自然酸化膜を除去し、その俊速やかにＣｒ薄
膜をスパッタ法により５００人堆積させる。このＣｒ薄
膜をソース・ドレイン電極６．７のバタンにエツチング
する。この時１層目の非晶質窒化シリコン膜８がサイド
エッチされる量が、この前のプロセスで２層目の非晶質
窒化シリコン膜９がサイドエッチされた量に比べて十分
小さくなるようにしなければならない。このプロセスに
より１層目の非晶質窒化シリコン膜８が残っていない部
分では、表面にＣｒシリサイド５が形成され、これがソ
ース・ドレイン電極として機能する。
形成された自然酸化膜を除去し、その俊速やかにＣｒ薄
膜をスパッタ法により５００人堆積させる。このＣｒ薄
膜をソース・ドレイン電極６．７のバタンにエツチング
する。この時１層目の非晶質窒化シリコン膜８がサイド
エッチされる量が、この前のプロセスで２層目の非晶質
窒化シリコン膜９がサイドエッチされた量に比べて十分
小さくなるようにしなければならない。このプロセスに
より１層目の非晶質窒化シリコン膜８が残っていない部
分では、表面にＣｒシリサイド５が形成され、これがソ
ース・ドレイン電極として機能する。
この状態で不必要な部分の非晶質シリコン薄膜３をドラ
イエッチにより除去し、またゲート電極とのコンタクト
部上のゲート絶縁膜用の非晶質窒化シリコンをエツチン
グ除去する。
イエッチにより除去し、またゲート電極とのコンタクト
部上のゲート絶縁膜用の非晶質窒化シリコンをエツチン
グ除去する。
以上のプロセスにより作製したＴＰＴは第５図のように
、従来のＴＰＴよりも２桁以上ＯＦＦ電流が低下した。
、従来のＴＰＴよりも２桁以上ＯＦＦ電流が低下した。
また以上のプロセスで、ソース・ドレイン分離絶縁膜バ
タン形成のフォトリソグラフィを、すでに形成しである
ゲートのＯｒのバタンを利用して背面露光を行うことに
より行うと、ＴＰＴの形成プロセス全体が自己整合化さ
れ、目合わせの負担が軽減し、ゲート電極とソース・ド
レイン電極間の寄生容量が低減される。
タン形成のフォトリソグラフィを、すでに形成しである
ゲートのＯｒのバタンを利用して背面露光を行うことに
より行うと、ＴＰＴの形成プロセス全体が自己整合化さ
れ、目合わせの負担が軽減し、ゲート電極とソース・ド
レイン電極間の寄生容量が低減される。
このように、本発明により作製したイオン注入を用いて
自己整合化を行った非晶質シリコンＴＰＴのＯＦＦ電流
は従来のものと比べて大きく向上し、大面積、高性能の
アクティブマトリクス液晶デイスプレィのスイッチング
素子として応用できるＴＰＴを作製することができた。
自己整合化を行った非晶質シリコンＴＰＴのＯＦＦ電流
は従来のものと比べて大きく向上し、大面積、高性能の
アクティブマトリクス液晶デイスプレィのスイッチング
素子として応用できるＴＰＴを作製することができた。
第１図（ａ）は本発明の一実施例の断面図。第１図（ｂ
）はその平面図。第２図は従来型のＴＰＴの断面図。第
３図は凸型に形成したソース・ドレイン分離絶縁膜を示
す図。第４図は本発明により作製される注入イオンの分
布を示す図。第５図は本発明を応用して作製した自己整
合型ＴＰＴと従来型の自己整合型ＴＰＴの特性を比較し
た図である。 図において、 １・・・・・・ゲート電極、２・・・・・・ゲート絶縁
膜、３・・・・・・非晶質シリコン薄膜、４・・・・・
・リンをドープした層、５・・・・・・Ｃｒシリサイド
、６・・・・・・ソース電極、７・・・・・・ドレイン
電極、８・・・・・・１層目の窒化シリコン膜、９・・
・・・・２層目の窒化シリコン膜。
）はその平面図。第２図は従来型のＴＰＴの断面図。第
３図は凸型に形成したソース・ドレイン分離絶縁膜を示
す図。第４図は本発明により作製される注入イオンの分
布を示す図。第５図は本発明を応用して作製した自己整
合型ＴＰＴと従来型の自己整合型ＴＰＴの特性を比較し
た図である。 図において、 １・・・・・・ゲート電極、２・・・・・・ゲート絶縁
膜、３・・・・・・非晶質シリコン薄膜、４・・・・・
・リンをドープした層、５・・・・・・Ｃｒシリサイド
、６・・・・・・ソース電極、７・・・・・・ドレイン
電極、８・・・・・・１層目の窒化シリコン膜、９・・
・・・・２層目の窒化シリコン膜。
Claims (2)
- （１）絶縁性基板上に、基板側からゲート電極、ゲート
絶縁膜、非晶質シリコン薄膜の順に配置され、その上に
ソース電極およびドレイン電極として金属または金属シ
リサイドが配置されていて、ゲートの直上の一部にソー
ス・ドレイン電極を分離する絶縁性薄膜が配置されてい
る構造を持ち、かつソース・ドレイン部にリンをイオン
注入してこれを活性化させてある領域を有する薄膜電界
効果型トランジスターにおいて、注入されたイオンの分
布が、非晶質シリコン薄膜とソース・ドレイン分離のた
めの絶縁性薄膜が接している部分でソース・ドレイン電
極から界面に沿ってそれぞれ３００Å以上でチャネルの
形成を妨げない程度に 広がっているこ とを特徴とする薄膜電界効果型トランジスタ。 - （２）絶縁性基板上に、基板側からゲート電極、ゲート
絶縁膜、非晶質シリコン薄膜を形成し、その上にエッチ
ングレートが遅い絶縁膜を、イオン注入する際の注入イ
オンの飛程にくらべて同程度かそれより小さくなる膜厚
で形成し、その上に前記絶縁膜に対しエッチングの選択
比が５以上とエッチングが速い絶縁膜を注入イオンの飛
程に比べて十分大きくなる膜厚分だけ積層し、この２層
から成る絶縁膜をソース・ドレイン分離絶縁膜のパタン
でサイドエッチングしないようにエッチングし、これに
レジストをかぶせたまま、エッチング液に浸し、エッチ
ングレートが速い絶縁膜をその膜厚の程度サイドエッチ
ングし、レジスト除去後全面にイオン注入することによ
り自己整合的に第１項に示す不純物分布を構成すること
を特徴とする薄膜電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13952189A JP2503656B2 (ja) | 1989-05-31 | 1989-05-31 | 薄膜電界効果型トランジスタ―およびその製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|---|
| JPH05211166A (ja) * | 1991-12-02 | 1993-08-20 | Nec Corp | 薄膜電界効果型トランジスタ |
| JPH06326127A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 薄膜電界効果トランジスタとその製造方法 |
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-
1989
- 1989-05-31 JP JP13952189A patent/JP2503656B2/ja not_active Expired - Lifetime
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| GB2393575B (en) * | 1999-03-10 | 2004-06-02 | Matsushita Electric Ind Co Ltd | Method of manufacturing a thin film transistor |
| GB2354882B (en) * | 1999-03-10 | 2004-06-02 | Matsushita Electric Ind Co Ltd | Thin film transistor panel and their manufacturing method |
| JP2002141513A (ja) * | 2000-11-07 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| WO2013100175A1 (en) | 2011-12-29 | 2013-07-04 | Dow Corning Toray Co., Ltd. | Multi-component type curable silicone rubber composition, material for electronic parts using such, and solar cell module |
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| JP2503656B2 (ja) | 1996-06-05 |
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