JPH0555570A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
- Publication number
- JPH0555570A JPH0555570A JP21869091A JP21869091A JPH0555570A JP H0555570 A JPH0555570 A JP H0555570A JP 21869091 A JP21869091 A JP 21869091A JP 21869091 A JP21869091 A JP 21869091A JP H0555570 A JPH0555570 A JP H0555570A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- amorphous
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 239000010409 thin film Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010410 layer Substances 0.000 claims abstract description 150
- 230000005669 field effect Effects 0.000 claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 12
- 239000001257 hydrogen Substances 0.000 claims abstract description 12
- 239000002356 single layer Substances 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 19
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 8
- 239000004973 liquid crystal related substance Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 239000007789 gas Substances 0.000 abstract description 7
- 239000010408 film Substances 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 230000001678 irradiating effect Effects 0.000 abstract 1
- 229910052698 phosphorus Inorganic materials 0.000 abstract 1
- 239000011574 phosphorus Substances 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004469 SiHx Inorganic materials 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 画素駆動及びその周辺回路に適し、製品の均
一性・再現性が優れた薄膜半導体装置及びその製造方法
を提供する。 【構成】 周辺駆動回路用薄膜トランジスタのチャンネ
ル領域は、多結晶及び非晶質シリコンの積層構造を用
い、画素駆動用薄膜トランジスタのチャンネル領域は単
層非晶質シリコン構造を用い、それぞれ逆スタガ構造と
する。周辺駆動回路用薄膜トランジスタの多結晶シリコ
ン層は非晶質シリコンの局所レーザアニールで形成す
る。
一性・再現性が優れた薄膜半導体装置及びその製造方法
を提供する。 【構成】 周辺駆動回路用薄膜トランジスタのチャンネ
ル領域は、多結晶及び非晶質シリコンの積層構造を用
い、画素駆動用薄膜トランジスタのチャンネル領域は単
層非晶質シリコン構造を用い、それぞれ逆スタガ構造と
する。周辺駆動回路用薄膜トランジスタの多結晶シリコ
ン層は非晶質シリコンの局所レーザアニールで形成す
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置に係り、
特に液晶ディスプレイに用いられるアクティブマトリッ
クス基板に好適な薄膜半導体装置及びその製造方法に関
する。
特に液晶ディスプレイに用いられるアクティブマトリッ
クス基板に好適な薄膜半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】液晶ディスプレイ用アクティブマトリッ
クス基板としては、画素駆動用の薄膜トランジスタと、
それらを駆動させる走査回路や信号回路の周辺駆動回路
用の薄膜トランジスタを同一基板上に形成させたものが
知られている。
クス基板としては、画素駆動用の薄膜トランジスタと、
それらを駆動させる走査回路や信号回路の周辺駆動回路
用の薄膜トランジスタを同一基板上に形成させたものが
知られている。
【０００３】画素駆動用及び周辺回路用の両者の薄膜ト
ランジスタをいずれも単結晶又多結晶シリコンの同一種
類で形成したもの、画素駆動用薄膜トランジスタを非晶
質シリコンの単層若しくは積層で、周辺回路用薄膜トラ
ンジスタを多結晶シリコンで形成したもの等がある。
ランジスタをいずれも単結晶又多結晶シリコンの同一種
類で形成したもの、画素駆動用薄膜トランジスタを非晶
質シリコンの単層若しくは積層で、周辺回路用薄膜トラ
ンジスタを多結晶シリコンで形成したもの等がある。
【０００４】前者の例としては、特開平１−１９４３５
１号公報があり、後者の例としては、特開昭６４−２０
８８号公報、アイ・イー・イー・イー・トランザクショ
ンオン エレクトロン デバイス 第３６巻第２８６８
頁〜第２８７２頁（IEEETransactions on Electron Dev
ices, Vol .36,pp2868〜2872(1989))等がある。
１号公報があり、後者の例としては、特開昭６４−２０
８８号公報、アイ・イー・イー・イー・トランザクショ
ンオン エレクトロン デバイス 第３６巻第２８６８
頁〜第２８７２頁（IEEETransactions on Electron Dev
ices, Vol .36,pp2868〜2872(1989))等がある。
【０００５】また、特開平２−２７３２０号公報には画
素駆動用薄膜トランジスタのチャンネル領域を非晶質シ
リコン、ソース、ドレン領域を多結晶シリコンで形成
し、周辺回路用薄膜トランジスタのチャンネル領域及び
ソース、ドレン領域を多結晶シリコンで形成した例が開
示されている。
素駆動用薄膜トランジスタのチャンネル領域を非晶質シ
リコン、ソース、ドレン領域を多結晶シリコンで形成
し、周辺回路用薄膜トランジスタのチャンネル領域及び
ソース、ドレン領域を多結晶シリコンで形成した例が開
示されている。
【０００６】
【発明が解決しようとする課題】周辺駆動回路を内蔵し
たアクティブマトリックス基板の薄膜トランジスタとし
ては、次の特性が要求される。画素駆動用薄膜トランジ
スタは、オフ電流が小さく、製法上は大面積基板内に形
成するためプロセスの均一性が得られやすいことが望ま
れる。一方、周辺駆動回路用薄膜トランジスタは、オン
電流を大きくするため電界効果移動度が大きいことが望
まれる。また両者の薄膜トランジスタを同一基板上に形
成するためには、両者の製造プロセスのマッチングが重
要課題である。
たアクティブマトリックス基板の薄膜トランジスタとし
ては、次の特性が要求される。画素駆動用薄膜トランジ
スタは、オフ電流が小さく、製法上は大面積基板内に形
成するためプロセスの均一性が得られやすいことが望ま
れる。一方、周辺駆動回路用薄膜トランジスタは、オン
電流を大きくするため電界効果移動度が大きいことが望
まれる。また両者の薄膜トランジスタを同一基板上に形
成するためには、両者の製造プロセスのマッチングが重
要課題である。
【０００７】上記従来構造においては、いずれも製造工
程が繁雑で、このため歩留りの低下、コスト高、大面積
基板内及び製造ロット間の不均一性の問題が有る。
程が繁雑で、このため歩留りの低下、コスト高、大面積
基板内及び製造ロット間の不均一性の問題が有る。
【０００８】例えば、多結晶シリコン薄膜トランジスタ
は製造工程の処理温度が高いため、使用可能な耐熱ガラ
ス基板が高価となる。
は製造工程の処理温度が高いため、使用可能な耐熱ガラ
ス基板が高価となる。
【０００９】単結晶シリコンをガラス基板に貼合せる方
法は、特性的には優れた周辺駆動回路が得られるが、製
造工程で繁雑で高価となる。
法は、特性的には優れた周辺駆動回路が得られるが、製
造工程で繁雑で高価となる。
【００１０】非晶質シリコン層をレーザアニールして多
結晶層とした正スタガ構造の薄膜トランジスタは、製法
が比較的簡単で、かつ特性的にも優れているが、液晶デ
ィスプレイ用アクティブマトリックスとしては遮光が必
要となり、この点でトータルプロセス工程数が増加す
る。
結晶層とした正スタガ構造の薄膜トランジスタは、製法
が比較的簡単で、かつ特性的にも優れているが、液晶デ
ィスプレイ用アクティブマトリックスとしては遮光が必
要となり、この点でトータルプロセス工程数が増加す
る。
【００１１】また、画素駆動用薄膜トランジスタを非晶
質シリコンで積層する構成は、非晶質層と非晶質層の接
合において、プラズマＣＶＤ時の形成条件、例えば高周
波出力、基板温度等のわずかな差異により、新たなトラ
ップ準位が形成され、特性のばらつきを生じやすい。
質シリコンで積層する構成は、非晶質層と非晶質層の接
合において、プラズマＣＶＤ時の形成条件、例えば高周
波出力、基板温度等のわずかな差異により、新たなトラ
ップ準位が形成され、特性のばらつきを生じやすい。
【００１２】本発明の目的は、画素駆動及びその周辺回
路に適し、製品の均一性・再現性が優れた薄膜半導体装
置及びその製造方法を提供することにある。
路に適し、製品の均一性・再現性が優れた薄膜半導体装
置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的は、同一の絶縁
基板上にゲート電極、ゲート絶縁層、単層の非晶質半導
体層チャンネル領域、ソース電極及びドレイン電極を順
次形成した第１の逆スタガ構造の電界効果型薄膜トラン
ジスタと、ゲート電極、ゲート絶縁層、結晶質と非晶質
の積層の半導体層のチャンネル領域、ソース電極及びド
レイン電極を順次形成した第２の逆スタガ構造の電界効
果型薄膜トランジスタとを有することにより達成され
る。
基板上にゲート電極、ゲート絶縁層、単層の非晶質半導
体層チャンネル領域、ソース電極及びドレイン電極を順
次形成した第１の逆スタガ構造の電界効果型薄膜トラン
ジスタと、ゲート電極、ゲート絶縁層、結晶質と非晶質
の積層の半導体層のチャンネル領域、ソース電極及びド
レイン電極を順次形成した第２の逆スタガ構造の電界効
果型薄膜トランジスタとを有することにより達成され
る。
【００１４】上記目的は、同一の絶縁基板上にゲート電
極、ゲート絶縁層、を順次形成し、該ゲート絶縁層上の
選択された領域に多結晶半導体層を形成し、該多結晶半
導体層上に非晶質半導体層、ソース電極及びドレイン電
極を形成することにより達成される。
極、ゲート絶縁層、を順次形成し、該ゲート絶縁層上の
選択された領域に多結晶半導体層を形成し、該多結晶半
導体層上に非晶質半導体層、ソース電極及びドレイン電
極を形成することにより達成される。
【００１５】上記目的は、同一の絶縁基板上にゲート電
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層上に第２の非晶質半導体層、ソース電極及びドレ
イン電極を形成することにより達成される。
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層上に第２の非晶質半導体層、ソース電極及びドレ
イン電極を形成することにより達成される。
【００１６】上記目的は、同一の絶縁基板上にゲート電
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層及び前記ゲート絶縁層を水素主体のプラズマ雰囲
気中で処理し続いてプラズマＣＶＤ法で第２の非晶質半
導体層を形成し、次にソース電極及びドレイン電極を形
成することにより達成される。
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層及び前記ゲート絶縁層を水素主体のプラズマ雰囲
気中で処理し続いてプラズマＣＶＤ法で第２の非晶質半
導体層を形成し、次にソース電極及びドレイン電極を形
成することにより達成される。
【００１７】
【作用】上記構成によれば、同一の絶縁基板上に第１、
第２の逆スタガ構造の電界効果型薄膜トランジスタが形
成され、第２の逆スタガ構造の電界効果型薄膜トランジ
スタのオン電流はソース電極から多結晶質半導体層チャ
ンネル領域を通ってドレイン電極へと流れる。非晶質層
に比べて結晶性が優れた多結晶層ではトラップ密度が著
しく低いため、高い電界効果移動度が得られる。また、
半導体層における非晶質層と多結晶層の接合は、新規な
トラップ準位や界面準位の形成は無く、清浄にのみ注意
すれば良好な接合が再現性良く得られる。一方、第１の
逆スタガ構造の電界効果型薄膜トランジスタは、単層の
非晶質半導体層チャンネル領域とゲート絶縁層との界面
の清浄に注意すれば、通常のプラズマＣＶＤ法による形
成で大面積均一性が得られる。
第２の逆スタガ構造の電界効果型薄膜トランジスタが形
成され、第２の逆スタガ構造の電界効果型薄膜トランジ
スタのオン電流はソース電極から多結晶質半導体層チャ
ンネル領域を通ってドレイン電極へと流れる。非晶質層
に比べて結晶性が優れた多結晶層ではトラップ密度が著
しく低いため、高い電界効果移動度が得られる。また、
半導体層における非晶質層と多結晶層の接合は、新規な
トラップ準位や界面準位の形成は無く、清浄にのみ注意
すれば良好な接合が再現性良く得られる。一方、第１の
逆スタガ構造の電界効果型薄膜トランジスタは、単層の
非晶質半導体層チャンネル領域とゲート絶縁層との界面
の清浄に注意すれば、通常のプラズマＣＶＤ法による形
成で大面積均一性が得られる。
【００１８】そして、第１、第２の逆スタガ構造の電界
効果型薄膜トランジスタの形成は、同一の絶縁基板上に
ゲート電極、ゲート絶縁層、を順次双方同時に形成し、
第２の逆スタガ構造の電界効果型薄膜トランジスタのゲ
ート絶縁層上の選択された領域に多結晶半導体層を形成
し、その多結晶半導体層以外の領域の非晶質膜を除去す
るプロセスだけが異なり、プロセスをほぼ同時進行させ
ることが可能であるからプロセスのマッチングがとれ第
１、第２の逆スタガ構造の電界効果型薄膜トランジスタ
を同一絶縁基板上に形成することが出来る。また、製造
プロセスが簡単であり、均一性・再現性に優れ、歩留ま
りが高くなる。
効果型薄膜トランジスタの形成は、同一の絶縁基板上に
ゲート電極、ゲート絶縁層、を順次双方同時に形成し、
第２の逆スタガ構造の電界効果型薄膜トランジスタのゲ
ート絶縁層上の選択された領域に多結晶半導体層を形成
し、その多結晶半導体層以外の領域の非晶質膜を除去す
るプロセスだけが異なり、プロセスをほぼ同時進行させ
ることが可能であるからプロセスのマッチングがとれ第
１、第２の逆スタガ構造の電界効果型薄膜トランジスタ
を同一絶縁基板上に形成することが出来る。また、製造
プロセスが簡単であり、均一性・再現性に優れ、歩留ま
りが高くなる。
【００１９】
【実施例】以下、本発明の実施例を図により説明する。
【００２０】図１は本実施例の薄膜半導体装置の縦断面
図である。左側に示す素子は周辺回路用薄膜トランジス
タ、右側に示す素子は画素駆動用薄膜トランジスタであ
る。本実施例では、表示部が対角３０５ｍｍ（１２イン
チ相当）の大きさの液晶ディスプレイ用アクティブマト
リックス基板を製造する場合としており、画素部は通常
の逆スタガ構造の非晶質Ｓｉ薄膜トランジスタを画素数
分４８０×６４０（×３）個を基板上に配列し、さら
に、周辺回路部においてはチャンネル領域が多結晶と非
晶質Ｓｉの二層構造とした同逆スタガ構造の薄膜トラン
ジスタ基板製作の場合である。このチャンネル領域に必
要なのは薄膜の多結晶であるが、薄膜にするとそれ以後
の他の膜を形成するプロセスで損傷を受けてチャンネル
領域として満足に作動しなくなるから、薄膜の多結晶を
保護する目的でその上に非晶質Ｓｉの層を形成し二層構
造としている。逆スタガ構造は遮光マスクが不要のため
使用される例が多い。
図である。左側に示す素子は周辺回路用薄膜トランジス
タ、右側に示す素子は画素駆動用薄膜トランジスタであ
る。本実施例では、表示部が対角３０５ｍｍ（１２イン
チ相当）の大きさの液晶ディスプレイ用アクティブマト
リックス基板を製造する場合としており、画素部は通常
の逆スタガ構造の非晶質Ｓｉ薄膜トランジスタを画素数
分４８０×６４０（×３）個を基板上に配列し、さら
に、周辺回路部においてはチャンネル領域が多結晶と非
晶質Ｓｉの二層構造とした同逆スタガ構造の薄膜トラン
ジスタ基板製作の場合である。このチャンネル領域に必
要なのは薄膜の多結晶であるが、薄膜にするとそれ以後
の他の膜を形成するプロセスで損傷を受けてチャンネル
領域として満足に作動しなくなるから、薄膜の多結晶を
保護する目的でその上に非晶質Ｓｉの層を形成し二層構
造としている。逆スタガ構造は遮光マスクが不要のため
使用される例が多い。
【００２１】まず、大きさ対角３５５ｍｍ（１４インチ
相当）、厚み１．１ｍｍのガラス製の絶縁基板１を用意
する。
相当）、厚み１．１ｍｍのガラス製の絶縁基板１を用意
する。
【００２２】図２に示す様に、絶縁基板１上にＣｒ層を
スパッタリング法にて厚さ３００ｎｍ堆積し、その後通
常のホトリソグラフの技術を用いてパターニングしゲー
ト電極２を形成する。
スパッタリング法にて厚さ３００ｎｍ堆積し、その後通
常のホトリソグラフの技術を用いてパターニングしゲー
ト電極２を形成する。
【００２３】図３に示すように、順次ゲート絶縁層とな
るＳｉＮ層３を３５０ｎｍ及び半導体薄膜の非晶質Ｓｉ
層４を６０ｎｍプラズマＣＶＤ法により堆積する。層堆
積条件は、ＳｉＮ層３は原料ガスとしてＳｉＨ4とＮＨ3
を用い、基板温度は３００℃とし、非晶質Ｓｉ層４は原
料ガスとしてＳｉＨ4とＨ2を用い、基板温度３６０℃で
堆積する。ここで重要なことは、非晶質Ｓｉ層４中の含
有水素濃度（Ｓｉ−Ｈ結合、Ｓｉ−Ｈ2結合、（Ｓｉ−
Ｈ2）ｎ結合等の水素濃度）が１０％以下とすることで
ある。このためには基板温度を高くし、反応圧力を低く
することが望ましい。基板温度３６０℃で堆積する非晶
質Ｓｉ層４中の水素含有量は約９％となる。尚、水素含
有量が１０％を越えると、次のレーザアニール時にＳｉ
層の剥離が生じやすい。これは、層中の水素やＳｉＨｘ
が急激に蒸発飛散するためと考えられる。同図左側の周
辺回路となる部分のゲート電極２の上層のゲート絶縁層
上の非晶質Ｓｉ層４のみに、エネルギー２８０ｍＪ／ｃ
ｍ2のＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を照
射する。この工程において、レーザ照射された非晶質Ｓ
ｉ層４は多結晶Ｓｉ層５に改質される。
るＳｉＮ層３を３５０ｎｍ及び半導体薄膜の非晶質Ｓｉ
層４を６０ｎｍプラズマＣＶＤ法により堆積する。層堆
積条件は、ＳｉＮ層３は原料ガスとしてＳｉＨ4とＮＨ3
を用い、基板温度は３００℃とし、非晶質Ｓｉ層４は原
料ガスとしてＳｉＨ4とＨ2を用い、基板温度３６０℃で
堆積する。ここで重要なことは、非晶質Ｓｉ層４中の含
有水素濃度（Ｓｉ−Ｈ結合、Ｓｉ−Ｈ2結合、（Ｓｉ−
Ｈ2）ｎ結合等の水素濃度）が１０％以下とすることで
ある。このためには基板温度を高くし、反応圧力を低く
することが望ましい。基板温度３６０℃で堆積する非晶
質Ｓｉ層４中の水素含有量は約９％となる。尚、水素含
有量が１０％を越えると、次のレーザアニール時にＳｉ
層の剥離が生じやすい。これは、層中の水素やＳｉＨｘ
が急激に蒸発飛散するためと考えられる。同図左側の周
辺回路となる部分のゲート電極２の上層のゲート絶縁層
上の非晶質Ｓｉ層４のみに、エネルギー２８０ｍＪ／ｃ
ｍ2のＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を照
射する。この工程において、レーザ照射された非晶質Ｓ
ｉ層４は多結晶Ｓｉ層５に改質される。
【００２４】図４において、一部多結晶Ｓｉ層５となっ
た非晶質Ｓｉ層４を極低濃度のＨＦ（１容）−ＨＮＯ3
（２容）−Ｈ2Ｏ（５容）の混液で１０秒間エッチング
して非晶質Ｓｉ層４のみをエッチングし、周辺回路とな
る部分の多結晶Ｓｉ層５を選択的にＳｉＮ層３上にパタ
ーニングする。
た非晶質Ｓｉ層４を極低濃度のＨＦ（１容）−ＨＮＯ3
（２容）−Ｈ2Ｏ（５容）の混液で１０秒間エッチング
して非晶質Ｓｉ層４のみをエッチングし、周辺回路とな
る部分の多結晶Ｓｉ層５を選択的にＳｉＮ層３上にパタ
ーニングする。
【００２５】図５に示すように、非晶質Ｓｉ層６及びこ
れにリンをドープしたｎ型Ｓｉ層７をプラズマＣＶＤ法
によりそれぞれ２２０ｎｍ、４０ｎｍ堆積する。堆積条
件は、次のとおりである。非晶質Ｓｉ層は６原料ガスと
してＳｉＨ4とＨ2を用い、基板温度は３００℃とし、こ
れにより堆積層中の水素濃度は１２〜１４％に制御され
る。ｎ型非晶質Ｓｉ層７は原料ガスとしてＳｉＨ4とド
ーパントとしてのＰＨ3（濃度１％、ベースガスＨ2）を
用い、基板温度は３００℃とし、堆積層の抵抗率は１０
3Ω−ｃmである。ここで重要なことはプロセスの再現性
向上のため、多結晶Ｓｉ層５を選択的にＳｉＮ層３上に
パターニングした基板表面のクリーニングを行うことで
ある。基板をプラズマＣＶＤ装置にセット後、非晶質Ｓ
ｉ層６及びｎ型Ｓｉ層７を堆積する前に水素又は水素と
ハロゲン化物（ＨＦ，ＮＦ3）の混合ガスのプラズマ中
で基板表面を薄くエッチングする。圧力０．８ＴｏＮ
（１００Ｐａ）供給電力０．８Ｗ／ｃm2のプラズマ処理
を行った。その結果、多結晶Ｓｉ層５は約１０ｎｍエッ
チングされるとともに、タングリングボンドが水素でタ
ーミネーションされる。上記の層形成は同一チャンバ内
で連続して実施することにより、コンタミネーションを
防止できる。この結果、周辺回路部はゲート電極２の上
部に改質した多結晶Ｓｉ層５と非晶質Ｓｉ層６、７の３
層積層構造が、また、画素部はゲート電極２の上部に非
晶質Ｓｉ層６、７の２層構造が形成される。
れにリンをドープしたｎ型Ｓｉ層７をプラズマＣＶＤ法
によりそれぞれ２２０ｎｍ、４０ｎｍ堆積する。堆積条
件は、次のとおりである。非晶質Ｓｉ層は６原料ガスと
してＳｉＨ4とＨ2を用い、基板温度は３００℃とし、こ
れにより堆積層中の水素濃度は１２〜１４％に制御され
る。ｎ型非晶質Ｓｉ層７は原料ガスとしてＳｉＨ4とド
ーパントとしてのＰＨ3（濃度１％、ベースガスＨ2）を
用い、基板温度は３００℃とし、堆積層の抵抗率は１０
3Ω−ｃmである。ここで重要なことはプロセスの再現性
向上のため、多結晶Ｓｉ層５を選択的にＳｉＮ層３上に
パターニングした基板表面のクリーニングを行うことで
ある。基板をプラズマＣＶＤ装置にセット後、非晶質Ｓ
ｉ層６及びｎ型Ｓｉ層７を堆積する前に水素又は水素と
ハロゲン化物（ＨＦ，ＮＦ3）の混合ガスのプラズマ中
で基板表面を薄くエッチングする。圧力０．８ＴｏＮ
（１００Ｐａ）供給電力０．８Ｗ／ｃm2のプラズマ処理
を行った。その結果、多結晶Ｓｉ層５は約１０ｎｍエッ
チングされるとともに、タングリングボンドが水素でタ
ーミネーションされる。上記の層形成は同一チャンバ内
で連続して実施することにより、コンタミネーションを
防止できる。この結果、周辺回路部はゲート電極２の上
部に改質した多結晶Ｓｉ層５と非晶質Ｓｉ層６、７の３
層積層構造が、また、画素部はゲート電極２の上部に非
晶質Ｓｉ層６、７の２層構造が形成される。
【００２６】図６に示すように、ｎ型非晶質Ｓｉ層７及
び非晶質Ｓｉ層６を通常のホトリソグラフィ技術によ
り、島状にパターニングし、薄膜トランジスタの能動領
域を形成する。
び非晶質Ｓｉ層６を通常のホトリソグラフィ技術によ
り、島状にパターニングし、薄膜トランジスタの能動領
域を形成する。
【００２７】図７に示すようにスパッタリング法にて透
明電極である酸化インジウム・スズ（ＩＴＯ）層を厚さ
１２０ｎｍ堆積した後これもホトリソグラフィ技術でパ
ターニングして画素用透明電極層８を形成する。
明電極である酸化インジウム・スズ（ＩＴＯ）層を厚さ
１２０ｎｍ堆積した後これもホトリソグラフィ技術でパ
ターニングして画素用透明電極層８を形成する。
【００２８】図８に示すように、Ｃｒ層９及びＡｌ層１
０をそれぞれ層厚６０ｎｍ及び３５０ｎｍスパタリング
法にて順次堆積する。その後ホトリソグラフィによりソ
ース及びドレイン電極をパターニングし、更に引続い
て、ソースとドレイン電極間に露出したｎ型非晶質Ｓｉ
層７をドライエッチングする。これにより、シリコン薄
膜トランジスタのチャンネル領域は、周辺回路用薄膜ト
ランジスタは多結晶Ｓｉ５層と非晶質Ｓｉ層６の積層構
造となり、画素駆動用薄膜トランジスタは非晶質Ｓｉ６
層の単層構造となる。次に上記基板にパッシベーション
層１１としてプラズマＣＶＤ法によりＳｉＮを層厚約１
μｍに堆積する。このようなプロセスを経て周辺回路内
蔵アクティブマトリックス基板が実現できる。本実施例
では半導体の素材としてＳｉを用いたが他の素材例えば
ＧａＡｓ、Ｇｅ、Ｃｅでも同様に可能である。
０をそれぞれ層厚６０ｎｍ及び３５０ｎｍスパタリング
法にて順次堆積する。その後ホトリソグラフィによりソ
ース及びドレイン電極をパターニングし、更に引続い
て、ソースとドレイン電極間に露出したｎ型非晶質Ｓｉ
層７をドライエッチングする。これにより、シリコン薄
膜トランジスタのチャンネル領域は、周辺回路用薄膜ト
ランジスタは多結晶Ｓｉ５層と非晶質Ｓｉ層６の積層構
造となり、画素駆動用薄膜トランジスタは非晶質Ｓｉ６
層の単層構造となる。次に上記基板にパッシベーション
層１１としてプラズマＣＶＤ法によりＳｉＮを層厚約１
μｍに堆積する。このようなプロセスを経て周辺回路内
蔵アクティブマトリックス基板が実現できる。本実施例
では半導体の素材としてＳｉを用いたが他の素材例えば
ＧａＡｓ、Ｇｅ、Ｃｅでも同様に可能である。
【００２９】本実施例で製作したそれぞれの薄膜トラン
ジスタの特性は、周辺回路部においては電界効果移動
度；５０ｃｍ2／Ｖ・ｓ、しきい電圧；２．２±０．１
Ｖ、オフ電流２〜６×１０~12Ａ（Ｖｇ＝−５Ｖ）が得
られ、画素部においては、電界効果移動度；０．３〜
０．６ｃm2／Ｖ・ｓ、しきい電圧；１．５±０．２Ｖ、
オフ電流；１〜３×１０~12Ａが得られる。
ジスタの特性は、周辺回路部においては電界効果移動
度；５０ｃｍ2／Ｖ・ｓ、しきい電圧；２．２±０．１
Ｖ、オフ電流２〜６×１０~12Ａ（Ｖｇ＝−５Ｖ）が得
られ、画素部においては、電界効果移動度；０．３〜
０．６ｃm2／Ｖ・ｓ、しきい電圧；１．５±０．２Ｖ、
オフ電流；１〜３×１０~12Ａが得られる。
【００３０】
【発明の効果】本発明によれば、第２の逆スタガ構造の
電界効果型薄膜トランジスタのオン電流は多結晶質半導
体層チャンネル領域を流れ、多結晶層ではトラップ密度
が著しく低いため、高い電界効果移動度が得られる。一
方、第１の逆スタガ構造の電界効果型薄膜トランジスタ
は、通常のプラズマＣＶＤ法で大面積均一性が得られ
る。 そして、第１、第２の逆スタガ構造の電界効果型
薄膜トランジスタの形成は、プロセスをほぼ同時進行さ
せることが可能であるからプロセスのマッチングがとれ
同一基板上に形成することが出来る。また、製造プロセ
スが簡単であり、均一性・再現性に優れ、歩留まりが高
くなる。
電界効果型薄膜トランジスタのオン電流は多結晶質半導
体層チャンネル領域を流れ、多結晶層ではトラップ密度
が著しく低いため、高い電界効果移動度が得られる。一
方、第１の逆スタガ構造の電界効果型薄膜トランジスタ
は、通常のプラズマＣＶＤ法で大面積均一性が得られ
る。 そして、第１、第２の逆スタガ構造の電界効果型
薄膜トランジスタの形成は、プロセスをほぼ同時進行さ
せることが可能であるからプロセスのマッチングがとれ
同一基板上に形成することが出来る。また、製造プロセ
スが簡単であり、均一性・再現性に優れ、歩留まりが高
くなる。
【図１】本発明の実施例の薄膜半導体装置の縦断面図で
ある。
ある。
【図２】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図３】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図４】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図５】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図６】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図７】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図８】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
１ 絶縁基板 ２ ゲート電極 ３ ゲート絶縁層 ４ 非晶質シリコン層 ５ 多結晶シリコン層 ６ 非晶質シリコン層 ７ ｎ型非晶質シリコン層 ８ 画素用透明電極層 ９ ソース電極層 １０ ドレイン電極層 １１ パッシベーション層
Claims (9)
- 【請求項１】 同一の絶縁基板上にゲート電極、ゲート
絶縁層、単層の非晶質半導体層チャンネル領域、ソース
電極及びドレイン電極を順次形成した第１の逆スタガ構
造の電界効果型薄膜トランジスタと、ゲート電極、ゲー
ト絶縁層、結晶質と非晶質の積層の半導体層チャンネル
領域、ソース電極及びドレイン電極を順次形成した第２
の逆スタガ構造の電界効果型薄膜トランジスタとを有す
ることを特徴とする薄膜半導体装置。 - 【請求項２】 前記半導体層はシリコンを主体とするこ
とを特徴とする請求項１に記載の薄膜半導体装置。 - 【請求項３】 請求項１に記載の第１の逆スタガ構造の
電界効果型薄膜トランジスタで形成した画素駆動用スイ
ッチング素子と、第２の逆スタガ構造の電界効果型薄膜
トランジスタで形成した前記画素駆動用スイッチング素
子の周辺回路とを有することを特徴とする液晶ディスプ
レイ用アクティブマトリックス基板。 - 【請求項４】 同一の絶縁基板上にゲート電極、ゲート
絶縁層を順次形成し、該ゲート絶縁層上の選択された領
域に多結晶半導体層を形成し、該多結晶半導体層上に非
晶質半導体層、ソース電極及びドレイン電極を形成する
ことを特徴とする薄膜半導体装置の製造方法。 - 【請求項５】 同一の絶縁基板上にゲート電極、ゲート
絶縁層、第１の非晶質半導体層を順次形成し、該第１の
非晶質半導体層上の選択された領域にレーザアニール
し、該第１の非晶質半導体層の不要領域をエッチング除
去して多結晶半導体層を形成し、該多結晶半導体層上に
第２の非晶質半導体層、ソース電極及びドレイン電極を
形成することを特徴とする薄膜半導体装置の製造方法。 - 【請求項６】 同一の絶縁基板上にゲート電極、ゲート
絶縁層、第１の非晶質半導体層を順次形成し、該第１の
非晶質半導体層上の選択された領域にレーザアニール
し、該第１の非晶質半導体層の不要領域をエッチング除
去して多結晶半導体層を形成し、該多結晶半導体層及び
前記ゲート絶縁層を水素主体のプラズマ雰囲気中で処理
し続いてプラズマＣＶＤ法で第２の非晶質半導体層を形
成し、次にソース電極及びドレイン電極を形成すること
を特徴とする薄膜半導体装置の製造方法。 - 【請求項７】 前記第１の非晶質半導体層をＳｉＨ4と
Ｈ2を用いプラズマＣＶＤ法により形成し、前記第１の
非晶質半導体層中のＨ2含有量を１０％以下とすること
を特徴とする請求項５または請求項６に記載の半導体装
置の製造方法。 - 【請求項８】 請求項４から請求項７のうち何れかの請
求項に記載の半導体装置の製造方法により製造された半
導体装置。 - 【請求項９】 請求項４から請求項７のうち何れかの請
求項に記載の半導体装置の製造方法により製造された液
晶ディスプレイ用アクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21869091A JP2814319B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21869091A JP2814319B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555570A true JPH0555570A (ja) | 1993-03-05 |
| JP2814319B2 JP2814319B2 (ja) | 1998-10-22 |
Family
ID=16723889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21869091A Expired - Lifetime JP2814319B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814319B2 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064819A (ja) * | 2007-09-04 | 2009-03-26 | Hitachi Displays Ltd | 液晶表示装置 |
| JP2009099636A (ja) * | 2007-10-15 | 2009-05-07 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
| JP2009163247A (ja) * | 2008-12-07 | 2009-07-23 | Sakae Tanaka | 高性能表示装置とその製造方法 |
| JP2009211007A (ja) * | 2008-03-06 | 2009-09-17 | Hitachi Displays Ltd | 液晶表示装置 |
| JP2009224589A (ja) * | 2008-03-17 | 2009-10-01 | Hitachi Displays Ltd | 表示装置およびその製造方法 |
| JP2009289890A (ja) * | 2008-05-28 | 2009-12-10 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| US7678204B2 (en) | 2002-12-10 | 2010-03-16 | Nippon Steel Corporation | Good-workability and high-strength cold-rolled steel sheet excellent in post-painting corrosion resistance |
| JP2010245480A (ja) * | 2009-04-10 | 2010-10-28 | Hitachi Displays Ltd | 表示装置 |
| JP2011009689A (ja) * | 2008-12-11 | 2011-01-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置 |
| US7994505B2 (en) | 2008-08-06 | 2011-08-09 | Hitachi Displays, Ltd. | Liquid crystal display device |
| US8129724B2 (en) | 2008-11-07 | 2012-03-06 | Hitachi Displays, Ltd. | Display device including first, second, and third semiconductor films |
| CN102405527A (zh) * | 2010-05-11 | 2012-04-04 | 松下电器产业株式会社 | 显示装置用薄膜半导体器件及其制造方法 |
| CN102576733A (zh) * | 2009-07-24 | 2012-07-11 | 株式会社V技术 | 薄膜晶体管、其制造方法及液晶显示装置 |
| US8310611B2 (en) | 2008-08-07 | 2012-11-13 | Hitachi Displays, Ltd. | Display device and manufacturing method thereof |
| US8624256B2 (en) | 2007-08-21 | 2014-01-07 | Japan Display Inc. | Display device |
| CN105390551A (zh) * | 2015-10-28 | 2016-03-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| CN105845737A (zh) * | 2016-05-17 | 2016-08-10 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| JP2017046007A (ja) * | 2009-09-16 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| WO2017042941A1 (ja) * | 2015-09-10 | 2017-03-16 | 堺ディスプレイプロダクト株式会社 | 表示装置及び表示装置の製造方法 |
| CN111725239A (zh) * | 2020-06-09 | 2020-09-29 | 武汉华星光电半导体显示技术有限公司 | 显示面板驱动电路、阵列基板及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5245287B2 (ja) | 2007-05-18 | 2013-07-24 | ソニー株式会社 | 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062158A (ja) * | 1983-09-16 | 1985-04-10 | Fujitsu Ltd | 薄膜トランジスタアレイ |
| JPS63119576A (ja) * | 1986-11-07 | 1988-05-24 | Ricoh Co Ltd | 薄膜トランジスターの活性領域の形成方法 |
| JPH0380569A (ja) * | 1989-08-23 | 1991-04-05 | Oki Electric Ind Co Ltd | 薄膜トランジスタ |
| JPH03171776A (ja) * | 1989-11-30 | 1991-07-25 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1991
- 1991-08-29 JP JP21869091A patent/JP2814319B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062158A (ja) * | 1983-09-16 | 1985-04-10 | Fujitsu Ltd | 薄膜トランジスタアレイ |
| JPS63119576A (ja) * | 1986-11-07 | 1988-05-24 | Ricoh Co Ltd | 薄膜トランジスターの活性領域の形成方法 |
| JPH0380569A (ja) * | 1989-08-23 | 1991-04-05 | Oki Electric Ind Co Ltd | 薄膜トランジスタ |
| JPH03171776A (ja) * | 1989-11-30 | 1991-07-25 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7678204B2 (en) | 2002-12-10 | 2010-03-16 | Nippon Steel Corporation | Good-workability and high-strength cold-rolled steel sheet excellent in post-painting corrosion resistance |
| US8624256B2 (en) | 2007-08-21 | 2014-01-07 | Japan Display Inc. | Display device |
| JP2009064819A (ja) * | 2007-09-04 | 2009-03-26 | Hitachi Displays Ltd | 液晶表示装置 |
| JP2009099636A (ja) * | 2007-10-15 | 2009-05-07 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
| JP2009211007A (ja) * | 2008-03-06 | 2009-09-17 | Hitachi Displays Ltd | 液晶表示装置 |
| US8247817B2 (en) | 2008-03-06 | 2012-08-21 | Hitachi Displays, Ltd. | Liquid crystal display device |
| JP2009224589A (ja) * | 2008-03-17 | 2009-10-01 | Hitachi Displays Ltd | 表示装置およびその製造方法 |
| US8421940B2 (en) | 2008-03-17 | 2013-04-16 | Hitachi Displays, Ltd. | Display device and manufacturing method thereof |
| JP2009289890A (ja) * | 2008-05-28 | 2009-12-10 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| US7923725B2 (en) | 2008-05-28 | 2011-04-12 | Mitsubishi Electric Corporation | Semiconductor device and a method of manufacturing the same |
| US7994505B2 (en) | 2008-08-06 | 2011-08-09 | Hitachi Displays, Ltd. | Liquid crystal display device |
| US8310611B2 (en) | 2008-08-07 | 2012-11-13 | Hitachi Displays, Ltd. | Display device and manufacturing method thereof |
| US8129724B2 (en) | 2008-11-07 | 2012-03-06 | Hitachi Displays, Ltd. | Display device including first, second, and third semiconductor films |
| JP2009163247A (ja) * | 2008-12-07 | 2009-07-23 | Sakae Tanaka | 高性能表示装置とその製造方法 |
| JP2011009689A (ja) * | 2008-12-11 | 2011-01-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置 |
| JP2010245480A (ja) * | 2009-04-10 | 2010-10-28 | Hitachi Displays Ltd | 表示装置 |
| CN102576733A (zh) * | 2009-07-24 | 2012-07-11 | 株式会社V技术 | 薄膜晶体管、其制造方法及液晶显示装置 |
| JP2017046007A (ja) * | 2009-09-16 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN102405527A (zh) * | 2010-05-11 | 2012-04-04 | 松下电器产业株式会社 | 显示装置用薄膜半导体器件及其制造方法 |
| US10310347B2 (en) | 2015-09-10 | 2019-06-04 | Sakai Display Products Corporation | Display apparatus and method of manufacturing display apparatus |
| JPWO2017042941A1 (ja) * | 2015-09-10 | 2018-08-16 | 堺ディスプレイプロダクト株式会社 | 表示装置及び表示装置の製造方法 |
| WO2017042941A1 (ja) * | 2015-09-10 | 2017-03-16 | 堺ディスプレイプロダクト株式会社 | 表示装置及び表示装置の製造方法 |
| CN108028030A (zh) * | 2015-09-10 | 2018-05-11 | 堺显示器制品株式会社 | 显示装置和显示装置的制造方法 |
| CN105390551B (zh) * | 2015-10-28 | 2018-05-29 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| CN105390551A (zh) * | 2015-10-28 | 2016-03-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| US20180197998A1 (en) | 2016-05-17 | 2018-07-12 | Boe Technology Group Co., Ltd. | Thin film transistor, array substrate, and display apparatus, and fabrication methods thereof |
| CN105845737A (zh) * | 2016-05-17 | 2016-08-10 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| US10269984B2 (en) | 2016-05-17 | 2019-04-23 | Beijing Boe Display Technology Co., Ltd. | Thin film transistor, array substrate, and display apparatus, and fabrication methods thereof |
| CN105845737B (zh) * | 2016-05-17 | 2019-07-02 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| CN111725239A (zh) * | 2020-06-09 | 2020-09-29 | 武汉华星光电半导体显示技术有限公司 | 显示面板驱动电路、阵列基板及其制造方法 |
| WO2021248568A1 (zh) * | 2020-06-09 | 2021-12-16 | 武汉华星光电半导体显示技术有限公司 | 显示面板驱动电路、阵列基板及其制造方法 |
| CN111725239B (zh) * | 2020-06-09 | 2022-04-05 | 武汉华星光电半导体显示技术有限公司 | 显示面板驱动电路、阵列基板及其制造方法 |
| US11482546B2 (en) | 2020-06-09 | 2022-10-25 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Method of fabricating array substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2814319B2 (ja) | 1998-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2814319B2 (ja) | 液晶表示装置及びその製造方法 | |
| US5424230A (en) | Method of manufacturing a polysilicon thin film transistor | |
| JPS59208783A (ja) | 薄膜トランジスタ | |
| JPH10163498A (ja) | 薄膜トランジスタ、薄膜トランジスタの製造方法、及び液晶表示装置 | |
| JPH08228011A (ja) | 半導体装置およびその製造方法 | |
| JPH05226656A (ja) | 薄膜半導体装置及びその製造方法 | |
| JPH0563196A (ja) | 薄膜半導体装置及びその製造方法並び液晶表示装置 | |
| JPH0640550B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS599941A (ja) | 薄膜半導体装置の製造方法 | |
| US20130087802A1 (en) | Thin film transistor, fabrication method therefor, and display device | |
| JPH11102907A (ja) | 半導体装置の製造方法および絶縁膜形成装置 | |
| JP3057770B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS62172761A (ja) | 非晶質シリコン薄膜トランジスタおよびその製造方法 | |
| JPH034566A (ja) | 薄膜電界効果型トランジスタ―およびその製造方法 | |
| JPH07263698A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6482685B1 (en) | Method for fabricating a low temperature polysilicon thin film transistor incorporating multi-layer channel passivation step | |
| JPS58102560A (ja) | 薄膜トランジスタの製造方法 | |
| JP2864658B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3613221B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH10177968A (ja) | 薄膜素子、薄膜素子の形成方法、薄膜トランジスタの製造方法及び液晶表示装置の製造方法 | |
| JP2777101B2 (ja) | トランジスタとその製造方法 | |
| JP2000150907A (ja) | 半導体装置の作製方法 | |
| JP2561572B2 (ja) | 絶縁ゲイト型電界効果トランジスタの作製方法 | |
| JPH06132535A (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070814 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100814 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100814 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100814 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100814 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110814 Year of fee payment: 13 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110814 Year of fee payment: 13 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110814 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110814 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110814 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 14 |