CN105845737A - 薄膜晶体管及其制造方法、阵列基板、显示装置 - Google Patents

薄膜晶体管及其制造方法、阵列基板、显示装置 Download PDF

Info

Publication number
CN105845737A
CN105845737A CN201610327734.XA CN201610327734A CN105845737A CN 105845737 A CN105845737 A CN 105845737A CN 201610327734 A CN201610327734 A CN 201610327734A CN 105845737 A CN105845737 A CN 105845737A
Authority
CN
China
Prior art keywords
pattern
layer
source
underlay substrate
amorphous silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610327734.XA
Other languages
English (en)
Other versions
CN105845737B (zh
Inventor
白金超
郭会斌
丁向前
王静
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Display Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Display Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201610327734.XA priority Critical patent/CN105845737B/zh
Publication of CN105845737A publication Critical patent/CN105845737A/zh
Priority to US15/741,753 priority patent/US10269984B2/en
Priority to PCT/CN2017/072637 priority patent/WO2017197923A1/en
Priority to EP17733727.6A priority patent/EP3459119A4/en
Application granted granted Critical
Publication of CN105845737B publication Critical patent/CN105845737B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Abstract

本发明公开一种薄膜晶体管及其制造方法、阵列基板、显示装置，属于显示技术领域。薄膜晶体管包括：衬底基板，衬底基板上形成有栅极；形成有栅极的衬底基板上形成有栅绝缘层；形成有栅绝缘层的衬底基板上形成有有源层和源漏极金属图案，有源层包括多晶硅图案和位于多晶硅图案上的非晶硅图案；其中，源漏极金属图案包括源极和漏极，源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触。本发明解决了薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。本发明用于阵列基板。

Description

薄膜晶体管及其制造方法、阵列基板、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种薄膜晶体管及其制造方法、阵列基板、显示装置。
背景技术
在显示行业中，显示装置的像素单元中形成有薄膜晶体管(英文：Thin FilmTransistor；简称：TFT)，该TFT可以驱动像素单元实现图像显示。
相关技术中，TFT可以为a-Si(中文：非晶硅)TFT，a-Si TFT包括：衬底基板和依次形成在衬底基板上的栅极、栅绝缘层、有源层和源漏极金属图案，其中，有源层包括采用a-Si材料形成的a-Si层，源漏极金属图案包括：源极和漏极，源极和漏极分别与a-Si层接触，且漏极还与像素单元中的像素电极接触，栅极可以控制TFT的开启和关闭，在TFT开启时，源极上的电流能够依次通过a-Si层和漏极写入像素电极，来向像素电极充电。
在实现本发明的过程中，发明人发现相关技术至少存在以下问题：
由于源极和漏极分别与非晶硅层接触，在向像素电极充电时，TFT的源极上的电流需要通过a-Si层才能到达漏极，而a-Si的电子迁移率较小，因此，a-SiTFT的开态电流较小，充电率较低。
发明内容
为了解决TFT的开态电流较小，充电率较低的问题，本发明提供一种薄膜晶体管及其制造方法、阵列基板、显示装置。所述技术方案如下：
第一方面，提供一种薄膜晶体管，所述薄膜晶体管包括：衬底基板，
所述衬底基板上形成有栅极；
形成有所述栅极的衬底基板上形成有栅绝缘层；
形成有所述栅绝缘层的衬底基板上形成有有源层和源漏极金属图案，所述有源层包括多晶硅图案和位于所述多晶硅图案上的非晶硅图案；
其中，所述源漏极金属图案包括源极和漏极，所述源极分别与所述多晶硅图案和所述非晶硅图案接触，所述漏极分别与所述多晶硅图案和所述非晶硅图案接触。
可选地，所述有源层还包括：位于所述非晶硅图案和所述多晶硅图案上的欧姆接触图案，
所述欧姆接触图案包括：源极接触图案和漏极接触图案，所述源极接触图案与所述漏极接触图案不接触，且所述源极接触图案分别与所述源极、所述多晶硅图案和所述非晶硅图案接触，所述漏极接触图案分别与所述漏极、所述多晶硅图案和所述非晶硅图案接触。
可选地，所述欧姆接触图案分别与所述非晶硅图案和所述多晶硅图案部分接触；
所述非晶硅图案在所述衬底基板上的正投影位于所述多晶硅图案在所述衬底基板上的正投影区域内；
所述欧姆接触图案在所述衬底基板上的正投影与所述源漏极金属图案在所述衬底基板上的正投影重合；
所述多晶硅图案在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影重合。
可选地，所述非晶硅图案在所述衬底基板上的正投影的中心与所述多晶硅图案在所述衬底基板上的正投影的中心重合。
可选地，所述欧姆接触图案的形成材料包括：n+非晶硅。
第二方面，提供一种薄膜晶体管的制造方法，所述方法包括：
在衬底基板上形成栅极；
在形成有所述栅极的衬底基板上形成栅绝缘层；
在形成有所述栅绝缘层的衬底基板上形成有源层和源漏极金属图案，所述有源层包括多晶硅图案和位于所述多晶硅图案上的非晶硅图案；
其中，所述源漏极金属图案包括源极和漏极，所述源极分别与所述多晶硅图案和所述非晶硅图案接触，所述漏极分别与所述多晶硅图案和所述非晶硅图案接触。
可选地，所述有源层还包括：位于所述非晶硅图案和所述多晶硅图案上的欧姆接触图案，
所述欧姆接触图案包括：源极接触图案和漏极接触图案，所述源极接触图案与所述漏极接触图案不接触，且所述源极接触图案分别与所述源极、所述多晶硅图案和所述非晶硅图案接触，所述漏极接触图案分别与所述漏极、所述多晶硅图案和所述非晶硅图案接触。
可选地，所述在形成有所述栅绝缘层的衬底基板上形成有源层和源漏极金属图案，包括：
在形成有所述栅绝缘层的衬底基板上形成多晶硅层；
在形成有所述多晶硅层的衬底基板上形成第一非晶硅层；
通过一次构图工艺对所述第一非晶硅层进行处理，得到所述非晶硅图案；
在形成有所述非晶硅图案的衬底基板上依次形成欧姆接触层和源漏极金属层；
通过一次构图工艺对所述源漏极金属层、所述欧姆接触层和所述多晶硅层进行处理，得到所述源漏极金属图案、所述欧姆接触图案和所述多晶硅图案。
可选地，所述通过一次构图工艺对所述源漏极金属层、所述欧姆接触层和所述多晶硅层进行处理，得到所述源漏极金属图案、所述欧姆接触图案和所述多晶硅图案，包括：
在形成有所述源漏极金属层的衬底基板上形成光刻胶层；
采用半色调掩膜版对形成有所述光刻胶层的衬底基板进行曝光、显影后，得到光刻胶图案，所述光刻胶图案包括：第一光刻胶区、第二光刻胶区和光刻胶完全去除区，所述第一光刻胶区对应待形成的所述源漏极金属图案，所述第二光刻胶区对应待形成的所述源漏极金属图案的源极和漏极之间的区域，所述光刻胶完全去除区对应其他区域；
采用刻蚀工艺对所述光刻胶完全去除区对应的源漏极金属层、欧姆接触层和多晶硅层进行处理，得到所述多晶硅图案、初始欧姆接触图案和初始源漏极金属图案；
去除所述第二光刻胶区的光刻胶；
采用刻蚀工艺对所述第二光刻胶区对应的初始源漏极金属图案和初始欧姆接触图案进行处理，得到所述源漏极金属图案和所述欧姆接触图案；
剥离所述第一光刻胶区的光刻胶。
可选地，所述在形成有所述栅绝缘层的衬底基板上形成多晶硅层，包括：
在形成有所述栅绝缘层的衬底基板上形成第二非晶硅层；
采用高温脱氢工艺对所述第二非晶硅层进行处理，得到脱氢后的第二非晶硅层；
采用退火工艺对所述脱氢后的第二非晶硅层进行处理，使所述脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层。
可选地，所述采用退火工艺对所述脱氢后的第二非晶硅层进行处理，使所述脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层，包括：
采用退火工艺对所述脱氢后的第二非晶硅层上，所述栅极对应的区域进行处理，使所述第二非晶硅层上所述栅极对应的区域的非晶硅转化为多晶硅，得到多晶硅层，所述多晶硅层包括：多晶硅区和非晶硅区；
其中，所述光刻胶完全去除区在所述衬底基板上的正投影与所述非晶硅区在所述衬底基板上的正投影重合。
可选地，所述欧姆接触图案分别与所述非晶硅图案和所述多晶硅图案部分接触；
所述非晶硅图案在所述衬底基板上的正投影位于所述多晶硅图案在所述衬底基板上的正投影区域内；
所述欧姆接触图案在所述衬底基板上的正投影与所述源漏极金属图案在所述衬底基板上的正投影重合；
所述多晶硅图案在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影重合。
可选地，所述非晶硅图案在所述衬底基板上的正投影的中心与所述多晶硅图案在所述衬底基板上的正投影的中心重合。
可选地，所述欧姆接触图案的形成材料包括：n+非晶硅。
第三方面，提供一种阵列基板，所述阵列基板包括：第一方面所述的薄膜晶体管。
可选地，形成有所述薄膜晶体管的衬底基板上形成有钝化层，所述钝化层上形成有过孔；
形成有所述钝化层的衬底基板上形成有像素电极，所述像素电极通过所述过孔与所述薄膜晶体管的漏极接触。
第四方面，提供一种显示装置，所述显示装置包括第三方面所述的阵列基板。
本发明提供的技术方案带来的有益效果是：
本发明提供的薄膜晶体管及其制造方法、阵列基板、显示装置，薄膜晶体管包括：衬底基板，衬底基板上形成有栅极，形成有栅极的衬底基板上形成有栅绝缘层，形成有栅绝缘层的衬底基板上形成有有源层和源漏极金属图案，有源层包括多晶硅图案和位于多晶硅图案上的非晶硅图案，源漏极金属图案包括源极和漏极，源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触。由于源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本发明。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图；
图2是本发明实施例提供的另一种薄膜晶体管的结构示意图；
图3是本发明实施例提供的一种薄膜晶体管的制造方法的方法流程图；
图4-1是本发明实施例提供的另一种薄膜晶体管的制造方法的方法流程图；
图4-2是本发明实施例提供的一种在衬底基板上形成栅极后的结构示意图；
图4-3是本发明实施例提供的一种在形成有栅极的衬底基板上形成栅绝缘层后的结构示意图；
图4-4是本发明实施例提供的一种在形成有栅绝缘层的衬底基板上形成有源层和源漏极金属图案后的结构示意图；
图4-5是本发明实施例提供的一种在形成有栅绝缘层的衬底基板上形成有源层和源漏极金属图案的方法流程图；
图4-6是本发明实施例提供的一种在形成有栅绝缘层的衬底基板上形成多晶硅层的方法流程图；
图4-7是本发明实施例提供的一种在形成有栅绝缘层的衬底基板上形成第二晶硅层后的结构示意图；
图4-8是本发明实施例提供的一种采用退火工艺对脱氢后的第二非晶硅层进行处理后的结构示意图；
图4-9是本发明实施例提供的一种在形成有多晶硅层的衬底基板上形成第一非晶硅层后的结构示意图；
图4-10是本发明实施例提供的一种通过一次构图工艺对第一非晶硅层进行处理后的结构示意图；
图4-11是本发明实施例提供的一种在形成有非晶硅图案的衬底基板上依次形成欧姆接触层和源漏极金属层后的结构示意图；
图4-12是本发明实施例提供的一种通过一次构图工艺对源漏极金属层、欧姆接触层和多晶硅层进行处理的方法流程图；
图4-13是本发明实施例提供的一种在形成有源漏极金属层的衬底基板上形成光刻胶层后的结构示意图；
图4-14是本发明实施例提供的一种对形成有光刻胶层的衬底基板进行曝光、显影后的结构示意图；
图4-15是本发明实施例提供的一种采用刻蚀工艺对光刻胶完全去除区对应的源漏极金属层、欧姆接触层和多晶硅层进行处理后的结构示意图；
图4-16是本发明实施例提供的一种去除第二光刻胶区的光刻胶后的结构示意图；
图4-17是本发明实施例提供的一种采用刻蚀工艺对第二光刻胶区对应的初始源漏极金属图案和初始欧姆接触图案进行处理后的结构示意图；
图5是本发明实施例提供的一种阵列基板的结构示意图。
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参考图1，其示出了本发明实施例提供的一种薄膜晶体管00结构示意图，参见图1，该薄膜晶体管00包括：衬底基板001。衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。
衬底基板001上形成有栅极002；形成有栅极002的衬底基板001上形成有栅绝缘(英文：Gate Insulator；简称：GI)层003；形成有栅绝缘层003的衬底基板001上形成有有源层004和源漏极金属图案005，有源层004包括多晶硅(英文：p-Si)图案0041和位于多晶硅图案0041上的非晶硅图案0042。
其中，源漏极金属图案005包括源极0051和漏极0052，源极0051分别与多晶硅图案0041和非晶硅图案0042接触，漏极0052分别与多晶硅图案0041和非晶硅图案0042接触。
综上所述，本发明实施例提供的薄膜晶体管，由于源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
请参考图2，其示出了本发明实施例提供的另一种薄膜晶体管00结构示意图，参见图2，该薄膜晶体管00包括：衬底基板001。衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。
衬底基板001上形成有栅极002；形成有栅极002的衬底基板001上形成有栅绝缘层003；形成有栅绝缘层003的衬底基板001上形成有有源层004和源漏极金属图案005，有源层004包括多晶硅图案0041和位于多晶硅图案0041上的非晶硅图案0042。
其中，源漏极金属图案005包括源极0051和漏极0052，源极0051分别与多晶硅图案0041和非晶硅图案0042接触，漏极0052分别与多晶硅图案0041和非晶硅图案0042接触。
进一步地，请继续参考图2，有源层004还可以包括：位于非晶硅图案0042和多晶硅图案0041上的欧姆接触图案0043。该欧姆接触图案0043的形成材料包括：n+非晶硅(英文：n+a-Si)，且该欧姆接触图案0043包括：源极接触图案00431和漏极接触图案00432，该源极接触图案00431与源极0051对应，且该源极接触图案00431分别与源极0051、多晶硅图案0041和非晶硅图案0042接触，该漏极接触图案00432与漏极0052对应，且漏极接触图案00432分别与漏极0052、多晶硅图案0041和非晶硅图案0042接触。
可选地，如图2所示，欧姆接触图案0043分别与非晶硅图案0042和多晶硅图案0041部分接触，也即是，欧姆接触图案0043的一部分与非晶硅图案0042接触，另一部分与多晶硅图案0041接触，本发明实施例对此不作限定。
可选地，非晶硅图案0042在衬底基板001上的正投影位于多晶硅图案0041在衬底基板001上的正投影区域内，这样可以便于欧姆接触图案0043分别与非晶硅图案0042和多晶硅图案0041部分接触。
可选地，欧姆接触图案0043在衬底基板001上的正投影与源漏极金属图案005在衬底基板001上的正投影重合；多晶硅图案0041在衬底基板001上的正投影与栅极002在衬底基板001上的正投影重合。
可选地，非晶硅图案0042在衬底基板001上的正投影的中心与多晶硅图案0041在衬底基板001上的正投影的中心重合。
可选地，在本发明实施例中，栅极002和源漏极金属图案005的形成材料均可以为金属材料，其具体可以为金属Mo(中文：钼)、金属Cu(中文：铜)、金属Al(中文：铝)及其合金材料，栅绝缘层003的形成材料可以为二氧化硅、氮化硅或者二氧化硅和氮化硅的混合材料，本发明实施例在此不再赘述。
在图2所示的薄膜晶体管00中，栅极002可以控制薄膜晶体管00的开启和关闭，在薄膜晶体管00开启时，源极0051上的电流主要通过源极接触图案00431、多晶硅图案0041、漏极接触图案00432到达漏极0052，在薄膜晶体管00关闭时，漏极0052上的电流主要通过漏极接触图案00432、非晶硅图案0042、源极接触图案00431到达源极0051，而多晶硅图案0041的电子迁移率较高，非晶硅图案0042的电子迁移率较低，这样一来，由于在薄膜晶体管00开启时，源极0051上的电流是通过多晶硅图案0041到达漏极0052的，在薄膜晶体管00关闭时，漏极0052上的电流是通过非晶硅图案0042到达源极0051的，因此，可以增大薄膜晶体管00的开态电流，减小薄膜晶体管00的关态电流。
综上所述，本发明实施例提供的薄膜晶体管，由于源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
相关技术中的TFT还包括低温多晶硅(英文：Low Temperature Poly-silicon；简称：LTPS)TFT，LTPS-TFT包括：衬底基板和依次形成在衬底基板上的栅极、栅绝缘层、有源层和源漏极金属图案，其中，有源层为采用低温多晶硅技术形成的多晶硅有源层，源漏极金属图案包括：源极和漏极，源极和漏极分别与多晶硅有源层接触，由于多晶硅的电子迁移率较高(通常是a-Si的百倍以上)，因此，LTPS-TFT的开态电流较大，充电率较高，但是LTPS-TFT存在关态电流较大的问题，影响LTPS-TFT的工作性能，而采用本发明实施例提供的薄膜晶体管，源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管关闭时，漏极上的电流能够通过非晶硅图案到达源极，对漏极上的电荷进行释放，而非晶硅图案的电子迁移率较低，因此，可以减小薄膜晶体管的关态电流。
相关技术中，为了保证a-Si TFT的充电率，通常将a-Si TFT的尺寸设置的较大，这样一来，严重影响了像素单元的开口率，限制了高分辨率和窄边框产品开发，本发明实施例提供的薄膜晶体管，可以在保证像素单元的开口率的前提下，提高了薄膜晶体管的充电率，因此，可以适用于高分辨率和窄边框产品的开发。
本发明实施例提供的薄膜晶体管可以应用于下文的方法，本发明实施例中薄膜晶体管的制造方法和制造原理可以参见下文各实施例中的描述。
请参考图3，其示出了本发明实施例提供的一种薄膜晶体管的制造方法的方法流程图，该薄膜晶体管的制造方法可以用于制造图1或图2所示的薄膜晶体管。参见图3，该薄膜晶体管的制造方法可以包括：
步骤301、在衬底基板上形成栅极。
步骤302、在形成有栅极的衬底基板上形成栅绝缘层。
步骤303、在形成有栅绝缘层的衬底基板上形成有源层和源漏极金属图案，有源层包括多晶硅图案和位于多晶硅图案上的非晶硅图案。
其中，源漏极金属图案包括源极和漏极，源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触。
综上所述，本发明实施例提供的薄膜晶体管的制造方法，由于源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
可选地，有源层还包括：位于非晶硅图案和多晶硅图案上的欧姆接触图案，
欧姆接触图案包括：源极接触图案和漏极接触图案，源极接触图案与漏极接触图案不接触，且源极接触图案分别与源极、多晶硅图案和非晶硅图案接触，漏极接触图案分别与漏极、多晶硅图案和非晶硅图案接触。
可选地，步骤303可以包括：
在形成有栅绝缘层的衬底基板上形成多晶硅层；
在形成有多晶硅层的衬底基板上形成第一非晶硅层；
通过一次构图工艺对第一非晶硅层进行处理，得到非晶硅图案；
在形成有非晶硅图案的衬底基板上依次形成欧姆接触层和源漏极金属层；
通过一次构图工艺对源漏极金属层、欧姆接触层和多晶硅层进行处理，得到源漏极金属图案、欧姆接触图案和多晶硅图案。
可选地，通过一次构图工艺对源漏极金属层、欧姆接触层和多晶硅层进行处理，得到源漏极金属图案、欧姆接触图案和多晶硅图案，包括：
在形成有源漏极金属层的衬底基板上形成光刻胶层；
采用半色调掩膜版对形成有光刻胶层的衬底基板进行曝光、显影后，得到光刻胶图案，光刻胶图案包括：第一光刻胶区、第二光刻胶区和光刻胶完全去除区，第一光刻胶区对应待形成的源漏极金属图案，第二光刻胶区对应待形成的源漏极金属图案的源极和漏极之间的区域，光刻胶完全去除区对应其他区域；
采用刻蚀工艺对光刻胶完全去除区对应的源漏极金属层、欧姆接触层和多晶硅层进行处理，得到多晶硅图案、初始欧姆接触图案和初始源漏极金属图案；
去除第二光刻胶区的光刻胶；
采用刻蚀工艺对第二光刻胶区对应的初始源漏极金属图案和初始欧姆接触图案进行处理，得到源漏极金属图案和欧姆接触图案；
剥离第一光刻胶区的光刻胶。
可选地，在形成有栅绝缘层的衬底基板上形成多晶硅层，包括：
在形成有栅绝缘层的衬底基板上形成第二非晶硅层；
采用高温脱氢工艺对第二非晶硅层进行处理，得到脱氢后的第二非晶硅层；
采用退火工艺对脱氢后的第二非晶硅层进行处理，使脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层。
可选地，采用退火工艺对脱氢后的第二非晶硅层进行处理，使脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层，包括：
采用退火工艺对脱氢后的第二非晶硅层上，栅极对应的区域进行处理，使第二非晶硅层上栅极对应的区域的非晶硅转化为多晶硅，得到多晶硅层，多晶硅层包括：多晶硅区和非晶硅区；
其中，光刻胶完全去除区在衬底基板上的正投影与非晶硅区在衬底基板上的正投影重合。
可选地，欧姆接触图案分别与非晶硅图案和多晶硅图案部分接触；
非晶硅图案在衬底基板上的正投影位于多晶硅图案在衬底基板上的正投影区域内；
欧姆接触图案在衬底基板上的正投影与源漏极金属图案在衬底基板上的正投影重合；
多晶硅图案在衬底基板上的正投影与栅极在衬底基板上的正投影重合。
可选地，非晶硅图案在衬底基板上的正投影的中心与多晶硅图案在衬底基板上的正投影的中心重合。
可选地，欧姆接触图案的形成材料包括：n+非晶硅。
上述所有可选技术方案，可以采用任意结合形成本发明的可选实施例，在此不再赘述。
综上所述，本发明实施例提供的薄膜晶体管的制造方法，由于源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
请参考图4-1，其示出了本发明实施例提供的另一种薄膜晶体管的制造方法的方法流程图，本实施例以制造图2所示的薄膜晶体管为例进行说明。参见图4-1，该薄膜晶体管的制造方法可以包括：
步骤401、在衬底基板上形成栅极。
示例地，请参考图4-2，其示出了本发明实施例提供的一种在衬底基板001上形成栅极002后的结构示意图。其中，衬底基板001可以为透明基板，其具体可以是采用玻璃、石英、透明树脂等具有一定坚固性的导光且非金属材料制成的基板。栅极002可以采用金属材料形成，比如，栅极002采用金属Mo、金属Cu、金属Al及其合金材料制造而成，栅极002的厚度的取值范围可以根据实际需要设置，本发明实施例对此不作限定。
示例地，可以采用磁控溅射、热蒸发或者等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition；简称：PECVD)等方法在衬底基板001上沉积一层具有一定厚度的金属材料，得到金属材质层，然后通过一次构图工艺对金属材质层进行处理得到栅极002。其中，一次构图工艺包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离，因此，通过一次构图工艺对金属材质层进行处理得到栅极002可以包括：在金属材质层上涂覆一层具有一定厚度的光刻胶得到光刻胶层，采用掩膜版对光刻胶层进行曝光，使光刻胶层形成完全曝光区和非曝光区，之后采用显影工艺处理，使完全曝光区的光刻胶被完全去除，非曝光区的光刻胶全部保留，采用刻蚀工艺对金属材质层上完全曝光区对应的区域进行刻蚀，之后剥离非曝光区的光刻胶，金属材质层上非曝光区对应的区域形成栅极002。
需要说明的是，本发明实施例是以采用正性光刻胶形成栅极002为例进行说明的，实际应用中，还可以采用负性光刻胶形成栅极002，本发明实施例对此不做限定。
步骤402、在形成有栅极的衬底基板上形成栅绝缘层。
请参考图4-3，其示出了本发明实施例提供的一种在形成有栅极002的衬底基板001上形成栅绝缘层003后的结构示意图。其中，栅绝缘层003可以采用二氧化硅、氮化硅或者二氧化硅和氮化硅的混合材料形成，且栅绝缘层003的厚度可以根据实际需要设置，本发明实施例对此不做限定。
示例地，可以采用涂覆、磁控溅射、热蒸发或者PECVD等方法在形成有栅极002的衬底基板001上沉积一层具有一定厚度的二氧化硅，得二氧化硅材质层，并进行烘烤处理形成栅绝缘层003。
需要说明的是，实际应用中，当栅绝缘层003包括图形时，还可以通过一次构图工艺对二氧化硅材质层进行处理得到栅绝缘层003，本发明实施例在此不再赘述。
步骤403、在形成有栅绝缘层的衬底基板上形成有源层和源漏极金属图案，有源层包括多晶硅图案和位于多晶硅图案上的非晶硅图案，源漏极金属图案包括源极和漏极，源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触。
请参考图4-4，其示出了本发明实施例提供的一种在形成有栅绝缘层003的衬底基板001上形成有源层004和源漏极金属图案005后的结构示意图。参见图4-4，有源层004包括多晶硅图案0041、位于多晶硅图案0041上的非晶硅图案0042以及位于非晶硅图案0042和多晶硅图案0041上的欧姆接触图案0043，该欧姆接触图案0043包括：源极接触图案00431和漏极接触图案00432；源漏极金属图案005包括源极0051和漏极0052，源极接触图案00431与源极0051对应，且源极接触图案00431分别与源及0051、多晶硅图案0041和非晶硅图案0042接触，漏极接触图案00432与漏极0052对应，且漏极接触图案00432分别与漏极0052、多晶硅图案0041和非晶硅图案0042接触。可选地，如图4-4所示，欧姆接触图案0043分别与非晶硅图案0042和多晶硅图案0041部分接触，也即是，欧姆接触图案0043的一部分与非晶硅图案0042接触，另一部分与多晶硅图案0041接触，本发明实施例对此不作限定。非晶硅图案0042在衬底基板001上的正投影位于多晶硅图案0041在衬底基板001上的正投影区域内；欧姆接触图案0043在衬底基板001上的正投影与源漏极金属图案005在衬底基板001上的正投影重合；多晶硅图案0041在衬底基板001上的正投影与栅极002在衬底基板001上的正投影重合，非晶硅图案0042在衬底基板001上的正投影的中心与多晶硅图案0041在衬底基板001上的正投影的中心重合。其中，欧姆接触图案0043的形成材料包括：n+非晶硅(英文：n+a-Si)。
请参考图4-5，其示出了本发明实施例提供的一种在形成有栅绝缘层的衬底基板上形成有源层和源漏极金属图案的方法流程图，参见图4-5，该方法可以包括：
子步骤4031、在形成有栅绝缘层的衬底基板上形成多晶硅层。
可选地，请参考图4-6，其示出了本发明实施例提供的一种在形成有栅绝缘层的衬底基板上形成多晶硅层的方法流程图，参见图4-6，该方法可以包括：
子步骤40311、在形成有栅绝缘层的衬底基板上形成第二非晶硅层。
示例地，请参考图4-7，其示出了本发明实施例提供的一种在形成有栅绝缘层003的衬底基板001上形成第二晶硅层F2后的结构示意图，该第二晶硅层F2的厚度可以根据实际需要设置，本发明实施例对此不做限定。
示例地，可以采用涂覆、磁控溅射、热蒸发或者PECVD等方法在形成有栅绝缘层003的衬底基板001上沉积一层具有一定厚度的非晶硅，并进行烘烤处理得到第二晶硅层F2。
子步骤40312、采用高温脱氢工艺对第二非晶硅层进行处理，得到脱氢后的第二非晶硅层。
其中，采用高温脱氢工艺对第二晶硅层F2进行处理的具体过程可以参考相关技术，本发明实施例在此不再赘述。但是需要说明的是，采用高温脱氢工艺对第二非晶硅层F2进行处理可以去除第二晶硅层F2中的氢原子，这样可以避免在后续的退火工艺中，由于氢原子的存在导致的爆炸。
子步骤40313、采用退火工艺对脱氢后的第二非晶硅层进行处理，使脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层。
对第二晶硅层F2进行脱氢后，可以采用退火工艺对脱氢后的第二非晶硅层进行处理，使脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层。示例地，请参考图4-8，其示出了本发明实施例提供的一种采用退火工艺对脱氢后的第二非晶硅层进行处理后的结构示意图，优选地，可以采用激光退火工艺对脱氢后的第二非晶硅层上，栅极002对应的区域进行处理，使第二非晶硅层上栅极002对应的区域的非晶硅转化为多晶硅，得到多晶硅层D，如图4-8所示，该多晶硅层D包括：多晶硅区D1和非晶硅区D2，多晶硅区D1在衬底基板001上的正投影与栅极002在衬底基板001上的正投影重合。
需要说明的是，由于衬底基板001的面积通常较大，因此，形成在衬底基板001上的第二非晶硅层的面积也较大，若对脱氢后的整个第二非晶硅层进行退火，退火的均一性难以控制，导致薄膜晶体管的制造方法无法应用于高世代线，而由于栅极002在脱氢后的第二非晶硅层的对应的区域的面积远小于脱氢后的第二非晶硅层的面积，本发明实施例通过对脱氢后的第二非晶硅层上，栅极002对应的区域进行退火，可以提高退火的均一性，因此，本发明实施例提供的薄膜晶体管的制造方法能够应用于高世代线。
子步骤4032、在形成有多晶硅层的衬底基板上形成第一非晶硅层。
示例地，请参考图4-9，其示出了本发明实施例提供的一种在形成有多晶硅层D的衬底基板上形成第一非晶硅层F1后的结构示意图。该第一非晶硅层F1的形成过程可以参考上述子步骤40311，本发明实施例在此不再赘述。
子步骤4033、通过一次构图工艺对第一非晶硅层进行处理，得到非晶硅图案。
示例地，请参考图4-10，其示出了本发明实施例提供的一种通过一次构图工艺对第一非晶硅层F1进行处理后的结构示意图。其中，一次构图工艺包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离，因此，通过一次构图工艺对第一非晶硅层F1进行处理，得到非晶硅图案0042可以包括：在第一非晶硅层F1上涂覆一层具有一定厚度的光刻胶形成光刻胶层，采用掩膜版对光刻胶层进行曝光，使光刻胶层形成完全曝光区和非曝光区，之后采用显影工艺处理，使完全曝光区的光刻胶被完全去除，非曝光区的光刻胶全部保留，采用刻蚀工艺对第一非晶硅层F1上完全曝光区对应的区域进行刻蚀，之后剥离非曝光区的光刻胶，第一非晶硅层F1上非曝光区对应的区域形成非晶硅图案0042。
子步骤4034、在形成有非晶硅图案的衬底基板上依次形成欧姆接触层和源漏极金属层。
示例地，请参考图4-11，其示出了本发明实施例提供的一种在形成有非晶硅图案0042的衬底基板001上依次形成欧姆接触层M和源漏极金属层S后的结构示意图。其中，欧姆接触层M可以采用n+a-Si形成，源漏极金属层S可以采用金属材料形成，比如，源漏极金属层S可以采用金属Mo、金属Cu、金属Al及其合金材料形成，本发明实施例对此不作限定。
示例地，可以采用磁控溅射、热蒸发或者PECVD等方法在形成有非晶硅图案0042的衬底基板001上沉积一层具有一定厚度的n+a-Si得到欧姆接触层M，然后再采用磁控溅射、热蒸发或者PECVD等方法在形成有欧姆接触层M的衬底基板001上沉积一层具有一定厚度的金属材料，得到金属材质层，将金属材质层作为源漏极金属层S。
子步骤4035、通过一次构图工艺对源漏极金属层、欧姆接触层和多晶硅层进行处理，得到源漏极金属图案、欧姆接触图案和多晶硅图案。
其中，通过一次构图工艺对源漏极金属层S、欧姆接触层M和多晶硅层D进行处理后的结构示意图可以参考图4-4，本发明实施例在此不再赘述。
可选地，请参考图4-12，其示出了本发明实施例提供的一种通过一次构图工艺对源漏极金属层、欧姆接触层和多晶硅层进行处理的方法流程图，参见图4-12，该方法可以包括：
子步骤40351、在形成有源漏极金属层的衬底基板上形成光刻胶层。
请参考图4-13，其示出了本发明实施例提供的一种在形成有源漏极金属层S的衬底基板001上形成光刻胶层R后的结构示意图。其中，该光刻胶层R的厚度可以根据实际需要设置，且该光刻胶层R可以为正性光刻胶层或者负性光刻胶层，本发明实施例对此不做限定，本发明实施例以该光刻胶层R为正性光刻胶层为例进行说明，示例地，可以在形成有源漏极金属层S的衬底基板001上涂覆一层具有一定厚度的正性光刻胶得到光刻胶层R。
子步骤40352、采用半色调掩膜版对形成有光刻胶层的衬底基板进行曝光、显影后，得到光刻胶图案，光刻胶图案包括：第一光刻胶区、第二光刻胶区和光刻胶完全去除区，第一光刻胶区对应待形成的源漏极金属图案，第二光刻胶区对应待形成的源漏极金属图案的源极和漏极之间的区域，光刻胶完全去除区对应其他区域。
请参考图4-14，其示出了本发明实施例提供的一种对形成有光刻胶层R的衬底基板001进行曝光、显影后的结构示意图。参见图4-14，采用半色调掩膜版对形成有光刻胶层R的衬底基板001进行曝光、显影后，得到光刻胶图案R1，该光刻胶图案R1包括：第一光刻胶区R11、第二光刻胶区R12和光刻胶完全去除区R13，第一光刻胶区R11对应待形成的源漏极金属图案，第二光刻胶区R12对应待形成的源漏极金属图案的源极和漏极之间的区域，光刻胶完全去除区R13对应其他区域。
示例地，可以采用具有相应图形的半色调掩膜版对形成有光刻胶层R的衬底基板001进行曝光，使得光刻胶层R形成完全曝光区、部分曝光区和非曝光区，之后采用显影工艺对曝光后的衬底基板001进行显影处理，去除完全曝光区的光刻胶，保留部分曝光区和非曝光区的光刻胶，得到如图4-14所示的光刻胶图案R1。
子步骤40353、采用刻蚀工艺对光刻胶完全去除区对应的源漏极金属层、欧姆接触层和多晶硅层进行处理，得到多晶硅图案、初始欧姆接触图案和初始源漏极金属图案。
请参考图4-15，其示出了本发明实施例提供的一种采用刻蚀工艺对光刻胶完全去除区R13对应的源漏极金属层S、欧姆接触层M和多晶硅层D进行处理后的结构示意图。参见图4-15，采用刻蚀工艺对光刻胶完全去除区R13对应的源漏极金属层S、欧姆接触层M和多晶硅层D进行处理后，得到源漏极金属层S对应的初始源漏极金属图案S1、欧姆接触层M对应的初始欧姆接触图案M1和多晶硅图案0041。可选地，在刻蚀的过程中，可以依次对光刻胶完全去除区R13对应的源漏极金属层S、光刻胶完全去除区R13对应的欧姆接触层M和光刻胶完全去除区R13对应的多晶硅层D分别进行刻蚀，本发明实施例对此不作限定。
子步骤40354、去除第二光刻胶区的光刻胶。
请参考图4-16，其示出了本发明实施例提供的一种去除第二光刻胶区R12的光刻胶后的结构示意图。其中，可以采用显影、灰化、剥离等工艺去除第二光刻胶区R12的光刻胶，本发明实施例对此不作限定。
子步骤40355、采用刻蚀工艺对第二光刻胶区对应的初始源漏极金属图案和初始欧姆接触图案进行处理，得到源漏极金属图案和欧姆接触图案。
请参考图4-17，其示出了本发明实施例提供的一种采用刻蚀工艺对第二光刻胶区R12对应的初始源漏极金属图案S1和初始欧姆接触图案M1进行处理后的结构示意图。参见图4-17，在采用刻蚀工艺对第二光刻胶区R12对应的初始源漏极金属图案S1和初始欧姆接触图案M1进行处理后，形成源漏极金属图案和欧姆接触图案，源漏极金属图案包括源极0051和漏极0052，欧姆接触图案包括源极接触图案00431和漏极接触图案00432。可选地，在刻蚀的过程中，可以依次对第二光刻胶区R12对应的初始源漏极金属图案S1、第二光刻胶区R12对应的初始欧姆接触图案M1分别进行刻蚀，本发明实施例对此不作限定。
子步骤40556、剥离第一光刻胶区的光刻胶。
其中，剥离第一光刻胶区R11的光刻胶后的结构示意图可以参考图4-4，本发明实施例在此不再赘述。
需要说明的是，本发明实施例提供的薄膜晶体管的制造方法制造的薄膜晶体管可以用于扭曲向列(英文：Twisted Nematic；简称：TN)型阵列基板、垂直配向(英文：Vertical Alignment；简称：VA)型阵列基板、平面转换(英文：In-Plane Switching；简称：IPS)型阵列基板、高级超维转换(英文：ADvanced SuperDimension Switch；简称：ADS)阵列基板，在此不再赘述。
综上所述，本发明实施例提供的薄膜晶体管的制造方法，由于源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
相关技术中的TFT还包括LTPS-TFT，LTPS-TFT包括：衬底基板和依次形成在衬底基板上的栅极、栅绝缘层、有源层和源漏极金属图案，其中，有源层为采用低温多晶硅技术形成的多晶硅有源层，源漏极金属图案包括：源极和漏极，源极和漏极分别与多晶硅有源层接触，由于多晶硅的电子迁移率较高，因此，LTPS-TFT的开态电流较大，充电率较高，但是LTPS-TFT存在关态电流较大的问题，影响LTPS-TFT的工作性能，而采用本发明实施例提供的薄膜晶体管的制造方法制造的薄膜晶体管，源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管关闭时，漏极上的电流能够通过非晶硅图案到达源极，对漏极上的电荷进行释放，而非晶硅图案的电子迁移率较低，因此，可以减小薄膜晶体管的关态电流。
相关技术中，为了保证a-Si TFT的充电率，通常将a-Si TFT的尺寸设置的较大，这样一来，严重影响了像素单元的开口率，限制了高分辨率和窄边框产品开发，本发明实施例提供的薄膜晶体管，可以在保证像素单元的开口率的前提下，提高了薄膜晶体管的充电率，因此，可以适用于高分辨率和窄边框产品的开发。
相关技术中的LTPS-TFT的有源层的制造过程工艺步骤繁多，通常需要大约10道mask(中文：构图工艺)，且有源层的制造过程还涉及激光退火工艺、离子注入、高温工艺、脱氢加氢活化工艺等一些难点工艺技术，在激光退火工艺中，是对整张衬底基板进行激光退火，由于衬底基板的面积较大，因此，对整张衬底基板进行激光退火的均一性较差，导致LTPS-TFT目前只能在六代线及以下开发量产，无法应用于高世代线，并且LTPS-TFT的良率较低，制造过程设备投资较大且与a-Si TFT产线的兼容性较差，而本发明实施例提供的薄膜晶体管的制造方法中，无需进行离子注入工艺等工艺，因此，简化了TFT的制造工艺步骤，且由于是对栅极在非晶硅层对应的区域进行退火，可以保证退火的均一性，提高了薄膜晶体管的良率，降低了设备投资费用，且本发明实施例提供的薄膜晶体管的制造方法与a-Si TFT产线有较好的兼容性。
请参考图5，其示出了本发明实施例提供的一种阵列基板0的结构示意图，该阵列基板0包括：如图1或图2所示的薄膜晶体管。
进一步地，形成有薄膜晶体管的衬底基板001上形成有钝化层01，钝化层01上形成有过孔(图5中未标出)；形成有钝化层01的衬底基板001上形成有像素电极02，像素电极02通过过孔与薄膜晶体管的漏极0052接触。
可选地，阵列基板0还可以包括：栅线(图5中未示出)、数据线(图5中未示出)和公共电极线03，栅线可以与薄膜晶体管的栅极002连接，数据线可以与薄膜晶体管的源极0051连接，公共电极线可以与公共电极连接，该公共电极可以设置在阵列基板0上，栅线、公共电极线03以及栅极002可以位于同一层，且可以通过同一次构图工艺形成，本发明实施例对此不作限定。
其中，钝化层01可以采用二氧化硅材料或者氮化硅材料制造而成，像素电极02可以采用氧化铟锡(英文：Indium tin oxide；简称：ITO)材料或者氧化铟锌(英文：Indium zinc oxide；简称：IZO)材料制造而成，示例地，可以采用磁控溅射、热蒸发或者PECVD等方法形成钝化层01，然后通过一次构图工艺在钝化层01上形成过孔，之后采用磁控溅射、热蒸发或者PECVD等方法在形成有钝化层01的衬底基板001上沉积一层具有一定厚度的ITO材料，得到ITO材质层，然后通过一次构图工艺对ITO材质层进行处理得到像素电极02，本发明实施例在此不再赘述。
综上所述，本发明实施例提供的阵列基板，由于薄膜晶体管的源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
本发明实施例还提供了一种显示装置，该显示装置包括图5所示的阵列基板，该显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
综上所述，本发明实施例提供的显示装置包括阵列基板，由于阵列基板的薄膜晶体管的源极分别与多晶硅图案和非晶硅图案接触，漏极分别与多晶硅图案和非晶硅图案接触，在薄膜晶体管开启时，源极上的电流能够通过多晶硅图案到达漏极，而多晶硅图案的电子迁移率较高，因此，可以增大薄膜晶体管的开态电流，提高充电率，解决了相关技术中薄膜晶体管的开态电流较小，充电率较低的问题，达到了增大薄膜晶体管的开态电流，提高充电率的效果。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括：衬底基板，
所述衬底基板上形成有栅极；
形成有所述栅极的衬底基板上形成有栅绝缘层；
形成有所述栅绝缘层的衬底基板上形成有有源层和源漏极金属图案，所述有源层包括多晶硅图案和位于所述多晶硅图案上的非晶硅图案；
其中，所述源漏极金属图案包括源极和漏极，所述源极分别与所述多晶硅图案和所述非晶硅图案接触，所述漏极分别与所述多晶硅图案和所述非晶硅图案接触。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述有源层还包括：位于所述非晶硅图案和所述多晶硅图案上的欧姆接触图案，
所述欧姆接触图案包括：源极接触图案和漏极接触图案，所述源极接触图案与所述漏极接触图案不接触，且所述源极接触图案分别与所述源极、所述多晶硅图案和所述非晶硅图案接触，所述漏极接触图案分别与所述漏极、所述多晶硅图案和所述非晶硅图案接触。
3.根据权利要求2所述的薄膜晶体管，其特征在于，
所述欧姆接触图案分别与所述非晶硅图案和所述多晶硅图案部分接触；
所述非晶硅图案在所述衬底基板上的正投影位于所述多晶硅图案在所述衬底基板上的正投影区域内；
所述欧姆接触图案在所述衬底基板上的正投影与所述源漏极金属图案在所述衬底基板上的正投影重合；
所述多晶硅图案在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影重合。
4.根据权利要求3所述的薄膜晶体管，其特征在于，
所述非晶硅图案在所述衬底基板上的正投影的中心与所述多晶硅图案在所述衬底基板上的正投影的中心重合。
5.根据权利要求2至4任一所述的薄膜晶体管，其特征在于，
所述欧姆接触图案的形成材料包括：n+非晶硅。
6.一种薄膜晶体管的制造方法，其特征在于，所述方法包括：
在衬底基板上形成栅极；
在形成有所述栅极的衬底基板上形成栅绝缘层；
在形成有所述栅绝缘层的衬底基板上形成有源层和源漏极金属图案，所述有源层包括多晶硅图案和位于所述多晶硅图案上的非晶硅图案；
其中，所述源漏极金属图案包括源极和漏极，所述源极分别与所述多晶硅图案和所述非晶硅图案接触，所述漏极分别与所述多晶硅图案和所述非晶硅图案接触。
7.根据权利要求6所述的方法，其特征在于，所述有源层还包括：位于所述非晶硅图案和所述多晶硅图案上的欧姆接触图案，
所述欧姆接触图案包括：源极接触图案和漏极接触图案，所述源极接触图案与所述漏极接触图案不接触，且所述源极接触图案分别与所述源极、所述多晶硅图案和所述非晶硅图案接触，所述漏极接触图案分别与所述漏极、所述多晶硅图案和所述非晶硅图案接触。
8.根据权利要求7所述的方法，其特征在于，所述在形成有所述栅绝缘层的衬底基板上形成有源层和源漏极金属图案，包括：
在形成有所述栅绝缘层的衬底基板上形成多晶硅层；
在形成有所述多晶硅层的衬底基板上形成第一非晶硅层；
通过一次构图工艺对所述第一非晶硅层进行处理，得到所述非晶硅图案；
在形成有所述非晶硅图案的衬底基板上依次形成欧姆接触层和源漏极金属层；
通过一次构图工艺对所述源漏极金属层、所述欧姆接触层和所述多晶硅层进行处理，得到所述源漏极金属图案、所述欧姆接触图案和所述多晶硅图案。
9.根据权利要求8所述的方法，其特征在于，所述通过一次构图工艺对所述源漏极金属层、所述欧姆接触层和所述多晶硅层进行处理，得到所述源漏极金属图案、所述欧姆接触图案和所述多晶硅图案，包括：
在形成有所述源漏极金属层的衬底基板上形成光刻胶层；
采用半色调掩膜版对形成有所述光刻胶层的衬底基板进行曝光、显影后，得到光刻胶图案，所述光刻胶图案包括：第一光刻胶区、第二光刻胶区和光刻胶完全去除区，所述第一光刻胶区对应待形成的所述源漏极金属图案，所述第二光刻胶区对应待形成的所述源漏极金属图案的源极和漏极之间的区域，所述光刻胶完全去除区对应其他区域；
采用刻蚀工艺对所述光刻胶完全去除区对应的源漏极金属层、欧姆接触层和多晶硅层进行处理，得到所述多晶硅图案、初始欧姆接触图案和初始源漏极金属图案；
去除所述第二光刻胶区的光刻胶；
采用刻蚀工艺对所述第二光刻胶区对应的初始源漏极金属图案和初始欧姆接触图案进行处理，得到所述源漏极金属图案和所述欧姆接触图案；
剥离所述第一光刻胶区的光刻胶。
10.根据权利要求8所述的方法，其特征在于，所述在形成有所述栅绝缘层的衬底基板上形成多晶硅层，包括：
在形成有所述栅绝缘层的衬底基板上形成第二非晶硅层；
采用高温脱氢工艺对所述第二非晶硅层进行处理，得到脱氢后的第二非晶硅层；
采用退火工艺对所述脱氢后的第二非晶硅层进行处理，使所述脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层。
11.根据权利要求10所述的方法，其特征在于，所述采用退火工艺对所述脱氢后的第二非晶硅层进行处理，使所述脱氢后的第二非晶硅层的非晶硅转化为多晶硅，得到多晶硅层，包括：
采用退火工艺对所述脱氢后的第二非晶硅层上，所述栅极对应的区域进行处理，使所述第二非晶硅层上所述栅极对应的区域的非晶硅转化为多晶硅，得到多晶硅层，所述多晶硅层包括：多晶硅区和非晶硅区；
其中，所述光刻胶完全去除区在所述衬底基板上的正投影与所述非晶硅区在所述衬底基板上的正投影重合。
12.根据权利要求7所述的方法，其特征在于，
所述欧姆接触图案分别与所述非晶硅图案和所述多晶硅图案部分接触；
所述非晶硅图案在所述衬底基板上的正投影位于所述多晶硅图案在所述衬底基板上的正投影区域内；
所述欧姆接触图案在所述衬底基板上的正投影与所述源漏极金属图案在所述衬底基板上的正投影重合；
所述多晶硅图案在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影重合。
13.根据权利要求12所述的方法，其特征在于，
所述非晶硅图案在所述衬底基板上的正投影的中心与所述多晶硅图案在所述衬底基板上的正投影的中心重合。
14.根据权利要求7至13任一所述的方法，其特征在于，
所述欧姆接触图案的形成材料包括：n+非晶硅。
15.一种阵列基板，其特征在于，所述阵列基板包括：权利要求1至5任一所述的薄膜晶体管。
16.根据权利要求15所述的阵列基板，其特征在于，
形成有所述薄膜晶体管的衬底基板上形成有钝化层，所述钝化层上形成有过孔；
形成有所述钝化层的衬底基板上形成有像素电极，所述像素电极通过所述过孔与所述薄膜晶体管的漏极接触。
17.一种显示装置，其特征在于，所述显示装置包括权利要求15或16所述的阵列基板。
CN201610327734.XA 2016-05-17 2016-05-17 薄膜晶体管及其制造方法、阵列基板、显示装置 Active CN105845737B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201610327734.XA CN105845737B (zh) 2016-05-17 2016-05-17 薄膜晶体管及其制造方法、阵列基板、显示装置
US15/741,753 US10269984B2 (en) 2016-05-17 2017-01-25 Thin film transistor, array substrate, and display apparatus, and fabrication methods thereof
PCT/CN2017/072637 WO2017197923A1 (en) 2016-05-17 2017-01-25 Thin film transistor, array substrate, and display apparatus, and fabrication methods thereof
EP17733727.6A EP3459119A4 (en) 2016-05-17 2017-01-25 THIN FILM TRANSISTOR, MATRIX SUBSTRATE AND DISPLAY APPARATUS, AND METHODS OF MAKING SAME

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610327734.XA CN105845737B (zh) 2016-05-17 2016-05-17 薄膜晶体管及其制造方法、阵列基板、显示装置

Publications (2)

Publication Number Publication Date
CN105845737A true CN105845737A (zh) 2016-08-10
CN105845737B CN105845737B (zh) 2019-07-02

Family

ID=56592748

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610327734.XA Active CN105845737B (zh) 2016-05-17 2016-05-17 薄膜晶体管及其制造方法、阵列基板、显示装置

Country Status (4)

Country Link
US (1) US10269984B2 (zh)
EP (1) EP3459119A4 (zh)
CN (1) CN105845737B (zh)
WO (1) WO2017197923A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106229348A (zh) * 2016-09-22 2016-12-14 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN107195659A (zh) * 2017-05-27 2017-09-22 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
WO2017197923A1 (en) * 2016-05-17 2017-11-23 Boe Technology Group Co., Ltd. Thin film transistor, array substrate, and display apparatus, and fabrication methods thereof
CN107863355A (zh) * 2017-10-26 2018-03-30 上海中航光电子有限公司 一种显示基板、显示装置和显示基板的制造方法
WO2018218986A1 (zh) * 2017-06-02 2018-12-06 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法、薄膜晶体管及显示基板
CN111162129A (zh) * 2020-01-21 2020-05-15 京东方科技集团股份有限公司 晶体管及其制备方法、显示基板和显示装置
CN113113425A (zh) * 2021-03-18 2021-07-13 武汉华星光电技术有限公司 阵列基板及显示面板
CN113206015A (zh) * 2021-04-30 2021-08-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017187486A1 (ja) * 2016-04-25 2017-11-02 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555570A (ja) * 1991-08-29 1993-03-05 Hitachi Ltd 薄膜半導体装置及びその製造方法
US20090095957A1 (en) * 2007-10-15 2009-04-16 Hitachi Displays, Ltd. Display device and method of manufacturing display device
CN102074502A (zh) * 2009-11-20 2011-05-25 乐金显示有限公司 制造阵列基板的方法
US20120049193A1 (en) * 2009-02-06 2012-03-01 Sharp Kabushiki Kaisha Semiconductor device
US20120211809A1 (en) * 2011-02-21 2012-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic appliance
CN102651399A (zh) * 2011-07-19 2012-08-29 京东方科技集团股份有限公司 微晶非晶硅复合型薄膜晶体管及其制造方法
CN105390551A (zh) * 2015-10-28 2016-03-09 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN205609532U (zh) * 2016-05-17 2016-09-28 京东方科技集团股份有限公司 薄膜晶体管及阵列基板、显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI234288B (en) 2004-07-27 2005-06-11 Au Optronics Corp Method for fabricating a thin film transistor and related circuits
KR101376073B1 (ko) * 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
JP5111167B2 (ja) * 2008-03-06 2012-12-26 株式会社ジャパンディスプレイイースト 液晶表示装置
JP2010040848A (ja) * 2008-08-06 2010-02-18 Hitachi Displays Ltd 液晶表示装置
JP4923069B2 (ja) * 2009-01-14 2012-04-25 三菱電機株式会社 薄膜トランジスタ基板、及び半導体装置
US8343858B2 (en) * 2010-03-02 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and method for manufacturing semiconductor device
WO2013001579A1 (ja) * 2011-06-30 2013-01-03 パナソニック株式会社 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
WO2013021416A1 (ja) * 2011-08-09 2013-02-14 パナソニック株式会社 薄膜半導体装置及び薄膜半導体装置の製造方法
JP5998397B2 (ja) * 2011-10-25 2016-09-28 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法
WO2013061574A1 (ja) * 2011-10-28 2013-05-02 パナソニック株式会社 薄膜半導体装置
WO2013069045A1 (ja) * 2011-11-07 2013-05-16 パナソニック株式会社 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
KR102232539B1 (ko) * 2013-11-13 2021-03-29 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
CN105845737B (zh) * 2016-05-17 2019-07-02 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555570A (ja) * 1991-08-29 1993-03-05 Hitachi Ltd 薄膜半導体装置及びその製造方法
US20090095957A1 (en) * 2007-10-15 2009-04-16 Hitachi Displays, Ltd. Display device and method of manufacturing display device
US20120049193A1 (en) * 2009-02-06 2012-03-01 Sharp Kabushiki Kaisha Semiconductor device
CN102074502A (zh) * 2009-11-20 2011-05-25 乐金显示有限公司 制造阵列基板的方法
US20120211809A1 (en) * 2011-02-21 2012-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic appliance
CN102651399A (zh) * 2011-07-19 2012-08-29 京东方科技集团股份有限公司 微晶非晶硅复合型薄膜晶体管及其制造方法
CN105390551A (zh) * 2015-10-28 2016-03-09 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN205609532U (zh) * 2016-05-17 2016-09-28 京东方科技集团股份有限公司 薄膜晶体管及阵列基板、显示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017197923A1 (en) * 2016-05-17 2017-11-23 Boe Technology Group Co., Ltd. Thin film transistor, array substrate, and display apparatus, and fabrication methods thereof
CN106229348A (zh) * 2016-09-22 2016-12-14 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN107195659A (zh) * 2017-05-27 2017-09-22 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
CN107195659B (zh) * 2017-05-27 2020-07-24 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
WO2018218986A1 (zh) * 2017-06-02 2018-12-06 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法、薄膜晶体管及显示基板
CN107863355A (zh) * 2017-10-26 2018-03-30 上海中航光电子有限公司 一种显示基板、显示装置和显示基板的制造方法
CN111162129A (zh) * 2020-01-21 2020-05-15 京东方科技集团股份有限公司 晶体管及其制备方法、显示基板和显示装置
CN113113425A (zh) * 2021-03-18 2021-07-13 武汉华星光电技术有限公司 阵列基板及显示面板
CN113206015A (zh) * 2021-04-30 2021-08-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置

Also Published As

Publication number Publication date
US10269984B2 (en) 2019-04-23
CN105845737B (zh) 2019-07-02
EP3459119A4 (en) 2020-02-26
US20180197998A1 (en) 2018-07-12
EP3459119A1 (en) 2019-03-27
WO2017197923A1 (en) 2017-11-23

Similar Documents

Publication Publication Date Title
CN105845737A (zh) 薄膜晶体管及其制造方法、阵列基板、显示装置
CN102854682B (zh) 用于边缘场切换模式液晶显示器的阵列基板及其制造方法
CN102769040B (zh) 薄膜晶体管、阵列基板及其制作方法、显示装置
US8895334B2 (en) Thin film transistor array substrate and method for manufacturing the same and electronic device
CN102902111B (zh) 形成透明电极以及制造液晶显示装置的阵列基板的方法
CN102842587B (zh) 阵列基板及其制作方法、显示装置
US9276014B2 (en) Array substrate and method of fabricating the same, and liquid crystal display device
CN106653774A (zh) 阵列基板及其制造方法、掩膜版、显示装置
CN104241296B (zh) 一种阵列基板及其制作方法和显示装置
US20140206139A1 (en) Methods for fabricating a thin film transistor and an array substrate
CN103700628A (zh) 阵列基板制作方法、阵列基板及显示装置
CN106229348A (zh) 薄膜晶体管及其制造方法、阵列基板、显示装置
CN103578984B (zh) 半导体元件及其制造方法
CN106449653B (zh) 一种显示基板及其制备方法、显示面板、显示装置
CN105957867A (zh) 阵列基板母板及其制作方法、显示装置
CN109087921A (zh) 阵列基板及其制造方法、显示装置
CN103048840A (zh) 阵列基板及其制作方法、液晶显示面板和显示装置
CN102969311A (zh) 阵列基板及其制作方法、显示装置
CN205609532U (zh) 薄膜晶体管及阵列基板、显示装置
CN108305879A (zh) 薄膜晶体管阵列基板及制作方法和显示装置
CN109524356B (zh) 一种阵列基板的制造方法、阵列基板及显示面板
CN104681632A (zh) 薄膜晶体管及其制作方法、显示器件
CN104779203A (zh) 一种阵列基板及其制造方法、显示装置
CN104701254B (zh) 一种低温多晶硅薄膜晶体管阵列基板的制作方法
TW200828593A (en) TFT substrate and method of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant