CN103048840A - 阵列基板及其制作方法、液晶显示面板和显示装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 191
- 239000000758 substrate Substances 0.000 title claims abstract description 184
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 239000004973 liquid crystal related substance Substances 0.000 title abstract description 7
- 239000000203 mixture Substances 0.000 claims abstract description 158
- 238000002161 passivation Methods 0.000 claims description 144
- 229910052751 metal Inorganic materials 0.000 claims description 64
- 239000002184 metal Substances 0.000 claims description 64
- 230000015572 biosynthetic process Effects 0.000 claims description 50
- 239000004065 semiconductor Substances 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 34
- 238000009413 insulation Methods 0.000 claims description 34
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 19
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 15
- 229910052779 Neodymium Inorganic materials 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 12
- 229910045601 alloy Inorganic materials 0.000 claims description 12
- 229910052804 chromium Inorganic materials 0.000 claims description 12
- 150000002739 metals Chemical class 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 229910052750 molybdenum Inorganic materials 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 239000010409 thin film Substances 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 32
- 238000000151 deposition Methods 0.000 description 13
- 230000008021 deposition Effects 0.000 description 13
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 12
- 238000010304 firing Methods 0.000 description 10
- 238000001755 magnetron sputter deposition Methods 0.000 description 8
- 238000002360 preparation method Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004062 sedimentation Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000004304 visual acuity Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Abstract
本发明提供一种阵列基板及其制作方法、液晶显示面板和显示装置，属于液晶显示领域。其中，所述阵列基板的源电极和漏电极位于不同层。该阵列基板的制作方法中，通过两次构图工艺分别形成位于不同层的源电极和漏电极。本发明的技术方案能够尽可能地减小源电极和漏电极之间的沟道长度，进而极大的提高了TFT的开启电流Ion。
Description
技术领域
本发明涉及液晶显示领域，特别是指一种阵列基板及其制作方法、液晶显示面板和显示装置。
背景技术
开启电流Ion是TFT-LCD（薄膜晶体管-液晶显示器）中最重要的一个参数，其大小直接影响TFT-LCD的显示品质。目前，由于TFT-LCD越来越向高刷新率、高分辨率发展，这就要求TFT有比较高的开启电流Ion。对于a-Si TFT，提高开启电流Ion的主要方式是增大沟道（channel）的宽长比（W/L）。
现有技术中，源电极和漏电极位于同一层，通过一次构图工艺同时形成，由于受到掩膜板关键尺寸精度的约束，现有工艺中沟道长度最小也只能做到3.5um，如何减小沟道长度已经成为提高Ion的一个瓶颈。
发明内容
本发明要解决的技术问题是提供一种阵列基板及其制作方法、液晶显示面板和显示装置，能够尽可能地减小源电极和漏电极之间的沟道长度，进而极大的提高了TFT的开启电流Ion。
为解决上述技术问题，本发明的实施例提供技术方案如下：
一方面，提供一种阵列基板，所述阵列基板的源电极和漏电极位于不同层。
进一步地，上述方案中，所述源电极上形成有第一钝化层的图形，所述第一钝化层的图形上形成有所述漏电极。
进一步地，上述方案中，所述阵列基板具体包括：
基板；
位于所述基板上的栅电极和栅线的图形；
位于形成有所述栅电极和栅线的图形的基板上的栅绝缘层；
位于所述栅绝缘层上的半导体有源层的图形；
位于形成有所述半导体有源层的图形的基板上的源电极和数据线的图形；
位于形成有所述源电极和数据线的图形的基板上的第一钝化层的图形；
位于形成有所述第一钝化层的图形的基板上的欧姆接触层的图形；
位于形成有所述欧姆接触层的图形的基板上的漏电极的图形；
位于形成有所述漏电极的图形的基板上的第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
位于形成有所述第二钝化层的图形的基板上的像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
进一步地，上述方案中，所述漏电极上形成有第一钝化层的图形，所述第一钝化层的图形上形成有所述源电极。
进一步地，上述方案中，所述阵列基板具体包括：
基板；
位于所述基板上的栅电极和栅线的图形；
位于形成有所述栅电极和栅线的图形的基板上的栅绝缘层；
位于所述栅绝缘层上的半导体有源层的图形；
位于形成有所述半导体有源层的图形的基板上的漏电极的图形；
位于形成有所述漏电极的图形的基板上的第一钝化层的图形；
位于形成有所述第一钝化层的图形的基板上的欧姆接触层的图形；
位于形成有所述欧姆接触层的图形的基板上的源电极和数据线的图形；
位于形成有所述源电极和数据线的图形的基板上的第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
位于形成有所述第二钝化层的图形的基板上的像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
进一步地，上述方案中，所述栅金属层为采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金。
进一步地，上述方案中，所述栅绝缘层为采用SiNx、SiO2、Al2O3，AlN或树脂。
进一步地，上述方案中，所述半导体有源层为采用a-Si。
进一步地，上述方案中，所述源漏金属层为采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金。
进一步地，上述方案中，所述第一钝化层为采用SiO2或SiNx，所述第二钝化层为采用SiO2或SiNx。
进一步地，上述方案中，所述欧姆接触层为采用n+a-Si。
进一步地，上述方案中，所述透明导电层为采用ITO或IZO。
本发明实施例还提供了一种液晶显示面板，包括如上所述的阵列基板。
本发明实施例还提供了一种显示装置，包括如上所述的阵列基板。
本发明实施例还提供了一种上述阵列基板的制作方法，通过两次构图工艺分别形成位于不同层的源电极和漏电极。
进一步地，上述方案中，所述制作方法包括：
通过一次构图工艺形成初始源电极的图形；
在形成有所述源电极的图形的基板上、通过一次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始源电极进行刻蚀，形成源电极的图形；
在形成有所述第一钝化层的图形的基板上、通过一次构图工艺形成漏电极的图形。
进一步地，上述方案中，所述制作方法具体包括：
提供一基板，在所述基板上形成栅金属层，通过第一次构图工艺形成栅电极和栅线的图形；
在经过第一次构图工艺的基板上依次形成栅绝缘层和半导体有源层，经过第二次构图工艺形成半导体有源层的图形；
在经过第二次构图工艺的基板上形成源漏金属层，通过第三次构图工艺形成初始源电极和数据线的图形；
在经过第三次构图工艺的基板上形成第一钝化层，通过第四次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始源电极进行刻蚀，形成源电极的图形；
在形成有所述源电极的图形的基板上形成欧姆接触层，通过第五次构图工艺形成欧姆接触层的图形；
在经过第五次构图工艺的基板上形成源漏金属层，通过第六次构图工艺形成漏电极的图形；
在经过第六次构图工艺的基板上形成第二钝化层，通过第七次构图工艺形成第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
在经过第七次构图工艺的基板上形成透明导电层，通过第八次构图工艺形成像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
进一步地，上述方案中，所述制作方法包括：
通过一次构图工艺形成初始漏电极的图形；
在形成有所述漏电极的图形的基板上、通过一次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始漏电极进行刻蚀，形成漏电极的图形；
在形成有所述第一钝化层的图形的基板上、通过一次构图工艺形成源电极的图形。
进一步地，上述方案中，所述制作方法具体包括：
提供一基板，在所述基板上形成栅金属层，通过第一次构图工艺形成栅电极和栅线的图形；
在经过第一次构图工艺的基板上依次形成栅绝缘层和半导体有源层，经过第二次构图工艺形成半导体有源层的图形；
在经过第二次构图工艺的基板上形成源漏金属层，通过第三次构图工艺形成初始漏电极的图形；
在经过第三次构图工艺的基板上形成第一钝化层，通过第四次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始漏电极进行刻蚀，形成漏电极的图形；
在形成有所述漏电极的图形的基板上形成欧姆接触层，通过第五次构图工艺形成欧姆接触层的图形；
在经过第五次构图工艺的基板上形成源漏金属层，通过第六次构图工艺形成源电极和数据线的图形；
在经过第六次构图工艺的基板上形成第二钝化层，通过第七次构图工艺形成第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
在经过第七次构图工艺的基板上形成透明导电层，通过第八次构图工艺形成像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
本发明的实施例具有以下有益效果：
上述方案中，通过两次构图工艺分别形成源电极和漏电极，源电极和漏电极位于不同层，从而能够尽可能地减小源电极和漏电极之间的距离，从而尽可能地减小源电极和漏电极之间的沟道长度，进而极大的提高了TFT的开启电流Ion。
附图说明
图1为现有技术中的阵列基板的结构示意图；
图2为本发明实施例一经过第一次构图工艺的基板的结构示意图；
图3为本发明实施例一形成栅绝缘层后的基板的结构示意图；
图4为本发明实施例一经过第二次构图工艺的基板的结构示意图；
图5为本发明实施例一经过第三次构图工艺的基板的结构示意图；
图6为本发明实施例一经过第四次构图工艺第一次刻蚀后的基板的结构示意图；
图7为本发明实施例一经过第四次构图工艺第二次刻蚀后的基板的结构示意图；
图8为本发明实施例一经过第五次构图工艺的基板的结构示意图；
图9为本发明实施例一经过第六次构图工艺的基板的结构示意图；
图10为本发明实施例一经过第七次构图工艺的基板的结构示意图；
图11为本发明实施例一经过第八次构图工艺的基板的结构示意图。
附图标记
1基板 2栅金属层 3栅绝缘层 4半导体有源层
5欧姆接触层 6源漏金属层 61源电极 62漏电极
71第一钝化层 72第二钝化层 8透明导电层
具体实施方式
为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
图1为现有技术中的阵列基板的结构示意图，如图1所示，源电极和漏电极位于同一层，通过一次构图工艺同时形成，由于受到掩膜板关键尺寸精度的约束，现有工艺中沟道长度最小也只能做到3.5um，如何减小沟道长度已经成为提高Ion的一个瓶颈，为解决上述问题，本发明的实施例提供一种阵列基板及其制作方法、液晶显示面板和显示装置，能够尽可能地减小源电极和漏电极之间的沟道长度，进而极大的提高了TFT的开启电流Ion。
本发明实施例提供了一种阵列基板，所述阵列基板的源电极和漏电极位于不同层。
其中，漏电极可以位于源电极之上，具体地，所述源电极上形成有第一钝化层的图形，所述第一钝化层的图形上形成有所述漏电极。
进一步地，上述方案中，所述阵列基板具体包括：
基板；
位于所述基板上的栅电极和栅线的图形；
位于形成有所述栅电极和栅线的图形的基板上的栅绝缘层；
位于所述栅绝缘层上的半导体有源层的图形；
位于形成有所述半导体有源层的图形的基板上的源电极和数据线的图形；
位于形成有所述源电极和数据线的图形的基板上的第一钝化层的图形；
位于形成有所述第一钝化层的图形的基板上的欧姆接触层的图形；
位于形成有所述欧姆接触层的图形的基板上的漏电极的图形；
位于形成有所述漏电极的图形的基板上的第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
位于形成有所述第二钝化层的图形的基板上的像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
其中，源电极还可以位于漏电极之上，具体地，上述方案中，所述漏电极上形成有第一钝化层的图形，所述第一钝化层的图形上形成有所述源电极。
进一步地，上述方案中，所述阵列基板具体包括：
基板；
位于所述基板上的栅电极和栅线的图形；
位于形成有所述栅电极和栅线的图形的基板上的栅绝缘层；
位于所述栅绝缘层上的半导体有源层的图形；
位于形成有所述半导体有源层的图形的基板上的漏电极的图形；
位于形成有所述漏电极的图形的基板上的第一钝化层的图形；
位于形成有所述第一钝化层的图形的基板上的欧姆接触层的图形；
位于形成有所述欧姆接触层的图形的基板上的源电极和数据线的图形；
位于形成有所述源电极和数据线的图形的基板上的第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
位于形成有所述第二钝化层的图形的基板上的像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
进一步地，上述方案中，所述栅金属层可以采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金；所述栅绝缘层可以采用SiNx、SiO2、Al2O3，AlN或树脂；所述半导体有源层可以采用a-Si；所述源漏金属层可以采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金；所述第一钝化层可以采用SiO2或SiNx，所述第二钝化层可以采用SiO2或SiNx；所述欧姆接触层可以采用n+a-Si；所述透明导电层可以采用ITO或IZO。
本实施例的阵列基板，通过两次构图工艺分别形成源电极和漏电极，源电极和漏电极位于不同层，从而能够尽可能地减小源电极和漏电极之间的距离，从而尽可能地减小源电极和漏电极之间的沟道长度，进而极大的提高了TFT的开启电流Ion。
本发明实施例还提供了一种阵列基板的制作方法，通过两次构图工艺分别形成位于不同层的源电极和漏电极。
其中，上述方案中，可以先形成源电极再形成漏电极，所述制作方法包括：
通过一次构图工艺形成初始源电极的图形；
在形成有所述源电极的图形的基板上、通过一次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始源电极进行刻蚀，形成源电极的图形；
在形成有所述第一钝化层的图形的基板上、通过一次构图工艺形成漏电极的图形。
进一步地，上述方案中，所述制作方法具体包括：
提供一基板，在所述基板上形成栅金属层，通过第一次构图工艺形成栅电极和栅线的图形；
在经过第一次构图工艺的基板上依次形成栅绝缘层和半导体有源层，经过第二次构图工艺形成半导体有源层的图形；
在经过第二次构图工艺的基板上形成源漏金属层，通过第三次构图工艺形成初始源电极和数据线的图形；
在经过第三次构图工艺的基板上形成第一钝化层，通过第四次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始源电极进行刻蚀，形成源电极的图形；
在形成有所述源电极的图形的基板上形成欧姆接触层，通过第五次构图工艺形成欧姆接触层的图形；
在经过第五次构图工艺的基板上形成源漏金属层，通过第六次构图工艺形成漏电极的图形；
在经过第六次构图工艺的基板上形成第二钝化层，通过第七次构图工艺形成第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
在经过第七次构图工艺的基板上形成透明导电层，通过第八次构图工艺形成像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
其中，上述方案中，还可以先形成漏电极再形成源电极，所述制作方法包括：
通过一次构图工艺形成初始漏电极的图形；
在形成有所述漏电极的图形的基板上、通过一次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始漏电极进行刻蚀，形成漏电极的图形；
在形成有所述第一钝化层的图形的基板上、通过一次构图工艺形成源电极的图形。
进一步地，上述方案中，所述制作方法具体包括：
提供一基板，在所述基板上形成栅金属层，通过第一次构图工艺形成栅电极和栅线的图形；
在经过第一次构图工艺的基板上依次形成栅绝缘层和半导体有源层，经过第二次构图工艺形成半导体有源层的图形；
在经过第二次构图工艺的基板上形成源漏金属层，通过第三次构图工艺形成初始漏电极的图形；
在经过第三次构图工艺的基板上形成第一钝化层，通过第四次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始漏电极进行刻蚀，形成漏电极的图形；
在形成有所述漏电极的图形的基板上形成欧姆接触层，通过第五次构图工艺形成欧姆接触层的图形；
在经过第五次构图工艺的基板上形成源漏金属层，通过第六次构图工艺形成源电极和数据线的图形；
在经过第六次构图工艺的基板上形成第二钝化层，通过第七次构图工艺形成第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
在经过第七次构图工艺的基板上形成透明导电层，通过第八次构图工艺形成像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
本实施例的阵列基板的制造方法，通过两次构图工艺分别形成源电极和漏电极，源电极和漏电极位于不同层，从而能够尽可能地减小源电极和漏电极之间的距离，从而尽可能地减小源电极和漏电极之间的沟道长度，进而极大的提高了TFT的开启电流Ion。
下面结合具体的实施例对本发明的阵列基板及其制造方法进行详细介绍：
实施例一：
本实施例中，源电极和漏电极位于不同层，通过两次构图工艺分别形成，其中，先形成源电极再形成漏电极，如图2-11所示，本实施例的阵列基板的制造方法包括以下步骤：
步骤a1：提供一基板1，通过第一次构图工艺在基板1上形成由栅金属层2组成的栅电极和栅线的图形；
具体地，该基板1可以为透明基板。如图2所示，在基板1上先沉积栅金属层2，然后通过第一次构图工艺形成栅电极和栅线的图形。具体地，可以在基板1上利用磁控溅射沉积一栅金属层2，其中，栅金属层2可以采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金；之后在栅金属层2上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成栅电极和栅线的图形。
步骤a2：在经过第一次构图工艺的基板1上依次形成栅绝缘层3和半导体有源层4，经过第二次构图工艺形成半导体有源层4的图形；
如图3和图4所示，在完成步骤a1的基板1上连续沉积栅绝缘层3和半导体有源层4，具体地，栅绝缘层3可以采用SiNx、SiO2、Al2O3，AlN或树脂，半导体有源层4可以采用a-Si，之后通过第二次构图工艺在栅绝缘层3上形成半导体有源层4的图形。图3所示的结构中，沉积后的栅绝缘层3在基板1上形成一平面，进一步地，在经过步骤a1的基板1上所沉积栅绝缘层3的厚度还可以是处处相等的，这样位于基板1上的栅绝缘层3将会存在高度差，此种情况不再作图详绘。
具体地，可以利用PECVD（Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法）在完成步骤a1的基板1上沉积SiNx层，之后再利用PECVD沉积a-Si层，在a-Si层上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成半导体有源层4的图形。
步骤a3：在经过第二次构图工艺的基板1上形成源漏金属层6，通过第三次构图工艺形成初始源电极和数据线的图形；
如图5所示，在经过步骤a2的基板1上可以利用磁控溅射沉积一源漏金属层6，其中，源漏金属层6可以采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金；之后在源漏金属层6上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成初始源电极和数据线的图形。
步骤a4：在经过第三次构图工艺的基板1上形成第一钝化层71，通过第四次构图工艺形成第一钝化层71的图形，并利用第一钝化层71的图形对初始源电极进行刻蚀，形成源电极61的图形；
如图6所示，在经过步骤a3的基板1上可以利用PECVD沉积一第一钝化层71，具体地，第一钝化层71可以采用SiO2或SiNx。之后在第一钝化层71上涂覆一层光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成第一钝化层71的图形，可以看出，初始源电极上有部分区域未被第一钝化层71覆盖。
如图7所示，利用第一钝化层71的图形作为掩膜板，对初始源电极进行再次刻蚀，优选地，对初始源电极进行湿刻，形成源电极61的图形，由图7可以看出，源电极61被第一钝化层71完全覆盖，且第一钝化层71边缘处的初始源电极也被刻蚀掉。
步骤a5：在形成有源电极61的图形的基板1上形成欧姆接触层5，通过第五次构图工艺形成欧姆接触层5的图形；
如图8所示，在完成步骤a4的基板1上沉积欧姆接触层5，具体地，欧姆接触层5可以采用n+a-Si，可以利用PECVD在完成步骤a4的基板1上沉积n+a-Si层，在n+a-Si层上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成欧姆接触层5的图形。
步骤a6：在经过第五次构图工艺的基板1上形成源漏金属层6，通过第六次构图工艺形成漏电极62的图形；
如图9所示，在经过步骤a5的基板1上可以利用磁控溅射沉积一源漏金属层6，其中，源漏金属层6可以采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金；之后在源漏金属层6上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成漏电极62的图形。
由图9可以看出，漏电极62和源电极61位于不同层，漏电极62和源电极61仅通过第一钝化层71相隔，因此，漏电极62和源电极61之间的沟道长度大大缩小，可以减小到1~1.5um，能够将现有技术中的Ion提高200%~350%。
步骤a7：在经过第六次构图工艺的基板1上形成第二钝化层72，通过第七次构图工艺形成第二钝化层72的图形，第二钝化层72的图形包括有对应漏电极62的像素电极过孔；
如图10所示，在经过步骤a6的基板1上可以利用PECVD沉积一第二钝化层72，具体地，第二钝化层72可以采用SiO2或SiNx。之后在第二钝化层72上涂覆一层光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成第二钝化层72的图形，第二钝化层72的图形包括有对应漏电极62的像素电极过孔。
步骤a8：在经过第七次构图工艺的基板1上形成透明导电层8，通过第八次构图工艺形成像素电极的图形，像素电极通过像素电极过孔与漏电极62连接。
如图11所示，在经过步骤a7的基板1上可以利用磁控溅射沉积一透明导电层8，具体地，透明导电层8可以采用ITO或IZO。之后在透明导电层8上涂覆一层光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成像素电极的图形，像素电极通过像素电极过孔与漏电极62连接。
本实施例中，先通过构图工艺形成源电极，再通过构图工艺形成漏电极，源电极和漏电极位于不同层，从而能够尽可能地减小源电极和漏电极之间的距离，可以将沟道长度减小到1~1.5um，进而极大的提高了TFT的开启电流Ion。
实施例二：
本实施例中，漏电极和源电极位于不同层，通过两次构图工艺分别形成，其中，先形成漏电极再形成源电极，本实施例的阵列基板的制造方法包括以下步骤：
步骤b1：提供一基板，通过第一次构图工艺在基板上形成由栅金属层组成的栅电极和栅线的图形；
具体地，该基板可以为透明基板。在基板上先沉积栅金属层，然后通过第一次构图工艺形成栅电极和栅线的图形。具体地，可以在基板上利用磁控溅射沉积一栅金属层，其中，栅金属层可以采用Nd、Cr、W、Ti、Tb、Mo、Bl和Cu中的任一种或者其中至少两种金属的合金；之后在栅金属层上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成栅电极和栅线的图形。
步骤b2：在经过第一次构图工艺的基板上依次形成栅绝缘层和半导体有源层，经过第二次构图工艺形成半导体有源层的图形；
在完成步骤b1的基板上连续沉积栅绝缘层和半导体有源层，具体地，栅绝缘层可以采用SiNx、SiO2、Bl2O3，BlN或树脂，半导体有源层可以采用a-Si，之后通过第二次构图工艺在栅绝缘层上形成半导体有源层的图形。
具体地，可以利用PECVD在完成步骤b1的基板上沉积SiNx层，之后再利用PECVD沉积a-Si层，在a-Si层上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成半导体有源层的图形。
步骤b3：在经过第二次构图工艺的基板上形成源漏金属层，通过第三次构图工艺形成初始漏电极的图形；
在经过步骤b2的基板上可以利用磁控溅射沉积一源漏金属层，其中，源漏金属层可以采用Nd、Cr、W、Ti、Tb、Mo、Bl和Cu中的任一种或者其中至少两种金属的合金；之后在源漏金属层上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成初始漏电极的图形。
步骤b4：在经过第三次构图工艺的基板上形成第一钝化层，通过第四次构图工艺形成第一钝化层的图形，并利用第一钝化层的图形对初始漏电极进行刻蚀，形成漏电极的图形；
在经过步骤b3的基板上可以利用PECVD沉积一第一钝化层，具体地，第一钝化层可以采用SiO2或SiNx。之后在第一钝化层上涂覆一层光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成第一钝化层的图形，可以看出，初始漏电极上有部分区域未被第一钝化层覆盖。
利用第一钝化层的图形作为掩膜板，对初始漏电极进行再次刻蚀，优选地，对初始漏电极进行湿刻，形成漏电极的图形，在进行湿刻后，漏电极被第一钝化层完全覆盖，且第一钝化层边缘处的初始漏电极也被刻蚀掉。
步骤b5：在形成有漏电极的图形的基板上形成欧姆接触层，通过第五次构图工艺形成欧姆接触层的图形；
在完成步骤b4的基板上沉积欧姆接触层，具体地，欧姆接触层可以采用n+a-Si，可以利用PECVD在完成步骤b4的基板上沉积n+a-Si层，在n+a-Si层上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成欧姆接触层的图形。
步骤b6：在经过第五次构图工艺的基板上形成源漏金属层，通过第六次构图工艺形成源电极和数据线的图形；
在经过步骤b5的基板上可以利用磁控溅射沉积一源漏金属层，其中，源漏金属层可以采用Nd、Cr、W、Ti、Tb、Mo、Bl和Cu中的任一种或者其中至少两种金属的合金；之后在源漏金属层上涂覆光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成源电极和数据线的图形。
在经过步骤b6之后，漏电极和源电极位于不同层，漏电极和源电极仅通过第一钝化层相隔，因此，漏电极和源电极之间的沟道长度大大缩小，可以减小到1~1.5um，能够将现有技术中的Ion提高200%~350%。
步骤b7：在经过第六次构图工艺的基板上形成第二钝化层，通过第七次构图工艺形成第二钝化层的图形，第二钝化层的图形包括有对应漏电极的像素电极过孔；
在经过步骤b6的基板上可以利用PECVD沉积一第二钝化层，具体地，第二钝化层可以采用SiO2或SiNx。之后在第二钝化层上涂覆一层光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成第二钝化层的图形，第二钝化层的图形包括有对应漏电极的像素电极过孔。
步骤b8：在经过第七次构图工艺的基板上形成透明导电层，通过第八次构图工艺形成像素电极的图形，像素电极通过像素电极过孔与漏电极连接。
在经过步骤b7的基板上可以利用磁控溅射沉积一透明导电层，具体地，透明导电层可以采用ITO或IZO。之后在透明导电层上涂覆一层光刻胶，利用掩模板对光刻胶进行曝光、显影以及刻蚀形成像素电极的图形，像素电极通过像素电极过孔与漏电极连接。
本实施例中，先通过构图工艺形成漏电极，再通过构图工艺形成源电极，源电极和漏电极位于不同层，从而能够尽可能地减小源电极和漏电极之间的距离，可以将沟道长度减小到1~1.5um，进而极大的提高了TFT的开启电流Ion。
进一步地，本发明实施例还提供了一种液晶显示面板，包括如上所述的阵列基板。
本发明实施例还提供了一种显示装置，包括如上所述的液晶显示面板，所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (19)
1.一种阵列基板，其特征在于，所述阵列基板的源电极和漏电极位于不同层。
2.根据权利要求1所述的阵列基板，其特征在于，所述源电极上形成有第一钝化层的图形，所述第一钝化层的图形上形成有所述漏电极。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板具体包括：
基板；
位于所述基板上的栅电极和栅线的图形；
位于形成有所述栅电极和栅线的图形的基板上的栅绝缘层；
位于所述栅绝缘层上的半导体有源层的图形；
位于形成有所述半导体有源层的图形的基板上的源电极和数据线的图形；
位于形成有所述源电极和数据线的图形的基板上的第一钝化层的图形；
位于形成有所述第一钝化层的图形的基板上的欧姆接触层的图形；
位于形成有所述欧姆接触层的图形的基板上的漏电极的图形；
位于形成有所述漏电极的图形的基板上的第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
位于形成有所述第二钝化层的图形的基板上的像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
4.根据权利要求1所述的阵列基板，其特征在于，所述漏电极上形成有第一钝化层的图形，所述第一钝化层的图形上形成有所述源电极。
5.根据权利要求4所述的阵列基板，其特征在于，所述阵列基板具体包括：
基板；
位于所述基板上的栅电极和栅线的图形；
位于形成有所述栅电极和栅线的图形的基板上的栅绝缘层；
位于所述栅绝缘层上的半导体有源层的图形；
位于形成有所述半导体有源层的图形的基板上的漏电极的图形；
位于形成有所述漏电极的图形的基板上的第一钝化层的图形；
位于形成有所述第一钝化层的图形的基板上的欧姆接触层的图形；
位于形成有所述欧姆接触层的图形的基板上的源电极和数据线的图形；
位于形成有所述源电极和数据线的图形的基板上的第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
位于形成有所述第二钝化层的图形的基板上的像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
6.根据权利要求3或5所述的阵列基板，其特征在于，所述栅金属层为采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金。
7.根据权利要求3或5所述的阵列基板，其特征在于，所述栅绝缘层为采用SiNx、SiO2、Al2O3，AlN或树脂。
8.根据权利要求3或5所述的阵列基板，其特征在于，所述半导体有源层为采用a-Si。
9.根据权利要求3或5所述的阵列基板，其特征在于，所述源漏金属层为采用Nd、Cr、W、Ti、Ta、Mo、Al和Cu中的任一种或者其中至少两种金属的合金。
10.根据权利要求3或5所述的阵列基板，其特征在于，所述第一钝化层为采用SiO2或SiNx，所述第二钝化层为采用SiO2或SiNx。
11.根据权利要求3或5所述的阵列基板，其特征在于，所述欧姆接触层为采用n+a-Si。
12.根据权利要求3或5所述的阵列基板，其特征在于，所述透明导电层为采用ITO或IZO。
13.一种液晶显示面板，其特征在于，包括如权利要求1-12中任一项所述的阵列基板。
14.一种显示装置，其特征在于，包括如权利要求1-12中任一项所述的阵列基板。
15.一种如权利要求1-12中任一项所述的阵列基板的制作方法，其特征在于，通过两次构图工艺分别形成位于不同层的源电极和漏电极。
16.根据权利要求15所述的阵列基板的制作方法，其特征在于，所述制作方法包括：
通过一次构图工艺形成初始源电极的图形；
在形成有所述源电极的图形的基板上、通过一次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始源电极进行刻蚀，形成源电极的图形；
在形成有所述第一钝化层的图形的基板上、通过一次构图工艺形成漏电极的图形。
17.根据权利要求16所述的阵列基板的制作方法，其特征在于，所述制作方法具体包括：
提供一基板，在所述基板上形成栅金属层，通过第一次构图工艺形成栅电极和栅线的图形；
在经过第一次构图工艺的基板上依次形成栅绝缘层和半导体有源层，经过第二次构图工艺形成半导体有源层的图形；
在经过第二次构图工艺的基板上形成源漏金属层，通过第三次构图工艺形成初始源电极和数据线的图形；
在经过第三次构图工艺的基板上形成第一钝化层，通过第四次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始源电极进行刻蚀，形成源电极的图形；
在形成有所述源电极的图形的基板上形成欧姆接触层，通过第五次构图工艺形成欧姆接触层的图形；
在经过第五次构图工艺的基板上形成源漏金属层，通过第六次构图工艺形成漏电极的图形；
在经过第六次构图工艺的基板上形成第二钝化层，通过第七次构图工艺形成第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
在经过第七次构图工艺的基板上形成透明导电层，通过第八次构图工艺形成像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
18.根据权利要求15所述的阵列基板的制作方法，其特征在于，所述制作方法包括：
通过一次构图工艺形成初始漏电极的图形；
在形成有所述漏电极的图形的基板上、通过一次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始漏电极进行刻蚀，形成漏电极的图形；
在形成有所述第一钝化层的图形的基板上、通过一次构图工艺形成源电极的图形。
19.根据权利要求18所述的阵列基板的制作方法，其特征在于，所述制作方法具体包括：
提供一基板，在所述基板上形成栅金属层，通过第一次构图工艺形成栅电极和栅线的图形；
在经过第一次构图工艺的基板上依次形成栅绝缘层和半导体有源层，经过第二次构图工艺形成半导体有源层的图形；
在经过第二次构图工艺的基板上形成源漏金属层，通过第三次构图工艺形成初始漏电极的图形；
在经过第三次构图工艺的基板上形成第一钝化层，通过第四次构图工艺形成第一钝化层的图形，并利用所述第一钝化层的图形对所述初始漏电极进行刻蚀，形成漏电极的图形；
在形成有所述漏电极的图形的基板上形成欧姆接触层，通过第五次构图工艺形成欧姆接触层的图形；
在经过第五次构图工艺的基板上形成源漏金属层，通过第六次构图工艺形成源电极和数据线的图形；
在经过第六次构图工艺的基板上形成第二钝化层，通过第七次构图工艺形成第二钝化层的图形，所述第二钝化层的图形包括有对应所述漏电极的像素电极过孔；
在经过第七次构图工艺的基板上形成透明导电层，通过第八次构图工艺形成像素电极的图形，所述像素电极通过所述像素电极过孔与所述漏电极连接。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210450894.5A CN103048840B (zh) | 2012-11-12 | 2012-11-12 | 阵列基板及其制作方法、液晶显示面板和显示装置 |
| US14/071,695 US20140132905A1 (en) | 2012-11-12 | 2013-11-05 | Array substrate and manufacture method of the same, liquid crystal display panel, and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210450894.5A CN103048840B (zh) | 2012-11-12 | 2012-11-12 | 阵列基板及其制作方法、液晶显示面板和显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103048840A true CN103048840A (zh) | 2013-04-17 |
| CN103048840B CN103048840B (zh) | 2015-04-01 |
Family
ID=48061535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210450894.5A Expired - Fee Related CN103048840B (zh) | 2012-11-12 | 2012-11-12 | 阵列基板及其制作方法、液晶显示面板和显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20140132905A1 (zh) |
| CN (1) | CN103048840B (zh) |
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2012
- 2012-11-12 CN CN201210450894.5A patent/CN103048840B/zh not_active Expired - Fee Related
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| CN107490917A (zh) * | 2017-09-27 | 2017-12-19 | 武汉华星光电技术有限公司 | 一种薄膜晶体管阵列基板及显示装置 |
| WO2019061601A1 (zh) * | 2017-09-27 | 2019-04-04 | 武汉华星光电技术有限公司 | 一种薄膜晶体管阵列基板及显示装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20140132905A1 (en) | 2014-05-15 |
| CN103048840B (zh) | 2015-04-01 |
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150401 Termination date: 20211112 |
|
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