JP4923069B2 - 薄膜トランジスタ基板、及び半導体装置 - Google Patents

薄膜トランジスタ基板、及び半導体装置 Download PDF

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Description

本発明は、バックチャネルエッチ型の薄膜トランジスタ、半導体装置、及びこれらの製造方法に関する。
従来からの一般的な薄型パネルのひとつである液晶表示装置（以下、ＬＣＤ）は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータのモニターや携帯情報端末機器のモニターなどに広く用いられている。また近年ではブラウン管に代わってＴＶ用途としても広く用いられるようになった。さらに、ＬＣＤで問題となる視野角やコントラストの制限や、動画対応の高速応答への追従が困難といった問題点をクリアした電界発光型ＥＬ表示装置も、次世代の薄型パネル用デバイスとして用いられるようになってきている。ＥＬ素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置は、自発光型で広視野角、高コントラスト、高速応答等、ＬＣＤにはない特徴を有する。
このような表示装置に用いられる薄膜トランジスタ（以下、ＴＦＴ）としては、半導体膜を用いたＭＩＳ構造が多用される。ＴＦＴには、逆スタガ型やトップゲート型といった種類があり、半導体膜にも非晶質半導体膜や多結晶半導体膜がある。これらは、表示装置の用途や性能により適宜選択される。特に、移動度の大きな結晶性を有する半導体膜にて作製したＴＦＴを用いた場合には、基板上に駆動回路を形成することもできるため、高価な単結晶半導体を用いた外付けのＩＣ点数を減らすことができる利点がある。
結晶性を有する半導体膜の作成方法としては、非晶質半導体膜を形成した後にレーザー光を照射することにより半導体膜を多結晶化する方法が知られている。多結晶化した半導体膜を用いたＴＦＴについて、例えば、特許文献１には、所謂バックチャネルエッチ型のＴＦＴ構造が開示されている。すなわち、ゲート電極上にＳｉＮ膜あるいはＳｉＯ膜からなるゲート絶縁膜が形成される。さらに、ゲート絶縁膜に接する側から多結晶シリコン膜とアモルファスシリコン膜を積層される。なお、多結晶シリコン膜は、アモルファスシリコン膜にエキシマレーザーを照射して形成される。
また、特許文献２には、所謂エッチングストッパ型のＴＦＴ構造が開示されている。すなわち、ゲート電極上にゲート電極に接する側からＳｉＮ膜とＳｉＯ膜を積層したゲート絶縁膜が形成される。そして、ゲート絶縁膜に接する側から多結晶シリコン膜とアモルファスシリコン膜を積層し、さらにチャネル保護膜が形成される。多結晶シリコン膜は、アモルファスシリコン膜上にバッファー膜および光−熱変換膜を形成した後に半導体レーザー光を照射して形成される。
特開平５−６３１９６号公報 特開２００７−５５０８号公報 特開２０００−２８９２号公報 特開２００１−１０９０１４号公報
しかしながら、特許文献１、３に開示されているように、チャネルと接するゲート絶縁膜にＳｉＮ膜を用いた場合、チャネルとなるシリコン膜とゲート絶縁膜界面に、非晶質と結晶が混在した層が形成される。すなわち、図４に示されるように、ＳｉＮ膜１上には、多結晶シリコン膜３及び非晶質シリコン膜４が積層される。このＳｉＮ膜１と多結晶シリコン膜３との間に、非晶質／結晶混在層２が形成される。これは、レーザー照射時にＳｉＮ膜１へ熱的なダメージが入るとともに、ＳｉＮ膜１中のＮがシリコン膜中に取り込まれるためである。
この非晶質／結晶混在層２には固定電荷が発生していると考えられる。従って、ゲート絶縁膜界面までシリコン膜を結晶化するような照射エネルギー密度でレーザー照射すると、閾値電圧がシフトするという問題が発生する。すなわち、図５に示されるように、固定電荷の影響で閾値電圧がマイナス側にシフトする。図５は、ゲート絶縁膜としてＳｉＮ膜を用いた場合のＴＦＴ特性（線形領域）の一例を示すグラフである。図５において、横軸はゲート電圧Ｖｇ（Ｖ）、縦軸はドレイン電流Ｉｄ（Ａ）を示す。
ゲート絶縁膜への熱的なダメージを低減するためには、レーザー照射時のエネルギー密度を低く設定しなければならない。しかし、この場合においては、シリコン膜を十分に結晶化することは出来ず、Ｓ値の増大や移動度の低下を招く。さらには、外部電圧を印加してＴＦＴ動作をさせていると、シリコン膜中の弱接合起因と思われる閾値電圧のシフトが発生するという問題を有する。
このため、ゲート絶縁膜にＳｉＯ膜を使用する方法が考えられる。ゲート絶縁膜にＳｉＯ膜を用いた場合には、ＳｉＮ膜の時に見られるようなシリコン膜中へのＮの取り込みなどは発生しない。これにより、シリコン膜を結晶化するために充分なエネルギー密度で、シリコン膜にレーザー照射することができる。したがって、図６に示されるように、ゲート絶縁膜界面までシリコン膜を結晶化することができ、閾値電圧のシフトも生じない。すなわち、ＳｉＯ膜５上には、非晶質シリコン膜を介在させることなく、多結晶シリコン膜３が形成される。
しかしながら、この場合においても以下のような問題点を有する。ゲート絶縁膜としての絶縁耐圧や初期故障率を考慮すると、３００ｎｍもしくは４００ｎｍ程度までゲート絶縁膜を厚膜化する必要がある。ＳｉＯ膜を公知のドライエッチング法を用いて加工する場合のエッチングレートは小さいために、このような厚膜のＳｉＯ膜を加工するにはかなりの時間を要し、生産性を低下させる要因にもなる。
上記のような問題点を解決する手段として、特許文献２、４に開示されているようにシリコン膜と接する側のゲート絶縁膜をＳｉＯ膜とし、ゲート電極と接する側のゲート絶縁膜をＳｉＮ膜とした積層構造にする方法が考えられる。このような構造においては、シリコン膜と接する側のゲート絶縁膜はＳｉＯ膜で形成されているため、ゲート絶縁膜をＳｉＮ膜にした時に見られるようなシリコン膜中へのＮの取り込みなどは発生しない。従って、シリコン膜を結晶化するために必要なエネルギー密度でレーザー照射することができ、ゲート絶縁膜界面までシリコン膜を結晶化することができる。さらに、ゲート電極側の絶縁膜をＳｉＮ膜としているために、ＳｉＮ膜の膜厚によって絶縁耐圧の向上や初期絶縁膜破壊の抑制を実現することができ、ＳｉＯ膜の膜厚を薄膜化できるので、絶縁膜加工時の生産性の低下がほとんど生じないという利点を有する。
しかしながら、特許文献２に開示されている所謂エッチングストッパ型のＴＦＴではエッチングストッパとなるチャネル保護膜を形成するための写真製版（マスク）工程が必要となる。絶縁膜の加工の一つ一つを見れば、それらに要する時間は長くないものの、マスク工程が一つ追加されることになるので、アレイ製造工程全体から見た場合には生産性が大きく低下していることになる。
したがって、エッチングストッパとなるチャネル保護膜を形成する工程を省いたバックチャネルエッチ型のＴＦＴが生産性の観点から好ましい。しかしながら、特許文献４に開示されているようなゲート絶縁膜をＳｉＯ膜とＳｉＮ膜との積層構造にしたバックチャネルエッチ型のＴＦＴを作製する場合には、以下の問題があることが我々の検討で明らかになった。バックチャネルエッチ型のＴＦＴは以下のような製造方法により作製される。ゲート電極を形成した後、ゲート絶縁膜、半導体層、及びオーミックコンタクト層を順次成膜して、これらオーミックコンタクト層と半導体層を一括でエッチング加工する。次に金属膜を成膜・エッチング加工してソース・ドレイン電極を形成する。次に、ソース・ドレイン電極をマスクとして、チャネル上に形成されているオーミックコンタクト層をエッチング除去することにより、ＴＦＴが形成される。
ここで、オーミックコンタクト層をドライエッチング法によってエッチング除去する際に、ゲート絶縁膜の露出した領域がＳｉＯ膜である。この場合、オーミックコンタクト層のエッチングガス（ラジカル）の消費がＳｉＯ膜では消費されにくく、オーミックコンタクト層のエッチングに消費されると考えられる。これにより、オーミックコンタクト層のエッチングレートが格段に速くなる。また、ＳｉＯ膜とオーミックコンタクト層との露出面積比にもエッチングレートは依存するため、エッチング制御性が大きく低下する。そして、ＴＦＴ特性に大きな影響を及ぼすチャネル背面側の掘り込み量の制御が困難となるという問題が発生することが判明した。
本発明は上記のような問題点を解決するためになされたものであり、生産性及びトランジスタ特性を向上することができる薄膜トランジスタ基板、及び半導体装置を提供することを目的とするものである。
本発明にかかる薄膜トランジスタ基板は、
薄膜トランジスタが形成された薄膜トランジスタ基板であって、
前記薄膜トランジスタ基板に形成された前記薄膜トランジスタはいずれも、
ゲート電極と、
前記ゲート電極上に形成された窒化シリコン膜と、
前記窒化シリコン膜上にパターニング形成された酸化シリコン膜と、
前記酸化シリコン膜上において前記酸化シリコン膜に接し、全てのパターン端が前記酸化シリコン膜のパターン端近傍に配置されるようにパターニング形成された結晶性を有する半導体膜とを有するバックチャネルエッチ型の薄膜トランジスタであり、
前記酸化シリコン膜は、前記結晶性を有する半導体膜における下部及びパターン端近傍を除く領域において全て除去されたものであることを特徴とする薄膜トランジスタ基板である。
本発明にかかるバックチャネルエッチ型の薄膜トランジスタの製造方法は、ゲート電極を形成する工程と、前記ゲート電極上に窒化シリコン膜を成膜する工程と、前記窒化シリコン膜上に酸化シリコン膜を成膜する工程と、前記酸化シリコン膜上に非晶質半導体膜を成膜する工程と、前記非晶質半導体膜に対するレーザー光の照射、及びパターニングにより、全てのパターン端が前記酸化シリコン膜のパターン端近傍に配置されるように結晶性を有する半導体膜を形成する工程とを有するものである。
本発明によれば、生産性及びトランジスタ特性を向上することができる薄膜トランジスタ基板、及び半導体装置を提供することができる。
実施の形態にかかるＴＦＴ基板の構成を示す正面模式図である。 実施の形態にかかるＴＦＴ基板の構成を示す断面模式図である。 実施の形態にかかるＴＦＴ基板の製造方法を示す断面模式図である。 ゲート絶縁膜としてＳｉＮ膜を用いた場合の半導体膜−ゲート絶縁膜界面構造を示す断面ＴＥＭ像である。 ゲート絶縁膜としてＳｉＮ膜を用いた場合のＴＦＴ特性（線形領域）の一例を示すグラフである。 ゲート絶縁膜としてＳｉＯ膜を用いた場合の半導体膜−ゲート絶縁膜界面構造を示す断面ＴＥＭ像である。
実施の形態．
始めに、図１を参照して、本実施の形態にかかる薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を有するＴＦＴ基板について説明する。図１は、ＴＦＴ基板の構成を示す正面模式図である。ＴＦＴ基板は、半導体装置としての表示装置（特に、アクティブマトリクス表示装置）に用いられる。以下、表示装置としては、液晶表示装置を例として説明するが、あくまでも例示的なものである。もちろん、表示装置として、有機ＥＬ表示装置等の他の平面型表示装置（フラットパネルディスプレイ）等に用いることも可能である。
液晶表示装置は、ＴＦＴ基板１００を有している。ＴＦＴ基板１００は、例えば、ＴＦＴ１０８がアレイ状に配列したＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１１０、複数の保持容量配線（不図示）、及び複数のソース配線（表示信号線）１１１が形成されている。
複数のゲート配線１１０及び複数の保持容量配線は、平行に設けられている。保持容量配線は、隣接するゲート配線１１０間にそれぞれ設けられている。すなわち、ゲート配線１１０と保持容量配線とは、交互に配置されている。そして、複数のソース配線１１１は平行に設けられている。ゲート配線１１０とソース配線１１１とは、互いに交差するように形成されている。同様に、保持容量配線とソース配線１１１とは、互いに交差するように形成されている。また、ゲート配線１１０とソース配線１１１とは直交している。同様に、保持容量配線とソース配線１１１とは直交している。そして、隣接するゲート配線１１０と隣接するソース配線１１１とで囲まれた領域が画素１０５となる。すなわち、保持容量配線は、画素１０５を横断するように形成されている。ＴＦＴ基板１００では、画素１０５がマトリクス状に配列される。
さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられていてもよい。ゲート配線１１０は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線１１０は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１１１も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１１１は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１０に供給する。このゲート信号によって、ゲート配線１１０が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１１に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
画素１０５内には、少なくとも１つのＴＦＴ１０８と、ＴＦＴ１０８と接続された保持容量１０９とが形成されている。画素１０５内において、ＴＦＴ１０８と保持容量１０９は直列に接続されている。ＴＦＴ１０８はソース配線１１１とゲート配線１１０の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ１０８のゲート電極はゲート配線１１０に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１１１に接続されている。ゲート電極に電圧を印加され、ＴＦＴ１０８がＯＮされると、ソース配線１１１から電流が流れるようになる。これにより、ソース配線１１１から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。
一方、保持容量１０９は、ＴＦＴ１０８だけでなく、保持容量配線を介して対向電極とも電気的に接続されている。従って、保持容量１０９は、画素電極と対向電極との間の容量と並列接続されていることになる。保持容量１０９によって画素電極に印加される電圧を一定時間保持することができる。ＴＦＴ基板１００の表面には、配向膜（不図示）が形成される。ＴＦＴ基板１００は、以上のように構成される。
さらに、液晶表示装置の場合、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１００側に配置される。そして、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、ＴＦＴ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。また、ＴＦＴ基板１００上に形成された素子面積が小さいほど、バックライトユニットからの光を透過することができる。このため、輝度が高く、またバックライトユニットの光量を低減することができ、消費電力の低減にもつながる。なお、これら一連の動作で、保持容量１０９においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。
次に、図２を参照して、ＴＦＴ基板１００に設けられた画素スイッチング用のＴＦＴ１０８の構成について説明する。図２は、画素スイッチング用のＴＦＴ１０８の形成箇所におけるＴＦＴ基板１００の構成を示す断面模式図である。本実施の形態にかかるＴＦＴ１０８は、逆スタガ型であって、バックチャネルエッチ型のＴＦＴである。
絶縁性基板１０上には、ゲート電極１１が形成される。絶縁性基板１０としては、例えばガラス基板が用いられる。そして、ゲート電極１１を覆うように、ゲート絶縁膜が形成される。本実施の形態では、ゲート絶縁膜は、ゲート電極１１側から順に、窒化シリコン（ＳｉＮ）膜１２及び酸化シリコン（ＳｉＯ）膜１３を有する。ＳｉＮ膜１２は、絶縁性基板１０上の略全面に形成される。ＳｉＮ膜１２は、ＳｉＯ膜１３からはみ出すように形成される。ＳｉＯ膜１３は、ゲート電極１１と対向して、ＳｉＮ膜１２上に形成される。ＳｉＯ膜１３は、ゲート電極１１上からはみ出るように形成される。また、ＳｉＯ膜１３の膜厚は、ＳｉＮ膜１２の膜厚よりも薄い。
ＳｉＯ膜１３上には、結晶性を有する半導体膜としての多結晶半導体膜１４が形成される。換言すると、多結晶半導体膜１４とＳｉＮ膜１２との間には、ＳｉＯ膜４が形成される。また、ＳｉＯ膜１３は、ＳｉＮ膜１２及び多結晶半導体膜１４と直接接している。多結晶半導体膜１４は、全てのパターン端がＳｉＯ膜１３のパターン端近傍に配置されるように形成される。換言すると、ＳｉＯ膜１３の全てのパターン端近傍には、多結晶半導体膜１４のパターン端が配置される。また、多結晶半導体膜１４は、ＳｉＯ膜１３のパターンを内包するように形成されることが好ましい。換言すると、ＳｉＯ膜１３は、多結晶半導体膜１４からはみ出さないように形成されることが好ましい。本実施の形態では、多結晶半導体膜１４は、ＳｉＯ膜１３と略同一の平面寸法を有する。すなわち、上面視にて、多結晶半導体膜１４は、ＳｉＯ膜１３と略一致する。多結晶半導体膜１４としては、例えば多結晶シリコン膜が用いられる。
多結晶半導体膜１４上には、非晶質半導体膜１５が形成される。非晶質半導体膜１５は、多結晶半導体膜１４と略同一の平面寸法を有する。非晶質半導体膜１５上には、オーミックコンタクト層１６が形成される。非晶質半導体膜１５としては、例えば、真性の非晶質シリコン膜が用いられる。オーミックコンタクト層１６は、不純物元素を含んだ半導体膜であり、導電性を有する。オーミックコンタクト層１６としては、例えば、不純物元素としてリンを含有した非晶質シリコン膜を用いることができる。また、オーミックコンタクト層１６は、ゲート電極１１上の中央部には形成されない。非晶質半導体膜１５のオーミックコンタクト層１６が形成されない領域がチャネル領域である。なお、チャネル領域において、非晶質半導体膜１５の膜厚は、薄くなっている。
図２においては、オーミックコンタクト層１６は、ゲート電極１１上の両側にそれぞれ形成される。一方のオーミックコンタクト層１６がソース領域を構成し、他方のオーミックコンタクト層１６がドレイン領域を構成する。すなわち、ソース領域及びドレイン領域は、チャネル領域を挟むように対向配置されている。ここで、チャネル領域とは、ゲート電極１１にゲート電圧を印加した際に、チャネルが形成される領域を示す。具体的には、ゲート電極１１にゲート電圧を印加すると、チャネル領域の裏面には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域とドレイン領域の間にはドレイン電流が流れる。
ソース領域において、オーミックコンタクト層１６上には、ソース電極１７が形成される。ソース領域とソース電極１７は接している。ソース電極１７は、ソース配線１１１と一体となって形成されてもよい。このソース電極１７を介してソース領域に電位が供給される。また、ドレイン領域において、オーミックコンタクト層１６上には、ドレイン電極１８が形成される。ドレイン領域とドレイン電極１８は接している。また、ソース電極１７及びドレイン電極１８は、多結晶半導体膜１４、非晶質半導体膜１５、及びオーミックコンタクト層１６を含む半導体膜からはみ出すように形成され、ＳｉＮ膜１２と接する。ＴＦＴ１０８は、以上のように構成されている。
さらに、ＳｉＮ膜１２上には、ソース電極１７及びドレイン電極１８を覆うように、層間絶縁膜１９が形成される。ドレイン電極１８上の層間絶縁膜１９には、コンタクトホール２０が形成される。層間絶縁膜１９上には、画素電極２１が形成される。また、コンタクトホール２０には、画素電極２１が埋設される。これにより、画素電極２１とドレイン電極１８とが電気的に接続される。ここでは、図示しないが、画素電極２１により液晶や自発光材料等の電気光学材料に電圧が印加されることにより表示が行われる。
本実施の形態にかかるＴＦＴは、半導体膜のチャネルが形成される部分に結晶性を有するため、高い移動度と、良好な信頼性を有する。また、ＳｉＯ膜１３と多結晶半導体膜１４と直接接している。すなわち、半導体膜は、ゲート絶縁膜との界面に結晶性を有する。このため、Ｓ値の増大や移動度の低下を抑えることができる。さらには、弱接合起因と思われる閾値電圧のシフトが生じにくい。このように、本実施の形態によれば、ＴＦＴ特性を向上させることができる。
次に、図３を参照して、本実施の形態におけるＴＦＴ１０８の製造方法について説明する。図３は、ＴＦＴ１０８を有するＴＦＴ基板１００の製造方法を示す断面模式図である。
まず、ガラス基板や石英基板などの光透過性を有する絶縁性基板１０上に、ＤＣマグネトロンスパッタ法を用いて、金属膜を成膜する。本実施の形態においては、絶縁性基板１０としては、無アルカリガラス基板を用いる。また、金属膜としては、アルミニウムを主成分とする金属膜（合金膜）を用いる。本実施の形態では、金属膜として、アルミニウムにニッケルとネオジムを所定量添加した合金膜を用いる。これにより、耐熱性が向上し、後に照射されるレーザー光による変形等のダメージを軽減することができる。そして、この合金膜をおよそ２００ｎｍの膜厚に成膜する。
そして、金属膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する従来の写真製版法を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストをマスクとして、金属膜をウェットエッチングし、所望の形状にパターニングする。その後、フォトレジストパターンを除去する。これにより、ゲート電極１１が形成される。本実施の形態では、ウェットエッチングのエッチング液として、リン酸を主成分とする薬液を用いる。なお、ゲート電極１１の端面はテーパー形状とすることが望ましい。テーパー形状とすることにより、後に成膜するＳｉＮ膜１２の被覆性が向上する。そして、絶縁膜耐圧が向上するという効果を奏する。以上の工程により、図３（ａ）に示す構成となる。
次に、形成したゲート電極１１の上に、プラズマＣＶＤ法を用いてゲート絶縁膜を成膜する。具体的には、ゲート電極１１の上に、ＳｉＮ膜１２とＳｉＯ膜１３の積層膜を形成する。本実施の形態では、ゲート電極１１の上に、ＳｉＮ膜１２をおよそ３５０ｎｍの膜厚に成膜する。そして、ＳｉＮ膜１２上に、ＳｉＯ膜１３をおよそ５０ｎｍの膜厚に成膜する。なお、ＳｉＮ膜１２及びＳｉＯ膜１３の膜厚は上記膜厚に限るものではなく、絶縁耐圧、絶縁膜容量、生産性などを勘案して決定すればよい。ここでは、絶縁膜として比較的ドライエッチングによるエッチングレートが速く、加工性のよいＳｉＮ膜１２を厚膜化して絶縁耐圧を確保する。そして、ドライエッチングレートの小さいＳｉＯ膜１３を薄膜化することにより、生産性を低下させることがない膜厚構成としている。
次に、ゲート絶縁膜の上に、非晶質半導体膜をプラズマＣＶＤ法により成膜する。すなわち、ＳｉＯ膜１３の上に、非晶質半導体膜を成膜する。本実施の形態では、非晶質半導体膜として非晶質シリコン（ａ−Ｓｉ）膜を用いる。そして、ａ−Ｓｉ膜をおよそ４０ｎｍの膜厚に成膜する。
また、この非晶質半導体膜とゲート絶縁膜との間にＳｉＯ膜１３を設けており、この非晶質半導体膜とＳｉＮ膜１２とは接しない。このため、後の工程で非晶質半導体膜へレーザー光を照射して結晶化する際に、絶縁膜中のＮの半導体膜への取り込みなどは発生しない。従って、非晶質半導体膜を結晶化するために必要なエネルギー密度でレーザー照射することができる。これにより、ゲート絶縁膜界面まで半導体膜を結晶化することができる。また、ゲート絶縁膜と半導体膜との界面には、非晶質と結晶が混在した層が形成されないために、固定電荷による閾値電圧のシフトを抑制することができる。
本実施の形態のように、プラズマＣＶＤ法にて成膜した非晶質半導体膜は、膜中に水素が多量に含有される。このため、この水素を低減するための処理として、高温中でアニールしておくことが好ましい。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４００℃に加熱し、非晶質半導体膜を成膜した基板を３０分間保持する。このような処理を行っておくことにより、非晶質膜を結晶化する際の温度上昇に伴う水素の急激な脱離による半導体膜表面の荒れを抑制することが可能となる。
次に、非晶質半導体膜に対して窒素などの不活性ガスを吹き付けて、非晶質半導体膜の表面の酸素濃度を低下させる。この状態でレーザー光３０を非晶質半導体膜に照射する。この際、レーザー光３０は所定の光学系を通して線状のビーム形状に成型された後、非晶質半導体膜に照射される。このとき、非晶質半導体膜は一旦溶融し、結晶性を有する半導体膜（多結晶半導体膜１４）へと変換される。本実施の形態では、レーザー光３０としては、エキシマレーザー（発振波長：３０８ｎｍ）を用いる。また、ビーム形状は、およそ４００μｍ×２００ｍｍの線状ビーム形状とし、照射エネルギー密度を２５０ｍＪ／ｃｍ２とする。そして、線状ビームの長方向に対して垂直に、送りピッチ３０μｍとして、非晶質半導体薄膜の上を走査する。
このような照射エネルギーで複数回にわたって、半導体膜にレーザー光３０が照射されることにより、ＳｉＯ膜１３界面まで半導体膜を結晶化することができる。すなわち、非晶質半導体膜等を介在させることなく、ＳｉＯ膜１３に接して多結晶半導体膜１４が形成される。ここでは、照射エネルギー密度を２５０ｍＪ／ｃｍ２に設定したが、２００ｍＪ／ｃｍ２以上３５０ｍＪ／ｃｍ２以下であることが好ましい。照射エネルギー密度が２００ｍＪ／ｃｍ２よりも小さいと半導体膜の十分な結晶化ができず、Ｓ値の増大や移動度の低下を招く。また、照射エネルギー密度が３５０ｍＪ／ｃｍ２よりも大きいと、半導体膜の表面荒れや、結晶性の低下、ゲート電極膜へのダメージが発生するため好ましくない。以上の工程により、ゲート電極１１の上に、ＳｉＮ膜１２、ＳｉＯ膜１３、及び多結晶半導体膜１４が順次形成され、図３（ｂ）に示す構成となる。
次に、多結晶半導体膜１４表面の自然酸化膜を除去するために、フッ酸系の薬液で洗浄する。その後、プラズマＣＶＤ法を用いて非晶質半導体膜１５及びオーミックコンタクト層１６を順次成膜する。本実施の形態では、非晶質半導体膜１５として、真性の非晶質シリコン（ｉ−ａ−Ｓｉ）膜を用いる。そして、ｉ−ａ−Ｓｉ膜をおよそ１５０ｎｍの膜厚に成膜する。また、オーミックコンタクト層１６として、不純物元素としてリンを含有した非晶質シリコン（ｎ＋ａ−Ｓｉ）膜を用いる。そして、ｎ＋ａ−Ｓｉ膜を３０ｎｍの膜厚に成膜する。
次に、公知の写真製版法およびドライエッチング法を用いて、オーミックコンタクト層１６、非晶質半導体膜１５、多結晶半導体膜１４、及びＳｉＯ膜１３を所望形状にパターニングする。これにより、ＳｉＮ膜１２表面が露出される。本実施の形態では、エッチングガスとして、ＣＦ４とＯ２の混合ガスを用いる。これにより、フォトレジストを後退させながらエッチングが行われ、オーミックコンタクト層１６、非晶質半導体膜１５、多結晶半導体膜１４、及びＳｉＯ膜１３のパターン端部をテーパー形状とする。すなわち、このパターニングにより、多結晶半導体膜１４の全てのパターン端がＳｉＯ膜１３のパターン端近傍に配置されるように多結晶半導体膜１４が形成される。例えば、本実施の形態のように、多結晶半導体膜１４の底面とＳｉＯ膜１３の上面とが一致するように形成される。換言すると、多結晶半導体膜１４の底面は、ＳｉＯ膜１３の上面のパターンを内包するように形成される。
また、上記のように、オーミックコンタクト層１６、非晶質半導体膜１５、多結晶半導体膜１４、及びＳｉＯ膜１３をテーパー形状とすることにより、後に成膜する金属膜の被覆性が向上する。そして、上記の半導体膜及びＳｉＯ膜１３のパターン段差部による断線を抑制することができるという効果を奏する。また、ＳｉＯ膜１３を５０ｎｍと薄く形成しているために、エッチング時間が大幅に増加することなく、生産性の低下を抑制できる。
次に、オーミックコンタクト層１６上に、ソース電極１７及びドレイン電極１８を形成するための金属膜をＤＣマグネトロンスパッタ法を用いて成膜する。本実施の形態では、金属膜として、Ｃｒ膜を用いる。そして、Ｃｒ膜をおよそ２００ｎｍの膜厚に成膜する。次に、公知の写真製版法およびウェットエッチング法により、金属膜を所望のパターンに加工する。これにより、ソース電極１７及びドレイン電極１８が形成される。ウェットエッチングに用いるエッチング液としては、過塩素酸と硝酸セリウムアンモニウムからなる薬液を用いる。以上の工程により、図３（ｄ）に示す構成となる。
次に、ソース電極１７とドレイン電極１８の間に存在するオーミックコンタクト層１６をドライエッチング法によりエッチングする。具体的には、ソース電極１７及びドレイン電極１８をマスクとして、オーミックコンタクト層１６のエッチングを行う。これにより、ゲート電極１１上において、オーミックコンタクト層１６、及び非晶質半導体膜１５の厚み方向における一部が除去される。本実施の形態では、オーミックコンタクト層１６とオーバーエッチングによる非晶質半導体膜１５のエッチング量の合計膜厚をおよそ８０ｎｍとする。すなわち、オーミックコンタクト層１６は３０ｎｍの膜厚に成膜していたので、非晶質半導体膜１５のエッチング量はおよそ５０ｎｍとなる。
このようにして、オーミックコンタクト層１６は、チャネル領域を挟んでソース領域とドレイン領域に完全に分離されることになる。ここで、ＳｉＯ膜１３が露出した状態でオーミックコンタクト層１６のエッチングを行った場合には、エッチングガス（ラジカル）３１がＳｉＯ膜１３ではあまり消費されず、オーミックコンタクト層１６のエッチングに用いられる。これにより、オーミックコンタクト層１６のエッチングレートが格段に速くなることが我々の検討で明らかとなっている。したがって、ＳｉＯ膜１３が露出した状態でオーミックコンタクト層１６を制御性よくエッチングすることは困難であり、チャネル領域の半導体膜の残膜量を安定化することは難しく、ＴＦＴ特性にばらつきが生じる。
本発明によれば、半導体膜と接する側のゲート絶縁膜であるＳｉＯ膜１３は、半導体膜のエッチングと同時に加工されており、ＳｉＮ膜１２が露出した状態となっている。すなわち、このエッチング工程において、ＳｉＯ膜１３表面は、半導体膜等によって略完全に覆われている。したがって、オーミックコンタクト層１６のエッチングレートの増大を抑制することが可能となり、制御性よくオーミックコンタクト層１６のエッチング処理を行うことができる。これにより、ＴＦＴ特性を安定化することができるという効果を得ている。また、オーミックコンタクト層１６のソース領域とドレイン領域への分離には、ソース電極１７及びドレイン電極１８をマスクとして使用しているため、写真製版工程を増加させることはなく、生産工程を簡略化している。このため、写真製版工程で消費されるレジストなどの材料を減量化することができる。以上の工程により、図３（ｅ）に示す構成となり、ＴＦＴ基板１００が形成される。
その後、プラズマＣＶＤ法を用いて、ソース電極１７及びドレイン電極１８を覆うように層間絶縁膜１９を成膜する。層間絶縁膜１９としては、例えば、ＳｉＮ膜、ＳｉＯ膜、あるいはこれらの積層膜を用いる。本実施の形態においては、層間絶縁膜１９として、ＳｉＮ膜を用いる。そして、ＳｉＮ膜をおよそ３００ｎｍの膜厚に成膜する。そして、公知の写真製版法およびドライエッチング法を用いて、層間絶縁膜１９を所望のパターンに加工する。これにより、ドレイン電極１８上の層間絶縁膜１９を除去して、コンタクトホール２０を形成する。すなわち、コンタクトホール２０では、ドレイン電極１８が露出する。
また、図示は省略するが、表示領域１０１外の領域におけるゲート配線１１０上にも層間絶縁膜１９が除去されたコンタクトホール２０が形成される。このゲート配線１１０上に形成されるコンタクトホール２０においては、層間絶縁膜１９に加えて、ＳｉＮ膜１２も除去され、ゲート配線１１０表面が露出される。これらコンタクトホール２０の形成時において、本来はゲート配線１１０上に一旦形成されたゲート絶縁膜を構成するＳｉＯ膜１３も除去する必要があるが、本実施の形態においては、ＳｉＯ膜１３が半導体膜と同時にエッチングされ、半導体膜が形成された部分を除いて除去されている。したがって、このコンタクトホール２０を形成するドライエッチング時には、ＳｉＮよりなる層間絶縁膜１９とＳｉＮ膜１２のみのエッチングとなり、途中において異なる材料であるＳｉＯ膜１３のエッチングを経ることなく、安定してコンタクトホール２０を形成することができる。
次に、層間絶縁膜１９上に、画素電極２１を形成するため、ＩＴＯやＩＺＯなどの透明性を有する導電膜を成膜する。本実施の形態においては、ＤＣマグネトロンを用いたスパッタリング法により、加工性に優れた非晶質の透明導電膜を成膜する。なお、ここでは、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガスを混合したガスを用いる。そして、公知の写真製版法により所望の形状にパターニングして画素電極２１を形成する。ここで、画素電極２１はコンタクトホール２０を介して、ドレイン電極１８と接続するようにパターニングされる。また、表示領域１０１外の領域においては、ゲート配線１１０上に形成されたコンタクトホール２０を介してゲート配線１１０と走査信号駆動回路１０３の接続などを行う接続パターンが上記透明性を有する導電膜をパターニングして画素電極２１の形成と同時に形成される。本実施の形態では、導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウェットエッチング法によって行う。ここで、導電膜としてＩＴＯ膜を用いる場合には、３００℃程度のアニールを行うことにより、結晶化することも可能である。そして、図３（ｆ）に示されるように、ＴＦＴ基板１００が完成する。
本実施の形態においては、半導体膜と接する側のゲート絶縁膜をＳｉＯ膜１３としているので、上記のように、ゲート絶縁膜界面まで半導体膜を結晶化することができる。これにより、閾値電圧のシフトを抑制することができる。また、半導体膜のチャネルが形成される部分に結晶性を有するため、非晶質半導体膜とした場合と比較して、高い移動度と、良好な信頼性を有するＴＦＴ１０８を形成することができる。すなわち、高い駆動能力を有するＴＦＴ１０８を形成することができる。
また、ゲート電極１１に接する側のゲート絶縁膜をＳｉＮ膜１２としており、ＳｉＮ膜１２の膜厚の調整によって絶縁耐圧の確保や初期絶縁膜破壊を抑制することができる。また、ＳｉＮ膜１２を形成することにより、ドライエッチング法によるエッチングレートの小さいＳｉＯ膜１３を薄膜化することができる。このため、絶縁膜加工時の生産性の低下もほとんど生じることはない。すなわち、ＴＦＴ特性及び生産性をともに向上させることができる。
また、ＴＦＴをバックチャネルエッチ型の構造としているために、アレイ製造工程を簡略化することができ、さらに生産性を向上させることができる。そして、省資源化を実現することができる。また、チャネル背面側に形成しているオーミックコンタクト層１６を含むバックチャネル部を、ソース電極１７及びドレイン電極１８をマスクとしてエッチング除去する際に、ゲート絶縁膜が露出した状態で処理される。このとき、露出したゲート絶縁膜表面はＳｉＮ膜１２であるために、ＳｉＯ膜１３の際に見られるバックチャネルのエッチングレートの増大は発生せず、制御性よくバックチャネルのエッチング処理を行うことができる。したがって、ＴＦＴ特性を安定化することができる。すなわち、本実施の形態にかかるＴＦＴ１０８の製造方法によれば、プロセス安定性が向上する。なお、ここでは、バックチャネルエッチ型のＴＦＴとしたが、エッチングストッパ型のＴＦＴに適用することも可能である。また、結晶性を有する半導体膜として多結晶半導体膜を用いて説明したが、微結晶半導体膜であってもよい。
また、素子駆動能力や信頼性が必要となる駆動回路を同一基板上に構成することができ、外部ＩＣ点数を減らしてコスト削減を図るとともに、外部ＩＣ点数を減らすことによる資源削減を達成した半導体装置を得ることが可能となる。
なお、本実施の形態では、ＳｉＯ膜１３と多結晶半導体膜１４とを略同一の平面寸法に形成したので、安定したバックチャネル部の掘り込みと、多結晶半導体膜１４等の半導体膜とＳｉＯ膜１３とを同一マスクで加工可能になることによる生産性の向上を両立することができる。もちろん、これらを略同一の平面寸法にする場合に限らず、例えばＳｉＯ膜１３を小さく形成し、ＳｉＯ膜１３が多結晶半導体膜１４によって覆われていてもよい。この場合、例えば、ＳｉＯ膜１３を成膜した後、ＳｉＯ膜１３をパターニングする。そして、ＳｉＯ膜１３上に、非晶質半導体膜を成膜し、図３（ｂ）に示されるように、非晶質半導体膜を多結晶半導体膜１４に変換する。その後、多結晶半導体膜１４をＳｉＯ膜１３からはみ出すようにパターニングする。
また、多結晶半導体膜１４は、全てのパターン端がＳｉＯ膜１３のパターン端近傍に配置されるように形成されていれば、上記のように、多結晶半導体膜１４がＳｉＯ膜１３のパターンを内包するように形成されていなくてもよい。逆に、ＳｉＯ膜１３のパターンが多結晶半導体膜１４よりも多少大きくてもよい。すなわち、ＳｉＯ膜１３のパターンが多結晶半導体膜１４のパターンからはみ出すように形成されていてもよい。この場合においても、多結晶半導体膜１４の下部を除く大部分の領域において、ＳｉＯ膜１３が除去されていれば、ＳｉＯ膜１３表面は殆ど露出しないことから、オーミックコンタクト層１６のエッチングレートの増大を抑制することが可能となる。その結果、制御性よくオーミックコンタクト層１６のエッチング処理を行うことができ、ＴＦＴ特性を安定化することができる。
１ ＳｉＮ膜、２ 非晶質／結晶混在層、３ 多結晶シリコン膜、
４ 非晶質シリコン膜、５ ＳｉＯ膜、１０ 絶縁性基板、１１ ゲート電極、
１２ ＳｉＮ膜、１３ ＳｉＯ膜、１４ 多結晶半導体膜、１５ 非晶質半導体膜、
１６ オーミックコンタクト層、１７ ソース電極、１８ ドレイン電極、
１９ 層間絶縁膜、２０ コンタクトホール、２１ 画素電極、３０ レーザー光、
３１ エッチングガス、１００ ＴＦＴ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ 保持容量、
１１０ ゲート配線、１１１ ソース配線

Claims (6)

  1. 薄膜トランジスタが形成された薄膜トランジスタ基板であって、
    前記薄膜トランジスタ基板に形成された前記薄膜トランジスタはいずれも、
    ゲート電極と、
    前記ゲート電極上に形成された窒化シリコン膜と、
    前記窒化シリコン膜上にパターニング形成された酸化シリコン膜と、
    前記酸化シリコン膜上において前記酸化シリコン膜に接し、全てのパターン端が前記酸化シリコン膜のパターン端近傍に配置されるようにパターニング形成された結晶性を有する半導体膜とを有するバックチャネルエッチ型の薄膜トランジスタであり、
    前記酸化シリコン膜は、前記結晶性を有する半導体膜における下部及びパターン端近傍を除く領域において全て除去されたものであることを特徴とする薄膜トランジスタ基板。
  2. 前記結晶性を有する半導体膜は、全てのパターン端が前記酸化シリコン膜のパターン端を内包するようにパターニング形成されたことを特徴とする請求項１に記載の薄膜トランジスタ基板。
  3. 前記酸化シリコン膜は、前記結晶性を有する半導体膜より小さく、前記結晶性を有する半導体膜によって覆われたことを特徴とする請求項２に記載の薄膜トランジスタ基板。
  4. 前記結晶性を有する半導体膜上に形成された非晶質半導体膜をさらに有することを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタ基板。
  5. 前記酸化シリコン膜の膜厚は、前記窒化シリコン膜の膜厚より薄いことを特徴とする請求項１乃至４のいずれか１項に記載の薄膜トランジスタ基板。
  6. 請求項１乃至５のいずれか１項に記載の薄膜トランジスタ基板を有する半導体装置。
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Publication number Priority date Publication date Assignee Title
KR102246529B1 (ko) * 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120063809A (ko) * 2010-12-08 2012-06-18 삼성전자주식회사 박막 트랜지스터 표시판
US20120298999A1 (en) * 2011-05-24 2012-11-29 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof
CN103608925B (zh) 2011-07-13 2017-06-13 应用材料公司 制造薄膜晶体管器件的方法
KR101375846B1 (ko) * 2012-04-10 2014-03-18 엘지디스플레이 주식회사 박막트랜지스터 및 그 제조방법
KR102222438B1 (ko) 2012-05-10 2021-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
CN105845737B (zh) * 2016-05-17 2019-07-02 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
KR20200034889A (ko) 2018-09-21 2020-04-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3952188A (en) * 1975-03-24 1976-04-20 Sperry Rand Corporation Monolithic transversal filter with charge transfer delay line
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH05107560A (ja) * 1991-10-21 1993-04-30 Hitachi Ltd 液晶表示装置とその製造方法
JPH06180564A (ja) * 1992-05-14 1994-06-28 Toshiba Corp 液晶表示装置
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법
JP2001109014A (ja) * 1999-10-05 2001-04-20 Hitachi Ltd アクティブマトリクス型液晶表示装置
JP2009070861A (ja) * 2007-09-11 2009-04-02 Hitachi Displays Ltd 表示装置
US8030655B2 (en) * 2007-12-03 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor
US8207918B2 (en) * 2008-06-11 2012-06-26 Hitachi Displays, Ltd. Image display device having a set period during which a step signal is supplied at different levels to provide a uniform display

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