WO2013061574A1 - 薄膜半導体装置 - Google Patents

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Abstract

　薄膜半導体装置（１００）は、ゲート電極（１２０）と、チャネル層（１４０）と、第１非晶質半導体層（１５０）と、チャネル保護層（１６０）と、チャネル層（１４０）の両側面に形成された一対の第２非晶質半導体層（１７１、１７２）と、第２非晶質半導体層（１７１、１７２）を介してチャネル層（１４０）の側面にコンタクトする一対のコンタクト層（１８１、１８２）とを備え、ゲート電極（１２０）、チャネル層（１４０）、第１非晶質半導体層（１５０）、及びチャネル保護層（１６０）は、上面視したときに外形輪郭線が一致するように積層され、第１非晶質半導体層（１５０）の局在準位密度は、第２非晶質半導体層（１７１、１７２）の局在準位密度より高く、第２非晶質半導体層（１７１、１７２）のバンドギャップは、第１非晶質半導体層（１５０）のバンドギャップより大きい。

Description

[規則37.2に基づきISAが決定した発明の名称]　薄膜半導体装置
　本発明は、薄膜半導体装置に関し、特に、表示装置の画素回路に用いられる薄膜半導体装置に関するものである。
　近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。
　有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスである。このことから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）の開発が急がれている。薄膜トランジスタは、画素を選択するスイッチング素子、或いは画素を駆動する駆動トランジスタ等として用いられる。
　図７を参照して、従来の薄膜半導体装置（薄膜トランジスタ）の構成を説明する(例えば、特許文献１、２参照)。図７に示される薄膜半導体装置９００は、基板９１０と、ゲート電極９２０と、ゲート絶縁膜９３０と、結晶シリコン層９４０と、非結晶シリコン層９５０と、チャネル保護層９６０と、一対のコンタクト層９７１、９７２と、ソース電極９８１及びドレイン電極９８２とを、この順に積層して構成されるボトムゲート型の薄膜トランジスタである。
　上記構成の薄膜半導体装置９００では、チャネル保護層９６０に正の固定電荷が存在する。このため、この固定電荷によってチャネル領域を含む結晶シリコン層９４０にバックチャネルが形成されてリーク電流が発生し、オフ特性が劣化する。ここで、バックチャネルとは、結晶シリコン層９４０内のチャネル保護層９６０との界面付近を経由して、ソース電極９８１からドレイン電極９８２に向かって流れる寄生電流の経路のことである。
　そこで、結晶シリコン層９４０とチャネル保護層９６０との間に、アモルファスシリコン膜からなる非結晶シリコン層９５０を形成する。この非結晶シリコン層９５０は、負キャリアの電荷密度によってチャネル保護層９６０の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
特開２００１－１１９０２９号公報 特開昭６４－００４０７１号公報
　しかしながら、従来の薄膜半導体装置では、オフ時のリーク電流を抑制してオフ特性を向上させると共に、オン抵抗を低減することは難しい。
　本発明は、上記の課題に鑑みてなされたものであり、オフ時のリーク電流を抑制してオフ特性を向上させると共に、オン抵抗を低減した薄膜半導体装置を提供することを目的とする。
　本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体からなるチャネル層と、前記チャネル層上に形成された第１非晶質半導体層と、前記第１非晶質半導体層上に形成された有機絶縁層と、前記第１非晶質半導体層及び前記チャネル層の一方側の側面及び他方側の側面のそれぞれに形成された一対の第２非晶質半導体層と、前記一対の第２非晶質半導体層それぞれの上に、前記第２非晶質半導体層を介して前記チャネル層の側面にコンタクトするように形成された一対のコンタクト層と、前記一対のコンタクト層の一方の上に形成されたソース電極、及び前記コンタクト層の他方の上に形成されたドレイン電極とを備え、前記ゲート電極、前記チャネル層、前記第１非晶質半導体層、及び前記有機絶縁層は、上面視したときに外形輪郭線が一致するように積層され、前記第１非晶質半導体層の局在準位密度は、前記第２非晶質半導体層の局在準位密度より高く、前記第２非晶質半導体層のバンドギャップは、前記第１非晶質半導体層のバンドギャップより大きいことを特徴とする。
　本発明によれば、オフ時のリーク電流を抑制してオフ特性を向上させると共に、オン抵抗を低減した薄膜半導体装置を得ることができる。
図１は、本発明の実施の形態に係る薄膜半導体装置の構造を示す断面図である。 図２Ａは、比較例１の薄膜半導体装置の構成及び作用効果を示す図である。 図２Ｂは、比較例２の薄膜半導体装置の構成及び作用効果を示す図である。 図２Ｃは、本発明の実施の形態に係る薄膜半導体装置の構成及び作用効果を示す図である。 図３Ａは、本発明の実施の形態に係る薄膜半導体装置の製造方法における基板準備工程を模式的に示した断面図である。 図３Ｂは、本発明の実施の形態に係る薄膜半導体装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図３Ｃは、本発明の実施の形態に係る薄膜半導体装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図３Ｄは、本発明の実施の形態に係る薄膜半導体装置の製造方法における結晶シリコン薄膜形成工程を模式的に示した断面図である。 図３Ｅは、本発明の実施の形態に係る薄膜半導体装置の製造方法における第１アモルファスシリコン膜形成工程を模式的に示した断面図である。 図３Ｆは、本発明の実施の形態に係る薄膜半導体装置の製造方法における絶縁膜形成工程を模式的に示した断面図である。 図３Ｇは、本発明の実施の形態に係る薄膜半導体装置の製造方法におけるチャネル保護層形成工程を模式的に示した断面図である。 図３Ｈは、本発明の実施の形態に係る薄膜半導体装置の製造方法におけるチャネル層／第１非晶質半導体層形成工程を模式的に示した断面図である。 図３Ｉは、本発明の実施の形態に係る薄膜半導体装置の製造方法における第２アモルファスシリコン膜形成工程を模式的に示した断面図である。 図３Ｊは、本発明の実施の形態に係る薄膜半導体装置の製造方法におけるコンタクト層用薄膜形成工程を模式的に示した断面図である。 図３Ｋは、本発明の実施の形態に係る薄膜半導体装置の製造方法におけるソース電極／ドレイン電極形成工程を模式的に示した断面図である。 図４は、ゲート電極、チャネル層、第１非晶質半導体層、及びチャネル保護層との積層関係の一例を示す図である。 図５は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図６は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。 図７は、従来の薄膜半導体装置の構成を示す断面図である。
　（本開示に至った経緯）
　図７に示す従来の薄膜半導体装置９００において、チャネル保護層９６０として有機材料を用いる場合、非結晶シリコン層９５０には、高い局在準位密度と高いバンドギャップとが要求される。しかしながら、単一の層からなる非結晶シリコン層９５０によってこのような性能を実現するのは極めて困難である。
　また、上記構成の薄膜半導体装置９００によれば、チャネル領域を含む結晶シリコン層９４０とソース電極９８１及びドレイン電極９８２との間に非結晶シリコン層９５０が介在している。すなわち、高抵抗の非結晶シリコン層９５０が電流パスに含まれるため、オン抵抗が高くなってしまう。
　本発明は、オフ時のリーク電流を抑制してオフ特性を向上させると共に、オン抵抗を低減した薄膜半導体装置を提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体からなるチャネル層と、前記チャネル層上に形成された第１非晶質半導体層と、前記第１非晶質半導体層上に形成された有機絶縁層と、前記第１非晶質半導体層及び前記チャネル層の一方側の側面及び他方側の側面のそれぞれに形成された一対の第２非晶質半導体層と、前記一対の第２非晶質半導体層それぞれの上に、前記第２非晶質半導体層を介して前記チャネル層の側面にコンタクトするように形成された一対のコンタクト層と、前記一対のコンタクト層の一方の上に形成されたソース電極、及び前記コンタクト層の他方の上に形成されたドレイン電極とを備え、前記ゲート電極、前記チャネル層、前記第１非晶質半導体層、及び前記有機絶縁層は、上面視したときに外形輪郭線が一致するように積層され、前記第１非晶質半導体層の局在準位密度は、前記第２非晶質半導体層の局在準位密度より高く、前記第２非晶質半導体層のバンドギャップは、前記第１非晶質半導体層のバンドギャップより大きいことを特徴とする。
　上記構成によれば、チャネル保護層の左右の領域でゲート電極とソース電極及びドレイン電極とが重畳しないので、この領域の寄生容量を削減することができる。また、コンタクト層を第２非晶質半導体層を介してチャネル層の側面とコンタクトさせている。これにより、高抵抗の第１非晶質半導体層を電流パスから外すことができるので、オン抵抗を低減することができる。さらに、局在準位密度を高くした第１非晶質半導体層と、バンドギャップを大きくした第２非晶質半導体層とを設けることにより、薄膜半導体装置の性能を飛躍的に向上させることができる。
　さらに、本発明の一形態に係る薄膜半導体装置において、前記有機絶縁層の下面の外形輪郭線は、上面視したときに、前記ゲート電極の外形輪郭線の内側に、０．５μｍ以下後退していてもよい。
　なお、本明細書において、製造プロセスによって生じる０．５μｍ程度の誤差は、「外形輪郭線が一致する」の範囲内に含めるものとする。
　さらに、本発明の一形態に係る薄膜半導体装置において、前記有機絶縁層の下面の外形輪郭線は、上面視したときに、前記ゲート電極の外形輪郭線の内側に、前記第２非晶質半導体層の膜厚以上後退していてもよい。
　これにより、第２非晶質半導体層がゲート電極に重畳する位置に形成されることになるので、オン抵抗を低減することができる。
　また、本発明の一形態に係る薄膜半導体装置において、前記一対の第２非晶質半導体層、前記一対のコンタクト層、前記ソース電極、及び前記ドレイン電極は、前記有機絶縁層の上面の一部および前記有機絶縁層の側面に延在していてもよい。
　また、本発明の一形態に係る薄膜半導体装置において、前記第１非晶質半導体層の膜厚は、５０ｎｍ以下であってもよい。
　第１非晶質半導体層は、露光工程での光に対しての吸収率が高く、厚くしすぎると、有機絶縁層に必要な露光量が届かず、露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光工程が必要になってしまい、生産性を著しく落としてしまう懸念がある。但し、第１非晶質半導体層の厚みは、露光工程で用いる光の光量を強くすれば５０ｎｍ以上とすることもできる。
　また、本発明の一形態に係る薄膜半導体装置の製造方法は、基板を準備する第１工程と、前記基板上にゲート電極と形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に結晶半導体層を形成する第４工程と、前記結晶半導体層上に、非晶質半導体層を形成する第５工程と、前記非晶質半導体層上に、有機絶縁層を形成する第６工程と、前記結晶半導体層および前記非晶質半導体層をエッチングして、前記ゲート電極に重畳する位置にチャネル層及び第１非晶質半導体層を形成する第７工程と、前記チャネル層及び前記第１非晶質半導体層の一方側の側面及び他方側の側面のそれぞれに第２非晶質半導体層を形成する第８工程と、前記一対の第２非晶質半導体層それぞれの上に、前記第２非晶質半導体層を介して前記チャネル層の側面にコンタクトするように一対のコンタクト層を形成する第９工程と、前記一対のコンタクト層の一方の上にソース電極を形成し、及び前記一対のコンタクト層の他方の上にドレイン電極を形成する第９工程とを含み、前記第６工程では、前記非晶質半導体層上に有機絶縁層の前駆体の有機材料を塗布し、乾燥させる工程と、前記基板の前記ゲート電極が形成された面と反対側の面から、前記有機材料に対して前記ゲート電極をマスクに用いて前記有機材料を感光させる光で露光する工程と、前記有機材料を現像する工程とにより、前記有機絶縁層の下面の外形輪郭線が、上面視したときに、前記ゲート電極の外形輪郭線の内側に後退するように形成することを特徴とする。
　また、本発明の一形態に係る薄膜半導体装置の製造方法において、前記第７工程において、現像された前記有機絶縁層をマスクに用いて前記エッチングを行うことにより、前記有機絶縁層の下面の外形輪郭線が、上面視したときに、前記ゲート電極の外形輪郭線の内側に、前記第２非晶質半導体層の膜厚以上後退するように形成してもよい。
　また、本発明の一形態に係る薄膜半導体装置の製造方法において、前記第１非晶質半導体層の局在準位密度は、前記第２非晶質半導体層の局在準位密度より高くなるように形成され、前記第２非晶質半導体層のバンドギャップは、前記第１非晶質半導体層のバンドギャップより大きくなるように形成されてもよい。
　（実施の形態）
　以下、図面を参照して、本発明に係る薄膜半導体装置及びその製造方法を説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、工程の順序などは、一例であり、本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではない。また、各図は模式図であり、必ずしも厳密に図示したものではない。なお、各図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。
　まず、図１を参照して、本発明の実施の形態に係る薄膜半導体装置１００の構成を説明する。図１は、本実施の形態に係る薄膜半導体装置１００の模式的な構成を示す断面図である。
　薄膜半導体装置１００は、図１に示されるように、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、チャネル層１４０と、第１非晶質半導体層１５０と、チャネル保護層１６０と、一対の第２非晶質半導体層１７１、１７２と、一対のコンタクト層１８１、１８２と、ソース電極１９１及びドレイン電極１９２とを、この順に積層して構成されるボトムゲート型の薄膜トランジスタである。
　基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物がチャネル層１４０に侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ～２０００ｎｍ程度とすることができる。
　ゲート電極１２０は、基板１１０上に所定形状でパターン形成される。ゲート電極１２０を構成する材料としては、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極１２０の膜厚は、例えば２０～５００ｎｍ程度とすることができる。
　ゲート絶縁膜１３０は、ゲート電極１２０を覆うように、基板１１０上の全面に形成される。ゲート絶縁膜１３０を構成する材料としては、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜１３０の膜厚は、例えば５０ｎｍ～３００ｎｍとすることができる。
　なお、本実施の形態では、後述するようにチャネル層１４０を結晶性シリコン薄膜で形成しているので、ゲート絶縁膜１３０に酸化シリコンを用いることが好ましい。酸化シリコンは、チャネル層１４０とゲート絶縁膜１３０との界面状態を良好にするのに適しており、これによって薄膜半導体装置１００の閾値電圧特性が向上する。
　チャネル層１４０は、ゲート絶縁膜１３０上のゲート電極１２０に重畳する位置にパターン形成される半導体膜であって、ゲート電極１２０の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。
　本実施の形態において、ゲート電極１２０とチャネル層１４０とは、上面視したときに外形輪郭線が一致するように積層される。ここで、「外形輪郭線が一致する」とは、ゲート電極１２０とチャネル層１４０とが同一形状（形及び面積が同一）であって、且つゲート電極１２０とチャネル層１４０とが水平方向にズレることなく配置されていることを指す。
　チャネル層１４０は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。チャネル層１４０は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。また、チャネル層１４０は、アモルファスシリコン（非結晶シリコン）と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくともチャネル領域の結晶性シリコンの割合を多くするのが好ましい。チャネル層１４０の膜厚は、例えば、３０ｎｍ～２００ｎｍ程度とすることができる。なお、チャネル層１４０に含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れたチャネル層１４０を形成することができる。
　なお、チャネル層１４０における結晶シリコンの平均結晶粒径は、５ｎｍ～１０００ｎｍ程度であり、チャネル層１４０には、上記のような平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ～１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶も含まれる。
　第１非晶質半導体層１５０は、チャネル層１４０上にパターン形成される。本実施の形態において、ゲート電極１２０とチャネル層１４０と第１非晶質半導体層１５０とは、上面視したときに外形輪郭線が一致するように積層される。
　第１非晶質半導体層１５０は、例えば、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。この第１非晶質半導体層１５０は、局在準位密度（トラップ密度）がチャネル層１４０より高く設定される。すなわち、第１非晶質半導体層１５０の負キャリアの電荷密度によってチャネル保護層１６０の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、薄膜半導体装置１００のオフ特性が向上する。
　チャネル保護層１６０は、第１非晶質半導体層１５０上のチャネル層１４０に重畳する位置にパターン形成される。本実施の形態において、ゲート電極１２０とチャネル層１４０と第１非晶質半導体層１５０とチャネル保護層１６０とは、上面視したときに外形輪郭線が一致するように積層される。
　なお、図１に示されるチャネル保護層１６０は、下面から上面に向かって断面積が小さくなるテーパ形状となっているので、少なくともチャネル保護層１６０の下面の外形輪郭線が、ゲート電極１２０、チャネル層１４０、及び第１非晶質半導体層１５０の外形輪郭線に一致すればよい。
　チャネル保護層１６０は、チャネル層１４０及び第１非晶質半導体層１５０を保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、チャネル保護層１６０は、一対の第２非晶質半導体層１７１、１７２及び一対のコンタクト層１８１、１８２を形成するときのエッチング処理時において、チャネル層１４０及び第１非晶質半導体層１５０がエッチングされることを防止する機能を有する。
　チャネル保護層１６０を形成する材料には、例えば、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料を用いることができる。本実施の形態におけるチャネル保護層１６０は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。
　また、チャネル保護層１６０を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４－ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
　チャネル保護層１６０を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、チャネル保護層１６０の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
　チャネル保護層１６０の膜厚は、例えば、３００ｎｍ～１０００ｎｍとすることができる。チャネル保護層１６０の膜厚の下限は、エッチングによるマージン及びチャネル保護層１６０中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層１６０の膜厚の上限は、第２非晶質半導体層１７１、１７２、コンタクト層１８１、１８２、ソース電極１９１、及びドレイン電極１９２との段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
　一対の第２非晶質半導体層１７１、１７２は、チャネル保護層１６０、第１非晶質半導体層１５０、及びチャネル層１４０を覆うようにパターン形成される。また、第２非晶質半導体層１７１と第２非晶質半導体層１７２とは、互いに所定の間隔をあけて対向配置される。
　より具体的には、第２非晶質半導体層１７１は、チャネル保護層１６０の上面の一部、チャネル保護層１６０の一方側（図１の左側）の側面、第１非晶質半導体層１５０の一方側（図１の左側）の側面、及びチャネル層１４０の一方側（図１の左側）の側面に跨るように形成されている。そして、第２非晶質半導体層１７１は、チャネル層１４０の一方側の側面とコンタクトしている。
　また、第２非晶質半導体層１７２は、チャネル保護層１６０の上面の一部、チャネル保護層１６０の他方側（図１の右側）の側面、第１非晶質半導体層１５０の他方側（図１の右側）の側面、及びチャネル層１４０の他方側（図１の右側）の側面に跨るように形成される。そして、第２非晶質半導体層１７２は、チャネル層１４０の他方側の側面とコンタクトしている。
　なお、本実施の形態では、第２非晶質半導体層１７１、１７２をチャネル保護層１６０の上面からチャネル層１４０の側面にまで延在させたが、これに限ることなく、第２非晶質半導体層１７１、１７２は、少なくともチャネル層１４０の側面を覆うように設けられていればよい。コンタクト層１８１、１８２、ソース電極１９１、及びドレイン電極１９２についても同様である。
　第２非晶質半導体層１７１、１７２は、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）からなってもよい。オン抵抗に対して影響が大きすぎる場合、コンタクト層１８１、１８２よりも１－２桁以下の低濃度にドーピングされた層を用いても良い。もしくはあえて意図的にドーピングを行わなくても、ドーピングを行うチャンバーの残留ドーパントによるメモリー効果を用いて成膜することでも上記濃度の層を形成することができる。本実施の形態における第２非晶質半導体層１７１、１７２は、非結晶のアモルファス成分のみによって構成されており、意図的な結晶化は行っていない。
　さらに、第１非晶質半導体層１５０と一対の第２非晶質半導体層１７１、１７２とは、局在準位密度（局在準位）及びバンドギャップが互いに異なるように形成される。具体的には、第１非晶質半導体層１５０の局在準位密度は、第２非晶質半導体層１７１、１７２の局在準位密度よりも高くなるように形成される。一方、第２非晶質半導体層１７１、１７２のバンドギャップは、第１非晶質半導体層１５０のバンドギャップよりも大きくなるように形成されている。ここで、局在準位密度とは、半導体膜における欠陥準位密度（トラップ密度）であって、電荷の状態密度（ＤＯＳ：Ｄｅｎｓｉｔｙ　Ｏｆ　Ｓｔａｔｅ）を表している。
　本実施の形態における第１非晶質半導体層１５０の局在準位密度は、［１×１０１８］ｃｍ－３であり、第２非晶質半導体層１７１、１７２の局在準位密度は、［１×１０１７］ｃｍ－３である。また、第１非晶質半導体層１５０のバンドギャップは［１．３］ｅＶであり、真性非結晶質シリコン膜６のバンドギャップは、［１．７］ｅＶである。
　一対のコンタクト層１８１、１８２は、それぞれ一対の第２非晶質半導体層１７１、１７２上に積層されている。コンタクト層１８１とコンタクト層１８２とは、互いに所定の間隔をあけて対向配置されている。そして、コンタクト層１８１は、第２非晶質半導体層１７１を介してチャネル層１４０の一方側（図１の左側）の側面とコンタクトしている。同様に、コンタクト層１８２は、第２非晶質半導体層１７２を介してチャネル層１４０の他方側（図１の右側）の側面とコンタクトしている。
　コンタクト層１８１、１８２は、不純物を高濃度に含む非晶質半導体膜であり、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。より具体的には、コンタクト層１８１、１８２は、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができる。また、コンタクト層１８１、１８２の膜厚は、例えば５ｎｍ～１００ｎｍとすることができる。
　ソース電極１９１及びドレイン電極１９２は、コンタクト層１８１、１８２上のチャネル層１４０に重畳する位置にパターン形成される。すなわち、ソース電極１９１とドレイン電極１９２とは、互いに所定の間隔をあけて対向配置される。
　本実施の形態において、ソース電極１９１及びドレイン電極１９２は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極１９１及びドレイン電極１９２は、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極１９１及びドレイン電極１９２の膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とすることができる。
　このように、本実施の形態における薄膜半導体装置１００では、上面視したときに、ゲート電極１２０、チャネル層１４０、第１非晶質半導体層１５０及びチャネル保護層１６０の各外形輪郭線が一致している。後述するように、これらの外形輪郭線は、セルフアライメントによって一致している。
　ここで、本実施の形態における薄膜半導体装置１００の作用効果について、図２Ａ、図２Ｂ及び図２Ｃを用いて説明する。図２Ａは、比較例１の薄膜半導体装置９００Ａの構成及び作用効果を示す図である。図２Ｂは、比較例２の薄膜半導体装置９００Ｂの構成及び作用効果を示す図である。図２Ｃは、本実施の形態に係る薄膜半導体装置１００の構成及び作用効果を示す図である。
　図２Ａに示すように、比較例１の薄膜半導体装置９００Ａでは、本実施の形態のようにセルフアラインされていないので、ゲート電極９２０、結晶シリコン層９４０、非結晶シリコン層９５０及びチャネル保護層９６０の各外形輪郭線が一致しておらず、ゲート電極９２０、結晶シリコン層９４０及び非結晶シリコン層９５０の長さは、チャネル保護層９６０の長さよりも長くなっている。従って、比較例１の薄膜半導体装置９００Ａでは、広いコンタクト領域から電流を注入することができる。このため、非結晶シリコン層９５０（アモルファスシリコン）による抵抗は大きいものの、ゲート電極９２０上方の非結晶シリコン層９５０の上方に位置するコンタクト領域自体が大きいため（すなわち電圧が印加される領域が大きいため）、キャリア注入特性は比較的良好なものとなる。
　一方、比較例１の薄膜半導体装置９００Ａにおいて、結晶シリコン層９４０（ポリシリコン）とコンタクト層９７１とは、結晶シリコン層９４０の両端部において非結晶シリコン層９５０を介さずに直接接しているものの、非結晶シリコン層９５０の上方におけるコンタクト領域が支配的になるため、コンタクト層９７１から結晶シリコン層９４０へのキャリアの直接注入は実質的に起こらない。また、比較例１の薄膜半導体装置９００Ａでは、ゲート電極９２０が長いので、寄生容量が大きいという問題もある。
　また、図２Ｂに示すように、比較例２の薄膜半導体装置９００Ｂは、チャネル保護層９６０及びゲート電極９２０がセルフアラインされ、結晶シリコン層９４０及び非結晶シリコン層９５０はセルフアラインされていない。つまり、チャネル保護層９６０とゲート電極９２０との外形輪郭線は一致しているが、チャネル保護層９６０及びゲート電極９２０と結晶シリコン層９４０及び非結晶シリコン層９５０とは外形輪郭線が一致していておらず、結晶シリコン層９４０及び非結晶シリコン層９５０の長さは、ゲート電極９２０及びチャネル保護層９６０の長さよりも長くなっている。
　この場合、チャネル保護層９６０とゲート電極９２０との外形輪郭線が一致しているので、寄生容量を抑制することができる。
　しかし、非結晶シリコン層９５０とコンタクト層９７１との接触面積は大きいものの、その接触領域はゲート電極９２０の上方に位置しておらず、当該接触領域には電圧がかかっていなためキャリア注入が発生しない。そのため、電圧がかかるごく一部の領域のみの狭いコンタクト領域からキャリアが注入されることになり、電流特性は非常に悪くなる。この場合も、比較例１と同様に、非結晶シリコン層９５０からのキャリア注入が支配的になるため、結晶シリコン層９４０とコンタクト層９７１とが直接接しているとしても、コンタクト層９７１から結晶シリコン層９４０へのキャリアの直接注入は実質的に起こらない。
　これに対して、図２Ｃに示すように、本実施の形態における薄膜半導体装置１００によれば、ゲート電極１２０とチャネル保護層１６０の下面とは、上面視したときに外形輪郭線が一致する。これにより、図１に示される断面において、チャネル保護層１６０の下面の左右の端部が、ゲート電極１２０の左右の側面の延長線上に位置することになる。その結果、チャネル保護層１６０の左右の領域でゲート電極１２０とソース電極１９１及びドレイン電極１９２とが重畳しないので、この領域の寄生容量を削減することができる。
　また、薄膜半導体装置１００によれば、ゲート電極１２０、チャネル層１４０（結晶性シリコン）及び第１非晶質半導体層（アモルファスシリコン）の各外形輪郭線を一致させている。これにより、第２非晶質半導体層１７１、１７２をチャネル層１４０の側面に直接コンタクトさせ、さらに、コンタクト層１８１、１８２を第２非晶質半導体層１７１、１７２を介してチャネル層１４０の側面とコンタクトさせている。このため、チャネル層１４０からのキャリア注入は支配的にならず、チャネル層１４０の端面から直接電流注入が可能になる。従って、ゲート電極１２０に電圧を印加したときの電流パスは、ソース電極１９１、コンタクト層１８１、第２非晶質半導体層１７１、チャネル層１４０、第２非晶質半導体層１７２、コンタクト層１８２、及びドレイン電極１９２となる。すなわち、高抵抗の第１非晶質半導体層１５０を電流パスから外すことができるので、オン抵抗を低減することができる。
　このように、薄膜半導体装置１００では、キャリア注入特性の向上と寄生容量の抑制とを両立を図ることができる。
　さらに、第１非晶質半導体層１５０の局在準位密度を高くすることにより、チャネル保護層１６０に含まれる固定電荷によるバックチャネル効果を抑制することができる。一方、第２非晶質半導体層１７１、１７２のバンドギャップを大きくすることにより、オフ特性を向上させることができる。このように、局在準位密度を高くした第１非晶質半導体層１５０と、バンドギャップを大きくした第２非晶質半導体層１７１、１７２とを設けることにより、従来のように、非結晶シリコン層９５０（図１の第１非晶質半導体層１５０に相当する）に高い局在準位密度と大きいバンドギャップとを付与しようとする場合と比較して、薄膜半導体装置１００の性能を飛躍的に向上させることができる。
　次に、図３Ａ～図３Ｋを参照して、本発明の実施の形態に係る薄膜半導体装置の製造方法を説明する。図３Ａ～図３Ｋは、本発明の実施の形態に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
　まず、図３Ａに示されるように、基板１１０を準備する。なお、ゲート電極１２０を形成する前に、プラズマＣＶＤ等によって基板１１０上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
　次に、図３Ｂに示されるように、基板１１０上に、所定形状のゲート電極１２０を形成する。例えば、基板１１０上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極１２０を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
　次に、図３Ｃに示されるように、ゲート電極１２０を覆うように、基板１１０の上面全域にゲート絶縁膜１３０を形成する。例えば、酸化シリコンからなるゲート絶縁膜１３０をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで、成膜することができる。
　次に、図３Ｄに示されるように、ゲート絶縁膜１３０の上面全域に、チャネル層１４０となる結晶シリコン薄膜１４０Ｍを形成する。結晶シリコン薄膜１４０Ｍは、例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることによって形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで、成膜することができる。
　なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０～９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０～９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって結晶シリコン薄膜１４０Ｍを成膜してもよい。
　その後、結晶シリコン薄膜１４０Ｍに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜１４０Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜１４０Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜１４０Ｍの結晶欠陥密度が低減して結晶性が向上する。
　次に、図３Ｅに示すように、結晶シリコン薄膜１４０Ｍの上面全域に、第１非晶質半導体層１５０の前駆体膜である第１アモルファスシリコン膜１５０Ｍを形成する。第１アモルファスシリコン膜１５０Ｍは、例えば、ＣＶＤ法により、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで、成膜することができる。
　第１アモルファスシリコン膜１５０Ｍは、例えば、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で、且つシランガスの流量を５～１５ｓｃｃｍで、水素ガスの流量を４０～７５ｓｃｃｍでそれぞれ導入し、圧力を１～５Ｔｏｒｒとし、ＲＦ電力を０．１～０．４ｋｗ／ｃｍ－２とし、電極基板間距離を２００～６００ｍｍとして、成膜することができる。本実施の形態では、例えば、電極の直径が１０インチの平行平板型ＲＦプラズマＣＶＤ装置で、シランガスの流量と水素ガスの流量とを１：７とし、圧力を５Ｔｏｒｒとし、ＲＦ電力を０．２ｋｗ／ｃｍ－２とし、電極基板間距離を３００ｍｍとして成膜する。
　第１アモルファスシリコン膜１５０Ｍは、後述の露光工程での光に対しての吸収率が高い。そのため、第１アモルファスシリコン膜１５０Ｍを厚くしすぎると、絶縁膜１６０Ｍに必要な露光量が届かず、露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光工程が必要になってしまい、生産性を著しく落としてしまう懸念がある。そこで、第１アモルファスシリコン膜１５０Ｍの厚みは望ましくは５０ｎｍ以下である。但し、露光工程で用いる光の光量を強くすれば、第１アモルファスシリコン膜１５０Ｍの厚みは、５０ｎｍ以上とすることもできる。
　次に、図３Ｆに示されるように、第１アモルファスシリコン膜１５０Ｍの上面全域に、チャネル保護層１６０となる絶縁膜１６０Ｍを形成する。具体的には、まず、所定の塗布方式によってチャネル保護層１６０の前駆体としての有機材料を第１アモルファスシリコン膜１５０Ｍ上に塗布し、スピンコートやスリットコートを行うことによって第１アモルファスシリコン膜１５０Ｍの上面全域に絶縁膜１６０Ｍを成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜１６０Ｍの材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。
　次に、絶縁膜１６０Ｍに対して約１１０℃の温度で約６０秒間のプリベークを行って、絶縁膜１６０Ｍを仮焼成する。これにより、絶縁膜１６０Ｍに含まれる溶剤が気化する。その後、ゲート電極１２０をマスクとして基板１１０の裏面（ゲート電極１２０が形成されている面の反対側の面）側から絶縁膜１６０Ｍを感光させる光を照射し、絶縁膜１６０Ｍを露光させる。そして、露光された絶縁膜１６０Ｍをパターニングすることによって、図３Ｇに示されるように、ゲート電極１２０に重畳する領域に所定形状のチャネル保護層１６０を形成する。
　次に、パターン形成されたチャネル保護層１６０に対して２８０℃～３００℃の温度で約１時間のポストベークを行ってチャネル保護層１６０を本焼成して固化する。これにより、有機成分の一部が気化及び分解して、膜質が改善されたチャネル保護層１６０を形成することができる。
　このように、遮光性導電性材料で形成されたゲート電極１２０をマスクとして絶縁膜１６０Ｍを露光することにより、ゲート電極１２０とチャネル保護層１６０の下面との外形輪郭線が一致するように、セルフアライメントされる。これにより、チャネル保護層１６０の左右の領域でゲート電極１２０とソース電極１９１及びドレイン電極１９２とが重畳しないので、この領域に生じる寄生容量を削減することができる。
　なお、絶縁膜１６０Ｍをパターニングすると、チャネル保護層１６０は、図４に示されるように、所望の大きさよりΔＬだけ小さくなる。すなわち、チャネル保護層１６０の下面の外形輪郭線は、ゲート電極１２０の上面の外形輪郭線の内側に後退している。また、チャネル層１４０及び第１非晶質半導体層１５０は、後述するようにチャネル保護層１６０をマスクとして形成されるので、チャネル保護層１６０と同じように、ゲート電極１２０の外形輪郭線の内側に後退する。
　そこで、図４を参照して、ゲート電極１２０、チャネル層１４０、第１非晶質半導体層１５０、及びチャネル保護層１６０の積層関係を説明する。なお、図４では、ゲート絶縁膜１３０等の図示を省略している。まず、本明細書では、製造プロセス中に生じるΔＬ＝０．５μｍ以内の誤差は、「外形輪郭線が一致する」の範囲内に含めるものとする。また、ΔＬを第２非晶質半導体層１７１、１７２の膜厚以上に設定してもよい。これにより、第２非晶質半導体層１７１がゲート電極１２０に重畳する位置に形成されることになるので、オン抵抗を低減することができる。
　すなわち、本実施の形態におけるΔＬは、０（ゲート電極１２０、チャネル層１４０、第１非晶質半導体層１５０、及びチャネル保護層１６０の外形輪郭線が完全に一致する）であってもよいし、第２非晶質半導体層１７１、１７２の膜厚以上で、且つ０．５μｍ以下の範囲内に設定してもよい。
　次に、チャネル保護層１６０をマスクとして、結晶シリコン薄膜１４０Ｍ及び第１アモルファスシリコン膜１５０Ｍにドライエッチングを施す。これにより、図３Ｈに示されるように、ゲート電極１２０に重畳する位置に、チャネル層１４０及び第１非晶質半導体層１５０を同時に形成する。
　チャネル保護層１６０をマスクとして用いることにより、セルフアライメントによって、チャネル層１４０及び第１非晶質半導体層１５０の外形輪郭線がチャネル保護層１６０の下面の外形輪郭線に一致する。これにより、後述の工程で形成される第２非晶質半導体層１７１、１７２をチャネル層１４０の側面と直接コンタクトさせることができる。その結果、ソース電極１９１及びドレイン電極１９２とチャネル層１４０との間の電流パスに、高抵抗の第１非晶質半導体層１５０が含まれなくなるので、オン抵抗を低減することができる。
　次に、図３Ｉに示すように、チャネル保護層１６０及びゲート絶縁膜１３０を覆うようにして、一対の第２非晶質半導体層１７１、１７２となる真性の第２アモルファスシリコン膜１７０Ｍを形成する。真性の第２アモルファスシリコン膜１７０Ｍは、例えば、プラズマＣＶＤ等によって成膜することができる。真性の第２アモルファスシリコン膜１７０Ｍは、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。本実施の形態では、例えば、電極の直径が１０インチの平行平板型ＲＦプラズマＣＶＤ装置で、シランガスの流量と水素ガスの流量とを６：１とし、圧力を５Ｔｏｒｒとし、ＲＦ電力を０．０３ｋｗ／ｃｍ－２とし、電極基板間距離を５２５ｍｍとして成膜する。
　第１非晶質半導体層１５０及び第２非晶質半導体層１７１、１７２の形成条件を上記のように異ならせることにより、相対的に局在準位密度の高い第１非晶質半導体層１５０と、相対的にバンドギャップの大きい第２非晶質半導体層１７１、１７２とを得ることができる。
　次に、図３Ｊに示すように、真性の第２アモルファスシリコン膜１７０Ｍの上面全域に、コンタクト層１８１、１８２となるコンタクト層用膜１８０Ｍを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜１８０Ｍを成膜する。
　なお、コンタクト層用膜１８０Ｍは下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＣ装置において連続的に形成することが可能である。
　次に、図３Ｋに示すように、コンタクト層用膜１８０Ｍ上に、ソース電極１９１及びドレイン電極１９２をパターン形成する。この場合、まず、ソース電極１９１及びドレイン電極１９２となる材料で構成されたソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用膜１８０Ｍがエッチングストッパとして機能する。その後、レジストを除去することにより、所定形状のソース電極１９１及びドレイン電極１９２を形成することができる。
　次に、ソース電極１９１及びドレイン電極１９２をマスクとしてドライエッチングを施すことにより、コンタクト層用膜１８０Ｍ及び真性の第２アモルファスシリコン膜１７０Ｍを島状にパターニングする。これにより、一対のコンタクト層１８１、１８２と、一対の第２非晶質半導体層１７１、１７２とを所定形状に形成することができる。なお、ドライエッチングには、塩素系ガスを用いるとよい。
　この工程で、ソース電極１９１及びドレイン電極１９２の下に一対のコンタクト層１８１、１８２及び一対の第２非晶質半導体層１７１、１７２が形成される。このようにして、図１に示されるような本発明の実施の形態に係る薄膜半導体装置を製造することができる。
　次に、上記の実施の形態に係る薄膜半導体装置１００を表示装置に適用した例について、図５を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
　図５は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜半導体装置１００は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
　図５に示すように、有機ＥＬ表示装置１０は、アクティブマトリクス基板（ＴＦＴアレイ基板）１１と、アクティブマトリクス基板１１においてマトリクス状に複数配置された画素１２と、複数の画素１２のそれぞれに対応して形成された有機ＥＬ素子１３と、画素１２の行方向に沿って形成された複数の走査線（ゲート線）１７と、画素１２の列方向に沿って形成された複数の映像信号線（ソース線）１８と、映像信号線１８と並行して形成された電源線１９（不図示）とを備える。有機ＥＬ素子１３は、アクティブマトリクス基板１１上に順次積層された、陽極１４、有機ＥＬ層１５及び陰極１６（透明電極）を有する。なお、陽極１４は、実際には各画素１２に対応して複数形成される。有機ＥＬ層１５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　次に、上記有機ＥＬ表示装置１０における画素１２の回路構成について、図６を用いて説明する。図６は、本発明の実施の形態に係る薄膜半導体装置１００を用いた画素の回路構成を示す図である。
　図６に示すように、各画素１２は、直交する走査線１７と映像信号線１８とによって区画されており、駆動トランジスタ２１と、スイッチングトランジスタ２２と、コンデンサ２３と、有機ＥＬ素子１３とを備える。駆動トランジスタ２１は、有機ＥＬ素子１３を駆動するためのトランジスタであり、また、スイッチングトランジスタ２２は、画素１２を選択するためのトランジスタである。そして、駆動トランジスタ２１及びスイッチングトランジスタ２２の一方及び両方は、図１に示される薄膜半導体装置１００で構成することができる。
　駆動トランジスタ２１において、ゲート電極２１Ｇがスイッチングトランジスタ２２のドレイン電極２２Ｄに接続され、ソース電極２１Ｓが中継電極（不図示）を介して有機ＥＬ素子１３のアノードに接続され、ドレイン電極２１Ｄが電源線１９に接続される。
　また、スイッチングトランジスタ２２において、ゲート電極２２Ｇは走査線１７に接続され、ソース電極２２Ｓは映像信号線１８に接続され、ドレイン電極２２Ｄはコンデンサ２３及び駆動トランジスタ２１のゲート電極２１Ｇに接続されている。
　この構成において、走査線１７にゲート信号が入力されて、スイッチングトランジスタ２２がオン状態になると、映像信号線１８を介して供給された映像信号電圧がコンデンサ２３に書き込まれる。そして、コンデンサ２３に書き込まれた映像信号電圧は、保持電圧として１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ２１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子１３のアノードからカソードへと流れる。これにより、有機ＥＬ素子１３が発光し、所定の画像が表示される。
　なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
　また、上記の実施の形態では、半導体膜（半導体層）としてシリコン薄膜を用いたが、シリコン薄膜以外の半導体膜を用いることもできる。例えば、ゲルマニウム（Ｇｅ）又はＳｉＧｅからなる半導体膜を結晶化させて多結晶半導体膜を形成することもできる。
　以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
　本発明は、薄膜トランジスタ等の薄膜半導体装置に有用であり、有機ＥＬ表示装置や液晶表示装置等の表示装置等において広く利用することができる。
　１０　有機ＥＬ表示装置
　１１　アクティブマトリクス基板
　１２　画素
　１３　有機ＥＬ素子
　１４　陽極
　１５　有機ＥＬ層
　１６　陰極
　１７　走査線
　１８　映像信号線
　２１　駆動トランジスタ
　２２　スイッチングトランジスタ
　２１Ｇ，２２Ｇ，１２０，９２０　ゲート電極
　２１Ｓ，２２Ｓ，１９１，９８１　ソース電極
　２１Ｄ，２２Ｄ，１９２，９８２　ドレイン電極
　２３　コンデンサ
　１００，９００，９００Ａ，９００Ｂ　薄膜半導体装置
　１１０，９１０　基板
　１３０，９３０　ゲート絶縁膜
　１４０　チャネル層
　１４０Ｍ　結晶シリコン薄膜
　１５０　第１非晶質半導体層
　１５０Ｍ　第１アモルファスシリコン膜
　１６０，９６０　チャネル保護層
　１６０Ｍ　絶縁膜
　１７０Ｍ　第２アモルファスシリコン膜
　１７１，１７２　第２非晶質半導体層
　１８０Ｍ　コンタクト層用膜
　１８１，１８２，９７１，９７２　コンタクト層
　９４０　結晶シリコン層
　９５０　非結晶シリコン層

Claims (8)

  1. 　基板と、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成された多結晶半導体からなるチャネル層と、
    　前記チャネル層上に形成された第１非晶質半導体層と、
    　前記第１非晶質半導体層上に形成された有機絶縁層と、
    　前記第１非晶質半導体層及び前記チャネル層の一方側の側面及び他方側の側面のそれぞれに形成された一対の第２非晶質半導体層と、
    　前記一対の第２非晶質半導体層それぞれの上に、前記第２非晶質半導体層を介して前記チャネル層の側面にコンタクトするように形成された一対のコンタクト層と、
    　前記一対のコンタクト層の一方の上に形成されたソース電極、及び前記コンタクト層の他方の上に形成されたドレイン電極とを備え、
    　前記ゲート電極、前記チャネル層、前記第１非晶質半導体層、及び前記有機絶縁層は、上面視したときに外形輪郭線が一致するように積層され、
    　前記第１非晶質半導体層の局在準位密度は、前記第２非晶質半導体層の局在準位密度より高く、
    　前記第２非晶質半導体層のバンドギャップは、前記第１非晶質半導体層のバンドギャップより大きい
    　薄膜半導体装置。
  2. 　前記有機絶縁層の下面の外形輪郭線は、上面視したときに、前記ゲート電極の外形輪郭線の内側に、０．５μｍ以下後退している
    　請求項１に記載の薄膜半導体装置。
  3. 　前記有機絶縁層の下面の外形輪郭線は、上面視したときに、前記ゲート電極の外形輪郭線の内側に、前記第２非晶質半導体層の膜厚以上後退している
    　請求項２に記載の薄膜半導体装置。
  4. 　前記一対の第２非晶質半導体層、前記一対のコンタクト層、前記ソース電極、及び前記ドレイン電極は、前記有機絶縁層の上面の一部および前記有機絶縁層の側面に延在する
    　請求項１～３のいずれか１項に記載の薄膜半導体装置。
  5. 　前記第１非晶質半導体層の膜厚は、５０ｎｍ以下である
    　請求項１～４のいずれか１項に記載の薄膜半導体装置。
  6. 　基板を準備する第１工程と、
    　前記基板上にゲート電極と形成する第２工程と、
    　前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
    　前記ゲート絶縁膜上に結晶半導体層を形成する第４工程と、
    　前記結晶半導体層上に、非晶質半導体層を形成する第５工程と、
    　前記非晶質半導体層上に、有機絶縁層を形成する第６工程と、
    　前記結晶半導体層および前記非晶質半導体層をエッチングして、前記ゲート電極に重畳する位置にチャネル層及び第１非晶質半導体層を形成する第７工程と、
    　前記チャネル層及び前記第１非晶質半導体層の一方側の側面及び他方側の側面のそれぞれに第２非晶質半導体層を形成する第８工程と、
    　前記一対の第２非晶質半導体層それぞれの上に、前記第２非晶質半導体層を介して前記チャネル層の側面にコンタクトするように一対のコンタクト層を形成する第９工程と、
    　前記一対のコンタクト層の一方の上にソース電極を形成し、及び前記一対のコンタクト層の他方の上にドレイン電極を形成する第９工程とを含み、
    　前記第６工程では、前記非晶質半導体層上に有機絶縁層の前駆体の有機材料を塗布し、乾燥させる工程と、前記基板の前記ゲート電極が形成された面と反対側の面から、前記有機材料に対して前記ゲート電極をマスクに用いて前記有機材料を感光させる光で露光する工程と、前記有機材料を現像する工程とにより、前記有機絶縁層の下面の外形輪郭線が、上面視したときに、前記ゲート電極の外形輪郭線の内側に後退するように形成する
    　薄膜半導体装置の製造方法。
  7. 　前記第７工程において、現像された前記有機絶縁層をマスクに用いて前記エッチングを行うことにより、前記有機絶縁層の下面の外形輪郭線が、上面視したときに、前記ゲート電極の外形輪郭線の内側に、前記第２非晶質半導体層の膜厚以上後退するように形成する
    　請求項６に記載の薄膜半導体装置の製造方法。
  8. 　前記第１非晶質半導体層の局在準位密度は、前記第２非晶質半導体層の局在準位密度より高くなるように形成され、
    　前記第２非晶質半導体層のバンドギャップは、前記第１非晶質半導体層のバンドギャップより大きくなるように形成される
    　請求項６又は７に記載の薄膜半導体装置の製造方法。
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