JP5367092B2 - 薄膜トランジスタ基板の製造方法 - Google Patents

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Description

本発明は、アクティブマトリクス方式の液晶ディスプレイ及び有機ＥＬディスプレイを駆動する薄膜トランジスタ基板の製造方法に関し、特にチャネル層を微結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造にした薄膜トランジスタ基板の製造方法に関する。
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のデバイスである。これを、アクティブマトリクス方式の表示装置として使用するためには、有機ＥＬ素子を駆動する駆動回路基板の構成要素である薄膜トランジスタが、優れたオンオフ特性を有することが必要とされている。
従来、液晶ディスプレイの駆動回路である薄膜トランジスタ基板として、チャネル層に非晶質半導体からなる層を単層として用いた薄膜トランジスタ基板が存在する。この種の薄膜トランジスタは、バンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低いという問題を有している。
一方、液晶ディスプレイの駆動回路である薄膜トランジスタ基板として、チャネル層に多結晶半導体からなる層を単層として用いた薄膜トランジスタ基板が存在する。この種の薄膜トランジスタは、チャネル層に非晶質半導体層からなる層を単層として用いた薄膜トランジスタとは逆に、移動度が高いためにオン電流は大きいものの、多結晶半導体中の粒界及び欠陥の存在によりオフ電流も高いという問題がある。
これらの問題に対しては、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造にした薄膜半導体装置が提案されている（例えば非特許文献１参照）。チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とすることで、相互の利点が作用して、単層の非晶質半導体層からなるチャネル層の場合に比較してオン電流も高く、単層の多結晶半導体層からなるチャネル層の場合に比較してオフ電流が低いという特性が、理想的には得られると言われている。
しかし、特許文献１では、真性半導体層と不純物半導体層との境界面、及び不純物半導体層とソース、ドレイン電極との境界面に、わずかではあるが酸化シリコン（ＳｉＯｘ）やよごれによる不純物層が存在することが開示されている。この不純物層が介在すると、コンタクト抵抗が大きくなり、特にドレイン電圧が低いところで電流の低下を招き、ドレイン電圧に対するドレイン電流の特性、すなわちチャネル領域のオーミック特性が悪くなるという問題が生じる。かかるオーミック特性の悪い薄膜トランジスタを液晶表示装置の表示駆動手段であるスイッチング素子として用いた場合には、データラインにおける階調不良となって表示の点欠陥を生じる原因となり得る。
多結晶半導体層及び非晶質半導体層からなるチャネル層の二層構造を有する場合においても、上記真性半導体層と不純物半導体層との二層構造と同様に、多結晶半導体層と非晶質半導体層との製造工程の違いにより、上記二層の境界面に、意図しない自然酸化膜が介在してしまう。例えば、下層の半導体層を、レーザー照射する、または、アニールすることにより多結晶半導体層とする場合には、下層の半導体層表面は大気に曝されるため、当該表面には自然酸化膜が発生してしまう。また、ＣＥＳ（Ｃｈａｎｎｅｌ Ｅｔｃｈｉｎｇ Ｓｔｏｐｐｅｒ）膜を用いた二層構造においても、大気開放は必須であり、界面には自然酸化膜が形成される。これにより、オン電流などのトランジスタ特性が悪化し、表示品質の低下をもたらすこととなってしまう。
特開平８−０８８３７１号公報
Ｈａｔｚｏｐｏｕｌｏｓ ｅｔ ａｌ．, ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ ２８，８０３（２００７）
前述した、多結晶半導体層及び非晶質半導体層からなるチャネル層の界面における自然酸化膜を除去する工程として、例えば、多結晶半導体層の形成後、非晶質半導体層の形成直前に、多結晶半導体層の表面を水素プラズマやアルゴンプラズマに曝すことが挙げられる。
しかしながら、上述した自然酸化膜の除去工程による効果は得られるものの、自然酸化膜の残留状況を、当該工程中に確認して評価することは困難である。また、上記自然酸化膜の残留状況を上記除去工程後に大気中にて確認することは得策ではない。
また、自然酸化膜の残留状況を当該工程中に確認できないことを考慮し、多結晶半導体層の表面を水素プラズマやアルゴンプラズマに曝しすぎると、当該半導体層やＣＥＳ（Ｃｈａｎｎｅｌ Ｅｔｃｈｉｎｇ Ｓｔｏｐｐｅｒ）膜が削れ、当該半導体層表面の非晶質化やＣＥＳ膜の劣化など特性に悪影響を及ぼす。
一方、自然酸化膜の残留状況を当該工程中に確認できないことにより、自然酸化膜が残留すると、後工程である二層構造の島化エッチングのレートが変動し、エッチングの停止タイミングが不安定となり、面内ムラが生じる。
上述したように、自然酸化膜を残したり、除去処理しすぎたりすると半導体特性の劣化が大きくなり、薄膜トランジスタ基板として不良品になる。その結果、歩留りが悪化し、製造コストが高くなるという課題が生じる。
本発明は、上記課題に鑑みてなされたものであって、多結晶半導体層及び非晶質半導体層からなるチャネル層を有する薄膜トランジスタ基板において、２つの半導体層の界面に介在する自然酸化膜の残留状況を、当該自然酸化膜の除去工程中に確認せずとも、トランジスタの特性を劣化させない薄膜トランジスタ基板の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ基板の製造方法は、 基板を準備する第１工程と、前記基板の上に、ゲート電極を形成する第２工程と、前記基板上であって前記ゲート電極が形成されていない領域、及び前記ゲート電極上に、ゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に第１非晶質シリコン薄膜を形成する第４工程と、前記第１非晶質シリコン薄膜の少なくとも前記ゲート電極の上方領域を結晶化することにより、前記第１非晶質シリコン薄膜を第１結晶性シリコン薄膜とする第５工程と、前記第５工程を経た前記基板をドライエッチング装置内に配置し、前記第１結晶性シリコン薄膜の表面をドライエッチングすることで前記第１結晶性シリコン薄膜の表面のシリコン酸化膜を除去する第６工程と、前記第１結晶性シリコン薄膜上に、第２非晶質シリコン薄膜を形成する第７工程と、前記第２非晶質シリコン薄膜上に感光性レジストを形成する第８工程と、前記ゲート電極の上方の領域に対応する前記感光性レジストの領域を残すようにパターニングする第９工程と、前記第９工程で残った感光性レジストをマスクに用いて、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜を、ドライエッチングによりパターニングする第１０工程とを含み、前記第１０工程では、さらに、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜をドライエッチングする際に、前記ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することにより、前記第１結晶性シリコン薄膜と前記第２非晶質シリコン薄膜との界面におけるシリコン酸化膜の有無を検知し、前記シリコン酸化膜が有ると検知した場合は前記第１０工程を経た基板を前記第１０工程以降の工程に供することができないと判断し、シリコン酸化膜が無いと検知した場合は前記第１０工程を経た基板を前記第１０工程以降の工程へ供することができると判断することを特徴とする。
本発明の薄膜トランジスタ基板の製造方法によれば、半導体層を島化する工程であるドライエッチ工程で導入されるＥＰＭ（Ｅｎｄ Ｐｏｉｎｔ Ｍｏｎｉｔｏｒ）波形を用いて自然酸化膜量を推測し良品判断を行うので、自然酸化膜の残留している基板をリペア工程にまわすことができる。よって、半導体特性の劣化を防でき、自然酸化膜のない良品のみを後工程処理できる。その結果、歩留りが悪化せず、製造コストを抑制できる。
図１は、本発明の実施の形態の薄膜トランジスタ基板の構成を模式的に示す断面図である。 図２は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第１工程群を模式的に説明するための断面図である。 図３は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第２工程群を模式的に説明するための断面図である。 図４は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第３工程群を模式的に説明するための断面図である。 図５は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法を説明する動作フローチャートである。 図６は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９を説明する動作フローチャートである。 図７は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９で使用されるドライエッチング装置の構成を模式的に示す断面図である。 図８は、塩素ラジカルの発光スペクトルを表すグラフである。 図９Ａは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９において、シリコン酸化膜の残存が確認されたモニタ波形を表すグラフである。 図９Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９において、シリコン酸化膜の残存が確認されなかったモニタ波形を表すグラフである。 図１０は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第１のリペア工程を模式的に説明するための断面図である。 図１１は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第２のリペア工程を模式的に説明するための断面図である。 図１２は、実施の形態に係る薄膜トランジスタ基板を示す図である。 図１３は、実施の形態に係る薄膜トランジスタ基板を搭載した有機ＥＬディスプレイの斜視図である。 図１４は、画素を駆動する画素回路の回路構成を示す図である。
本発明の一態様に係る薄膜トランジスタ基板の製造方法は、基板を準備する第１工程と、前記基板の上に、ゲート電極を形成する第２工程と、前記基板上であって前記ゲート電極が形成されていない領域、及び前記ゲート電極上に、ゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に第１非晶質シリコン薄膜を形成する第４工程と、前記第１非晶質シリコン薄膜の少なくとも前記ゲート電極の上方領域を結晶化することにより、前記第１非晶質シリコン薄膜を第１結晶性シリコン薄膜とする第５工程と、前記第５工程を経た前記基板をドライエッチング装置内に配置し、前記第１結晶性シリコン薄膜の表面をドライエッチングすることで前記第１結晶性シリコン薄膜の表面のシリコン酸化膜を除去する第６工程と、前記第１結晶性シリコン薄膜上に、第２非晶質シリコン薄膜を形成する第７工程と、前記第２非晶質シリコン薄膜上に感光性レジストを形成する第８工程と、前記ゲート電極の上方の領域に対応する前記感光性レジストの領域を残すようにパターニングする第９工程と、前記第９工程で残った感光性レジストをマスクに用いて、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜を、ドライエッチングによりパターニングする第１０工程とを含み、前記第１０工程では、さらに、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜をドライエッチングする際に、前記ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することにより、前記第１結晶性シリコン薄膜と前記第２非晶質シリコン薄膜との界面におけるシリコン酸化膜の有無を検知し、前記シリコン酸化膜が有ると検知した場合は前記第１０工程を経た基板を前記第１０工程以後の工程に供することができないと判断し、シリコン酸化膜が無いと検知した場合は前記第１０工程を経た基板を前記第１０工程以後の工程へ供することができると判断することを特徴とする。
結晶性シリコン膜と非晶質シリコン膜とが積層されたチャネル層の薄膜トランジスタでは、結晶性シリコン膜と非晶質シリコン膜との界面にシリコンの酸化膜が介在すると、当該酸化膜には電荷が蓄積し、この電荷によりチャネル層を移動するキャリアの移動特性やオン特性が劣化する。
上記酸化膜は、結晶性シリコン膜の元となる非晶質シリコン膜を真空成膜装置の中で形成した後、一旦、大気暴露した後に、非晶質シリコン膜を、例えば、レーザー光により結晶性して結晶性シリコン膜とするため、結晶化されたシリコン膜の表面に形成されることとなる。
従来の技術では、上記結晶性シリコン膜の形成後であって、その上に非晶質シリコン膜を形成する直前に、当該非晶質シリコン膜を形成する真空成膜装置内にて水素やアルゴンなどのプラズマにより上記酸化膜をエッチングすることにより除去する工程が行われる。
しかしながら、上記従来の技術では、上記エッチングの直後に上層の非晶質シリコン膜を形成してしまうため、当該非晶質シリコン薄膜を形成した後の状態において上記酸化膜が除去できたことを確認することは困難であった。
また、上記エッチング条件を正確に制御することが困難であることから過度のエッチングにより下層の結晶性シリコン膜までもエッチングされると、当該結晶性シリコン膜の膜質が劣化するため、良好な特性の薄膜トランジスタを実現することが困難となる。その結果、薄膜トランジスタの製造歩留りが悪化する。
本態様によると、第１０工程では、ドライエッチングのプラズマ中に存在する所定のラジカルの発光スペクトルの強度を測定することで、上記界面のシリコン酸化膜の有無を検知し、この検知結果により、第１０工程を経た基板を第１０工程以後の工程に供するか否かを判定する。
これにより、上記界面のシリコン酸化膜の有無が検出できるため、第６工程によるシリコン酸化膜の除去状態を判断できる。その結果、シリコン酸化膜が除去された、良質な第１結晶性シリコン薄膜と第２非晶質シリコン薄膜を有する薄膜トランジスタ基板を選別し、歩留まりの高い薄膜トランジスタ基板を製造することが可能となる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、さらに、前記第１０工程において前記シリコン酸化膜が有ると検知した場合は、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜のドライエッチングを停止して前記基板をリペアするリペア工程を含んでもよい。
これにより、当該酸化膜があると検知された薄膜トランジスタ基板を、第１０工程途中で製造工程から抜きだして、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜とを再度形成することにより、シリコン酸化膜を介さない良質な第１結晶性シリコン薄膜と第２非晶質シリコン薄膜を有する薄膜トランジスタ基板を製造することが可能となる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、さらに、前記リペア工程にて、前記第１結晶性シリコン薄膜が露出した前記薄膜トランジスタ基板を、再度、前記第６工程から前記第１０工程に供する第１１工程とを含み、前記リペア工程は、前記第９工程で形成された前記感光性レジストを除去して前記第２非晶質シリコン薄膜を露出させる工程と、前記露出させた前記第２非晶質シリコン薄膜を除去して前記第１結晶性シリコン薄膜を露出させる工程とを含んでもよい。
本態様によると、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜との界面にシリコン酸化膜があると検知された場合、その時点でドライエッチングを停止し、第１結晶性シリコン薄膜の表面を露出させるリペア工程を経て、第１結晶性シリコン薄膜の表面が露出した基板を、第６工程以降の工程に供する。
これにより、ゲート電極、ゲート絶縁膜及び第１結晶性シリコン薄膜が形成された基板の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、さらに、前記リペア工程にて、前記ゲート絶縁膜が露出した前記薄膜トランジスタ基板を、再度、前記第４工程から前記第９工程に供する第１１工程とを含み、前記リペア工程は、前記第９工程で形成された前記感光性レジストを除去して前記第２非晶質シリコン薄膜を露出させる工程と、前記露出させた前記第２非晶質シリコン薄膜及び前記第１結晶性シリコン薄膜を除去し、前記ゲート絶縁膜を露出させる工程とを含んでもよい。
本態様によると、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜との界面にシリコン酸化膜があると検知された場合、その時点でドライエッチングを停止し、ゲート絶縁膜の表面を露出させるリペア工程を経て、ゲート絶縁膜が露出した基板を、第４工程以降の工程に供する。
これにより、ゲート電極及びゲート絶縁膜が形成された基板の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第１０工程において前記シリコン酸化膜が有ると検知した場合は、前記第７工程以前の工程の製造条件を調整してもよい。
これにより、自然酸化膜のない良品を、リペア工程を経ずに製造する歩留まりが向上し、製造コストを抑制できる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第１０工程において前記シリコン酸化膜が有ると検知した場合は、前記基板を廃棄する廃棄工程を含んでもよい。
これにより、自然酸化膜のない良品のみを後工程処理できる。その結果、歩留りが悪化せず、製造コストを抑制できる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記所定のラジカルは、前記第１０工程におけるドライエッチングのプラズマ中に存在する、前記第２非晶質シリコン薄膜をエッチングするラジカルである。
第１０工程における所定のラジカルは、第２非晶質シリコン薄膜をエッチングするものであるため、第２非晶質シリコン薄膜のエッチング進行中は、第２非晶質シリコン薄膜のシリコンによって消費され、プラズマ中の存在する量が少なくなる。その結果、この間の上記ラジカルからの発光強度は小さい。ところが、第２非晶質シリコン薄膜のエッチングが終了し、仮に第１結晶性シリコン薄膜の表面にシリコン酸化膜が残存していた場合には、上記ラジカルの消費量は少なくなるため、プラズマ中の存在する量が増加する。その結果、この間の上記ラジカルからの発光強度は大きくなる。
すなわち、所定のラジカルを、第１０工程におけるドライエッチングのプラズマ中に存在する第２非晶質シリコン薄膜をエッチングするラジカルとし、この振舞いを測定することにより、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜との界面のシリコン酸化膜の有無を高精度に判断することが可能となる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記所定のラジカルは、ハロゲン元素を含むラジカルである。
ハロゲン元素は、シリコン薄膜をエッチングする速度が高く、かつ、ハロゲン元素のラジカルは発光スペクトル強度も大きい。
本態様によると、発光強度の変化を高精度に検知することが可能となる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記ハロゲン元素は、ＣｌまたはＦである。
本態様によれば、前記ハロゲンはＣｌ、Ｆのいずれかとすることができる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第１０工程では、前記ドライエッチングの際に、前記ドライエッチングのプラズマ中に存在する前記第２非晶質シリコン薄膜をエッチングするラジカルの発光スペクトルの強度を測定しつつ、前記発光スペクトルの強度の時間による二次微分係数を算出し、当該二次微分係数が０より大きく算出された場合に、前記シリコン酸化膜があると判定してもよい。
本態様によれば、シリコン酸化膜の存在を早期に検知できるため、第１０工程を経た薄膜トランジスタ基板を、早期にリペア工程へ供することができるようになる。
また、リペア工程に供する基板の第１結晶性シリコン薄膜がエッチングされることを防止できるようにもなる。第１結晶性シリコン薄膜の表面がエッチングされた場合は、第１結晶性シリコン薄膜の表面は非晶質化するため、チャネル層として機能する第１結晶性シリコン薄膜の移動度などの特性が劣化するため、好ましくない。本態様によれば、第１結晶性シリコン薄膜がエッチングされない状態で、第１０工程を経た基板をリペア工程へ供することができる。この場合には、リペア工程後、第１結晶性シリコン薄膜の再形成をせずに、第２非晶質シリコン薄膜の再形成工程から行えばよい。よって、製造工程が簡略化され、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。
また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第１０工程において、前記シリコン酸化膜がないと検知された場合、さらに、第１０工程以降の工程を含み、前記第１０工程以降の工程は、前記第１０工程でパターニングされた前記第１結晶性シリコン薄膜、前記第２非晶質シリコン薄膜及び前記ゲート絶縁膜を覆うようにコンタクト層を形成する工程と、前記コンタクト層上にソースドレイン電極となる金属膜を形成する工程と、前記金属膜上に、前記金属膜からソース電極及びドレイン電極を形成するためのレジストを配置する工程と、前記コンタクト層の表面が露出するまで、前記レジストを用いて前記金属膜をウェットエッチングして前記ソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極間の前記コンタクト層及び前記第２非晶質シリコン薄膜をドライエッチングする工程とを含むものである。
本態様によれば、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜との界面にシリコン酸化膜がないと検知された場合に、コンタクト層形成以降の後工程がなされるので、ソース電極、ドレイン電極が形成された薄膜トランジスタ基板にはシリコン酸化膜が介在せず、高歩留まり及び高品質の薄膜トランジスタ基板を製造することが可能となる。
（実施の形態）
以下、本発明の実施の形態における薄膜トランジスタ基板及びその製造方法について、図面を参照しながら説明する。
図１は、本発明の実施の形態の薄膜トランジスタ基板の一部の構成を模式的に示す断面図である。
この薄膜トランジスタ基板１は、ボトムゲート型の薄膜トランジスタ基板であって、基板１１と、その基板１１上に順次連続的に積層されたゲート電極１２と、ゲート絶縁膜１３と、半導体層１５及び１６と、コンタクト層１８と、一対のＳＤ電極１９と、パッシベーション膜２０とを備える。
基板１１は、例えばガラス等から構成されている。
ゲート電極１２は、金属、例えば、モリブデンタングステン（ＭｏＷ）等から構成され、基板１１上に形成されている。ゲート電極１２は、例えば、スパッタ法により形成され、膜厚は、例えば、５０ｎｍである。
ゲート絶縁膜１３は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｙ）、窒化酸化シリコン（ＳｉＯｘＮｙ）等から構成され、ゲート電極１２を覆うように基板１１及びゲート電極１２上に形成されている。ゲート絶縁膜１３は、例えば、プラズマＣＶＤ法により形成され、膜厚は、１００〜２００ｎｍである。
半導体層１５は、ゲート絶縁膜１３上に形成された第１結晶性シリコン薄膜であり、微結晶のシリコンからなる。この半導体層１５をチャネル層の構成要素として用いることにより、薄膜トランジスタのオン電流を増加させることが可能となる。半導体層１５は、ゲート絶縁膜１３上に第１非晶質シリコン薄膜を積層した後、当該第１非晶質シリコン薄膜にレーザー照射またはアニール処理をすることにより形成される。第１非晶質シリコン薄膜は、例えば、プラズマＣＶＤ法により形成される。また、半導体層１５の膜厚は、２０〜７０ｎｍである。なお、微結晶シリコンとは、平均粒径が２０ｎｍから５０ｎｍの微結晶から構成されているシリコンと定義する。また、半導体層１５は、微結晶シリコンよりも平均粒径の大きい結晶を含んだ多結晶シリコンから構成されていてもよい。
半導体層１６は、半導体層１５上に形成された第２非晶質シリコン薄膜であり、非晶質のシリコンからなり、そのバンドギャップエネルギー（Ｅｇ）は半導体層１５のＥｇより大きい。これにより、薄膜トランジスタのオフ電流を低減することが可能となる。半導体層１６は、例えば、１．８ｅＶ、半導体層１５は１．１ｅＶのＥｇを持つ。半導体層１６は、例えば、プラズマＣＶＤ法により形成され、膜厚は、例えば、１００ｎｍである。半導体層１５及び１６は、電界効果型の薄膜トランジスタのチャネル層として機能する。
コンタクト層１８は、半導体層１６よりもｎ型濃度が高く、例えば、Ｐドープされたｎ+非晶質シリコン薄膜である。コンタクト層１８は、例えば、プラズマＣＶＤ法により形成され、膜厚は、例えば、３０ｎｍである。
一対のＳＤ電極１９は、コンタクト層１８の表面上にソース電極及びドレイン電極が離間して設けられたものである。ＳＤ電極１９は、導電性材料及び合金等の単層構造又は多層構造、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、モリブデンタングステン(ＭｏＷ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等により構成されている。
パッシベーション膜２０は、例えば、窒化シリコン（ＳｉＮｙ）から構成され、下層に形成された薄膜トランジスタの各層を水蒸気や酸素から遮断する機能を有する。薄膜トランジスタの各層が、水蒸気や酸素にさらされることにより劣化（酸化）してしまうことを防止するためである。パッシベーション膜２０は、例えば、プラズマＣＶＤ法により形成され、膜厚は、２００〜４００ｎｍである。
上述した薄膜トランジスタ基板１の製造工程において、半導体層１５の表面上には、自然酸化膜が形成される。この自然酸化膜を残したまま半導体層１６が形成されると、後工程である半導体層１５及び１６の島化エッチングのレートが変動し、エッチングの停止タイミングが不安定となり、面内ムラが生じる。よって、半導体特性の劣化が大きくなり、薄膜トランジスタ基板として不良品になる。その結果、薄膜トランジスタ基板の歩留りが悪化し、製造コストが高くなるという問題が発生する。
上記観点から、薄膜トランジスタ基板１の製造工程においては、半導体層１５の形成後であって半導体層１６の形成前に、半導体層１６の成膜環境から大気に曝すことなく半導体層１５の表面を水素プラズマ処理し自然酸化膜を除去する工程を導入している。
次に、本発明の薄膜トランジスタ基板の製造方法を説明する。本発明の薄膜トランジスタ基板の製造方法は、薄膜トランジスタ基板を形成する工程フローの途中で、薄膜トランジスタ基板の仕掛品を良品判定し、不良と判定した仕掛品は、リペア工程にまわす。また、この仕掛品の判定は、半導体層を島化エッチングしている最中になされるものである。
図２〜図４は、それぞれ、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第１工程群、第２工程群、及び第３工程群を模式的に説明するための断面図である。上記製造方法は、第１工程群である図２（ａ）〜（ｅ）、第２工程群である図３（ａ）〜（ｄ）及び第３工程群である図４（ａ）〜（ｃ）の順に実行される。
また、図５は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法を説明する動作フローチャートである。
まず、基板１１を準備する（図５のＳ０１）。工程Ｓ０１は、例えば、基板の洗浄や表面処理などの準備工程を含み、第１工程に相当する。
次に、図２（ａ）に示されるように、基板１１上にゲート電極１２を形成する（図５のＳ０２）。ゲート電極１２の形成方法としては、例えば、基板１１上にスパッタ法により金属膜を形成し、フォトレジストマスクを用いてウェットエッチングを行うことにより、上記金属膜を所望の形状にパターニングする。工程Ｓ０２は、第２工程に相当する。
次に、図２（ｂ）に示されるように、基板１１上であって、ゲート電極１２が形成されていない領域、及びゲート電極１２上に、ゲート絶縁膜１３を形成する（図５のＳ０３）。ゲート絶縁膜１３の形成方法としては、例えば、プラズマＣＶＤ法が用いられる。工程Ｓ０３は、第３工程に相当する。
次に、ゲート絶縁膜１３上に、非晶質シリコンからなる半導体層１４を形成する（図５のＳ０４）。半導体層１４の形成方法としては、例えば、プラズマＣＶＤ法が用いられる。工程Ｓ０４は、第４工程に相当する。
なお、工程Ｓ０３と工程Ｓ０４とは、同一の真空槽内にて連続して実行されることが好ましい。
次に、図２（ｃ）に示されるように、半導体層１４の少なくともゲート電極１２の上方領域を結晶化することにより、半導体層１４を、微結晶シリコンからなる半導体層１５へと改質する（図５のＳ０５）。ゲート電極１２の上方領域を結晶化する方法としては、半導体層１４へのレーザー照射またはアニール処理が用いられる。工程Ｓ０５は、第５工程に相当する。
次に、図２（ｄ）に示されるように、半導体層１５の表面のシリコン酸化膜を除去する（図５のＳ０６）。上記シリコン酸化膜を除去する方法としては、半導体層１５の表面を水素プラズマ処理することが挙げられる。なお、この水素プラズマ処理は、半導体層１５と以降の工程で形成される半導体層１６との界面に、自然酸化膜であるシリコン酸化膜を残さないという観点から、仕掛品を、上記水素プラズマ処理と半導体層１６の製膜との間に、大気に曝さないことが好ましい。工程Ｓ０６は、第６工程に相当する。
次に、図２（ｅ）に示されるように、半導体層１５の表面に、非晶質シリコンからなる半導体層１６を形成する（図５のＳ０７）。半導体層１６の形成方法としては、例えば、プラズマＣＶＤ法が用いられる。工程Ｓ０７は、第７工程に相当する。
次に、図３（ａ）に示されるように、半導体層１６の表面であってゲート電極１２の上方の領域に感光性レジスト１７を形成する（図５のＳ０８）。感光性レジスト１７を形成する方法としては、フォトリソグラフィ法が挙げられる。工程Ｓ０８は、第８工程及び第９工程に相当する。
次に、図３（ｂ）に示されるように、感光性レジスト１７をマスクに用いて、半導体層１５及び１６を、ドライエッチングによりパターニングする（図５のＳ０９）。工程Ｓ０９は、第１０工程に相当する。
このとき、半導体層１５及び１６をドライエッチングする際に、ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定し、半導体層１５と半導体層１６との界面におけるシリコン酸化膜の有無を検知することにより、本工程までを経た薄膜トランジスタ基板の仕掛品をリペア工程へ供するか否かを判定する。
上述した工程Ｓ０６は、自然酸化膜であるシリコン酸化膜を水素プラズマにより除去する工程であるが、水素プラズマ処理によりシリコン酸化膜が完全に除去されたか、または、下地層である半導体層１５の表面がダメージを受けていないか、という判断を、工程Ｓ０６の実行中にすることは困難である。
そこで、本発明の薄膜トランジスタ基板の製造方法では、工程Ｓ０９による半導体層１５及び１６の島化エッチング時に、ＥＰＭ（Ｅｎｄ Ｐｏｉｎｔ Ｍｏｎｉｔｏｒ）を利用することにより、当該島化エッチング時に現れる半導体層１５と半導体層１６との界面の状況をモニタする。つまり、積層構造を有する半導体層の界面に発生した自然酸化膜の残存量を、工程Ｓ０９である島化エッチング工程で検知し、仕掛品の良否を判定する。以下、本発明の製造方法の要部である工程Ｓ０９について、詳細に説明する。
図６は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９を説明する動作フローチャートである。
まず、上述したように、半導体層１５及び１６をドライエッチングに供する（Ｓ０９１）。半導体層１５及び１６のドライエッチング中に、半導体層１５と半導体層１６との界面にシリコン酸化膜が検知されなかった場合（Ｓ０９２でＮｏ）、ゲート絶縁膜１３の表面が露出するまで半導体層１５及び１６をエッチングし、半導体層１５及び１６の島化エッチングを完了する（Ｓ０９３）。そして、半導体層１５及び１６が島化された仕掛品を、後述する工程Ｓ１０〜工程Ｓ１２（図５に記載）に供する。
一方、半導体層１５及び１６のドライエッチング中に、上記界面にシリコン酸化膜が検知された場合（Ｓ０９２でＹｅｓ）、ドライエッチングを直ちに停止する（Ｓ０９４）。そして、ドライエッチングが停止された仕掛品を、リペア工程に供する（図５の工程Ｓ１３または工程Ｓ１４）。
ここで、上記界面のシリコン酸化膜の検知方法について説明する。
図７は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９で使用されるドライエッチング装置の構成を模式的に示す断面図である。真空槽内にハロゲン元素を含むエッチングガスが供給され、対向電極間に交流電圧が印加されることにより、真空槽内にプラズマ放電が発生する。この真空槽内に薄膜トランジスタ基板の仕掛品を配置することにより、感光性レジスト１７で覆われていない半導体層１５及び１６が、活性化されたハロゲン元素（ラジカル）によりエッチングされる。ここで、活性化されたハロゲン元素は、非晶質シリコンに対するエッチングレートが高く、シリコン酸化膜に対するエッチングレートが低いという特性を有する。従って、真空槽内の真空度が一定に保たれている場合、非晶質シリコンがエッチングされている期間には、上記ラジカルは非晶質シリコンと重合物を形成する頻度が高いため、真空槽内でのラジカルとしての存在量は低くなる。よって、上記ラジカルの真空槽内での存在量をモニタすることにより、非晶質シリコンで構成された半導体層１６から界面のシリコン酸化膜へのエッチング状態の遷移を把握することが可能となる。
本発明の薄膜トランジスタ基板の製造方法では、上記ラジカルの真空槽内での存在量を、エッチングガス中のラジカルの発光スペクトルから抽出される特定波長の発光強度として検出している。具体的には、波長フィルタを介すことにより、特定波長の発光をホトディテクタにより検出させている。ホトディテクタは、例えば、ＣＣＤセンサであり、上述したラジカルの発光強度を電圧信号として演算器に出力する。
上述した半導体層１５及び１６のドライエッチングの条件は、例えば、塩素ガスの流量は１００ＳＣＣＭ、放電時の真空度は２Ｐａ、ＲＦ周波数は１３．５６ＭＨｚ、ＲＦ電力は３００Ｗ、下部電極バイアス電力は５０Ｗであるが、これに限定されない。
図８は、塩素ラジカルの発光スペクトルを表すグラフである。実線で描かれたグラフは、非晶質シリコンからなる半導体層１６がエッチングされている時の発光スペクトルを分光器で測定したグラフであり、破線で描かれたグラフは、半導体層１５及び１６がエッチングされた後のオーバーエッチング状態における発光スペクトルを分光器で測定したグラフである。つまり、実線で描かれた発光スペクトルは、非晶質シリコンがエッチングされているときの発光スペクトルであり、破線で描かれた発光スペクトルは、シリコン酸化物がエッチングされているときの発光スペクトルである。上述した、半導体層１６からシリコン酸化膜へのエッチング状態の遷移を把握するには、上記両発光スペクトルにおける発光強度の差の大きい波長帯域を特定し、当該波長帯域の発光強度を観測することが好ましい。特定された波長帯域の発光強度を観測することにより、界面のシリコン酸化膜の存否を高精度に測定できる。図８の拡大図において、７７５ｎｍの波長帯域において、両発光スペクトルにおける発光強度の差が大きいことが解る。つまり、シリコン酸化物がエッチングされているときのラジカルの発光強度を検出信号（Ｓ）とし、非晶質シリコンがエッチングされているときのラジカルの発光強度を参照信号（Ｎ）としたとき、７７５ｎｍの波長帯域におけるラジカルの発光強度は、高Ｓ／Ｎ比を有する信号となり得る。
よって、界面におけるシリコン酸化膜の存在の有無を判定する工程Ｓ０９２では、例えば、塩素ラジカルの発光強度のＳ／Ｎ比が高い７７５ｎｍにおける波長帯域に絞って、発光強度を観測することが望ましい。
図９Ａは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９において、シリコン酸化膜の残存が確認されたモニタ波形を表すグラフである。一方、図９Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程Ｓ０９において、シリコン酸化膜の残存が確認されなかったモニタ波形を表すグラフである。両図とも、横軸はエッチング時間の推移を表し、縦軸は特定波長（７７５ｎｍ）におけるラジカルの発光強度が電圧信号に変換された制御信号を表している。図９Ａに示されるように、非晶質からなる半導体層１６がエッチングされている期間（図中ａ−Ｓｉエッチング）と、微結晶からなる半導体層１５がエッチングされている期間（図中ｕｃ−Ｓｉエッチング）との間に、上記特定波長における塩素ラジカルの発光強度が高くなる時間帯が観測される。これは、半導体層１６と半導体層１５との界面において、シリコン酸化物が存在していることを示しているものである。一方、図９Ｂに示されるように半導体層１６がエッチングされている期間（図中ａ−Ｓｉエッチング）と、半導体層１５がエッチングされている期間（図中ｕｃ−Ｓｉエッチング）との間には、塩素ラジカルの発光強度が高くなる時間帯が観測されない。これは、半導体層１６と半導体層１５との界面において、シリコン酸化物が存在していないことを示しているものである。
以上のようにして、所定のラジカルを、工程Ｓ０９におけるドライエッチングのプラズマ中に存在する非晶質シリコンをエッチングするラジカルとし、この量を測定することにより、半導体層１５と半導体層１６との界面のシリコン酸化膜の有無を高精度に判断することが可能となる。
なお、工程Ｓ０９におけるドライエッチングに使用されるラジカルは、ハロゲン元素を含むラジカルであることが好ましい。ハロゲン元素は、シリコン薄膜をエッチングする速度が高く、かつ、ハロゲン元素のラジカルは発光スペクトル強度も大きい。
また、上記ハロゲン元素は、ＣｌまたはＦであることが望ましい。
また、工程Ｓ０９におけるドライエッチングの際に取得される波形図において、発光強度の時間による二次微分係数を算出し、当該二次微分係数が０より大きく算出された場合に、上記界面にシリコン酸化膜があると判定してもよい。例えば、ある時刻において、当該時刻の直前の所定期間における発光強度の傾きよりも、当該時刻を含む所定の期間における発光強度の傾きが大きい場合（図９Ａの破線参照）に、当該時刻における上記二次微分係数が０より大きいと判断する。これにより、シリコン酸化膜の存在を早期に検知できるため、検知時点でドライエッチングを停止し、ドライエッチング途中の薄膜トランジスタ基板を、早期にリペア工程へ供することができるようになる。また、リペア工程に供する基板の半導体層１５がエッチングされることを防止できるようにもなる。半導体層１５の表面がエッチングされた場合は、半導体層１５の表面が非晶質化するため、チャネル層として機能する半導体層１５の移動度などの特性が劣化するため、好ましくない。この場合には、後述するリペア工程Ｓ１４（図５に記載）を経た後、半導体層１４を積層する工程Ｓ０４から再実行する必要がある。
本態様によれば、半導体層１５がエッチングされない状態で、仕掛品をリペア工程へ供することが可能となる。この場合には、例えば、後述するリペア工程Ｓ１３（図５に記載）を経た後、半導体層１５の再形成をせずに、半導体層１６を積層する工程Ｓ０６の再形成工程から行えばよい。よって、製造工程が簡略化され、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。
次に、界面におけるシリコン酸化膜の存在の有無を判定する工程Ｓ０９２において、半導体層１６と半導体層１５との界面において、シリコン酸化膜が存在していると判定された場合に供するリペア工程について説明する。
図１０は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第１のリペア工程を模式的に説明するための断面図である。図１０（ａ）〜（ｄ）に記載されたリペア工程は、界面におけるシリコン酸化膜が存在すると判定された場合、半導体層１６の島化エッチング途中である仕掛品を、半導体層１５までが積層された仕掛品へと再生するものである。
まず、上記界面にシリコン酸化膜があると検知された場合、工程Ｓ０９の島化エッチング（図１０（ｂ））を停止して、残存している感光性レジスト１７を除去する（図１０（ｃ））。これにより、半導体層１６を露出させる。
次に、露出させた半導体層１６を除去する（図１０（ｄ））。これにより、半導体層１５を露出させる。つまり、図５に記載された製造工程において、工程Ｓ０５が完了した状態へと再生する。図１０（ｃ）及び図１０（ｄ）に記載された工程は、図５に記載されたリペア１に相当する。
次に、上記リペア工程を経た薄膜トランジスタ基板の再生品を、再度、工程Ｓ０６から工程Ｓ０９に供する。この再生品を、工程Ｓ０６から工程Ｓ０９に供する工程は、第１１工程に相当する。
上記リペア工程により、ゲート電極１２、ゲート絶縁膜１３及び半導体層１５が形成された仕掛品の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。
図１１は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第２のリペア工程を模式的に説明するための断面図である。図１１（ａ）〜（ｄ）に記載されたリペア工程は、界面におけるシリコン酸化膜が存在すると判定された場合、半導体層１６及び１５の島化エッチング途中である仕掛品を、ゲート絶縁膜１３までが積層された仕掛品へと再生するものである。
まず、上記界面にシリコン酸化膜があると検知された場合、工程Ｓ０９の島化エッチング（図１１（ｂ））を停止して、残存している感光性レジスト１７を除去する（図１１（ｃ））。これにより、半導体層１６を露出させる。
次に、露出させた半導体層１６を除去する。これにより、半導体層１５を露出させる。
次に、露出させた半導体層１５を除去する（図１１（ｄ））。これにより、ゲート絶縁膜１３を露出させる。つまり、図５に記載された製造工程において、工程Ｓ０３が完了した状態へと再生する。図１１（ｃ）及び図１１（ｄ）に記載された工程は、図５に記載されたリペア２に相当する。
次に、上記リペア工程を経た薄膜トランジスタ基板の再生品を、再度、工程Ｓ０４から工程Ｓ０９に供する。この再生品を、工程Ｓ０４から工程Ｓ０９に供する工程は、第１１工程に相当する。
上記リペア工程により、ゲート電極１２及びゲート絶縁膜１３が形成された基板の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。
なお、上述した２つのリペア工程の選択については、予めいずれのリペア工程を実行するかを決定しておいてもよいし、また、ＥＰＭによるシリコン酸化膜の有無の観測中において、リアルタイムで、いずれかのリペア工程を選択する方法をとってもよい。ＥＰＭによる観測中においてリペア工程を選択する場合には、例えば、シリコン酸化膜の存在が検知されドライエッチングを停止した時間によりリペア工程を選択することができる。
次に、工程Ｓ０１〜工程Ｓ０９を経た仕掛品の後工程について説明する。
まず、図３（ｃ）に示されるように、ゲート絶縁膜１３、半導体層１５及び１６を覆うようにコンタクト層１８を形成する（Ｓ１０）。コンタクト層１８の形成方法としては、例えば、プラズマＣＶＤ法が用いられる。
次に、図３（ｄ）に示されるように、コンタクト層１８上に、一対のＳＤ電極１９となる金属膜１９ａを形成する。そして、金属膜１９ａ上に、感光性レジスト１７を配置する。
次に、図４（ａ）に示されるように、コンタクト層１８の表面が露出するまで、感光性レジスト１７を用いて金属膜１９ａをウェットエッチングしてＳＤ電極１９形成する（図５のＳ１１）。金属膜１９ａの形成方法としては、例えば、スパッタ法が用いられる。なお、金属膜１９ａからＳＤ電極１９を形成するためのエッチングは、ドライエッチングであってもよい。
次に、図４（ｂ）に示されるように、ＳＤ電極１９のソース−ドレイン間に露出したコンタクト層１８及びその下層である半導体層１６をドライエッチングし、チャネル層の形成を完了する（図５のＳ１２）。
最後に、図４（ｃ）に示されるように、薄膜トランジスタ全体を覆うように、パッシベーション膜２０を形成する。パッシベーション膜２０の形成方法としては、例えば、プラズマＣＶＤ法が用いられる。
以上の製造工程により、本発明の薄膜トランジスタ基板の製造方法が完了する。
結晶性シリコンからなる半導体層１５と非晶質シリコンからなる半導体層１６とが積層されたチャネル層の薄膜トランジスタでは、両層の界面にシリコン酸化膜が介在すると、当該酸化膜には電荷が蓄積し、この電荷によりチャネル層を移動するキャリアの移動特性やオン特性が劣化する。
本発明の薄膜トランジスタ基板の製造方法によれば、工程Ｓ０９では、ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することで、上記界面にシリコン酸化膜の有無を検知する。これにより、当該酸化膜があると検知された薄膜トランジスタ基板を、当該酸化膜を除去するリペア工程に供することが可能となる。
これにより、上記界面のシリコン酸化膜の有無が検出できるため、工程Ｓ０６によるシリコン酸化膜の除去状態を判断できる。その結果、シリコン酸化膜が除去された、良質な半導体層１５及び１６を有する薄膜トランジスタ基板を選別し、歩留まりの高い薄膜トランジスタ基板を製造することが可能となる。
また、シリコン酸化膜が残存している薄膜トランジスタ基板を、工程Ｓ０９途中で製造工程から抜きだして、半導体層１５及び１６を再度形成することにより、シリコン酸化膜を介さない良質な半導体層を有する薄膜トランジスタ基板を製造することが可能となる。
（有機ＥＬディスプレイへの適用）
次に、本発明の製造方法により製造された薄膜トランジスタ基板が利用される有機ＥＬディスプレイについて説明する。
図１２〜図１４を参照して、本発明の実施の形態に係る薄膜トランジスタ基板１を有する有機ＥＬディスプレイ５０を説明する。図１２は、実施の形態に係る薄膜トランジスタ基板を示す図である。図１３は、実施の形態に係る薄膜トランジスタ基板を搭載した有機ＥＬディスプレイの斜視図である。図１４は、画素を駆動する画素回路の回路構成を示す図である。
まず、薄膜トランジスタ基板１は、図１２に示されるように、複数（図１２では２個）の有機ＥＬディスプレイ５０の構成要素である。また、有機ＥＬディスプレイ５０は、図１３に示されるように、下層より、薄膜トランジスタ基板１、平坦化膜（図１３では図示省略）、陽極５２、有機ＥＬ層５３、及び透明陰極５４の積層構造体である。
薄膜トランジスタ基板１には、複数の画素１００がｍ行×ｎ列のマトリクス状に配置されている。各画素１００は、それぞれに設けられた画素回路６０によって駆動される。また、薄膜トランジスタ基板１は、行状に配置される複数のゲート配線６１と、ゲート配線６１と交差するように列状に配置される複数の金属配線であるソース配線６２と、ソース配線６２に平行に延びる複数の金属配線である電源配線６３（図１３では図示省略）とを備える。このゲート配線６１は、画素回路６０のそれぞれに含まれるスイッチング素子として動作する第１トランジスタ７０のゲート電極７１（図１３では図示省略）を行毎に接続する。第１トランジスタ７０は、図１に記載された構造を有する薄膜トランジスタであり、電界効果トランジスタである。ソース配線６２は、画素回路６０のそれぞれに含まれるスイッチング素子として動作する第１トランジスタ７０のソース電極７２（図１３では図示省略）を列毎に接続する。電源配線６３は、画素回路６０のそれぞれに含まれる駆動素子として動作する第２トランジスタ８０のドレイン電極８２（図１３では図示省略）を列毎に接続する。第２トランジスタ８０は、図１に記載された構造を有する薄膜トランジスタであり、電界効果トランジスタである。
画素回路６０は、図１４に示されるように、スイッチ素子として動作する第１トランジスタ７０と、駆動素子として動作する第２トランジスタ８０と、第１トランジスタ７０のゲート電極７１に接続されている１本のゲート配線６１と、１本のソース配線６２および１本の電源配線６３と、対応する画素に表示するデータを記憶するキャパシタ８４とで構成される。
第１トランジスタ７０は、ゲート配線６１に接続されるゲート電極７１と、ソース配線６２に接続されるソース電極７２と、キャパシタ８４及び第２トランジスタ８０のゲート電極８１に接続されるドレイン電極７３と、半導体層１５及び１６（図１４では図示省略）とで構成される。この第１トランジスタ７０は、接続されたゲート配線６１及びソース配線６２に所定の電圧が印加されると、当該ソース配線６２に印加された電圧値を表示データとしてキャパシタ８４に保存する。
第２トランジスタ８０は、第１トランジスタ７０のドレイン電極７３に接続されるゲート電極８１と、電源配線６３及びキャパシタ８４に接続されるドレイン電極８２と、陽極５２に接続されるソース電極８３と、半導体層１５及び１６（図１４では図示省略）とで構成される。この第２トランジスタ８０は、キャパシタ８４が保持している電圧値に対応する電流を電源配線６３からソース電極８３を通じて陽極５２に供給する。
すなわち、上記構成の有機ＥＬディスプレイ５０は、ゲート配線６１とソース配線６２との交点に位置する画素１００毎に表示制御を行うアクティブマトリクス方式を採用している。
本発明の薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板１は、薄膜トランジスタの半導体二層構造に自然酸化膜が介在していないので、良好なチャネル領域のオーミック特性が確保される。よって、薄膜トランジスタ基板１が適用された有機ＥＬディスプレイ５０は、薄膜トランジスタに起因した表示の点欠陥が抑制された高表示品質が確保される。
以上、上記実施の形態では、第１結晶性シリコン薄膜である半導体層１５と第２非晶質シリコン薄膜である半導体層１６との界面にシリコン酸化膜があると判断した場合に、リペアすることを一実施の形態として記載した。
しかしながら、本発明の薄膜トランジスタ基板の製造方法は、上述したリペア工程を含む上記実施の形態に限定されない。すなわち、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜との界面にシリコン酸化膜があると判断した場合には、第１０工程を経た基板を第１０工程以後の工程に供することができない、と判断してもよい。
また、本発明の別の態様として、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜との界面にシリコン酸化膜があると判断した場合には、第７工程以前の少なくともいずれかの工程の製造条件を調整してもよい。第７工程以前の少なくともいずれかの工程の製造条件を調整する具体的な一例は、図２（ｄ）に示されるように、半導体層１５の表面のシリコン酸化膜を除去する工程（図５のＳ０６）において、上記シリコン酸化膜を除去する水素プラズマ処理の条件の中で、例えば、ＲＦ電力を増加させる、下部電極バイアス電力を増加させる、などのいずれかの調整によって、水素プラズマ中のラジカル密度を増加させることで実施できる。これによれば、上記界面にシリコン酸化膜のない良品を、リペア工程を経ずに製造する歩留まりが向上し、製造コストを抑制できる。
また、本発明の別の態様として、第１結晶性シリコン薄膜と第２非晶質シリコン薄膜との界面に酸化膜があると判断した場合に、製造工程の途中で基板を廃棄してもよい。これによれば、上記界面にシリコン酸化膜のない良品のみを後工程処理できる。その結果、歩留りが悪化せず、製造コストを抑制できる。
以上、本発明の薄膜トランジスタ基板の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
本発明は、アクティブマトリクス型のディスプレイの駆動回路基板の製造に利用でき、特に液晶ディスプレイ及び有機ＥＬディスプレイ等の製造に利用することができる。
１ 薄膜トランジスタ基板
１１ 基板
１２、７１、８１ ゲート電極
１３ ゲート絶縁膜
１４、１５、１６ 半導体層
１７ 感光性レジスト
１８ コンタクト層
１９ ＳＤ電極
１９ａ 金属膜
２０ パッシベーション膜
５０ 有機ＥＬディスプレイ
５２ 陽極
５３ 有機ＥＬ層
５４ 透明陰極
６０ 画素回路
６１ ゲート配線
６２ ソース配線
６３ 電源配線
７０ 第１トランジスタ
７２、８３ ソース電極
７３、８２ ドレイン電極
８０ 第２トランジスタ
８４ キャパシタ
１００ 画素

Claims (11)

  1. 基板を準備する第１工程と、
    前記基板の上に、ゲート電極を形成する第２工程と、
    前記基板上であって前記ゲート電極が形成されていない領域、及び前記ゲート電極上に、ゲート絶縁膜を形成する第３工程と、
    前記ゲート絶縁膜上に第１非晶質シリコン薄膜を形成する第４工程と、
    前記第１非晶質シリコン薄膜の少なくとも前記ゲート電極の上方領域を結晶化することにより、前記第１非晶質シリコン薄膜を第１結晶性シリコン薄膜とする第５工程と、
    前記第５工程を経た前記基板をドライエッチング装置内に配置し、前記第１結晶性シリコン薄膜の表面をドライエッチングすることで前記第１結晶性シリコン薄膜の表面のシリコン酸化膜を除去する第６工程と、
    前記第１結晶性シリコン薄膜上に、第２非晶質シリコン薄膜を形成する第７工程と、
    前記第２非晶質シリコン薄膜上に感光性レジストを形成する第８工程と、
    前記ゲート電極の上方の領域に対応する前記感光性レジストの領域を残すようにパターニングする第９工程と、
    前記第９工程で残った感光性レジストをマスクに用いて、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜を、ドライエッチングによりパターニングする第１０工程とを含み、
    前記第１０工程では、さらに、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜をドライエッチングする際に、前記ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することにより、前記第１結晶性シリコン薄膜と前記第２非晶質シリコン薄膜との界面におけるシリコン酸化膜の有無を検知し、前記シリコン酸化膜が有ると検知した場合は前記第１０工程を経た基板を前記第１０工程以降の工程に供することができないと判断し、シリコン酸化膜が無いと検知した場合は前記第１０工程を経た基板を前記第１０工程以降の工程へ供することができると判断する
    薄膜トランジスタ基板の製造方法。
  2. さらに、
    前記第１０工程において前記シリコン酸化膜が有ると検知した場合は、前記第１結晶性シリコン薄膜及び前記第２非晶質シリコン薄膜のドライエッチングを停止して前記基板をリペアするリペア工程を含む
    請求項１に記載の薄膜トランジスタ基板の製造方法。
  3. さらに、
    前記リペア工程にて、前記第１結晶性シリコン薄膜が露出した前記薄膜トランジスタ基板を、再度、前記第６工程から前記第１０工程に供する第１１工程とを含み、
    前記リペア工程は、
    前記第９工程で形成された前記感光性レジストを除去して前記第２非晶質シリコン薄膜を露出させる工程と、
    前記露出させた前記第２非晶質シリコン薄膜を除去して前記第１結晶性シリコン薄膜を露出させる工程とを含む
    請求項２に記載の薄膜トランジスタ基板の製造方法。
  4. さらに、
    前記リペア工程にて、前記ゲート絶縁膜が露出した前記薄膜トランジスタ基板を、再度、前記第４工程から前記第９工程に供する第１１工程とを含み、
    前記リペア工程は、
    前記第９工程で形成された前記感光性レジストを除去して前記第２非晶質シリコン薄膜を露出させる工程と、
    前記露出させた前記第２非晶質シリコン薄膜及び前記第１結晶性シリコン薄膜を除去し、前記ゲート絶縁膜を露出させる工程とを含む
    請求項２に記載の薄膜トランジスタ基板の製造方法。
  5. 前記第１０工程において前記シリコン酸化膜が有ると検知した場合は、前記第７工程以前の工程の製造条件を調整する
    請求項１に記載の薄膜トランジスタ基板の製造方法。
  6. 前記第１０工程において前記シリコン酸化膜が有ると検知した場合は、前記基板を廃棄する廃棄工程を含む
    請求項１に記載の薄膜トランジスタ基板の製造方法。
  7. 前記所定のラジカルは、前記第１０工程におけるドライエッチングのプラズマ中に存在する、前記第２非晶質シリコン薄膜をエッチングするラジカルである
    請求項１に記載の薄膜トランジスタ基板の製造方法。
  8. 前記所定のラジカルは、ハロゲン元素を含むラジカルである
    請求項７に記載の薄膜トランジスタ基板の製造方法。
  9. 前記ハロゲン元素は、ＣｌまたはＦである
    請求項８に記載の薄膜トランジスタ基板の製造方法。
  10. 前記第１０工程では、
    前記ドライエッチングの際に、前記ドライエッチングのプラズマ中に存在する前記第２非晶質シリコン薄膜をエッチングするラジカルの発光スペクトルの強度を測定しつつ、前記発光スペクトルの強度の時間による二次微分係数を算出し、当該二次微分係数が０より大きく算出された場合に、前記シリコン酸化膜があると判定する
    請求項１〜９のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
  11. 前記第１０工程において、前記シリコン酸化膜がないと検知された場合、
    さらに、第１０工程以降の工程を含み、
    前記第１０工程以降の工程は、
    前記第１０工程でパターニングされた前記第１結晶性シリコン薄膜、前記第２非晶質シリコン薄膜及び前記ゲート絶縁膜を覆うようにコンタクト層を形成する工程と、
    前記コンタクト層上にソースドレイン電極となる金属膜を形成する工程と、
    前記金属膜上に、前記金属膜からソース電極及びドレイン電極を形成するためのレジストを配置する工程と、
    前記コンタクト層の表面が露出するまで、前記レジストを用いて前記金属膜をウェットエッチングして前記ソース電極及びドレイン電極を形成する工程と、
    前記ソース電極及びドレイン電極間の前記コンタクト層及び前記第２非晶質シリコン薄膜をドライエッチングする工程とを含む
    請求項１〜１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
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