WO2011141948A1 - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 - Google Patents

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WO2011141948A1
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amorphous silicon
thin film
film transistor
transistor device
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川島孝啓
堀田定吉
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パナソニック株式会社
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Definitions

  • a conventional thin film transistor device 500 includes a region (region a) in which the channel layer 502 is directly connected to the source electrode 504, and the channel layer 502 is connected to the source electrode 504 through the contact layer 503. There is a region (region b) that is indirectly connected.
  • 27 is an enlarged view of a region x indicated by a broken line in FIG. 26, and is an enlarged cross-sectional view of a main part of a conventional thin film transistor device 500.
  • a region a and a region b exist between the drain electrode 505 and the channel layer 502, and the same phenomenon occurs.
  • the conventional thin film transistor device 500 has a problem that the off-current increases because the electric field concentrates on the source region and the drain region of the channel layer 502.
  • FIG. 5G is a diagram showing a step 107 of the manufacturing method according to the first embodiment of the present invention.
  • FIG. 5H is a diagram showing a step 108 in the manufacturing method according to the first embodiment of the present invention.
  • FIG. 5I is a diagram showing a process of Step 109 of the manufacturing method according to Embodiment 1 of the present invention.
  • FIG. 5J is a diagram showing a step 110 of the manufacturing method according to Embodiment 1 of the present invention.
  • FIG. 5K is a diagram showing a step 111 in the manufacturing method according to Embodiment 1 of the present invention.
  • FIG. 5L is a diagram showing a step 112 in the manufacturing method according to the first embodiment of the present invention.
  • FIG. 5M is a diagram in which an interlayer insulating film and a contact electrode are formed in the thin film transistor device according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a dry etching apparatus used in the manufacturing method according to Embodiment 1 of the present invention.
  • FIG. 7 is a diagram showing an intrinsic emission spectrum of an element detected in the dry etching apparatus according to the first embodiment of the present invention.
  • FIG. 8 is a diagram showing a change in the intrinsic emission spectrum of a fluorine radical having a wavelength of 704 nm.
  • FIG. 9 is a cross-sectional view of a thin film transistor device according to Embodiment 2 of the present invention.
  • FIG. 12C1 is a diagram showing a step 203 in the manufacturing method according to the second embodiment of the present invention.
  • FIG. 12C2 is a diagram illustrating a process of step 103 in the manufacturing method according to the second embodiment of the present invention.
  • FIG. 12D is a diagram showing a step 104 in the manufacturing method according to the second embodiment of the present invention.
  • FIG. 12E is a diagram showing a step 105 in the manufacturing method according to the second embodiment of the present invention.
  • FIG. 12F is a diagram illustrating a process of step 106 of the manufacturing method according to the second embodiment of the present invention.
  • FIG. 12G is a diagram showing a step 107 of the manufacturing method according to the second embodiment of the present invention.
  • FIG. 12C1 is a diagram showing a step 203 in the manufacturing method according to the second embodiment of the present invention.
  • FIG. 12C2 is a diagram illustrating a process of step 103 in the manufacturing method according to the second embodiment of the present invention.
  • FIG. 18A is a diagram showing a step 101 in the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18B1 is a diagram showing a step 502 in the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18B2 is a diagram showing a process of Step 103 of the manufacturing method according to Embodiment 5 of the present invention.
  • FIG. 18C1 is a diagram showing a step 203 in the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18C2 is a diagram showing a step 103 of the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18D is a diagram showing a step 104 in the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18A is a diagram showing a step 101 in the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18B1 is a diagram showing a step 502 in the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18B2 is
  • FIG. 18K is a diagram showing a step 111 in the manufacturing method according to Embodiment 5 of the present invention.
  • FIG. 18L is a diagram showing a step 112 in the manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 18M is a diagram in which an interlayer insulating film and a contact electrode are formed in the thin film transistor device according to the fifth embodiment of the present invention.
  • FIG. 19 is a diagram showing a schematic configuration of a TFT array substrate used in the organic EL display according to the embodiment of the present invention.
  • FIG. 20 is a partially cutaway perspective view of an organic EL display according to an embodiment of the present invention using this active matrix substrate.
  • FIG. 21 is a circuit configuration diagram of a pixel using the thin film transistor device according to each embodiment of the present invention.
  • FIG. 22 is a cross-sectional view of the first top-gate TFT.
  • FIG. 23 is a cross-sectional view of the second top-gate TFT.
  • FIG. 24 is a cross-sectional view of a third top-gate TFT.
  • FIG. 25 is a cross-sectional view of the fourth top-gate TFT.
  • FIG. 26 is a cross-sectional view of a conventional thin film transistor device.
  • FIG. 27 is an enlarged cross-sectional view of a main part of a conventional thin film transistor device.
  • a substrate, a channel layer made of a crystallized silicon layer formed above the substrate, and both ends of the channel layer are doped with impurities.
  • a gate insulating film formed on the gate insulating film and a gate electrode formed on the gate insulating film, and the contact layer covers the upper surface and side surfaces of both end portions of the channel layer and is disposed above the substrate. The side surfaces of both end portions of the channel layer are electrically connected to the source electrode and the drain electrode through the contact layer. It is those who are.
  • the contact layer is preferably an n-type impurity doped layer.
  • At least one second amorphous silicon layer having an impurity concentration lower than that of the contact layer formed on each of both end portions of the channel layer is formed on the channel.
  • the second amorphous silicon layer covers an upper surface and a side surface of each end portion of the channel layer, and the contact layer includes each end portion of the channel layer.
  • the upper and side surfaces of the channel layer are covered with the second amorphous silicon layer, and the side surfaces of both ends of the channel layer are the source electrode and the second amorphous silicon layer and the contact layer, respectively. It is preferable to be electrically connected to the drain electrode.
  • the second amorphous silicon layer is doped with a low-concentration amorphous silicon layer doped with an n-type impurity at a lower concentration than the contact layer and with an impurity.
  • the low-concentration amorphous silicon layer is formed on the non-impurity-doped amorphous silicon layer, and the low-concentration amorphous silicon layer is formed on the low-concentration amorphous silicon layer.
  • a contact layer is preferably formed.
  • the electric field can be further dispersed stepwise from the source electrode (or drain electrode) toward the channel layer, so that the electric field concentration on each of the upper and side surfaces of both ends of the channel layer is effectively reduced. can do. Thereby, the off-current can be further effectively reduced.
  • the time when the channel layer is exposed can be accurately detected by etching the contact layer until the substrate is exposed. Accordingly, the subsequent etching of the channel layer can be controlled with reference to this time, and therefore, the channel layer can be prevented from being over-etched to a set value or more.
  • the metal film is first etched, then the contact layer is etched, and then the second amorphous silicon film is etched.
  • the outermost surface of the channel layer made of the microcrystalline silicon layer formed in a predetermined region above the substrate is exposed simultaneously with the exposure of the substrate.
  • the metal film, the contact layer, and the second amorphous silicon film have different optical characteristics such as surface reflectance, electrical characteristics, and material composition.
  • the channel layer is preferably formed on the second channel layer.
  • the etching gas is preferably a gas containing a halogen element.
  • the substrate can be easily exposed. Thereby, the etching until the substrate is exposed can be more accurately controlled.
  • top gate type TFT As the top gate type TFT, four types of structures have been proposed. Hereinafter, four types of top-gate TFTs will be described with reference to the drawings.
  • FIG. 22 shows a cross-sectional view of the first top-gate TFT 100.
  • FIG. 25 shows a sectional view of the fourth top-gate TFT 400.
  • the second, third and fourth types of top gate TFTs all have a high resistance region which is an offset region. Therefore, these three types of top-gate TFTs have demerits that the carrier mobility is low and the number of masks in the manufacturing process is increased, resulting in high cost.
  • a TFT used for an active matrix substrate for a display device can be manufactured with a small number of masks and has high carrier mobility. Therefore, in order to realize this, the first top gate TFT 100 in which the offset region is not formed is effective.
  • top gate type TFT when the top gate type TFT is examined, there is still a problem even if the first top gate type TFT is adopted among the four types of top gate type TFTs.
  • the contact layer 3 in the present embodiment is an n-type semiconductor layer in which an amorphous silicon layer is doped with phosphorus (P) as an impurity, and is a single layer of an n + layer containing impurities at a high concentration.
  • high concentration means containing 1 ⁇ 10 19 atm / cm 3 or more of impurities.
  • the thickness of the contact layer 3 is preferably set so as to ensure a desired carrier, and is preferably at least 5 nm or more, more preferably 10 nm or more.
  • FIG. 2 is an enlarged view of a region X indicated by a broken line in FIG. 1, and is an enlarged cross-sectional view of a main part of the thin film transistor device 10 according to Embodiment 1 of the present invention.
  • the side surface region of the channel layer 2 connected to the source electrode 4 through the contact layer 3 is defined as region A
  • the upper surface region of the channel layer 2 connected to the source electrode 4 through the contact layer 3 is defined as region A.
  • Region B is assumed.
  • the carrier mobility in the current path between the source electrode 4 (or the drain electrode 5) and the channel layer 2 is uniform in all regions of the upper surface and the side surface at both ends of the channel layer 2. Therefore, variation in current characteristics can be reduced between TFTs in a substrate or between TFTs in an active matrix substrate.
  • FIG. 4 is a flowchart of the method for manufacturing the thin film transistor device 10 according to the first embodiment of the present invention.
  • the manufacturing method according to this embodiment includes a tenth step (S110) for etching the channel layer, an eleventh step (S111) for forming a gate insulating film, and a step (S112) for forming a gate electrode. .
  • an a-Si thin film is formed on the upper surface of the substrate 1 and the upper surface of the channel layer 2 by CVD, and the a-Si thin film is doped with impurities to form the contact layer 3.
  • An impurity-doped amorphous silicon film 3F is formed (S103).
  • the impurity for example, a pentavalent element such as phosphorus is used. Note that the impurities are doped so that the impurity concentration becomes high.
  • a metal film 4F to be the source electrode 4 and the drain electrode 5 is formed on the upper surface of the amorphous silicon film 3F (S104).
  • the metal film 4F can be formed by sputtering, vapor deposition, or CVD.
  • Mo, Cu, Al, or the like is used as described above.
  • a mask 9 is disposed above the resist 8 (S106).
  • the mask 9 is for patterning the metal film 4F to form the source electrode 4 and the drain electrode 5, and is configured to face the metal film 4F that becomes the source electrode 4 and the drain electrode 5. That is, the mask 9 defines a boundary region between a predetermined region that is a region where the channel layer 2 is formed on the substrate 1 and a region where the channel layer 2 is not formed on the substrate 1 (region other than the predetermined region). It is arranged above the resist 8 so as to straddle it.
  • the resist 8 is exposed through the mask 9, and the exposed resist 8 is removed.
  • the resist 8 other than the region facing the mask 9 is removed, and the resist 8 in the region facing the mask 9 remains (S107).
  • the resist 8 can be left only on the region of the metal film 4F that becomes the source electrode 4 and the drain electrode 5.
  • the metal film 4F other than the regions to be the source electrode 4 and the drain electrode 5 is exposed.
  • the contact layer 3 can be formed by removing the amorphous silicon film 3F exposed by removing the metal film 4F by an etching process by dry etching (S109).
  • the contact layer 3 and the source electrode 4 (or the drain electrode 5) can be formed with their side surfaces aligned so as to straddle both ends of the channel layer 2 and the substrate 1. it can.
  • dry etching of the amorphous silicon film 3F is performed until the substrate 1 is exposed on the substrate 1 on which the channel layer 2 is not formed.
  • the channel layer 2 is exposed simultaneously with the exposure of the substrate 1 because the film thickness of the amorphous silicon film 3F formed on the region where no is formed is the same.
  • a metal film to be the gate electrode 7 is formed on the gate insulating film 6 by sputtering, and the gate electrode 7 having a predetermined shape is formed as shown in FIG. 5L by patterning and etching (S112).
  • the thin film transistor device 10 according to the first embodiment of the present invention shown in FIG. 1 can be manufactured.
  • an interlayer insulating film is formed on the gate electrode 7, and contact electrodes connected to the gate electrode 7 and the drain electrode 5 are formed through contact holes formed in the interlayer insulating film. I do not care. Although not shown, a contact electrode may be formed on the source electrode 4 via a contact hole.
  • FIG. 6 is a cross-sectional view of the dry etching apparatus 11 used in the manufacturing method according to this embodiment.
  • the dry etching apparatus 11 is further provided with a quartz window 15 in the casing, and the etching gas element emits light by plasma through the quartz window 15, the optical filter 16 and the spectroscope 17.
  • the emission spectrum is detected by the detector 18.
  • the calculator 19 calculates a change in emission intensity of the intrinsic emission spectrum.
  • the change in the emission intensity of the intrinsic emission spectrum of the etching gas element is detected, thereby exposing the substrate 1. , And the end point of the etching of the amorphous silicon film 3F is detected. This utilizes the change in the etching gas accompanying the quantitative change in the etching object.
  • the intensity of the intrinsic emission spectrum of the element increases or decreases according to the number of active species of the element that emits the intrinsic emission spectrum of the element in the plasma.
  • the element is consumed by the etching of the amorphous silicon film 3F. Accordingly, the active species of the element that emits the intrinsic emission spectrum corresponding to this consumption. The number is small.
  • the emission intensity of the fluorine radical having a wavelength of 704 nm changes greatly when the etching time is 26 seconds. That is, in this embodiment, it can be seen that when the etching time is 26 seconds, the amorphous silicon film 3F to be etched has disappeared. Therefore, if the etching time is 26 seconds as the reference time, the time before the reference time is the main etching, the time after the reference time is over-etching, and the channel layer 2 is etched after the reference time. It will be.
  • the reference time is the time when the substrate 1 is exposed on the substrate 1 on which the channel layer 2 is not formed.
  • the manufacturing method according to this embodiment can accurately detect the time when the channel layer 2 is exposed and the time when the substrate 1 is exposed by detecting a change in the emission intensity of the fluorine radical. . Since the subsequent etching of the channel layer 2 can be controlled on the basis of this reference time, the digging amount of the channel layer 2 can be set to a constant value with high accuracy. Thereby, it is possible to prevent the channel layer 2 from being over-etched to a set value or more.
  • the etching stopper layer it has been necessary to provide an additional structure such as an etching stopper layer in order to prevent over-etching exceeding the set value of the channel layer 2, but according to the manufacturing method according to the present embodiment, the etching stopper layer It is not necessary to provide an additional configuration such as. As a result, the element configuration of the thin film transistor device can be simplified, and the manufacturing process can be simplified.
  • the in-plane variation of the TFT element which was ⁇ 30% in the conventional method, can be within ⁇ 5%.
  • the etching gas in the dry etching apparatus 11 is preferably a gas containing a halogen element.
  • the change in emission intensity of the intrinsic emission spectrum of the halogen element can be increased before and after the etching of the amorphous silicon film 3F is completed.
  • the exposure of the substrate can be easily monitored. Therefore, the etching until the substrate is exposed can be more accurately controlled.
  • FIG. 9 is a cross-sectional view of the thin film transistor device 20 according to the second embodiment of the present invention. 9, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is simplified or omitted.
  • the thin film transistor device 20 according to the second embodiment of the present invention shown in FIG. 9 is different from the thin film transistor device 10 according to the first embodiment of the present invention shown in FIG. 1 in that both ends of the channel layer 2 and the source electrode 4 (or drain).
  • the contact layer 3 between the electrode 5) is a two-layer structure of an n + layer 3a doped with impurities at a high concentration and an electric field relaxation layer 3b.
  • the n + layer 3a is the same as the contact layer 3 of the first embodiment, and is an n + layer obtained by doping amorphous silicon with an impurity at a high concentration, and the first amorphous silicon layer It corresponds to.
  • the n + layer 3a covers the upper surface and side surfaces of both ends of the channel layer 2 via the electric field relaxation layer 3b.
  • the film thickness of the n + layer 3a is at least 5 nm or more, more preferably 10 nm or more, as in the first embodiment.
  • the electric field relaxation layer 3b in this embodiment is an n-type semiconductor layer in which phosphorus (P) is doped as an impurity in an amorphous silicon layer, and an n ⁇ layer 3c (low concentration amorphous silicon containing impurities at a low concentration). Layer).
  • phosphorus (P) is doped as an impurity in an amorphous silicon layer
  • n ⁇ layer 3c low concentration amorphous silicon containing impurities at a low concentration.
  • Layer As a result, both end portions of the channel layer 2 are covered with two layers of the n + layer 3a and the n ⁇ layer 3c. Therefore, from the source electrode 4 (or the drain electrode 5) toward the channel layer 2, the n + layer 3a is first arranged, and then the n ⁇ layer 3c is arranged, so that the electric resistance increases gradually. . Accordingly, since the electric field is dispersed from the source electrode 4 (or the drain electrode 5) toward the channel layer 2, the electric field concentration on each of the
  • 10A and 10B show the contact between the source electrode 4 (or the drain electrode 5) and the channel layer 2 for the thin film transistor device 10 according to Embodiment 1 of the present invention and the thin film transistor device 20 according to Embodiment 2 of the present invention, respectively. It is the figure which showed the band alignment in a part typically. 10A and 10B both show band alignment at zero bias.
  • FIG. 11 is a flowchart of the method for manufacturing the thin film transistor device 20 according to the second embodiment of the present invention.
  • the manufacturing method of the thin film transistor device 20 according to the second embodiment of the present invention is basically the same as the manufacturing method of the thin film transistor device 10 according to the first embodiment of the present invention, and the thin film transistor device according to the first embodiment of the present invention.
  • the same steps as those in the manufacturing method 10 are denoted by the same reference numerals, and description thereof is omitted.
  • the method for manufacturing the thin film transistor device 20 according to the second embodiment of the present invention will be described focusing on differences from the method for manufacturing the thin film transistor device 10 according to the first embodiment of the present invention.
  • the second step (S102) for forming the channel layer and the amorphous silicon film (n + layer) doped with impurities are formed.
  • the third step (S203) for forming an amorphous silicon film (electric field relaxation layer) is provided between the third step (S103).
  • FIGS. 12A to 12M are cross-sectional views of the thin film transistor device showing the steps of the manufacturing method according to the present embodiment.
  • description is abbreviate
  • FIGS. 12A and 12B are the same as the steps shown in FIGS. 5A and 5B.
  • a predetermined substrate 1 is prepared (S101), and a microcrystallized silicon layer is formed on the substrate 1.
  • the channel layer 2 is formed (S102).
  • each step shown in FIGS. 12D, 12E, 12F, and 12G is performed in the same manner as FIGS. 5D, 5E, 5F, and 5G.
  • the exposed metal film 4F is removed by wet etching using the remaining resist 8 as a mask. Thereby, the source electrode 4 and the drain electrode 5 having a predetermined shape can be formed (S108).
  • the dry etching of the amorphous silicon film 3aF and the amorphous silicon film 3bF is performed until the substrate 1 is exposed on the substrate 1 on which the channel layer 2 is not formed. Thereby, the channel layer 2 is exposed simultaneously with the exposure of the substrate 1.
  • the channel layer 2 is etched to a predetermined depth as shown in FIG. 12J (S110), and the gate insulating film 6 is formed as shown in FIG. 12K (S111). As shown in FIG. 12L, the gate electrode 7 is formed (S112).
  • the thin film transistor device 20 according to the second embodiment of the present invention shown in FIG. 9 can be manufactured.
  • an interlayer insulating film such as a planarizing film is formed on the gate electrode 7
  • contact holes are formed in the interlayer insulating film, and the gate electrode and the drain electrode are connected.
  • a contact electrode may be formed.
  • the thin film transistor device 30 according to the third embodiment of the present invention shown in FIG. 13 is different from the thin film transistor device 20 according to the second embodiment of the present invention shown in FIG. 9 in that the electric field relaxation layer 3b (second amorphous silicon layer).
  • the electric field relaxation layer 3b second amorphous silicon layer.
  • the n ⁇ layer 3c but the i layer 3d which is an amorphous silicon layer that is not doped with impurities, is used.
  • the n + layer 3a and the i layer 3d are formed as the contact layer 3 between the channel layer 2 and the source electrode 4 (or the drain electrode 5). It is a thing.
  • the electric resistance is gradually increased from the source electrode 4 (or the drain electrode 5) toward the channel layer 2 to gradually distribute the electric field. Therefore, the electric field concentration on the upper surface and the side surface of both ends of the channel layer 2 can be effectively reduced. Thereby, the off-current can be effectively reduced.
  • the thin film transistor device 40 according to the fourth embodiment of the present invention shown in FIG. 14 is different from the thin film transistor devices 20 and 30 according to the second and third embodiments of the present invention shown in FIGS.
  • the electric field relaxation layer 3b which is a layer, two layers of an n ⁇ layer 3c and an i layer 3d are used.
  • an n ⁇ layer 3c and an i layer 3d are formed between a channel layer 2 and an n + layer 3a.
  • the i layer 3d is formed from the upper surface of both end portions of the channel layer 2 to the substrate 1, and is formed so as to cover the upper surface and side surfaces of both end portions of the channel layer 2.
  • An n ⁇ layer 3c is formed on the upper surface of the i layer 3d, and an n + layer 3a is formed on the upper surface of the n ⁇ layer 3c.
  • FIG. 15 is a cross-sectional view of a thin film transistor device 50 according to Embodiment 5 of the present invention.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is simplified or omitted.
  • the second channel layer 2b is formed under the microcrystallized channel layer 2a.
  • the channel layer 2a is the same as the channel layer 2 of the thin film transistor device 10 according to the first embodiment of the present invention, and is a crystallized silicon layer formed by crystallizing amorphous silicon.
  • the second channel layer 2b is an amorphous silicon layer made of a-Si.
  • the channel layer 2a made of crystallized silicon is formed on the second channel layer 2b made of amorphous silicon.
  • the off current from the source electrode 4 to the drain electrode 5 when the TFT is turned off can be reduced.
  • amorphous silicon having a wide band gap is used in the region where the back channel is formed.
  • the back channel is a current path formed on a surface opposite to the gate electrode in the channel region when the TFT is turned off.
  • a weak electric field is applied by the fixed charge of the substrate 1 which is a glass substrate and the charge at the interface between the substrate 1 and the second channel layer, and this weak electric field is applied to the TFT. Back channel when off.
  • 16A and 16B are diagrams schematically showing band alignment of the thin film transistor device in the direction from the source electrode to the drain electrode. Note that the drain voltage Vd is in a state where Vd ⁇ 0V.
  • the band gap of the channel layer 2a made of crystallized silicon is 1.1 eV
  • the band gap of the second channel layer 2b made of amorphous silicon is 1.7 eV. It is.
  • the band gap is smaller in the second channel layer 2b.
  • off current can be suppressed by using a material having a wide band gap in a region where a back channel is formed in the channel region.
  • FIG. 17 is a flowchart of a method for manufacturing the thin film transistor device 50 according to the fifth embodiment of the present invention.
  • the manufacturing method of the thin film transistor device 50 according to Embodiment 5 of the present invention is basically the same as the manufacturing method of the thin film transistor devices 10 and 20 according to Embodiments 1 and 2 of the present invention, and Embodiment 1 of the present invention. 2 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the manufacturing method of the thin film transistor device 50 according to Embodiment 5 of the present invention will be described focusing on differences from the manufacturing method of the thin film transistor device 20 according to Embodiment 2 of the present invention.
  • a second 'step (S501) for forming the second channel layer and a second "step (S502) for forming the channel layer are provided.
  • FIGS. 18A to 18M are cross-sectional views of the thin film transistor device 50 showing the steps of the manufacturing method according to the present embodiment.
  • description is abbreviate
  • a predetermined substrate 1 is prepared (S101).
  • a-Si amorphous silicon (amorphous silicon) is formed on a substrate 1 on which an undercoat layer (not shown) such as SiN is formed by CVD.
  • An amorphous silicon film 2bF is formed (S501).
  • a crystallized silicon film 2aF is deposited on the amorphous silicon film 2bF by CVD (S502).
  • the crystallized silicon film 2aF is deposited on the amorphous silicon film 2bF.
  • the present invention is not limited to this method.
  • the amorphous silicon film 2bF is formed, and a high temperature treatment is performed to microcrystallize only the upper layer portion of the amorphous silicon film 2bF, so that the crystallized silicon film is formed on the amorphous silicon film. It is good also as the formed two-layer structure.
  • a high temperature treatment is performed to microcrystallize only the upper layer portion of the amorphous silicon film 2bF, so that the crystallized silicon film is formed on the amorphous silicon film. It is good also as the formed two-layer structure.
  • only the upper layer portion can be microcrystallized, whereby the lower layer can be made into an amorphous silicon layer and the upper layer can be made into a crystallized silicon layer. .
  • an a-Si thin film is formed on the upper surface of the substrate 1 and the upper surface of the channel layer 2a by CVD to form an amorphous silicon film 3dF that becomes the i layer 3d (S203). .
  • an a-Si thin film is formed on the upper surface of the amorphous silicon film 3dF by CVD, and an impurity is doped in the a-Si thin film at a high concentration to form the n + layer 3a and An amorphous silicon film 3aF to be formed is formed (S103).
  • the impurity for example, a pentavalent element such as phosphorus is used.
  • FIGS. 18D, 18E, 18F, and 18G are performed in the same manner as FIGS. 12D, 12E, 12F, and 12G.
  • the exposed metal layer 4F is removed by wet etching using the remaining resist 8 as a mask. Thereby, the source electrode 4 and the drain electrode 5 having a predetermined shape can be formed (S108).
  • FIG. 19 is a diagram showing a schematic configuration of a TFT array substrate used in the organic EL display according to the embodiment of the present invention.
  • the thin film transistor device according to each embodiment described above can be used as a TFT array substrate of an organic EL display.
  • the TFT array substrate 60 of the organic EL display according to the embodiment of the present invention includes a display unit 62 including a plurality of pixel units 61 arranged in a matrix.
  • FIG. 19 shows the TFT array substrate 60 on which two display portions 62 are formed. By cutting the TFT array substrate 60, two active matrix substrates can be obtained.
  • FIG. 20 is a partially cutaway perspective view of an organic EL display 70 according to an embodiment of the present invention using this active matrix substrate.
  • the organic EL display 70 includes an active matrix substrate 71, a plurality of pixels 72 arranged in a matrix on the active matrix substrate 71, connected to the pixels 72, and an array on the active matrix substrate 71.
  • a plurality of pixel circuits 73, an anode 74, an organic EL layer 75 and a cathode 76 (transparent electrode) sequentially stacked on the pixels 72 and the pixel circuit 73, each pixel circuit 73 and a control circuit (not shown). are provided with a plurality of source lines 77 and gate lines 78.
  • the organic EL layer 75 is configured by laminating layers such as an electron transport layer, a light emitting layer, and a hole transport layer.
  • each pixel circuit 73 is provided with the thin film transistor device according to any of the first to fifth embodiments described above as a switching element of the pixel 72.
  • the pixel 72 includes a first thin film transistor device 81, a second thin film transistor device 82, an organic EL element 83, and a capacitor 84.
  • the first thin film transistor device 81 is a drive transistor that drives the organic EL element 83
  • the second thin film transistor device 82 is a selection transistor.
  • the source electrode 82S of the second thin film transistor device 82 is connected to the source line 77, the gate electrode 82G is connected to the gate line 78, and the drain electrode 82D is connected to the capacitor 84 and the gate electrode 81G of the first thin film transistor device 81. It is connected.
  • the drain electrode 81D of the first thin film transistor device 81 is connected to the power supply line 85, and the source electrode 81S is connected to the anode of the organic EL element 83.
  • the display according to the embodiment of the present invention has been described above, but the present invention is not limited to this.
  • an organic EL display using an organic EL element has been described.
  • the present invention can also be applied to a display including another display element using a active matrix substrate such as a liquid crystal display element.
  • the display according to the embodiment of the present invention described above can be used as a flat panel display and can be applied to all display devices such as a television set, a personal computer, and a mobile phone.
  • the thin film transistor device, the display, and the display device according to the present invention have been described based on one embodiment, but the present invention is not limited to the above embodiment.
  • Forms obtained by subjecting various embodiments to various modifications conceived by those skilled in the art, and forms realized by arbitrarily combining components and functions in the respective embodiments without departing from the spirit of the present invention. include.
  • the thin film transistor device according to the present invention can be widely used in various electric devices as a display device such as a television set, a personal computer, a cellular phone, or other switching elements.

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Abstract

　電流特性のバラツキを低減することができる薄膜トランジスタ装置を提供する。　基板(１)と、基板の上方に形成された結晶化されたシリコン層からなるチャネル層(２)と、チャネル層の両端部の各々を覆う、不純物がドーピングされた非晶質シリコン層であるコンタクト層(３)と、コンタクト層の上面に形成されたソース電極(４)及びドレイン電極(５)と、ソース電極、ドレイン電極、及びコンタクト層に覆われていないチャネル層上に形成されたゲート絶縁膜(６)と、ゲート絶縁膜上に形成されたゲート電極(７)とを具備する薄膜トランジスタ装置(１０)であって、コンタクト層(３)は、チャネル層の両端部の各々の上面及び側面を覆って前記基板の上方に形成され、チャネル層(２)の両端部の各々の側面は、コンタクト層を介してソース電極及びドレイン電極と電気的に接続している。

Description

薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
　本発明は、薄膜トランジスタ装置及びその製造方法に関する。
　液晶ディスプレイ又は有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等のアクティブマトリクス駆動型の表示装置では、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜トランジスタ装置が用いられる。
　ＴＦＴは、表示装置のディスプレイデバイスを構成するアクティブマトリクス基板に用いられる。アクティブマトリクス基板に形成されるＴＦＴは、個々の画素に設けられるスイッチング素子として、又は、アクティブマトリクス基板上の周辺回路を構成する回路素子として利用される。
　ＴＦＴには、ボトムゲート型とトップゲート型の２種類の構造がある。ボトムゲート型ＴＦＴは、層構成が、下から順に、ゲート電極、ゲート絶縁膜、チャネル層（シリコン半導体膜）となっている。一方、トップゲート型ＴＦＴは、層構成が、下から順に、チャネル層、ゲート絶縁膜、ゲート電極となっている。なお、ＴＦＴには、その他、ソース電極及びドレイン電極が形成される。
　従来、ＴＦＴのチャネル層として、非結晶シリコン膜（非晶質シリコン膜）を結晶化して、マイクロクリスタルと呼ばれる微結晶構造のチャネル層を用いることが知られている。この構造のＴＦＴによれば、キャリアの移動度等、ＴＦＴとしての電流特性を向上させることができる。
　しかしながら、非結晶シリコン膜を結晶化させるためには高温処理が必要となる。従って、チャネル層形成前にゲート電極を形成する構造であるボトムゲート型ＴＦＴでは、結晶化の際の高温処理によってゲート電極に変形等のダメージを与えてしまう。
　そこで、非結晶シリコン膜を結晶化させてチャネル層を形成する場合は、トップゲート型ＴＦＴが好適である。トップゲート型ＴＦＴは、高温処理が必要になるチャネル層をゲート電極よりも先に形成し、その後、絶縁膜を介してチャネル層上にゲート電極を形成するものである。また、チャネル層形成後に、ソース電極及びドレイン電極を形成することにより、結晶化の高温処理によるソース電極及びドレイン電極へのダメージもなくすことができる。
　従来、このようなトップゲート型ＴＦＴとして、図２６に示す薄膜トランジスタ装置５００が提案されている（例えば、特許文献１参照）。図２６は、従来に係る薄膜トランジスタ装置５００の断面図である。
　図２６に示すように、従来に係る薄膜トランジスタ装置５００は、基板５０１上に、シリコン膜からなるチャネル層５０２が形成され、チャネル層５０２の両端部に、不純物がドープされたｎ＋層であるコンタクト層５０３が形成されたものである。さらに、一方のコンタクト層５０３上及び基板５０１上に亘ってソース電極５０４が形成されている。また、他方のコンタクト層５０３上及び基板５０１上に亘ってドレイン電極５０５が形成されている。さらに、コンタクト層５０３が形成されていないチャネル層５０２、ソース電極５０４及びドレイン電極５０５の上には、これらを覆うようにゲート絶縁膜５０６が形成されている。そして、ゲート絶縁膜５０６上であって、コンタクト層５０３が形成されていないチャネル層５０２の上方には、ゲート電極５０７が形成されている。
　このように、図２６に示す従来に係る薄膜トランジスタ装置５００は、ボトムコンタクト型の電極構成であって、チャネル層５０２となるシリコン膜の上面とソース電極５０４及びドレイン電極５０５との間にｎ＋層のコンタクト層５０３が設けられたものである。
特開２００４－１９９０４９号公報
　しかしながら、図２７に示すように、従来に係る薄膜トランジスタ装置５００は、チャネル層５０２がソース電極５０４と直接接続される領域（領域ａ）と、チャネル層５０２がコンタクト層５０３を介してソース電極５０４と間接的に接続される領域（領域ｂ）とが存在する。なお、図２７は、図２６に破線で示す領域ｘの拡大図であり、従来に係る薄膜トランジスタ装置５００の要部拡大断面図である。
　領域ａでは、チャネル層５０２が、金属であるソース電極５０４と接触し、ショットキー接続となっている。従って、領域ａでは、空乏層の幅はのびて大きくなる。一方、領域ｂでは、チャネル層５０２が、不純物ドープされたコンタクト層５０３と接触し、オーミック接続に近い状態となっている。従って、領域ｂでは、空乏層の幅はあまりのびない。
　また、ドレイン電極５０５とチャネル層５０２との間についても領域ａと領域ｂとが存在し、同様の現象が生じる。
　このように、従来に係る薄膜トランジスタ装置５００では、領域ｂよりも領域ａの方が空乏層の幅は大きくなる。このため、領域ｂは、領域ａと比べてキャリアがショットキー障壁をトンネルする確率が高くなり、キャリアが注入されやすくなる。なお、ｎ型ＴＦＴの場合は、電子がキャリアとなる。
　従って、従来に係る薄膜トランジスタ装置５００では、キャリアの移動度が異なる２つの領域ａと領域ｂとが存在するために、基板内におけるＴＦＴ同士又はアクティブマトリクス基板間におけるＴＦＴ同士において、電流特性のバラツキが大きくなるという問題がある。
　また、従来に係る薄膜トランジスタ装置５００では、チャネル層５０２のソース領域とドレイン領域に電界が集中するので、オフ電流が高くなるという問題がある。
　本発明は、上記問題を解決するためになされたものであり、電流特性のバラツキを低減することができる薄膜トランジスタ装置及びその製造方法を提供することを目的とする。また、オフ電流を低減することができる薄膜トランジスタ装置及びその製造方法を提供することを目的とする。
　上記問題を解決するために、本発明に係る薄膜トランジスタ装置の一態様は、基板と、前記基板の上方に形成された結晶化されたシリコン層からなるチャネル層と、前記チャネル層の両端部の各々を覆う、不純物がドーピングされた非晶質シリコン層であるコンタクト層と、前記コンタクト層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極上、前記ドレイン電極上、及び前記コンタクト層に覆われていない前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備し、前記コンタクト層は、前記チャネル層の両端部の各々の上面及び側面を覆って前記基板の上方に形成され、前記チャネル層の両端部の各々の側面は、前記コンタクト層を介して前記ソース電極及び前記ドレイン電極と電気的に接続されているものである。
　また、本発明に係る薄膜トランジスタ装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上の所定領域に、結晶化されたシリコン層からなるチャネル層を形成する第２工程と、前記基板上及び前記チャネル層上に、不純物がドーピングされた非晶質シリコン膜を形成する第３工程と、前記不純物がドーピングされた非晶質シリコン層の上面に金属膜を形成する第４工程と、前記金属膜上にレジストを形成する第５工程と、前記基板上における前記チャネル層が形成された前記所定領域と前記所定領域以外の領域との境界にまたがって前記レジストの上方に、ソース電極及びドレイン電極を形成するためのマスクを配置する第６工程と、前記マスクが配置された領域以外の前記レジストを露光により除去する第７工程と、前記レジストが除去された領域における金属膜を、エッチングにより除去する第８工程と、前記不純物がドーピングされた非晶質シリコン膜を、前記基板の前記所定領域以外の領域において当該基板が露出するまで、エッチングにより除去する第９工程とを含む。
　本発明に係る薄膜トランジスタ装置によれば、基板内におけるＴＦＴ同士又はアクティブマトリクス基板間におけるＴＦＴ同士において、電流特性のバラツキを低減することができる。また、本発明に係る薄膜トランジスタ装置によれば、オフ電流を低減することができる。
　本発明に係る薄膜トランジスタ装置の製造方法によれば、チャネル層のエッチング制御を正確かつ容易に行うことができる。
図１は、本発明の実施形態１に係る薄膜トランジスタ装置の断面図である。 図２は、本発明の実施形態１に係る薄膜トランジスタ装置の要部拡大断面図である。 図３Ａは、従来に係る薄膜トランジスタ装置について、ソース電極（又はドレイン電極）とチャネル層とのコンタクト部分におけるバンドアライメントを模式的に示した図である。 図３Ｂは、本発明の実施形態１に係る薄膜トランジスタ装置について、ソース電極（又はドレイン電極）とチャネル層とのコンタクト部分におけるバンドアライメントを模式的に示した図である。 図４は、本発明の実施形態１に係る薄膜トランジスタ装置の製造方法のフローチャートである。 図５Ａは、本発明の実施形態１に係る製造方法のステップ１０１の工程を示す図である。 図５Ｂは、本発明の実施形態１に係る製造方法のステップ１０２の工程を示す図である。 図５Ｃは、本発明の実施形態１に係る製造方法のステップ１０３の工程を示す図である。 図５Ｄは、本発明の実施形態１に係る製造方法のステップ１０４の工程を示す図である。 図５Ｅは、本発明の実施形態１に係る製造方法のステップ１０５の工程を示す図である。 図５Ｆは、本発明の実施形態１に係る製造方法のステップ１０６の工程を示す図である。 図５Ｇは、本発明の実施形態１に係る製造方法のステップ１０７の工程を示す図である。 図５Ｈは、本発明の実施形態１に係る製造方法のステップ１０８の工程を示す図である。 図５Ｉは、本発明の実施形態１に係る製造方法のステップ１０９の工程を示す図である。 図５Ｊは、本発明の実施形態１に係る製造方法のステップ１１０の工程を示す図である。 図５Ｋは、本発明の実施形態１に係る製造方法のステップ１１１の工程を示す図である。 図５Ｌは、本発明の実施形態１に係る製造方法のステップ１１２の工程を示す図である。 図５Ｍは、本発明の実施形態１に係る薄膜トランジスタ装置に、層間絶縁膜及びコンタクト電極を形成した図である。 図６は、本発明の実施形態１に係る製造方法で用いられるドライエッチング装置の断面図である。 図７は、本発明の実施形態１に係るドライエッチング装置内において検出された元素についての固有発光スペクトルを表した図である。 図８は、波長が７０４ｎｍのフッ素ラジカルの固有発光スペクトルの変化を表した図である。 図９は、本発明の実施形態２に係る薄膜トランジスタ装置の断面図である。 図１０Ａは、本発明の実施形態１に係る薄膜トランジスタ装置について、ソース電極（又はドレイン電極）とチャネル層とのコンタクト部分におけるバンドアライメントをそれぞれ模式的に示した図である。 図１０Ｂは、本発明の実施形態２に係る薄膜トランジスタ装置について、ソース電極（又はドレイン電極）とチャネル層とのコンタクト部分におけるバンドアライメントをそれぞれ模式的に示した図である。 図１１は、本発明の実施形態２に係る薄膜トランジスタ装置の製造方法のフローチャートである。 図１２Ａは、本発明の実施形態２に係る製造方法のステップ１０１の工程を示す図である。 図１２Ｂは、本発明の実施形態２に係る製造方法のステップ１０２の工程を示す図である。 図１２Ｃ１は、本発明の実施形態２に係る製造方法のステップ２０３の工程を示す図である。 図１２Ｃ２は、本発明の実施形態２に係る製造方法のステップ１０３の工程を示す図である。 図１２Ｄは、本発明の実施形態２に係る製造方法のステップ１０４の工程を示す図である。 図１２Ｅは、本発明の実施形態２に係る製造方法のステップ１０５の工程を示す図である。 図１２Ｆは、本発明の実施形態２に係る製造方法のステップ１０６の工程を示す図である。 図１２Ｇは、本発明の実施形態２に係る製造方法のステップ１０７の工程を示す図である。 図１２Ｈは、本発明の実施形態２に係る製造方法のステップ１０８の工程を示す図である。 図１２Ｉは、本発明の実施形態２に係る製造方法のステップ２０９の工程を示す図である。 図１２Ｊは、本発明の実施形態２に係る製造方法のステップ１１０の工程を示す図である。 図１２Ｋは、本発明の実施形態２に係る製造方法のステップ１１１の工程を示す図である。 図１２Ｌは、本発明の実施形態２に係る製造方法のステップ１１２の工程を示す図である。 図１２Ｍは、本発明の実施形態２に係る薄膜トランジスタ装置に、層間絶縁膜及びコンタクト電極を形成した図である。 図１３は、本発明の実施形態３に係る薄膜トランジスタ装置の断面図である。 図１４は、本発明の実施形態４に係る薄膜トランジスタ装置の断面図である。 図１５は、本発明の実施形態５に係る薄膜トランジスタ装置の断面図である。 図１６Ａは、ソース電極からドレイン電極に向かう方向における薄膜トランジスタ装置のバンドアライメントを模式的に示した図である。 図１６Ｂは、ソース電極からドレイン電極に向かう方向における薄膜トランジスタ装置のバンドアライメントを模式的に示した図である。 図１７は、本発明の実施形態５に係る薄膜トランジスタ装置の製造方法のフローチャートである。 図１８Ａは、本発明の実施形態５に係る製造方法のステップ１０１の工程を示す図である。 図１８Ｂ１は、本発明の実施形態５に係る製造方法のステップ５０２の工程を示す図である。 図１８Ｂ２は、本発明の実施形態５に係る製造方法のステップ１０３の工程を示す図である。 図１８Ｃ１は、本発明の実施形態５に係る製造方法のステップ２０３の工程を示す図である。 図１８Ｃ２は、本発明の実施形態５に係る製造方法のステップ１０３の工程を示す図である。 図１８Ｄは、本発明の実施形態５に係る製造方法のステップ１０４の工程を示す図である。 図１８Ｅは、本発明の実施形態５に係る製造方法のステップ１０５の工程を示す図である。 図１８Ｆは、本発明の実施形態５に係る製造方法のステップ１０６の工程を示す図である。 図１８Ｇは、本発明の実施形態５に係る製造方法のステップ１０７の工程を示す図である。 図１８Ｈは、本発明の実施形態５に係る製造方法のステップ１０８の工程を示す図である。 図１８Ｉは、本発明の実施形態５に係る製造方法のステップ２０９の工程を示す図である。 図１８Ｊは、本発明の実施形態５に係る製造方法のステップ１１０の工程を示す図である。 図１８Ｋは、本発明の実施形態５に係る製造方法のステップ１１１の工程を示す図である。 図１８Ｌは、本発明の実施形態５に係る製造方法のステップ１１２の工程を示す図である。 図１８Ｍは、本発明の実施形態５に係る薄膜トランジスタ装置に、層間絶縁膜及びコンタクト電極を形成した図である。 図１９は、本発明の実施形態に係る有機ＥＬディスプレイに用いられるＴＦＴアレイ基板の概略構成を示す図である。 図２０は、このアクティブマトリクス基板を用いた本発明の実施形態に係る有機ＥＬディスプレイの一部切り欠き斜視図である。 図２１は、本発明の各実施形態に係る薄膜トランジスタ装置を用いた画素の回路構成図である。 図２２は、第１のトップゲート型ＴＦＴの断面図である。 図２３は、第２のトップゲート型ＴＦＴの断面図である。 図２４は、第３のトップゲート型ＴＦＴの断面図である。 図２５は、第４のトップゲート型ＴＦＴの断面図である。 図２６は、従来に係る薄膜トランジスタ装置の断面図である。 図２７は、従来に係る薄膜トランジスタ装置の要部拡大断面図である。
　本発明に係る薄膜トランジスタ装置の一態様は、基板と、前記基板の上方に形成された結晶化されたシリコン層からなるチャネル層と、前記チャネル層の両端部の各々を覆う、不純物がドーピングされた非晶質シリコン層であるコンタクト層と、前記コンタクト層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極上、前記ドレイン電極上、及び前記コンタクト層に覆われていない前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備し、前記コンタクト層は、前記チャネル層の両端部の各々の上面及び側面を覆って前記基板の上方に形成され、前記チャネル層の両端部の各々の側面は、前記コンタクト層を介して前記ソース電極及び前記ドレイン電極と電気的に接続されているものである。
　この構成により、チャネル層の両端部の各々の上面及び側面が、コンタクト層を介してソース電極又はドレイン電極と接続されている。これにより、ソース電極又はドレイン電極とチャネル層との電流経路におけるキャリア移動度は、チャネル層の両端部における上面及び側面の全ての領域において一様になる。従って、基板内におけるＴＦＴ同士又はアクティブマトリクス基板間におけるＴＦＴ同士において、電流特性のバラツキを低減することができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記コンタクト層は、ｎ型に不純物ドープされた層であることが好ましい。
　この構成により、チャネル層とソース電極（又はドレイン電極）との間のコンタクト抵抗を小さくすることができる。また、チャネル層とソース電極（又はドレイン電極）との間に生じる空乏層の幅を小さくすることができ、チャネル層の両端部の上面及び側面において、空乏層を通過するキャリアの量を増大させることができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記チャネル層の両端部の各々に形成された、前記コンタクト層よりも不純物濃度の低い少なくとも一層以上の第２非晶質シリコン層を、前記チャネル層と前記コンタクト層との間に具備し、前記第２非晶質シリコン層は、前記チャネル層の両端部の各々の上面及び側面を覆い、前記コンタクト層は、前記チャネル層の両端部の各々の上面及び側面を、前記第２非晶質シリコン層を介して覆い、前記チャネル層の両端部の各々の側面は、前記第２非晶質シリコン層及び前記コンタクト層を介して前記ソース電極及び前記ドレイン電極と電気的に接続されていることが好ましい。
　この構成により、ソース領域及びドレイン領域において、電界集中を効果的に緩和することができるので、ソース電極とドレイン電極との間のリーク電流を効果的に低減して、オフ電流を小さくすることができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第２非晶質シリコン層は、ｎ型に不純物ドープされた非晶質シリコン層の一層であることが好ましい。
　この構成により、ソース電極（又はドレイン電極）からチャネル層に向けて、段階的に電気抵抗を大きくして段階的に電界を分散することができるので、チャネル層の両端部の各々の上面及び側面における電界集中を緩和することができる。これにより、オフ電流を小さくすることができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第２非晶質シリコン層は、不純物ドープされていない非晶質シリコン層の一層であることが好ましい。
　この構成により、ソース電極（又はドレイン電極）からチャネル層に向けて、段階的に電気抵抗を大きくして段階的に電界を分散することができるので、チャネル層の両端部の各々の上面及び側面における電界集中を緩和することができる。これにより、オフ電流を小さくすることができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第２非晶質シリコン層は、前記コンタクト層よりも低濃度にｎ型に不純物ドープされた低濃度非晶質シリコン層及び不純物ドープされていない非晶質シリコン層の２層であり、前記不純物ドープされていない非晶質シリコン層上に、前記低濃度非晶質シリコン層が形成され、前記低濃度非晶質シリコン層上に、前記コンタクト層が形成されていることが好ましい。
　この構成により、ソース電極（又はドレイン電極）からチャネル層に向けて、さらに段階的に電界を分散することができるので、チャネル層の両端部の各々の上面及び側面における電界集中を効果的に緩和することができる。これにより、オフ電流を一層効果的に小さくすることができる。
　さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記基板上に非晶質シリコン層からなる第２チャネル層が形成され、前記チャネル層は、前記第２チャネル層上に形成されていることが好ましい。
　このように、チャネル領域内のバックチャネルが形成される領域に、バンドギャップの広い材料を用いることにより、オフ電流を抑制することができる。
　また、本発明に係る薄膜トランジスタ装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上の所定領域に、結晶化されたシリコン層からなるチャネル層を形成する第２工程と、前記基板上及び前記チャネル層上に、不純物がドーピングされた非晶質シリコン膜を形成する第３工程と、前記不純物がドーピングされた非晶質シリコン層の上面に金属膜を形成する第４工程と、前記金属膜上にレジストを形成する第５工程と、前記基板上における前記チャネル層が形成された前記所定領域と前記所定領域以外の領域との境界にまたがって前記レジストの上方に、ソース電極及びドレイン電極を形成するためのマスクを配置する第６工程と、前記マスクが配置された領域以外の前記レジストを露光により除去する第７工程と、前記レジストが除去された領域における金属膜を、エッチングにより除去する第８工程と、前記不純物がドーピングされた非晶質シリコン膜を、前記基板の前記所定領域以外の領域において当該基板が露出するまで、エッチングにより除去する第９工程とを含む。
　この構成により、基板が露出するまでコンタクト層をエッチングすることにより、チャネル層が露出するときの時刻を正確に検出することができる。これにより、この時刻を基準として、その後のチャネル層のエッチングを制御することができるので、チャネル層を設定値以上にオーバーエッチングしてしまうことを防止することができる。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記基板が露出してから所定時間、前記チャネル層をエッチングする第１０工程を含むことが好ましい。
　この構成により、基板が露出した時刻を基準として、その後のチャネル層のエッチングを制御することができるので、チャネル層を設定値以上にオーバーエッチングしてしまうことを防止することができる。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第３工程において、前記不純物がドーピングされた非晶質シリコン膜は、ｎ型に不純物ドープされた膜であることが好ましい。
　この構成により、チャネル層とソース電極（又はドレイン電極）との間のコンタクト抵抗を小さくすることができるので、電流特性に優れた薄膜トランジスタ装置の製造方法を実現することができる。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第２工程と前記第３工程との間に、前記基板上に、前記コンタクト層よりも不純物濃度の低い少なくとも一層以上の第２非晶質シリコン膜を形成する工程を含み、前記第３工程において、前記不純物がドーピングされた非晶質シリコン膜は前記第２非晶質シリコン膜上に形成され、前記第９工程において、前記不純物がドーピングされた非晶質シリコン膜及び前記第２非晶質シリコン膜を、前記基板の前記所定領域以外の領域において当該基板が露出するまで、エッチングにより除去することが好ましい。
　この構成により、まず、金属膜がエッチングされ、次に、コンタクト層がエッチングされ、次に第２非晶質シリコン膜がエッチングされる。この結果、第２非晶質シリコン膜がエッチングされた後には、基板の上方の所定領域に形成された微結晶シリコン層からなるチャネル層の最表面が、基板の露出と同時に露出することになる。ここで、金属膜、コンタクト層、及び第２非晶質シリコン膜は、各々、表面の反射率などの光学的特性、電気的特性、材料組成などが異なる。
　従って、金属膜のエッチングの終了、コンタクト層のエッチングの終了、及び、第２非晶質シリコン膜のエッチングの終了、を段階的に検出することができるようになり、基板が露出するまでの途中でエッチングの進行状況を段階的に検出することができる。
　これにより、より確実に基板の上方の所定領域に形成された微結晶シリコン層の最表面が露出したことを検出できることができるので、さらに、チャネル層をオーバーエッチすることを防止することができる。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第１工程と前記第２工程との間に、前記基板上に非晶質シリコン層からなる第２チャネル層を形成する工程を含み、前記第２工程において、前記チャネル層を前記第２チャネル層上に形成することが好ましい。
　この構成により、チャネル領域内のバックチャネルが形成される領域に、バンドギャップの広い材料を用いた薄膜トランジスタ装置を製造することができるので、オフ電流を抑制することができ、電流特性に優れた薄膜トランジスタ装置の製造方法を実現することができる。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第９工程は、前記不純物がドーピングされた非晶質シリコン膜におけるシリコンと反応する元素を含むエッチングガスを用いたプラズマによってドライエッチングし、前記プラズマにより前記元素が発光する固有発光スペクトルの発光強度の変化を検出することによって、前記基板が露出したか否かの検出を行うことを含むことが好ましい。
　この構成により、元素が発光する固有発光スペクトルの発光強度の変化を検出することによって基板が露出したか否かの検出を行うので、基板が露出するまでのエッチングを正確に制御できることができる。この結果、チャネル層のエッチングは、チャネル層の露出時から正確に開始することができるので、チャネル層のエッチング深さを正確に制御することができる。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記エッチングガスは、ハロゲン元素を含むガスであることが好ましい。
　ハロゲン元素は、固有発光スペクトルの発光強度の変化が大きいので、基板の露出を容易に行うことができる。これにより、基板が露出するまでのエッチングを、一層正確に制御できることができる。
　さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記ハロゲン元素は、フッ素、塩素、臭素の少なくとも１つの元素であることが好ましい。
　以下、本発明の実施形態に係る薄膜トランジスタ装置及び薄膜トランジスタの製造方法について、４種類のトップゲート型ＴＦＴを考察した上で説明する。なお、本発明は、以下の実施形態に限定されることは言うまでもない。また、各図は、説明のための模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密ではない。
　（トップゲート型ＴＦＴについての考察）
　トップゲート型ＴＦＴとしては、４種類の構造が提案されている。以下、４種類のトップゲート型ＴＦＴについて、図面を参照しながら説明する。
　図２２は、第１のトップゲート型ＴＦＴ１００の断面図を示したものである。
　図２２に示すように、第１のトップゲート型ＴＦＴ１００は、基板１０１上に、チャネル層１０２、コンタクト層１０３、ソース電極１０４、ドレイン電極１０５、ゲート絶縁膜１０６及びゲート電極１０７が順に形成されたものである。
　図２３は、第２のトップゲート型ＴＦＴ２００の断面図を示したものである。
　図２３に示すように、第２のトップゲート型ＴＦＴ２００は、基板２０１上に、チャネル層２０２、コンタクト層２０３、ソース電極２０４、ドレイン電極２０５、ゲート絶縁膜２０６及びゲート電極２０７が順に形成されたものである。
　第２のトップゲート型ＴＦＴ２００は、さらに、チャネル層２０２上に、エッチングストッパ層２０８が形成されている。エッチングストッパ層２０８の両端部はソース電極２０４（又はドレイン電極２０５）とチャネル層２０２とに挟まれるようにして形成されており、ソース電極２０４（又はドレイン電極２０５）とエッチングストッパ層２０８とは基板垂直方向において一部重なり合っている。
　ソース電極２０４（又はドレイン電極２０５）とエッチングストッパ層２０８とが重なる重なり幅はオフセット幅Ｄと呼ばれる。オフセット幅Ｄに対応するチャネル層２０２の領域は、ゲート電圧が印加されないオフセット領域２０９である。オフセット領域２０９は、ゲート電圧が印加されないためにチャネル領域が形成されない高抵抗領域となる。
　図２４は、第３のトップゲート型ＴＦＴ３００の断面図を示したものである。
　図２４に示すように、第３のトップゲート型ＴＦＴ３００は、基板３０１上に形成されたチャネル層３０２上に、周囲がゲート絶縁膜３０６で覆われたゲート電極３０７が形成されたものである。また、チャネル層３０２の両端上にはゲート絶縁膜３０６を介してコンタクト層３０３が形成されており、コンタクト層３０３上に、ソース電極３０４及びドレイン電極３０５が形成されている。
　図２４において、ゲート電極３０７の両側部に形成されるゲート絶縁膜３０６の幅はオフセット幅Ｄである。このオフセット幅Ｄに対応するチャネル層３０２の領域はオフセット領域３０９である。
　図２５は、第４のトップゲート型ＴＦＴ４００の断面図を示したものである。
　図２５に示すように、第４のトップゲート型ＴＦＴ４００は、基板４０１上に、チャネル層４０２、ゲート絶縁膜４０６及びゲート電極４０７が順に形成されたものであり、さらに、ゲート絶縁膜４０６及びゲート電極４０７上に、絶縁層４１０が形成されたものである。また、ゲート絶縁膜４０６及び絶縁層４１０には、チャネル層４０２につながるコンタクトホールが形成されている。ソース電極４０４及びドレイン電極４０５は、コンタクトホールに形成されたコンタクト層４０３を介して絶縁層４１０上にまで形成されている。
　また、図２５において、ソース電極４０４とドレイン電極４０５間において上方にゲート電極４０７が形成されていないチャネル層４０２はオフセット領域４０９であり、コンタクト層４０３とゲート電極４０７との間の幅がオフセット幅Ｄとなる。
　以上、４種類のトップゲート型ＴＦＴのうち、第２、第３及び第４の３つのタイプのトップゲート型ＴＦＴは、いずれもオフセット領域である高抵抗領域を有するものである。従って、これらの３つのタイプのトップゲート型ＴＦＴでは、キャリア移動度が低くなるとともに、製造工程におけるマスク数も多くなり高コストになるというデメリットがある。
　表示装置用のアクティブマトリクス型基板に用いられるＴＦＴとしては、少ないマスク数で製造することができるとともに、高いキャリア移動度を有することが好ましい。このため、これを実現するには、オフセット領域が形成されない第１のトップゲート型ＴＦＴ１００が有効である。
　しかし、従来技術として上述した従来に係る薄膜トランジスタ装置５００は、第１トップゲート型ＴＦＴに分類されるものであるが、上述のように、キャリアの移動度が異なる２つの領域ａと領域ｂとが存在するために、基板内におけるＴＦＴ同士又はアクティブマトリクス基板間におけるＴＦＴ同士において、電流特性のバラツキが大きくなるという問題がある。また、従来に係る薄膜トランジスタ装置５００では、チャネル層５０２のソース領域とドレイン領域に電界が集中するので、オフ電流が高くなるという問題がある。
　従って、トップゲート型ＴＦＴを検討した場合に、４種類のトップゲート型ＴＦＴのうち第１トップゲート型ＴＦＴを採用したとしても、依然としても問題がある。
　そこで、本願の発明者らは、第１トップゲート型ＴＦＴについて鋭意検討を重ねることにより、第１トップゲート型ＴＦＴの改良型として、以下に説明する本発明に係る薄膜トランジスタ装置を着想することができた。
　以下、本発明の実施形態に係る薄膜トランジスタ装置及び薄膜トランジスタの製造方法について、図面を参照しながら説明する。
　（実施形態１）
　まず、本発明の実施形態１に係る薄膜トランジスタ装置１０について説明する。図１は、本発明の実施形態１に係る薄膜トランジスタ装置１０の断面図である。
　図１に示すように、本発明の実施形態１に係る薄膜トランジスタ装置１０は、基板１、チャネル層２、コンタクト層３、ソース電極４、ドレイン電極５、ゲート絶縁膜６及びゲート電極７を備える。
　チャネル層２は、半導体層であるシリコン薄膜からなり、基板１上に島状に形成される。また、本実施形態において、チャネル層２は、非結晶シリコンを結晶化して形成した結晶化シリコン層であり、マイクロクリスタルと呼ばれる微結晶構造を有する。チャネル層２の両端部の上面及び側面は、コンタクト層３を介してソース電極４及びドレイン電極５と電気的に接続されている。このように、本実施形態に係る薄膜トランジスタ装置１０では、チャネル層２の両端部は、上面だけではなく側面についてもコンタクト層３と接触しており、ソース電極４及びドレイン電極５とは直接接触していない構成となっている。
　コンタクト層３は、不純物がドーピングされた非晶質シリコン層（第１非晶質シリコン層）であり、チャネル層２の両端部の各々の上面及び側面を覆うように形成されており、チャネル層２の上面から基板１の上面に亘って形成されている。
　本実施形態におけるコンタクト層３は、非晶質シリコン層に不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、高濃度に不純物を含むｎ＋層の単層である。ここで、高濃度とは、１×１０１９ａｔｍ／ｃｍ３以上の不純物を含むことをいう。また、コンタクト層３の膜厚は、所望のキャリアを確保するだけの膜厚とすることが好ましく、少なくとも５ｎｍ以上、より好ましくは、１０ｎｍ以上とすることが望ましい。
　ソース電極４及びドレイン電極５は、コンタクト層３とオーミック接合されており、それぞれ、各コンタクト層３の上面に形成されている。また、ソース電極４及びドレイン電極５は、コンタクト層３と側面が一致するようにして形成されている。なお、ソース電極４及びドレイン電極５の材料としては、例えば、Ｍｏ（モリブデン）とＷ（タングステン）の合金、あるいは、Ｍｏ、Ａｌ（アルミニウム）、ＡｌとＣｕ（銅）の合金及びＣｕを用いることができる。
　ゲート絶縁膜６は、ＳｉＯ２等の絶縁材料で構成されており、コンタクト層３に覆われていないチャネル層２上と、ソース電極４上及びドレイン電極５上とに形成されている。
　ゲート電極７は、ゲート絶縁膜６上に形成されており、少なくとも、コンタクト層３に覆われていないチャネル層２の上方に形成されている。すなわち、ゲート電極７は、ゲート絶縁膜６を挟むようにしてチャネル層２上に形成されている。ゲート電極７の材料は、例えば、ＭｏとＷの合金、あるいは、Ｍｏ、Ａｌ、ＡｌとＣｕの合金及びＣｕを用いることができる。
　次に、本発明の実施形態１に係る薄膜トランジスタ装置の作用効果について、図２を用いて説明する。図２は、図１に破線で示す領域Ｘの拡大図であり、本発明の実施形態１に係る薄膜トランジスタ装置１０の要部拡大断面図である。また、図２において、コンタクト層３を介してソース電極４と接続されるチャネル層２の側面領域を領域Ａとし、コンタクト層３を介してソース電極４と接続されるチャネル層２の上面領域を領域Ｂとする。
　図２に示すように、本発明の実施形態１に係る薄膜トランジスタ装置１０においては、チャネル層２の両端部が、上面のみならず側面もコンタクト層３に覆われた構成となっている。すなわち、チャネル層２の両端部全体がコンタクト層３に覆われた構成となっている。このように、本実施形態において、チャネル層２は、ソース電極４と直接接触しておらず、コンタクト層３を介してソース電極４と電気的に接続されている。
　これにより、領域Ａ及び領域Ｂにおけるチャネル層２の両端部の全てが、コンタクト層３を介してソース電極又はドレイン電極と接続されることになる。従って、図２に示すように、領域Ａに生じる空乏層の幅と領域Ｂに生じる空乏層の幅とが同じになり、領域Ａと領域Ｂとでは、空乏層の幅が一様に小さくなる。
　なお、以上は、ソース領域について説明したが、ドレイン領域についても同様である。
　次に、このような本発明の実施形態１の係る薄膜トランジスタ装置１０における作用効果の原理について、図３Ａ及び図３Ｂを用いて、従来に係る薄膜トランジスタ装置５００と比較しながら詳述する。図３Ａ及び図３Ｂは、図２６に示す従来に係る薄膜トランジスタ装置５００と図１に示す本実施形態に係る薄膜トランジスタ装置１０とについて、ソース電極（又はドレイン電極）とチャネル層とのコンタクト部分におけるバンドアライメントをそれぞれ模式的に示した図である。
　図３Ａに示すように、従来に係る薄膜トランジスタ装置５００については、領域ａでは、チャネル層５０２が、金属であるソース電極５０４（又はドレイン電極５０５）と接触しているので、空乏層の幅はのびて大きくなる。一方、領域ｂでは、チャネル層５０２が、高濃度に不純物がドーピングされているコンタクト層５０３と接触しているので、空乏層の幅はあまりのびない。このように、従来に係る薄膜トランジスタ装置５００では、領域ｂよりも領域ａの方が空乏層の幅は大きくなる。このため、領域ａと領域ｂとではキャリア移動度が異なることになる。また、領域ａよりも領域ｂの方が、キャリアがショットキー障壁をトンネルする確率が高くなる。従って、領域ａよりも領域ｂの方が、キャリアは注入されやすくなる。
　これに対し、上述のとおり、本実施形態に係る薄膜トランジスタ装置１０では、領域Ａ及び領域Ｂのチャネル層２の両端部の全てが、コンタクト層３を介してソース電極４又はドレイン電極５と接続されている。従って、図３Ｂに示すように、領域Ａも領域Ｂも空乏層の幅はあまりのびず、また、空乏層の幅も同じになる。
　このため、ソース電極４（又はドレイン電極５）とチャネル層２との電流経路におけるキャリア移動度は、チャネル層２の両端部における上面及び側面の全ての領域において一様になる。従って、基板内におけるＴＦＴ同士又はアクティブマトリクス基板間におけるＴＦＴ同士において、電流特性のバラツキを低減することができる。
　また、本発明の実施形態１に係る薄膜トランジスタ装置１０では、上述のとおり、第１非晶質シリコン層であるコンタクト層３として、不純物を高濃度にドープしたｎ＋層を用いた。ｎ＋層は、不純物をドーピングしない非晶質のシリコン層に比べて電気抵抗が小さい。
　コンタクト層３をｎ＋層とすることにより、チャネル層２とソース電極４（又はドレイン電極５）との間に生じる空乏層の幅を小さくすることができ、チャネル層２の両端部の上面及び側面において、空乏層を通過するキャリアの量を増大させることができる。この結果、電流特性に優れた薄膜トランジスタ装置を実現することができる。
　次に、本発明の実施形態１に係る薄膜トランジスタ装置１０の製造方法について、図４及び図５Ａ～図５Ｍを用いて説明する。
　図４は、本発明の実施形態１に係る薄膜トランジスタ装置１０の製造方法のフローチャートである。
　図４に示すように、本発明の実施形態１に係る薄膜トランジスタ装置１０の製造方法は、基板を準備する第１工程（Ｓ１０１）と、チャネル層を形成する第２工程（Ｓ１０２）と、不純物ドープの非晶質シリコン膜（コンタクト層）を形成する第３工程（Ｓ１０３）と、不純物ドープの非晶質シリコン膜上に金属膜を形成する第４工程（１０４）と、金属膜上にレジストを形成する第５工程（Ｓ１０５）と、レジストの上方にマスクを配置する第６工程（Ｓ１０６）と、レジストを露光して除去する第７工程（Ｓ１０７）と、金属膜をエッチングする第８工程（Ｓ１０８）と、不純物ドープの非晶質シリコン膜をエッチングにより除去する第９工程（Ｓ１０９）とを備える。
　さらに、本実施形態に係る製造方法は、チャネル層をエッチングする第１０工程（Ｓ１１０）と、ゲート絶縁膜を形成する第１１工程（Ｓ１１１）と、ゲート電極を形成する工程（Ｓ１１２）とを備える。
　以下、本実施形態に係る薄膜トランジスタ装置１０の製造方法における各工程について、図５Ａ～図５Ｍを参照しながら詳述する。図５Ａ～図５Ｍは、本実施形態に係る製造方法の各工程における薄膜トランジスタ装置の断面図である。
　まず、図５Ａに示すように、所定の基板１を準備する（Ｓ１０１）。基板１としては、例えば、ガラス基板を用いる。
　次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって、ＳｉＮ等のアンダーコート層（不図示）が形成された基板１上の所定領域に、非晶質シリコン（非結晶シリコン）であるａ－Ｓｉ（アモルファスシリコン）薄膜を形成する。その後、レーザアニール等の高温処理を施すことによって、非晶質シリコン層を結晶化してマイクロクリスタルシリコン（μｃ－Ｓｉ）の微結晶構造とする。その後、図５Ｂに示すように、マイクロクリスタルシリコンを島状にパターニングする。これにより、基板１上に、微結晶化されたシリコン層からなるチャネル層２を形成することができる（Ｓ１０２）。
　次に、図５Ｃに示すように、ＣＶＤによって、基板１の上面及びチャネル層２の上面に、ａ－Ｓｉ薄膜を成膜し、ａ－Ｓｉ薄膜に不純物をドーピングして、コンタクト層３となる不純物ドープの非晶質シリコン膜３Ｆを形成する（Ｓ１０３）。不純物としては、例えば、リン等の５価元素を用いる。なお、不純物は、不純物濃度が高濃度となるようにドーピングする。
　次に、図５Ｄに示すように、非晶質シリコン膜３Ｆの上面に、ソース電極４及びドレイン電極５となる金属膜４Ｆを形成する（Ｓ１０４）。金属膜４Ｆは、スパッタ、蒸着又はＣＶＤによって成膜することができる。金属膜４Ｆの材料としては、上述のとおり、Ｍｏ、Ｃｕ、Ａｌ等が用いられる。
　その後、図５Ｅに示すように、金属膜４Ｆの上面に、所定のレジスト材料を塗布してレジスト８を形成する（Ｓ１０５）。
　次に、図５Ｆに示すように、レジスト８の上方に、マスク９を配置する（Ｓ１０６）。マスク９は、金属膜４Ｆをパターニングしてソース電極４及びドレイン電極５を形成するためのものであり、ソース電極４及びドレイン電極５となる金属膜４Ｆと対向するように構成されている。すなわち、マスク９は、基板１上におけるチャネル層２が形成された領域である所定領域と、基板１上におけるチャネル層２が形成されていない領域（前記所定領域以外の領域）との境界領域を跨ぐようにして、レジスト８の上方に配置される。
　その後、マスク９を介してレジスト８を露光し、露光したレジスト８を除去する。これにより、図５Ｇに示すように、マスク９に対向していた領域以外のレジスト８が除去されて、マスク９に対向する部分の領域のレジスト８が残る（Ｓ１０７）。これにより、金属膜４Ｆのうちソース電極４及びドレイン電極５となる領域上にのみレジスト８を残すことができる。このとき、ソース電極４及びドレイン電極５となる領域以外の金属膜４Ｆは露出する。
　次に、図５Ｈに示すように、残したレジスト８をマスクとして、ウェットエッチングによるエッチング処理を施すことによって、露出した金属膜４Ｆを除去する。これにより、所定形状のソース電極４及びドレイン電極５を形成することができる（Ｓ１０８）。エッチャントとしては、例えば、金属膜４ＦがＡｌとＣｕの合金の場合は、燐酸、硝酸及び酢酸の混合溶液等を用いることができる。
　次に、ドライエッチングによるエッチング処理によって、金属膜４Ｆが除去されて露出した非晶質シリコン膜３Ｆを除去することにより、コンタクト層３を形成することができる（Ｓ１０９）。これにより、図５Ｉに示すように、チャネル層２の両端部と基板１とを跨ぐようにして、コンタクト層３とソース電極４（又はドレイン電極５）とを側面を一致させて形成することができる。
　このとき、非晶質シリコン膜３Ｆのドライエッチングは、チャネル層２が形成されていない基板１上において当該基板１が露出するまでとする。この場合、基板１の所定領域（チャネル層２が形成された領域）上に形成された非晶質シリコン膜３Ｆの膜厚と、基板１上の所定領域以外の領域（基板１のチャネル層２が形成されていない領域）上に形成された非晶質シリコン膜３Ｆの膜厚とは同じ厚さであるので、基板１の露出と同時にチャネル層２も露出する。
　次に、上記所定領域以外において基板１が露出したときの時刻を基準時刻として、この基準時刻から所定時間、さらにチャネル層２のエッチングを行う（Ｓ１１０）。これにより、図５Ｊに示すように、基準時刻からの所定時間分だけの深さでチャネル層２をエッチングすることができる。これにより、ＴＦＴの特性に影響を与えるチャネル層２のエッチングを容易にかつ正確に行うことができる。
　次に、レジスト８を除去した後に、図５Ｋに示すように、ＣＶＤによって、ＳｉＯ２等からなるゲート絶縁膜６を形成する（Ｓ１１１）。
　その後、スパッタリングによって、ゲート絶縁膜６上にゲート電極７となる金属膜を形成し、パターニング及びエッチングすることによって、図５Ｌに示すように、所定形状のゲート電極７を形成する（Ｓ１１２）。
　以上によって、図１に示した本発明の実施形態１に係る薄膜トランジスタ装置１０を製造することができる。
　なお、図５Ｍに示すように、ゲート電極７上に層間絶縁膜を形成し、層間絶縁膜に形成したコンタクトホールを介して、ゲート電極７及びドレイン電極５と接続するコンタクト電極を形成しても構わない。また、図示していないが、ソース電極４についてもコンタクトホールを介してコンタクト電極を形成しても構わない。
　以上、本実施形態に係る製造方法について説明したが、第９工程における非晶質シリコン膜３Ｆのドライエッチングは、図６に示すドライエッチング装置１１によって行う。図６は、本実施形態に係る製造方法で用いられるドライエッチング装置１１の断面図である。
　図６に示すように、本実施形態に係る製造方法で用いられるドライエッチング装置１１は、筐体内部に、上部電極１２ａと下部電極１２ｂとを備える。下部電極１２ｂは、カップリングコンデンサ１３を介して高周波電源１４に接続されている。下部電極１２ｂの上には、エッチングされる薄膜が形成された基板が載置される。エッチング処理を行う場合、エッチングガスを筐体内に流入し、上部電極１２ａと下部電極１２ｂとによって、筐体内にプラズマを発生させる。このプラズマによって、エッチングガスの元素がラジカル状態又はイオン状態となり、これにより基板上の薄膜をドライエッチングすることができる。
　本実施形態に係るドライエッチング装置１１は、さらに、筐体に石英窓１５が設けられており、石英窓１５、光学フィルタ１６及び分光器１７を介して、プラズマによってエッチングガスの元素が発光する固有発光スペクトルを検出器１８によって検出する。そして、演算器１９によって、固有発光スペクトルの発光強度の変化を算出する。
　このように、本実施形態に係る製造方法では、非晶質シリコン膜３Ｆをエッチングする第９工程において、エッチングガスの元素の固有発光スペクトルの発光強度の変化を検出することにより、基板１の露出をモニターし、非晶質シリコン膜３Ｆのエッチングの終点検出を行うものである。これは、エッチング対象物の量的変化に伴うエッチングガスの変化を利用したものである。
　元素の固有発光スペクトルの強度は、プラズマ中の元素の固有発光スペクトルを発光する元素の活性種の個数に対応して増減する。これにより、非晶質シリコン膜３Ｆをエッチングしている期間では、元素は非晶質シリコン膜３Ｆのエッチングにより消費されるため、この消費に対応して固有発光スペクトルを発光する元素の活性種の個数は少ない。
　例えば、本実施形態ではエッチングガスとしてフッ素系を用いたが、この場合、プラズマによって筐体内にフッ素ラジカルが生成される。生成したフッ素ラジカルと非晶質シリコン膜３Ｆとが反応して、非晶質シリコン膜３Ｆがエッチングされる。その後、エッチングガスを流入し続けて非晶質シリコン膜３Ｆのエッチングを続けていくと、エッチングすべき非晶質シリコン膜３Ｆがなくなる。このとき、筐体内のフッ素ラジカルの濃度が高くなる。
　このときの様子について、図７及び図８を用いて説明する。図７は、本実施形態に係るドライエッチング装置内において検出された元素についての固有発光スペクトルを表した図である。また、図８は、図７において、波長が７０４ｎｍのフッ素ラジカルの固有発光スペクトルの変化を表した図である。なお、メインエッチング（破線）とは、非晶質シリコン膜３Ｆをエッチングしているときにおけるエッチングガス元素の固有発光スペクトルを表している。また、オーバーエッチング（実線）とは、非晶質シリコン膜３Ｆのエッチングが終了し、チャネル層２のエッチングが行われているときにおけるエッチングガス元素の固有発光スペクトルを表している。
　図７に示すように、本実施形態では、ドライエッチング装置１１内から、異なる波長の複数のフッ素ラジカルについての固有発光スペクトルを検出することができる。また、実線で示すオーバーエッチングにおける各フッ素ラジカルの発光強度は、破線で示すメインエッチングにおける各フッ素ラジカルの発光強度よりも大きくなっていることを確認することができる。なお、複数の波長のフッ素ラジカルが検出されるのは、フッ素ラジカルには複数のモードが存在するからである。複数のモードのフッ素ラジカルのうち、発光強度が最も高いものは、波長が７０４ｎｍのフッ素ラジカルである。
　次に、発光強度が最も高い波長が７０４ｎｍのフッ素ラジカルについて、時間変化に伴う発光強度の変化を、図８を用いて説明する。
　図８に示すように、波長が７０４ｎｍのフッ素ラジカルの発光強度は、エッチング時間が２６秒のときに大きく変化していることが分かる。すなわち、本実施形態では、エッチング時間が２６秒のときに、エッチングすべき非晶質シリコン膜３Ｆがなくなったことが分かる。従って、エッチング時間が２６秒のときを基準時刻とすると、基準時刻の前の時間がメインエッチングとなり、基準時刻の後の時間がオーバーエッチングとなり、基準時刻以降は、チャネル層２のエッチングが行われることになる。また、基準時刻においては、チャネル層２が形成されていない基板１上において当該基板１が露出するときの時刻である。
　このとき、エッチングされる領域のうち、基板１が露出する領域の面積Ａ１はチャネル層２が露出する領域の面積Ａ２よりも非常に大きいので、図８に示すように、フッ素ラジカルの発光強度は大きく変化することになる。つまり、基板１が露出すると、全領域においてエッチング可能なシリコン膜はチャネル層２のみとなり、固有発光スペクトルを発光する元素の活性種の個数が増加することになる。従って、フッ素ラジカルの発光強度の変化を検出することにより、基板１の露出を容易にモニターすることができる。
　このように、本実施形態に係る製造方法は、フッ素ラジカルの発光強度の変化を検出することにより、チャネル層２が露出するときと基板１が露出するときの時刻を正確に検出することができる。そして、この基準時刻を基準として、その後のチャネル層２のエッチングを制御することができるので、チャネル層２の掘り込み量を高精度で一定値にすることができる。これにより、チャネル層２を設定値以上にオーバーエッチングしてしまうことを防止することができる。
　従って、従来では、チャネル層２の設定値以上のオーバーエッチングを防止するために、エッチングストッパ層などの付加構成を設ける必要があったが、本実施形態に係る製造方法によれば、エッチングストッパ層などの付加構成を設ける必要はない。これにより、薄膜トランジスタ装置の素子構成を簡素化することができるとともに、製造工程の簡素化を実現することができる。
　以上、本実施形態に係る製造方法によれば、従来の方法では±３０％あったＴＦＴ素子の面内ばらつきを±５％以内とすることができた。
　なお、ドライエッチング装置１１におけるエッチングガスは、ハロゲン元素を含むガスであることが好ましい。
　ハロゲン元素を含むガスは、非晶質シリコン膜をドライエッチングする能力が大きいので、ドライエッチングには好適である。ドライエッチングする能力が大きいということは、エッチング期間において、エッチングにより消費されるハロゲン元素の消費が著しく多いことを意味する。従って、エッチング期間においては、固有発光スペクトルを発光する元素の活性種の個数は著しく少ないということになる。このため、コンタクト層３となる非晶質シリコン膜３Ｆのエッチングが終了すると、これと同時に、固有発光スペクトルを発光する元素の活性種の個数が急激に増加することになる。
　これにより、ハロゲン元素を含むガスを用いてエッチングを行うことにより、非晶質シリコン膜３Ｆのエッチングが終了する前後において、ハロゲン元素の固有発光スペクトルの発光強度の変化が大きくすることができるので、基板の露出を容易にモニターすることができる。従って、基板が露出するまでのエッチングを、一層正確に制御できることができる。
　なお、ハロゲン元素としては、フッ素、塩素又は臭素の少なくいずれか１つの元素を用いることが好ましい。
　（実施形態２）
　次に、本発明の実施形態２に係る薄膜トランジスタ装置２０について説明する。図９は、本発明の実施形態２に係る薄膜トランジスタ装置２０の断面図である。なお、図９において、図１に示す構成と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
　図９に示す本発明の実施形態２に係る薄膜トランジスタ装置２０が、図１に示す本発明の実施形態１に係る薄膜トランジスタ装置１０と異なる点は、チャネル層２の両端部とソース電極４（又はドレイン電極５）との間のコンタクト層３として、不純物を高濃度にドープしたｎ＋層３ａと電界緩和層３ｂとの２層構造とした点である。
　図９に示すように、ｎ＋層３ａは、実施形態１のコンタクト層３と同じであり、非晶質シリコンに不純物を高濃度にドーピングしたｎ＋層であり、第１非晶質シリコン層に相当する。ｎ＋層３ａは、チャネル層２の両端部の各々の上面及び側面を、電界緩和層３ｂを介して覆っている。なお、ｎ＋層３ａの膜厚としては、実施形態１と同様に、少なくとも５ｎｍ以上、より好ましくは、１０ｎｍ以上とすることが好ましい。
　電界緩和層３ｂは、チャネル層２の両端部における電界集中を緩和するものであり、非晶質シリコンに低濃度に不純物をドーピングした第２非晶質シリコン層に相当する。低濃度とは、１×１０１８～１×１０１９ａｔｍ／ｃｍ３の不純物を含む状態である。電界緩和層３ｂの不純物濃度は、ｎ＋層３ａの不純物濃度よりも低い。これにより、電界緩和層３ｂの電気抵抗は、ｎ＋層３ａの電気抵抗よりも高くなる。
　本実施形態における電界緩和層３ｂは、非晶質シリコン層に不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、低濃度に不純物を含むｎ－層３ｃ（低濃度非晶質シリコン層）である。これにより、チャネル層２の両端部の各々は、ｎ＋層３ａとｎ－層３ｃの２層で覆われることになる。このため、ソース電極４（又はドレイン電極５）からチャネル層２に向けて、まずｎ＋層３ａが配置され、次にｎ－層３ｃが配置され、段階的に電気抵抗が大きくなる構造となる。従って、ソース電極４（又はドレイン電極５）からチャネル層２に向けて、電界が分散されるので、チャネル層２の両端部の各々の上面及び側面における電界集中を効果的に緩和することができる。
　この点について、図１０Ａ及び図１０Ｂを用いて詳述する。図１０Ａ及び図１０Ｂは、それぞれ、本発明の実施形態１に係る薄膜トランジスタ装置１０と本発明の実施形態２に係る薄膜トランジスタ装置２０について、ソース電極４（又はドレイン電極５）とチャネル層２とのコンタクト部分におけるバンドアライメントをそれぞれ模式的に示した図である。なお、図１０Ａ及び図１０Ｂは、いずれもゼロバイアス時のバンドアライメントを示している。
　図１０Ａ及び図１０Ｂに示すように、本発明の実施形態１に係る薄膜トランジスタ装置１０と本発明の実施形態２に係る薄膜トランジスタ装置２０とを比べると、本発明の実施形態２に係る薄膜トランジスタ装置２０では、エネルギー勾配を分散し、かつ緩やかにすることができる。エネルギー勾配は電界を表しているので、本発明の実施形態２に係る薄膜トランジスタ装置２０は、電界集中を効果的に緩和することができる。従って、ソース電極４とドレイン電極５との間のリーク電流を効果的に低減して、オフ電流を小さくすることができる。
　以上の通り、本発明の実施形態２に係る薄膜トランジスタ装置２０は、本発明の実施形態１に係る薄膜トランジスタ装置１０の効果に加えて、オフ電流を小さくするという効果も得ることができるので、優れた動作特性の薄膜トランジスタ装置を実現することができる。
　なお、本実施形態では、電界緩和層３ｂは１層としたが、電界緩和層３ｂを２層以上の複数の非晶質シリコンで構成しても構わない。この場合、複数の電界緩和層３ｂの不純物濃度は、ｎ＋層３ａからチャネル層２に向かうに従って逓減させていくことが好ましい。これにより、電界集中を一層緩和することができる。
　次に、本発明の実施形態２に係る薄膜トランジスタ装置２０の製造方法について、図１１及び図１２Ａ～図１２Ｍを用いて説明する。
　図１１は、本発明の実施形態２に係る薄膜トランジスタ装置２０の製造方法のフローチャートである。本発明の実施形態２に係る薄膜トランジスタ装置２０の製造方法は、基本的には、本発明の実施形態１に係る薄膜トランジスタ装置１０の製造方法と同様であり、本発明の実施形態１に係る薄膜トランジスタ装置１０の製造方法と同じ工程については同じ符号を付しており、その説明は省略する。以下、本発明の実施形態２に係る薄膜トランジスタ装置２０の製造方法については、本発明の実施形態１に係る薄膜トランジスタ装置１０の製造方法と異なる点を中心に説明する。
　図１１に示すように、本発明の実施形態２に係る薄膜トランジスタ装置２０の製造方法は、チャネル層を形成する第２工程（Ｓ１０２）と不純物ドープの非晶質シリコン膜（ｎ＋層）を形成する第３工程（Ｓ１０３）との間に、非晶質シリコン膜（電界緩和層）を形成する第３’工程（Ｓ２０３）を備える。
　また、図４に示した第９工程の代わりに、非晶質シリコン膜（電界緩和層とｎ＋層）をエッチングにより除去する第９’工程（Ｓ２０９）を備える。
　以下、本実施形態に係る薄膜トランジスタ装置２０の製造方法の各工程について、図１２Ａ～図１２Ｍを参照しながら詳述する。図１２Ａ～図１２Ｍは、本実施形態に係る製造方法の各工程を示す薄膜トランジスタ装置の断面図である。なお、本発明の実施形態１に係る薄膜トランジスタ装置１０の製造方法と同じ工程については、説明は省略又は簡略化する。
　まず、図１２Ａ及び図１２Ｂに示す工程は、図５Ａ及び図５Ｂに示す工程と同じであり、所定の基板１を準備し（Ｓ１０１）、基板１上に、微結晶化されたシリコン層からなるチャネル層２を形成する（Ｓ１０２）。
　次に、本実施形態では、図１２Ｃ１に示すように、ＣＶＤによって、基板１の上面及びチャネル層２の上面にａ－Ｓｉ薄膜を成膜し、ａ－Ｓｉ薄膜に低濃度の不純物をドーピングして、ｎ－層３ｃである電界緩和層３ｂとなる非晶質シリコン膜３ｂＦを形成する（Ｓ２０３）。不純物としては、例えば、リン等の５価元素を用いる。
　次に、図１２Ｃ２に示すように、ＣＶＤによって、非晶質シリコン膜３ｂＦの上面にａ－Ｓｉ薄膜を成膜し、ａ－Ｓｉ薄膜に不純物をドーピングして、ｎ＋層３ａとなる非晶質シリコン膜３ａＦを形成する（Ｓ１０３）。また、非晶質シリコン膜３ａＦの不純物濃度は、非晶質シリコン膜３ｂＦにドーピングした不純物の濃度よりも高濃度となるようにドーピングする。
　次に、図５Ｄ、図５Ｅ、図５Ｆ及び図５Ｇと同様にして、図１２Ｄ、図１２Ｅ、図１２Ｆ及び図１２Ｇに示す各工程が実施される。
　次に、図１２Ｈに示すように、図５Ｈと同様にして、残したレジスト８をマスクとして、ウェットエッチングによって、露出した金属膜４Ｆを除去する。これにより、所定形状のソース電極４及びドレイン電極５を形成することができる（Ｓ１０８）。
　次に、露出した非晶質シリコン膜３ａＦ及び非晶質シリコン膜３ｂＦをドライエッチングにより除去することによって、電界緩和層３ｂ（ｎ－層３ｃ）とｎ＋層３ａを形成することができる（Ｓ２０９）。これにより、図１２Ｉに示すように、チャネル層２の両端部と基板１とを跨ぐようにして、側面を一致させて、ソース電極４（又はドレイン電極）、ｎ＋層３ａ及び電界緩和層３ｂ（ｎ－層３ｃ）を形成することができる。
　このとき、本実施形態においても、非晶質シリコン膜３ａＦ及び非晶質シリコン膜３ｂＦのドライエッチングは、チャネル層２が形成されていない基板１上において当該基板１が露出するまでとする。これにより、基板１の露出と同時にチャネル層２も露出する。
　以下、図５Ｊ～図５Ｍと同様にして、図１２Ｊに示すように、所定深さでチャネル層２をエッチングし（Ｓ１１０）、図１２Ｋに示すように、ゲート絶縁膜６を形成し（Ｓ１１１）、図１２Ｌに示すように、ゲート電極７を形成する（Ｓ１１２）。
　以上によって、図９に示した本発明の実施形態２に係る薄膜トランジスタ装置２０を製造することができる。
　なお、図５Ｍと同様に、図１２Ｍに示すように、ゲート電極７上に平坦化膜等の層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成して、ゲート電極及びドレイン電極とのコンタクト電極を形成しても構わない。
　なお、本実施形態に係る製造方法において、非晶質シリコン膜３ａＦ及び非晶質シリコン膜３ｂＦのドライエッチングは、実施形態１と同様に、図６に示すドライエッチング装置１１によって行う。つまり、実施形態１本と同様にして、フッ素ラジカルの固有発光スペクトルの発光強度の変化を検出することにより、基板１の露出をモニターし、非晶質シリコン膜３ｂＦのエッチングの終点検出を行う。これにより、次のチャネル層２のエッチングを高精度で行うことができる。
　（実施形態３）
　次に、本発明の実施形態３に係る薄膜トランジスタ装置３０について説明する。図１３は、本発明の実施形態３に係る薄膜トランジスタ装置３０の断面図である。なお、図１３において、図９に示す構成と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
　図１３に示す本発明の実施形態３に係る薄膜トランジスタ装置３０が、図９に示す本発明の実施形態２に係る薄膜トランジスタ装置２０と異なる点は、電界緩和層３ｂ（第２非晶質シリコン層）として、ｎ－層３ｃではなく、不純物のドープ処理がなされていない非晶質シリコン層であるｉ層３ｄを用いた点である。
　図１３に示すように、本発明の実施形態３に係る薄膜トランジスタ装置３０は、チャネル層２の両端部とソース電極（又はドレイン電極）との間に、不純物を高濃度にドープした非晶質シリコン層であるｎ＋層３ａと不純物のドープ処理がなされていない非晶質シリコン層であるｉ層３ｄが形成されたものである。
　ｉ層３ｄは、意図的に不純物のドーピングを行っていない非晶質シリコン層のことである。ｉ層３ｄは、不純物がドープされていないので、不純物がドープされたｎ＋層３ａと比べて電気抵抗が大きい。なお、ｉ層３ｄでは、不純物ドープを行っていないが、自然に含まれる不純物は存在する。ｉ層３ｄの不純物濃度としては、１×１０１７ａｔｍ／ｃｍ３以下である。
　ｉ層３ｄは、チャネル層２とｎ＋層３ａとの間に形成されており、チャネル層２の両端部の上面から基板１上に亘って形成されている。すなわち、ｉ層３ｄは、チャネル層２の両端部の各々の上面及び側面を覆うように形成されている。
　以上、本発明の実施形態３に係る薄膜トランジスタ装置３０は、チャネル層２とソース電極４（又はドレイン電極５）との間に、コンタクト層３として、ｎ＋層３ａとｉ層３ｄとが形成されたものである。これにより、本発明の実施形態２に係る薄膜トランジスタ装置２０と同様に、ソース電極４（又はドレイン電極５）からチャネル層２に向けて、段階的に電気抵抗を大きくして段階的に電界を分散することができるので、チャネル層２の両端部の上面及び側面における電界集中を効果的に緩和することができる。これにより、オフ電流を効果的に小さくすることができる。
　従って、本発明の実施形態１に係る薄膜トランジスタ装置１０の効果に加えて、オフ電流を小さくするという効果も得ることができるので、優れた動作特性の薄膜トランジスタ装置を実現することができる。
　（実施形態４）
　次に、本発明の実施形態４に係る薄膜トランジスタ装置４０について説明する。図１４は、本発明の実施形態４に係る薄膜トランジスタ装置４０の断面図である。なお、図１４において、図９及び図１３に示す構成と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
　図１４に示す本発明の実施形態４に係る薄膜トランジスタ装置４０が、図９及び図１３に示す本発明の実施形態２、３に係る薄膜トランジスタ装置２０、３０と異なる点は、第２非晶質シリコン層である電界緩和層３ｂとして、ｎ－層３ｃとｉ層３ｄの２層を用いた点である。
　図１４に示すように、本発明の実施形態４に係る薄膜トランジスタ装置４０は、チャネル層２とｎ＋層３ａとの間に、ｎ－層３ｃとｉ層３ｄが形成されたものである。本実施形態において、ｉ層３ｄは、チャネル層２の両端部の上面から基板１上に亘って形成されており、チャネル層２の両端部の各々の上面及び側面を覆うように形成されている。また、ｉ層３ｄの上面にはｎ－層３ｃが形成され、さらに、ｎ－層３ｃの上面にはｎ＋層３ａが形成されている。
　このように、本実施形態では、第２非晶質シリコン層をｎ－層３ｃ及びｉ層３ｄの２層構造としたものであり、チャネル層２の両端部の各々の側面は、ｉ層３ｄ、ｎ－層３ｃ及びｎ＋層３ａを介して、ソース電極４及びドレイン電極５と電気的に接続されている。
　すなわち、本実施形態では、チャネル層２とソース電極４（又はドレイン電極５）との間のコンタクト層３として、ｎ＋層３ａと、ｎ＋層３ａよりも電気抵抗が高いｎ－層３ｃと、ｎ－層３ｃよりに電気抵抗が高いｉ層３ｄとを順に積層した３層構造のコンタクト層３を用いている。
　これにより、ソース電極４（又はドレイン電極５）からチャネル層２に向けて、ｎ＋層３ａ、ｎ－層３ｃ、ｉ層３ｄの順番に段階的に電気抵抗が大きくなる。従って、ソース電極４（又はドレイン電極５）からチャネル層２に向けて、本発明の実施形態２、３に係る薄膜トランジスタ装置２０、３０よりもさらに段階的に電界を分散することができるので、チャネル層２の両端部の各々の上面及び側面における電界集中を一層効果的に緩和することができる。従って、オフ電流を一層小さくすることができる。
　（実施形態５）
　次に、本発明の実施形態５に係る薄膜トランジスタ装置５０について説明する。図１５は、本発明の実施形態５に係る薄膜トランジスタ装置５０の断面図である。なお、図１５において、図１に示す構成と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
　図１５に示す本発明の実施形態５に係る薄膜トランジスタ装置５０が、図１に示す本発明の実施形態１に係る薄膜トランジスタ装置１０と異なる点は、チャネル領域の構成である。
　図１５に示すように、本発明の実施形態５に係る薄膜トランジスタ装置５０は、微結晶化されたチャネル層２ａの下に第２チャネル層２ｂが形成されたものである。
　チャネル層２ａは、本発明の実施形態１に係る薄膜トランジスタ装置１０のチャネル層２と同様であり、非結晶シリコンを結晶化して形成した結晶化シリコン層である。第２チャネル層２ｂは、ａ－Ｓｉからなる非晶質シリコン層である。
　チャネル層２ａは、第２チャネル層２ｂの上面に形成されている。第２チャネル層２ｂとチャネル層２ａとは、平面視したときに同じ形状となっており、いずれも基板１上に島状に形成される。なお、第２チャネル層２ｂの膜厚は、少なくとも５ｎｍ以上、好ましくは１０ｎｍ以上とすることが好ましい。
　このように、本発明の実施形態５に係る薄膜トランジスタ装置５０は、チャネル領域が、非晶質シリコンである第２チャネル層２ｂと、結晶化シリコンであるチャネル層２ａとで構成されたものである。
　そして、本実施形態では、非晶質シリコンである第２チャネル層２ｂの上に、結晶化シリコンであるチャネル層２ａが形成されている。これにより、ＴＦＴをオフする際のソース電極４からドレイン電極５に向かうオフ電流を低減することができる。これは、バックチャネルが形成される領域にバンドギャップの広い非晶質シリコンを用いているからである。ここで、バックチャネルとは、ＴＦＴのオフ時に、チャネル領域内のゲート電極とは反対側の面に形成される電流経路のことである。本実施形態では、ガラス基板である基板１の固定電荷と、基板１と第２チャネル層内との界面の電荷とによって微弱な電界が加わった状態となっており、この微弱な電界がＴＦＴのオフ時のバックチャネルとなる。
　この点について、以下、図１６Ａ及び図１６Ｂを用いて詳述する。図１６Ａ及び図１６Ｂは、ソース電極からドレイン電極に向かう方向における薄膜トランジスタ装置のバンドアライメントを模式的に示した図である。なお、ドレイン電圧Ｖｄが、Ｖｄ＜０Ｖのときの状態を示している。
　図１６Ａに示すように、結晶化シリコン（マイクロクリスタルシリコン）からなるチャネル層２ａのバンドギャップは、１．１ｅＶであり、非晶質シリコンからなる第２チャネル層２ｂのバンドギャップは、１．７ｅＶである。このように、第２チャネル層２ｂの方がバンドギャップは小さい。
　また、図１６Ｂは、いずれも非晶質シリコンのバンドアライメントを示したものである。ＴＦＴのオン時は、バンド間トンネルによって所望のキャリアの移動を得ることができる。一方、ＴＦＴのオフ時は、トラップサイトを介してリーク電流が生じることになるが、非晶質シリコンのバンドギャップは、図１６Ａに示した結晶化シリコンのバンドギャップよりもが大きいので、結晶化シリコンと比べてオフ時のキャリアの移動を抑制することができる。
　このように、チャネル領域内のバックチャネルが形成される領域に、バンドギャップの広い材料を用いることにより、オフ電流を抑制することができる。
　なお、本実施形態では、図１５に示すように、コンタクト層３はｎ＋層３ａとｉ層３ｄの２層構造としたが、これに限るものではない。ｎ＋層３ａとｎ－層３ｃの２層構造としてもよいし、ｎ＋層３ａ、ｎ－層３ｃ及びｉ層ｄｃの３層構造としてもよい。
　次に、本発明の実施形態５に係る薄膜トランジスタ装置５０の製造方法について、図１７及び図１８Ａ～図１８Ｍを用いて説明する。
　図１７は、本発明の実施形態５に係る薄膜トランジスタ装置５０の製造方法のフローチャートである。本発明の実施形態５に係る薄膜トランジスタ装置５０の製造方法は、基本的には、本発明の実施形態１、２に係る薄膜トランジスタ装置１０、２０の製造方法と同様であり、本発明の実施形態１、２に係る薄膜トランジスタ装置１０、２０の製造方法と同じ工程については同じ符号を付しており、その説明は省略する。以下、本発明の実施形態５に係る薄膜トランジスタ装置５０の製造方法については、本発明の実施形態２に係る薄膜トランジスタ装置２０の製造方法と異なる点を中心に説明する。
　図１７に示すように、本発明の実施形態５に係る薄膜トランジスタ装置５０の製造方法は、基板を準備する第１工程（Ｓ１０１）と非晶質シリコン膜（ｉ層）を形成する第３’工程（Ｓ２０３）との間に、第２チャネル層を形成する第２’工程（Ｓ５０１）とチャネル層を形成する第２”工程（Ｓ５０２）とを備える。
　以下、本実施形態に係る薄膜トランジスタ装置５０の製造方法の各工程について、図１８Ａ～図１８Ｍを参照しながら詳述する。図１８Ａ～図１８Ｍは、本実施形態に係る製造方法の各工程を示す薄膜トランジスタ装置５０の断面図である。なお、本発明の実施形態１、２に係る薄膜トランジスタ装置１０、２０の製造方法と同じ工程については、説明は省略又は簡略化する。
　まず、図１２Ａと同様に、所定の基板１を準備する（Ｓ１０１）。
　次に、本実施形態では、図１８Ｂ１に示すように、ＣＶＤによって、ＳｉＮ等のアンダーコート層（不図示）が形成された基板１上に、ａ－Ｓｉの非晶質シリコン（非結晶シリコン）である非晶質シリコン膜２ｂＦを形成する（Ｓ５０１）。続いて、ＣＶＤによって、非晶質シリコン膜２ｂＦ上に結晶化した結晶化シリコン膜２ａＦを堆積させる（Ｓ５０２）。なお、本実施形態では、非晶質シリコン膜２ｂＦ上に結晶化した結晶化シリコン膜２ａＦを堆積させたが、この方法に限らない。例えば、非晶質シリコン膜２ｂＦを形成し、この非晶質シリコン膜２ｂＦの上層部のみを微結晶化させるような高温処理を施すことにより、非晶質シリコン膜の上に結晶化シリコン膜が形成された２層構造としてもよい。この場合、例えば、エキシマレーザによってレーザアニールすることにより、上層部のみを微結晶化させることができ、これにより、下層が非結晶シリコン層で上層が結晶化シリコン層の２層とすることができる。
　その後、図１８Ｂ２に示すように、非晶質シリコン膜２ｂＦ及び結晶化シリコン膜２ａＦを島状にパターニングする。これにより、基板１上に、非晶質シリコンからなる第２チャネル層２ｂと微結晶化シリコン層からなるチャネル層２ａとで構成される２層構造のチャネル層を形成することができる。
　次に、図１８Ｃ１に示すように、ＣＶＤによって、基板１の上面及びチャネル層２ａの上面にａ－Ｓｉ薄膜を成膜し、ｉ層３ｄとなる非晶質シリコン膜３ｄＦを形成する（Ｓ２０３）。
　次に、図１８Ｃ２に示すように、ＣＶＤによって、非晶質シリコン膜３ｄＦの上面にａ－Ｓｉ薄膜を成膜し、ａ－Ｓｉ薄膜に不純物を高濃度にドーピングして、ｎ＋層３ａとなる非晶質シリコン膜３ａＦを形成する（Ｓ１０３）。不純物としては、例えば、リン等の５価元素を用いる。
　以下、図１２Ｄ、図１２Ｅ、図１２Ｆ及び図１２Ｇと同様にして、図１８Ｄ、図１８Ｅ、図１８Ｆ及び図１８Ｇに示す各工程が実施される。
　次に、図１８Ｈに示すように、図１２Ｈと同様にして、残したレジスト８をマスクとして、ウェットエッチングによって、露出した金属層４Ｆを除去する。これにより、所定形状のソース電極４及びドレイン電極５を形成することができる（Ｓ１０８）。
　次に、露出した非晶質シリコン膜３ａＦ及び非晶質シリコン膜３ｄＦをドライエッチングにより除去することによって、ｎ＋層３ａとｉ層３ｄを形成することができる（Ｓ２０９）。これにより、図１８Ｉに示すように、チャネル層２の両端部と基板１とを跨ぐようにして、側面が一致するソース電極４（又はドレイン電極）、ｎ＋層３ａ及びｉ層３ｄを形成することができる。
　このとき、本実施形態においても、非晶質シリコン膜３ａＦ及び非晶質シリコン膜３ｄＦのドライエッチングは、チャネル層２が形成されていない基板１上において当該基板１が露出するまでとする。これにより、基板１の露出と同時にチャネル層２も露出する。ドライエッチングは、本発明の実施形態１に係る製造方法と同様の方法によって行う。
　以下、図１２Ｊ～図１２Ｍと同様にして、図１８Ｊに示すように、所定深さでチャネル層２ａをエッチングし（Ｓ１１０）、図１８Ｋに示すように、ゲート絶縁膜６を形成し（Ｓ１１１）、図１８Ｌに示すように、ゲート電極７を形成する（Ｓ１１２）。これにより、図１５に示した本発明の実施形態５に係る薄膜トランジスタ装置５０を製造することができる。
　なお、図１２Ｍと同様に、図１８Ｍに示すように、ゲート電極７上に平坦化膜等の層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成して、ゲート電極及びドレイン電極とのコンタクト電極を形成しても構わない。
　次に、以上の各実施形態における薄膜トランジスタ装置をディスプレイに適用した一態様について、図１９～図２０を用いて説明する。なお、本実施形態では、有機ＥＬディスプレイに適用した例について説明する。
　図１９は、本発明の実施形態に係る有機ＥＬディスプレイに用いられるＴＦＴアレイ基板の概略構成を示す図である。
　上述した各実施形態に係る薄膜トランジスタ装置は、有機ＥＬディスプレイのＴＦＴアレイ基板として用いることができる。
　図１９に示すように、本発明の実施形態に係る有機ＥＬディスプレイのＴＦＴアレイ基板６０は、マトリクス状に配置された複数の画素部６１で構成される表示部６２を備える。なお、図１９においては、２つの表示部６２が形成されたＴＦＴアレイ基板６０を示しており、このＴＦＴアレイ基板６０を切断することによって、２つのアクティブマトリクス基板を得ることができる。
　図２０は、このアクティブマトリクス基板を用いた本発明の実施形態に係る有機ＥＬディスプレイ７０の一部切り欠き斜視図である。
　図２０に示すように、有機ＥＬディスプレイ７０は、アクティブマトリクス基板７１と、アクティブマトリクス基板７１上にマトリクス状に複数配置された画素７２と、画素７２に接続され、アクティブマトリクス基板７１上にアレイ状に複数配置された画素回路７３と、画素７２と画素回路７３の上に順次積層された陽極７４、有機ＥＬ層７５及び陰極７６（透明電極）と、各画素回路７３と制御回路（不図示）とを接続する複数本のソース線７７及びゲート線７８とを備えている。有機ＥＬ層７５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　有機ＥＬディスプレイ７０において、各画素回路７３に、画素７２のスイッチング素子として、前述した実施形態１～５のいずれかの薄膜トランジスタ装置が設けられている。
　次に、上記有機ＥＬディスプレイ７０における画素７２の回路構成について、図２１を用いて説明する。図２１は、本発明の各実施形態に係る薄膜トランジスタ装置を用いた画素の回路構成図である。
　図２１に示すように、画素７２は、第１の薄膜トランジスタ装置８１と、第２の薄膜トランジスタ装置８２と、有機ＥＬ素子８３と、コンデンサ８４とを備える。第１の薄膜トランジスタ装置８１は、有機ＥＬ素子８３を駆動する駆動トランジスタであり、第２の薄膜トランジスタ装置８２は、選択トランジスタである。
　第２の薄膜トランジスタ装置８２のソース電極８２Ｓは、ソース線７７に接続され、ゲート電極８２Ｇは、ゲート線７８に接続され、ドレイン電極８２Ｄは、コンデンサ８４及び第１の薄膜トランジスタ装置８１のゲート電極８１Ｇに接続されている。
　また、第１の薄膜トランジスタ装置８１のドレイン電極８１Ｄは、電源線８５に接続され、ソース電極８１Ｓは有機ＥＬ素子８３のアノードに接続されている。
　この構成において、ゲート線７８にゲート信号が入力され、第２の薄膜トランジスタ装置８２をオン状態にすると、ソース線７７を介して供給された信号電圧がコンデンサ８４に書き込まれる。そして、コンデンサ８４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、第２の薄膜トランジスタ装置８２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子８３のアノードからカソードへと流れる。これにより、有機ＥＬ素子８３が発光し、画像として表示される。
　以上、本発明の一実施形態に係るディスプレイについて説明したが、本発明はこれに限定されない。例えば、上記の実施形態では有機ＥＬ素子を用いた有機ＥＬディスプレイについて説明したが、液晶表示素子等、ティブマトリクス基板が用いられる他の表示素子を備えたディスプレイに適用することもできる。
　また、以上説明した本発明の実施形態に係るディスプレイについては、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話機などのあらゆる表示装置に適用することができる。
　以上、本発明に係る薄膜トランジスタ装置、ディスプレイ及び表示装置について、一実施形態に基づいて説明したが、上記の実施形態に限定されるものではない。各実施形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る薄膜トランジスタ装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他スイッチング素子として様々な電気機器に広く利用することができる。
　１、１０１、２０１、３０１、４０１、５０１　基板
　２、２ａ、１０２、２０２、３０２、４０２、５０２　チャネル層
　２ｂ　第２チャネル層
　２ａＦ　結晶化シリコン膜
　２ｂＦ、３ａＦ、３ｂＦ、３ｄＦ、３Ｆ　非晶質シリコン膜
　３、１０３、２０３、３０３、４０３、５０３　コンタクト層
　３ａ　ｎ＋層
　３ｂ　電界緩和層
　３ｃ　ｎ－層
　３ｄ　ｉ層
　４、１０４、２０４、３０４、４０４、５０４　ソース電極
　４Ｆ　金属膜
　５、１０５、２０５、３０５、４０５、５０５　ドレイン電極
　６、１０６、２０６、３０６、４０６、５０６　ゲート絶縁膜
　７、１０７、２０７、３０７、４０７、５０７　ゲート電極
　８　レジスト
　９　マスク
　１０、２０、３０、４０、５０、５００　薄膜トランジスタ装置
　１１　ドライエッチング装置
　１２ａ　上部電極
　１２ｂ　下部電極
　１３　カップリングコンデンサ
　１４　高周波電源
　１５　石英窓
　１６　光学フィルタ
　１７　分光器
　１８　検出器
　１９　演算器
　６０　ＴＦＴアレイ基板
　６１　画素部
　６２　表示部
　７０　有機ＥＬディスプレイ
　７１　アクティブマトリクス基板
　７２　画素
　７３　画素回路
　７４　陽極
　７５　有機ＥＬ層
　７６　陰極
　７７　ソース線
　７８　ゲート線
　８１　第１の薄膜トランジスタ装置
　８２　第２の薄膜トランジスタ装置
　８１Ｇ、８２Ｇ　ゲート電極
　８１Ｓ、８２Ｓ　ソース電極　
　８１Ｄ、８２Ｄ　ドレイン電極
　８３　有機ＥＬ素子
　８４　コンデンサ
　８５　電源線
　１００、２００、３００、４００　トップゲート型ＴＦＴ
　２０８　エッチングストッパ層
　２０９、３０９、４０９　オフセット領域
　４１０　絶縁層

Claims (15)

  1. 　基板と、
    　前記基板の上方に形成された結晶化されたシリコン層からなるチャネル層と、
    　前記チャネル層の両端部の各々を覆う、不純物がドーピングされた非晶質シリコン層であるコンタクト層と、
    　前記コンタクト層の上面に形成されたソース電極及びドレイン電極と、
    　前記ソース電極上、前記ドレイン電極上、及び前記コンタクト層に覆われていない前記チャネル層上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と
    を具備し、
    　前記コンタクト層は、
    　前記チャネル層の両端部の各々の上面及び側面を覆って前記基板の上方に形成され、
    　前記チャネル層の両端部の各々の側面は、
    　前記コンタクト層を介して前記ソース電極及び前記ドレイン電極と電気的に接続されている
    　薄膜トランジスタ装置。
  2. 　前記コンタクト層は、ｎ型に不純物ドープされた層である
    　請求項１に記載の薄膜トランジスタ装置。
  3. 　さらに、前記チャネル層の両端部の各々に形成された、前記コンタクト層よりも不純物濃度の低い少なくとも一層以上の第２非晶質シリコン層を、前記チャネル層と前記コンタクト層との間に具備し、
    　前記第２非晶質シリコン層は、
    　前記チャネル層の両端部の各々の上面及び側面を覆い、
    　前記コンタクト層は、
    　前記チャネル層の両端部の各々の上面及び側面を、前記第２非晶質シリコン層を介して覆い、
    　前記チャネル層の両端部の各々の側面は、
    　前記第２非晶質シリコン層及び前記コンタクト層を介して前記ソース電極及び前記ドレイン電極と電気的に接続されている
    　請求項２に記載の薄膜トランジスタ装置。
  4. 　前記第２非晶質シリコン層は、ｎ型に不純物ドープされた非晶質シリコン層の一層である
    　請求項３に記載の薄膜トランジスタ装置。
  5. 　前記第２非晶質シリコン層は、不純物ドープされていない非晶質シリコン層の一層である
    　請求項３に記載の薄膜トランジスタ装置。
  6. 　前記第２非晶質シリコン層は、前記コンタクト層よりも低濃度にｎ型に不純物ドープされた低濃度非晶質シリコン層及び不純物ドープされていない非晶質シリコン層の２層であり、
    　前記不純物ドープされていない非晶質シリコン層上に、前記低濃度非晶質シリコン層が形成され、
    　前記低濃度非晶質シリコン層上に、前記コンタクト層が形成されている
    　請求項３に記載の薄膜トランジスタ装置。
  7. 　前記基板上に非晶質シリコン層からなる第２チャネル層が形成され、
    　前記チャネル層は、前記第２チャネル層上に形成されている
    　請求項１～請求項６のいずれか１項に記載の薄膜トランジスタ装置。
  8. 　基板を準備する第１工程と、
    　前記基板上の所定領域に、結晶化されたシリコン層からなるチャネル層を形成する第２工程と、
    　前記基板上及び前記チャネル層上に、不純物がドーピングされた非晶質シリコン膜を形成する第３工程と、
    　前記不純物がドーピングされた非晶質シリコン層の上面に金属膜を形成する第４工程と、
    　前記金属膜上にレジストを形成する第５工程と、
    　前記基板上における前記チャネル層が形成された前記所定領域と前記所定領域以外の領域との境界にまたがって前記レジストの上方に、ソース電極及びドレイン電極を形成するためのマスクを配置する第６工程と、
    　前記マスクが配置された領域以外の前記レジストを露光により除去する第７工程と、
    　前記レジストが除去された領域における金属膜を、エッチングにより除去する第８工程と、
    　前記不純物がドーピングされた非晶質シリコン膜を、前記基板の前記所定領域以外の領域において当該基板が露出するまで、エッチングにより除去する第９工程と
    を含む
    　薄膜トランジスタ装置の製造方法。
  9. 　さらに、前記基板が露出してから所定時間、前記チャネル層をエッチングする第１０工程を含む
    　請求項８に記載の薄膜トランジスタ装置の製造方法。
  10. 　前記第３工程において、前記不純物がドーピングされた非晶質シリコン膜は、ｎ型に不純物ドープされた膜である
    　請求項８に記載の薄膜トランジスタ装置の製造方法。
  11. 　さらに、前記第２工程と前記第３工程との間に、前記基板上に、前記コンタクト層よりも不純物濃度の低い少なくとも一層以上の第２非晶質シリコン膜を形成する工程を含み、
    　前記第３工程において、前記不純物がドーピングされた非晶質シリコン膜は前記第２非晶質シリコン膜上に形成され、
    　前記第９工程において、前記不純物がドーピングされた非晶質シリコン膜及び前記第２非晶質シリコン膜を、前記基板の前記所定領域以外の領域において当該基板が露出するまで、エッチングにより除去する
    　請求項１０に記載の薄膜トランジスタ装置の製造方法。
  12. 　さらに、前記第１工程と前記第２工程との間に、前記基板上に非晶質シリコン層からなる第２チャネル層を形成する工程を含み、
    　前記第２工程において、前記チャネル層を前記第２チャネル層上に形成する
    　請求項８～請求項１１のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  13. 　前記第９工程は、
    　前記不純物がドーピングされた非晶質シリコン膜におけるシリコンと反応する元素を含むエッチングガスを用いたプラズマによってドライエッチングし、前記プラズマにより前記元素が発光する固有発光スペクトルの発光強度の変化を検出することによって、前記基板が露出したか否かの検出を行うことを含む
    　請求項８～請求項１２のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  14. 　前記エッチングガスは、ハロゲン元素を含むガスである
    　請求項１３に記載の薄膜トランジスタ装置の製造方法。
  15. 　前記ハロゲン元素は、フッ素、塩素、臭素の少なくとも１つの元素である
    　請求項１４記載の薄膜トランジスタ装置の製造方法。
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