JPH06342909A - 薄膜トランジスタ及びその製法 - Google Patents
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Abstract
(57)【要約】
【目的】微細結晶または多結晶シリコン皮膜層に隣接す
る、非晶質の水素化シリコン皮膜を有する構造を提供す
る。 【構成】活性チャネル領域に電気的に結合したソース電
極１４とドレイン電極１６を含む、薄膜トランジスタ・
デバイス１０を基板上に形成する。デバイスはまた、ソ
ース電極とドレイン電極の間を流れる電流を制御するた
めに、活性半導体チャネル領域に電気的に結合したゲー
ト電極３０も含む。活性半導体チャネル領域は、第１の
層２４と第２の層２６を含む。第１の層は、非晶質の水
素化シリコン（ａ−Ｓｉ：Ｈ）からなり、第２の層は、
多結晶シリコンからなる。第２の層は第１の層とゲート
電極との間に介在する。多結晶シリコンの第２の層は、
粒界の外側に非晶質相を含んでも含まなくてもよい。
る、非晶質の水素化シリコン皮膜を有する構造を提供す
る。 【構成】活性チャネル領域に電気的に結合したソース電
極１４とドレイン電極１６を含む、薄膜トランジスタ・
デバイス１０を基板上に形成する。デバイスはまた、ソ
ース電極とドレイン電極の間を流れる電流を制御するた
めに、活性半導体チャネル領域に電気的に結合したゲー
ト電極３０も含む。活性半導体チャネル領域は、第１の
層２４と第２の層２６を含む。第１の層は、非晶質の水
素化シリコン（ａ−Ｓｉ：Ｈ）からなり、第２の層は、
多結晶シリコンからなる。第２の層は第１の層とゲート
電極との間に介在する。多結晶シリコンの第２の層は、
粒界の外側に非晶質相を含んでも含まなくてもよい。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタ
（ＴＦＴ）デバイスに関し、詳細には微細結晶即ち微晶
質または多結晶の半導体層に隣接する非晶質半導体層を
有する２層の活性チャネル領域により構成されたＴＦＴ
デバイスに関するものである。
（ＴＦＴ）デバイスに関し、詳細には微細結晶即ち微晶
質または多結晶の半導体層に隣接する非晶質半導体層を
有する２層の活性チャネル領域により構成されたＴＦＴ
デバイスに関するものである。
【０００２】
【従来の技術】ＴＦＴデバイスの出願の１つは、大面積
の液晶表示装置（ＬＣＤ）に関するものである。理想的
には、このようなデバイスはオンとオフの電流比を高く
する必要があり、適当な比は、１：１０7である。理想
的なＴＦＴデバイスはまた、電界効果電子易動度が、１
ｃｍ2Ｖ-1ｓｅｃ-1ないし１０ｃｍ2Ｖ-1ｓｅｃ-1の範囲
内でなければならない。現在知られているデバイスは、
多結晶シリコン（ポリシリコン）または水素化非晶質シ
リコン（ａ−Ｓｉ：Ｈ）を、ＴＦＴの活性材料として使
用している。しかし、これらの材料は単独で使用する
と、重要な限界を示す。
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には、このようなデバイスはオンとオフの電流比を高く
する必要があり、適当な比は、１：１０7である。理想
的なＴＦＴデバイスはまた、電界効果電子易動度が、１
ｃｍ2Ｖ-1ｓｅｃ-1ないし１０ｃｍ2Ｖ-1ｓｅｃ-1の範囲
内でなければならない。現在知られているデバイスは、
多結晶シリコン（ポリシリコン）または水素化非晶質シ
リコン（ａ−Ｓｉ：Ｈ）を、ＴＦＴの活性材料として使
用している。しかし、これらの材料は単独で使用する
と、重要な限界を示す。
【０００３】図１の従来技術によるデバイスに見られる
ように、一般にポリシリコンを使用する構造は、ＭＯＳ
ＦＥＴ型の構造である。この種のデバイスでは、１０ｃ
ｍ2Ｖ-1ｓｅｃ-1ないし１００ｃｍ2Ｖ-1ｓｅｃ-1の電荷
キャリア易動度が得られるが、オフ状態の電流が大き過
ぎる。すなわち、これらのデバイスのオン／オフ電流比
は、最良の場合でも１：１０5である。オン／オフ電流
比の悪い理由の１つは、ポリシリコン材料に生じる結合
の質が良くないことである。これらの結合不良は、主と
して粒界が高密度であることによるもので、これは、プ
ール・フレンケルの導電機構により、ドレイン領域にお
ける逆バイアスされたダイオードの両端に大電流を生じ
ると考えられている。この結果、通常付着させたポリシ
リコン中にイオン注入することにより形成するデバイス
のソース・ドレイン結合が十分に整流しない。したがっ
て、負のバイアスのための電流は、正電荷シートまたは
プール・フレンケル導電により制限される。
ように、一般にポリシリコンを使用する構造は、ＭＯＳ
ＦＥＴ型の構造である。この種のデバイスでは、１０ｃ
ｍ2Ｖ-1ｓｅｃ-1ないし１００ｃｍ2Ｖ-1ｓｅｃ-1の電荷
キャリア易動度が得られるが、オフ状態の電流が大き過
ぎる。すなわち、これらのデバイスのオン／オフ電流比
は、最良の場合でも１：１０5である。オン／オフ電流
比の悪い理由の１つは、ポリシリコン材料に生じる結合
の質が良くないことである。これらの結合不良は、主と
して粒界が高密度であることによるもので、これは、プ
ール・フレンケルの導電機構により、ドレイン領域にお
ける逆バイアスされたダイオードの両端に大電流を生じ
ると考えられている。この結果、通常付着させたポリシ
リコン中にイオン注入することにより形成するデバイス
のソース・ドレイン結合が十分に整流しない。したがっ
て、負のバイアスのための電流は、正電荷シートまたは
プール・フレンケル導電により制限される。
【０００４】他の従来技術によるＴＦＴデバイスは、ａ
−Ｓｉ：Ｈで形成される。これらのデバイスは、一般に
ポリシリコン・デバイスとは異なる構造に製造され、最
も一般的な構造は、図２に示す逆スタガ構造である。こ
れによれば、ａ−Ｓｉ：Ｈの固有抵抗が高く、ソースと
ドレインのｎ＋ａ−Ｓｉ：Ｈ／アンドープａ−Ｓｉ：Ｈ
結合に形成される有効なホール・ブロッキング接点のた
め、比較的低いオフ電流値が得られる。しかし、デバイ
スのオン電流は、チャネル領域中の電子の蓄積により生
じ、非晶質材料の電子易動度により内因的に制限され
る。現在報告されている最良のオン／オフ比は、約１：
１０7、電子易動度は１ｃｍ2Ｖ-1ｓｅｃ-1である。この
ように、ａ−Ｓｉ：Ｈデバイスの重要な制限の１つは、
ポリシリコン材料に比較して電子易動度の低いことであ
る。もう１つの重要な制限は、光または電子的操作によ
り、長期の間にデバイスの動作性能に劣化が見られるこ
とである。このようなデバイス性能の劣化は、太陽電池
に見られるスティーブラー・ロンスキー効果と類似し
た、チャネル領域中の欠陥密度の増加と説明されてい
る。
−Ｓｉ：Ｈで形成される。これらのデバイスは、一般に
ポリシリコン・デバイスとは異なる構造に製造され、最
も一般的な構造は、図２に示す逆スタガ構造である。こ
れによれば、ａ−Ｓｉ：Ｈの固有抵抗が高く、ソースと
ドレインのｎ＋ａ−Ｓｉ：Ｈ／アンドープａ−Ｓｉ：Ｈ
結合に形成される有効なホール・ブロッキング接点のた
め、比較的低いオフ電流値が得られる。しかし、デバイ
スのオン電流は、チャネル領域中の電子の蓄積により生
じ、非晶質材料の電子易動度により内因的に制限され
る。現在報告されている最良のオン／オフ比は、約１：
１０7、電子易動度は１ｃｍ2Ｖ-1ｓｅｃ-1である。この
ように、ａ−Ｓｉ：Ｈデバイスの重要な制限の１つは、
ポリシリコン材料に比較して電子易動度の低いことであ
る。もう１つの重要な制限は、光または電子的操作によ
り、長期の間にデバイスの動作性能に劣化が見られるこ
とである。このようなデバイス性能の劣化は、太陽電池
に見られるスティーブラー・ロンスキー効果と類似し
た、チャネル領域中の欠陥密度の増加と説明されてい
る。
【０００５】米国特許第４７２０７３６号明細書には、
導電性半導体層として非晶質シリコン皮膜を含むＴＦＴ
デバイスが開示されている。米国特許第４７２７０４４
号明細書には、有効なソースおよびドレイン領域を形成
するための結晶領域６Ｓ、６Ｄを有する非単結晶半導体
で形成された半導体領域を有する絶縁ゲートＦＥＴが開
示されている。米国特許第４７４１９６４号明細書に
は、水素濃度がそれぞれ異なる複数の非晶質水素化シリ
コン層を含む構造が開示されている。
導電性半導体層として非晶質シリコン皮膜を含むＴＦＴ
デバイスが開示されている。米国特許第４７２７０４４
号明細書には、有効なソースおよびドレイン領域を形成
するための結晶領域６Ｓ、６Ｄを有する非単結晶半導体
で形成された半導体領域を有する絶縁ゲートＦＥＴが開
示されている。米国特許第４７４１９６４号明細書に
は、水素濃度がそれぞれ異なる複数の非晶質水素化シリ
コン層を含む構造が開示されている。
【０００６】米国特許第４３６３８２８号明細書には、
ジシランまたはこれより高級のシランのグロー放電によ
り、非晶質水素化シリコン皮膜を製造する方法が開示さ
れている。水素化窒化シリコン皮膜および水素化酸化シ
リコン皮膜を付着させる方法も説明されている。
ジシランまたはこれより高級のシランのグロー放電によ
り、非晶質水素化シリコン皮膜を製造する方法が開示さ
れている。水素化窒化シリコン皮膜および水素化酸化シ
リコン皮膜を付着させる方法も説明されている。
【０００７】
【発明が解決しようとする課題】この発明の目的は、微
細結晶または多結晶シリコン皮膜層に隣接する、非晶質
水素化シリコン皮膜層を有する構造を提供することにあ
る。
細結晶または多結晶シリコン皮膜層に隣接する、非晶質
水素化シリコン皮膜層を有する構造を提供することにあ
る。
【０００８】この発明の他の目的は、微細結晶または多
結晶シリコン皮膜層に隣接する、非晶質水素化シリコン
皮膜層により形成される活性チャネル領域を有するＴＦ
Ｔデバイスを提供することにある。
結晶シリコン皮膜層に隣接する、非晶質水素化シリコン
皮膜層により形成される活性チャネル領域を有するＴＦ
Ｔデバイスを提供することにある。
【０００９】この発明の他の目的は、微細結晶または多
結晶シリコン皮膜層に隣接する、非晶質水素化シリコン
皮膜層により形成される活性チャネル領域を有し、オン
／オフ電流比が大きく、電界効果電子易動度の値が大き
いＴＦＴデバイスと、その製法を提供することにある。
この発明のこの目的はさらに、このＴＦＴ構造により、
ＴＦＴの安定性と、感光性を改善することにある。
結晶シリコン皮膜層に隣接する、非晶質水素化シリコン
皮膜層により形成される活性チャネル領域を有し、オン
／オフ電流比が大きく、電界効果電子易動度の値が大き
いＴＦＴデバイスと、その製法を提供することにある。
この発明のこの目的はさらに、このＴＦＴ構造により、
ＴＦＴの安定性と、感光性を改善することにある。
【００１０】
【課題を解決するための手段】下記に示すように製造さ
れた薄膜構造により、上記の問題が解決し、上記の目的
が達成される。薄膜トランジスタ・デバイスは、活性半
導体チャネル領域にそれぞれ電気的に結合されたソース
電極とドレイン電極を有する。このデバイスはさらに、
活性半導体チャネル領域を通過し、ソース電極とドレイ
ン電極の間を流れる電流の大きさを制御するために、活
性半導体チャネル領域に電気的に結合されたゲート電極
を有する。この発明によれば、活性半導体チャネル領域
は第１の層と第２の層を含む。第１の層は、非晶質水素
化シリコンからなり、第２の層は、微細結晶または多結
晶シリコンからなる。第２の層は、第１の層と、ゲート
誘電体との間に介在する。
れた薄膜構造により、上記の問題が解決し、上記の目的
が達成される。薄膜トランジスタ・デバイスは、活性半
導体チャネル領域にそれぞれ電気的に結合されたソース
電極とドレイン電極を有する。このデバイスはさらに、
活性半導体チャネル領域を通過し、ソース電極とドレイ
ン電極の間を流れる電流の大きさを制御するために、活
性半導体チャネル領域に電気的に結合されたゲート電極
を有する。この発明によれば、活性半導体チャネル領域
は第１の層と第２の層を含む。第１の層は、非晶質水素
化シリコンからなり、第２の層は、微細結晶または多結
晶シリコンからなる。第２の層は、第１の層と、ゲート
誘電体との間に介在する。
【００１１】この明細書では、微細結晶シリコン材料と
多結晶シリコン材料との違いは、非晶質相の含有量の差
である。多結晶シリコンでは、非晶質相の含有量は無視
できる程度で、主として粒界に存在する。微細結晶シリ
コンでは、非晶質相の含有量は可変である。
多結晶シリコン材料との違いは、非晶質相の含有量の差
である。多結晶シリコンでは、非晶質相の含有量は無視
できる程度で、主として粒界に存在する。微細結晶シリ
コンでは、非晶質相の含有量は可変である。
【００１２】この発明の第１の実施例では、ソース電極
とドレイン電極はそれぞれ基板の主表面上に設けられ
る。デバイスはさらに、第１の層と基板との間に介在す
る第１の誘電層を含み、この第１の誘電層は、デバイス
を平坦化し、基板から情報に移行する可能性のある汚染
源からチャネル領域を分離する。デバイスはさらに、ゲ
ート電極と第２の層との間に介在する第２の誘電層を含
む。この第２の誘電層は上記のゲート誘電体である。デ
バイスはさらに、ソース電極を第１の層に電気的に結合
するための、第１の導電性の高度にドーピング（ｎ＋）
した非晶質または微細結晶の水素化シリコン領域と、ド
レイン電極を第１の層に電気的に結合するための、第２
の導電性の高度にドーピング（ｎ＋）した非晶質または
微細結晶の水素化シリコン領域とを含む。
とドレイン電極はそれぞれ基板の主表面上に設けられ
る。デバイスはさらに、第１の層と基板との間に介在す
る第１の誘電層を含み、この第１の誘電層は、デバイス
を平坦化し、基板から情報に移行する可能性のある汚染
源からチャネル領域を分離する。デバイスはさらに、ゲ
ート電極と第２の層との間に介在する第２の誘電層を含
む。この第２の誘電層は上記のゲート誘電体である。デ
バイスはさらに、ソース電極を第１の層に電気的に結合
するための、第１の導電性の高度にドーピング（ｎ＋）
した非晶質または微細結晶の水素化シリコン領域と、ド
レイン電極を第１の層に電気的に結合するための、第２
の導電性の高度にドーピング（ｎ＋）した非晶質または
微細結晶の水素化シリコン領域とを含む。
【００１３】この発明の第２の実施例では、ゲート電極
が基板の主表面上に設けられる。デバイスはさらに、ゲ
ート電極と第２の層との間に介在するゲート誘電体と、
ソースおよびドレイン電極を第１の層に電気的に結合す
るための、第１および第２の導電性の高度にドーピング
（ｎ＋）した非晶質または微細結晶の水素化シリコン領
域とを含む。
が基板の主表面上に設けられる。デバイスはさらに、ゲ
ート電極と第２の層との間に介在するゲート誘電体と、
ソースおよびドレイン電極を第１の層に電気的に結合す
るための、第１および第２の導電性の高度にドーピング
（ｎ＋）した非晶質または微細結晶の水素化シリコン領
域とを含む。
【００１４】現在、好ましいｎ＋型ドーパントはリンで
ある。
ある。
【００１５】これらの実施例はいずれも、またこの発明
によれば、活性チャネル領域の多結晶または微細結晶シ
リコン層が、ポリシリコン材料のみからなる活性チャネ
ルを有するＴＦＴデバイスに典型的な電界効果易動度
と、オン状態の電流の値を高める。また、ａ−Ｓｉ：Ｈ
材料に生じることが知られている照射および電圧応力に
よるこれらの特性の劣化がない。さらに、ａ−Ｓｉ：Ｈ
層はバッファ層として機能し、ａ−Ｓｉ：Ｈ材料のみか
らなる活性チャネルを有するＴＦＴに付随するものと同
等のオフ状態の電流を与える。ゲート誘電およびパッシ
ベーション層は、単一層でも多層でもよい。ソース、ド
レイン、およびゲート電極も、単一層でも多層でもよ
い。ａ−Ｓｉ：Ｈ層は、ＴＦＴが遮光されていない場合
に、顕著な電圧降下および吸収を避けるために、十分薄
く形成する。
によれば、活性チャネル領域の多結晶または微細結晶シ
リコン層が、ポリシリコン材料のみからなる活性チャネ
ルを有するＴＦＴデバイスに典型的な電界効果易動度
と、オン状態の電流の値を高める。また、ａ−Ｓｉ：Ｈ
材料に生じることが知られている照射および電圧応力に
よるこれらの特性の劣化がない。さらに、ａ−Ｓｉ：Ｈ
層はバッファ層として機能し、ａ−Ｓｉ：Ｈ材料のみか
らなる活性チャネルを有するＴＦＴに付随するものと同
等のオフ状態の電流を与える。ゲート誘電およびパッシ
ベーション層は、単一層でも多層でもよい。ソース、ド
レイン、およびゲート電極も、単一層でも多層でもよ
い。ａ−Ｓｉ：Ｈ層は、ＴＦＴが遮光されていない場合
に、顕著な電圧降下および吸収を避けるために、十分薄
く形成する。
【００１６】
【実施例】まず図３を参照して、この発明により形成し
たＴＦＴデバイス１０の第１の実施例の断面図を示す。
この図は、実際の縮尺どおりではない。このＴＦＴデバ
イス１０は、適当なガラス等のパッシベーションした、
またはパッシベーションしない基板１２上に形成し、基
板１２の上面１２ａ上に直接付着させたソース（Ｓ）電
極１４およびドレイン（Ｄ）電極１６を含むトップ・ゲ
ートの非逆スタガ構造を有する。ソースおよびドレイン
電極１４、１６は、Ａｌ、Ｍｏ、Ｃｕ、Ｃｒ、または任
意の適当な導電性材料または合金で形成することができ
る。
たＴＦＴデバイス１０の第１の実施例の断面図を示す。
この図は、実際の縮尺どおりではない。このＴＦＴデバ
イス１０は、適当なガラス等のパッシベーションした、
またはパッシベーションしない基板１２上に形成し、基
板１２の上面１２ａ上に直接付着させたソース（Ｓ）電
極１４およびドレイン（Ｄ）電極１６を含むトップ・ゲ
ートの非逆スタガ構造を有する。ソースおよびドレイン
電極１４、１６は、Ａｌ、Ｍｏ、Ｃｕ、Ｃｒ、または任
意の適当な導電性材料または合金で形成することができ
る。
【００１７】ＳおよびＤは、蒸着、電子線付着、スパッ
タリング、またはＣＶＤ技術で付着させることができ
る。ソースおよびドレイン電極（１４、１６）は、単一
層構造でも多層構造でもよい。第１の誘電絶縁層１８
は、たとえば、ＳｉＮx：Ｈ、ＳｉＯx：Ｈ、ＳｉＮ
xＯy：Ｈの単一層、たとえば、ＳｉＮx：Ｈ／ＳｉＯx：
Ｈの２層、またはＳｉＮx：Ｈ／ＳｉＯx：Ｈ／Ｓｉ
Ｎx：Ｈの３層で構成する。ソース電極１４の上には、
第１のｎ＋接点層２０が、ドレイン電極１６の上には、
第２のｎ＋接点層２２がある。ｎ＋接点層２０、２２
は、比較的薄いリンをドーピングしたａ−Ｓｉ：Ｈまた
は微細結晶シリコンの層で構成する。この発明によれ
ば、ソースおよびドレイン電極１４、１６は、ｎ＋接点
層２０、２２により、多結晶シリコンまたは微細結晶シ
リコン皮膜層２６に隣接する、下層の水素化非晶質Ｓｉ
（ａ−Ｓｉ：Ｈ）皮膜層２４を含む２層のチャネル領域
に、電気的に結合されている。単一層または多層構造の
ゲート絶縁体２８は、ポリシリコン層２６を被覆し、た
とえば、ＳｉＮx：Ｈ、ＳｉＯx：Ｈ、ＳｉＮxＯy：Ｈ、
ＳｉＮx：Ｈ／ＳｉＯx：ＨまたはＳｉＮx:Ｈ／Ｓｉ
Ｏx：Ｈ／ＳｉＮx：Ｈで構成される。単一層または多層
のゲート（Ｇ）電極３０は、ゲート絶縁層２８を被覆す
る。この明細書では、活性チャネル領域とは、ゲート電
極３０の下にある層２４、２６の部分であると考える。
動作時には、ゲート電極３０に供給した電圧がソース、
ドレイン１４、１６間を流れる電流の大きさを制御し、
電流は活性チャネル領域を流れる。
タリング、またはＣＶＤ技術で付着させることができ
る。ソースおよびドレイン電極（１４、１６）は、単一
層構造でも多層構造でもよい。第１の誘電絶縁層１８
は、たとえば、ＳｉＮx：Ｈ、ＳｉＯx：Ｈ、ＳｉＮ
xＯy：Ｈの単一層、たとえば、ＳｉＮx：Ｈ／ＳｉＯx：
Ｈの２層、またはＳｉＮx：Ｈ／ＳｉＯx：Ｈ／Ｓｉ
Ｎx：Ｈの３層で構成する。ソース電極１４の上には、
第１のｎ＋接点層２０が、ドレイン電極１６の上には、
第２のｎ＋接点層２２がある。ｎ＋接点層２０、２２
は、比較的薄いリンをドーピングしたａ−Ｓｉ：Ｈまた
は微細結晶シリコンの層で構成する。この発明によれ
ば、ソースおよびドレイン電極１４、１６は、ｎ＋接点
層２０、２２により、多結晶シリコンまたは微細結晶シ
リコン皮膜層２６に隣接する、下層の水素化非晶質Ｓｉ
（ａ−Ｓｉ：Ｈ）皮膜層２４を含む２層のチャネル領域
に、電気的に結合されている。単一層または多層構造の
ゲート絶縁体２８は、ポリシリコン層２６を被覆し、た
とえば、ＳｉＮx：Ｈ、ＳｉＯx：Ｈ、ＳｉＮxＯy：Ｈ、
ＳｉＮx：Ｈ／ＳｉＯx：ＨまたはＳｉＮx:Ｈ／Ｓｉ
Ｏx：Ｈ／ＳｉＮx：Ｈで構成される。単一層または多層
のゲート（Ｇ）電極３０は、ゲート絶縁層２８を被覆す
る。この明細書では、活性チャネル領域とは、ゲート電
極３０の下にある層２４、２６の部分であると考える。
動作時には、ゲート電極３０に供給した電圧がソース、
ドレイン１４、１６間を流れる電流の大きさを制御し、
電流は活性チャネル領域を流れる。
【００１８】ＴＦＴデバイスの代表的な大きさは下記の
とおりであるが、これらの寸法は大幅に変えることがで
きる。デバイスは、幅が約５０μｍ、チャネル長が約２
０μｍである。ソースおよびドレイン電極１４、１６
は、厚みがそれぞれ約０．３μｍないし０．５μｍ、ゲ
ート電極３０は厚みが約０．３μｍないし約１μｍであ
る。単一のゲート誘電層を使用した場合は、構成皮膜層
の厚みは下記のとおりである。 絶縁層１２ａ ０．３ないし０．５μｍ ｎ＋層２０、２２ ５００ないし８００オング
ストローム∂ ａ−Ｓｉ：Ｈ層２４ ３００ないし２０００オン
グストローム∂ ポリシリコン層２６ ２００ないし１５００オン
グストローム∂ 絶縁層２８ １０００ないし５０００オ
ングストローム∂ 層による顕著な電圧降下を避けるため、ａ−Ｓｉ：Ｈ層
２４は十分に薄くすべきである。
とおりであるが、これらの寸法は大幅に変えることがで
きる。デバイスは、幅が約５０μｍ、チャネル長が約２
０μｍである。ソースおよびドレイン電極１４、１６
は、厚みがそれぞれ約０．３μｍないし０．５μｍ、ゲ
ート電極３０は厚みが約０．３μｍないし約１μｍであ
る。単一のゲート誘電層を使用した場合は、構成皮膜層
の厚みは下記のとおりである。 絶縁層１２ａ ０．３ないし０．５μｍ ｎ＋層２０、２２ ５００ないし８００オング
ストローム∂ ａ−Ｓｉ：Ｈ層２４ ３００ないし２０００オン
グストローム∂ ポリシリコン層２６ ２００ないし１５００オン
グストローム∂ 絶縁層２８ １０００ないし５０００オ
ングストローム∂ 層による顕著な電圧降下を避けるため、ａ−Ｓｉ：Ｈ層
２４は十分に薄くすべきである。
【００１９】代りに多層ゲート誘電層２８を使用した場
合は、層２８の構成皮膜層の厚みは下記のとおりであ
る。 ２層構造の場合： ５０〜３００オンク゛ストローム／１０００
〜５０００オンク゛ストローム ３層構造の場合： ５０〜２００オンク゛ストローム（この層を
最初に付着）／１０００〜５０００オンク゛ストローム／５０〜
２００オンク゛ストローム∂
合は、層２８の構成皮膜層の厚みは下記のとおりであ
る。 ２層構造の場合： ５０〜３００オンク゛ストローム／１０００
〜５０００オンク゛ストローム ３層構造の場合： ５０〜２００オンク゛ストローム（この層を
最初に付着）／１０００〜５０００オンク゛ストローム／５０〜
２００オンク゛ストローム∂
【００２０】この発明によれば、活性チャネル領域のポ
リシリコン層２６により、ポリシリコン材料のみの活性
チャネルを有するＴＦＴデバイスに特有の、電界効果易
動度およびオン状態の電流の値が高くなる。また、ａ−
Ｓｉ：Ｈ材料に生じることが知られている、照射および
電圧応力を受けた時のこれらの特性の劣化がない。さら
に、ａ−Ｓｉ：Ｈ層２４がバッファ層として機能し、ａ
−Ｓｉ：Ｈ材料のみで構成され、比較的高品質のｎ＋／
アンドープａ−Ｓｉ：Ｈ接点により制御される、活性チ
ャネルを有するＴＦＴデバイスに付随するものと同等の
オフ状態の電流が得られる。
リシリコン層２６により、ポリシリコン材料のみの活性
チャネルを有するＴＦＴデバイスに特有の、電界効果易
動度およびオン状態の電流の値が高くなる。また、ａ−
Ｓｉ：Ｈ材料に生じることが知られている、照射および
電圧応力を受けた時のこれらの特性の劣化がない。さら
に、ａ−Ｓｉ：Ｈ層２４がバッファ層として機能し、ａ
−Ｓｉ：Ｈ材料のみで構成され、比較的高品質のｎ＋／
アンドープａ−Ｓｉ：Ｈ接点により制御される、活性チ
ャネルを有するＴＦＴデバイスに付随するものと同等の
オフ状態の電流が得られる。
【００２１】また、ガラス基板１２の上に誘電層１８を
付着させると、構造の平坦化に役立ち、処理中のガラス
基板１２によるデバイス１０の汚染が防止されることが
分かった。これにより、ソース・ゲート・ラインのクロ
ス・オーバ領域の質が向上し、クロス・オーバ位置の短
絡の数が減少し、収率が高くなり、必要な製造工程の全
数が減少し、デバイスの性能と安定性が向上する。
付着させると、構造の平坦化に役立ち、処理中のガラス
基板１２によるデバイス１０の汚染が防止されることが
分かった。これにより、ソース・ゲート・ラインのクロ
ス・オーバ領域の質が向上し、クロス・オーバ位置の短
絡の数が減少し、収率が高くなり、必要な製造工程の全
数が減少し、デバイスの性能と安定性が向上する。
【００２２】ドレイン／ソース接点中間層２０にアクセ
スすることにより、ａ−Ｓｉ：Ｈ層２４を付着させる前
に、装置内または装置外での洗浄が可能になる。これに
より、接点の抵抗が低下し、さらにデバイスの性能が改
善される。
スすることにより、ａ−Ｓｉ：Ｈ層２４を付着させる前
に、装置内または装置外での洗浄が可能になる。これに
より、接点の抵抗が低下し、さらにデバイスの性能が改
善される。
【００２３】処理中に微小結晶または多結晶半導体層２
６に直接アクセスすることも、この構造により可能とな
る。したがって、トップ・ゲート誘電体２８と、微小結
晶または多結晶半導体層２６とのインターフェースの修
正が容易に行える。これは、ボトム・ゲートのＴＦＴ半
導体インターフェースでは容易ではない。装置内での水
素化または窒化技術、もしくは装置外での処理によるこ
のインターフェースの修正により、デバイスの性能が向
上する。さらに、トップ・ゲート誘電体２８があっても
なくても、チャネル層の再結晶が可能になる。この点
で、多結晶シリコン層２６の粒径が、トップ・ゲート誘
電体２８の使用により制御できることが分かった。具体
的には、トップ・ゲート誘電体２８が、ａ−Ｓｉ：Ｈ層
の完全な結晶化を防止することが分かった。厚み、シリ
コン組成、および結晶化時間の組み合わせにより、ポリ
シリコン層の粒径が決まる。粒径の制御は、ボトム・ゲ
ート構造では行えない。多結晶シリコン領域は、粒界外
に非晶質相を含んでも、含まなくてもよい。
６に直接アクセスすることも、この構造により可能とな
る。したがって、トップ・ゲート誘電体２８と、微小結
晶または多結晶半導体層２６とのインターフェースの修
正が容易に行える。これは、ボトム・ゲートのＴＦＴ半
導体インターフェースでは容易ではない。装置内での水
素化または窒化技術、もしくは装置外での処理によるこ
のインターフェースの修正により、デバイスの性能が向
上する。さらに、トップ・ゲート誘電体２８があっても
なくても、チャネル層の再結晶が可能になる。この点
で、多結晶シリコン層２６の粒径が、トップ・ゲート誘
電体２８の使用により制御できることが分かった。具体
的には、トップ・ゲート誘電体２８が、ａ−Ｓｉ：Ｈ層
の完全な結晶化を防止することが分かった。厚み、シリ
コン組成、および結晶化時間の組み合わせにより、ポリ
シリコン層の粒径が決まる。粒径の制御は、ボトム・ゲ
ート構造では行えない。多結晶シリコン領域は、粒界外
に非晶質相を含んでも、含まなくてもよい。
【００２４】次に、図４を参照して、この発明の他の実
施例、具体的にはボトム・ゲート逆スタガＴＦＴ構造を
示す。この図は、実際の縮尺どおりではない。ＴＦＴデ
バイス４０は、ガラス基板４２上に形成され、ゲート電
極４４を含む。ゲート電極４４の上には、たとえば、単
一層のゲート誘電体を使用する場合は、ＳｉＮx：Ｈま
たはＳｉＯx：Ｈからなる１層のゲート誘電体がある。
しかし、上記の多層誘電体構造も使用できる。単一層ま
たは多層の誘電体構造４６上には、微小結晶または多結
晶のシリコン半導体層４８がある。層４８上には、ａ−
Ｓｉ：Ｈ半導体層５０がある。活性チャネル領域は、ゲ
ート電極４４を被覆する層４８、５０の部分と考えられ
る。ａ−Ｓｉ：Ｈ半導体層５０の上には、リンを高度に
ドーピングした（ｎ＋）微小結晶および（または）ｎ＋
ａ−Ｓｉ：Ｈ接点層５２がある。接点層５２の上には、
ソース電極５６をドレイン電極５８から電気的に分離す
る誘電領域５４がある。
施例、具体的にはボトム・ゲート逆スタガＴＦＴ構造を
示す。この図は、実際の縮尺どおりではない。ＴＦＴデ
バイス４０は、ガラス基板４２上に形成され、ゲート電
極４４を含む。ゲート電極４４の上には、たとえば、単
一層のゲート誘電体を使用する場合は、ＳｉＮx：Ｈま
たはＳｉＯx：Ｈからなる１層のゲート誘電体がある。
しかし、上記の多層誘電体構造も使用できる。単一層ま
たは多層の誘電体構造４６上には、微小結晶または多結
晶のシリコン半導体層４８がある。層４８上には、ａ−
Ｓｉ：Ｈ半導体層５０がある。活性チャネル領域は、ゲ
ート電極４４を被覆する層４８、５０の部分と考えられ
る。ａ−Ｓｉ：Ｈ半導体層５０の上には、リンを高度に
ドーピングした（ｎ＋）微小結晶および（または）ｎ＋
ａ−Ｓｉ：Ｈ接点層５２がある。接点層５２の上には、
ソース電極５６をドレイン電極５８から電気的に分離す
る誘電領域５４がある。
【００２５】材料組成および層の厚みは、図３の類似の
構造における組成および厚みに対応する。層はすべて、
単一または多重ポンプ・ダウン・プロセスにより付着さ
せることができる。
構造における組成および厚みに対応する。層はすべて、
単一または多重ポンプ・ダウン・プロセスにより付着さ
せることができる。
【００２６】図３および図４で、金属のＳ（１４、５
６）、Ｄ（１６、５８）、およびＧ（３０、５４）層
は、単一層組成でも多層組成でもよい。さらに、ゲート
誘電体（２８、４６）およびゲート金属Ｇ（２０、４
４）も、単一層組成でも多層組成でもよい。
６）、Ｄ（１６、５８）、およびＧ（３０、５４）層
は、単一層組成でも多層組成でもよい。さらに、ゲート
誘電体（２８、４６）およびゲート金属Ｇ（２０、４
４）も、単一層組成でも多層組成でもよい。
【００２７】図５は、この発明の方法の工程を段階的に
示すフロー・ダイヤグラムである。図５の方法は、図３
に示すトップ・ゲートＴＦＴデバイス１０の製造に関す
るもので、図４のボトム・ゲートＴＦＴデバイス４０の
製造には、工程の順序を変更する必要がある。
示すフロー・ダイヤグラムである。図５の方法は、図３
に示すトップ・ゲートＴＦＴデバイス１０の製造に関す
るもので、図４のボトム・ゲートＴＦＴデバイス４０の
製造には、工程の順序を変更する必要がある。
【００２８】ブロックＡでは、ドレイン１４およびソー
ス１６接点は、フォトリソグラフィによるパターン付け
の後、蒸着、電子線、スパッタリング、または任意の化
学蒸着技術による金属付着により、ガラス基板１２上に
画定する。ドレイン１４およびソース１６接点は、単一
組成でも多層組成でもよい。接点の形成には、金属合金
も使用できる。
ス１６接点は、フォトリソグラフィによるパターン付け
の後、蒸着、電子線、スパッタリング、または任意の化
学蒸着技術による金属付着により、ガラス基板１２上に
画定する。ドレイン１４およびソース１６接点は、単一
組成でも多層組成でもよい。接点の形成には、金属合金
も使用できる。
【００２９】ブロックＢでは、単一層または多層誘電体
１８を付着させて、デバイスの平坦化を行ない、ガラス
基板１２からのチャネルの汚染を防止する。ドレイン１
４およびソース１６接点のメタライゼーションにアクセ
スするためのバイアは、リソグラフィにより得られる。
１８を付着させて、デバイスの平坦化を行ない、ガラス
基板１２からのチャネルの汚染を防止する。ドレイン１
４およびソース１６接点のメタライゼーションにアクセ
スするためのバイアは、リソグラフィにより得られる。
【００３０】ブロックＣでは、フォトリソグラフィによ
るパターン付けの後、ｎ＋微細結晶またはａ−Ｓｉ：Ｈ
付着を行って、接点領域２０および２２を形成する。前
に形成した単一または多層誘電体１８が、バック・チャ
ネル領域の洗浄を効果的にする。リンが適当なｎ＋型ド
ーパントである。
るパターン付けの後、ｎ＋微細結晶またはａ−Ｓｉ：Ｈ
付着を行って、接点領域２０および２２を形成する。前
に形成した単一または多層誘電体１８が、バック・チャ
ネル領域の洗浄を効果的にする。リンが適当なｎ＋型ド
ーパントである。
【００３１】ａ−Ｓｉ：Ｈ／微細結晶Ｓｉまたは多結晶
Ｓｉ二重層の成長は、各種の方法で行うことができる。
好ましい方法の１つをブロックＤに示し、ａ−Ｓｉ：Ｈ
層２４の後、微細結晶または多結晶シリコンを付着させ
て層２６を形成する１つの工程の間に付着させる。この
付着工程は、たとえば、プラズマ強化化学蒸着（ＰＥＣ
ＶＤ）技術など、任意の化学蒸着法で容易に行うことが
できる。ＰＥＣＶＤ技術は、約３００℃ないし４００℃
の、比較的低い温度で行うのが好ましい。非晶質と多結
晶または微細結晶Ｓｉとの間の変換は、ｒｆ電力密度と
基板温度を増大し、微細結晶Ｓｉの成長に水素の希釈を
使用することにより行う。電子サイクロトロン共鳴ＣＶ
Ｄ（ＥＣＲ−ＣＶＤ）、光強化ＣＶＤ（フォトＣＶ
Ｄ）、高真空ＣＶＤ（ＨＶ−ＣＶＤ）、ＨＶ ＰＥＣＶ
Ｄ、または低圧ＣＶＤ（ＬＰ−ＣＶＤ）もこの２層構造
の付着に使用できる。
Ｓｉ二重層の成長は、各種の方法で行うことができる。
好ましい方法の１つをブロックＤに示し、ａ−Ｓｉ：Ｈ
層２４の後、微細結晶または多結晶シリコンを付着させ
て層２６を形成する１つの工程の間に付着させる。この
付着工程は、たとえば、プラズマ強化化学蒸着（ＰＥＣ
ＶＤ）技術など、任意の化学蒸着法で容易に行うことが
できる。ＰＥＣＶＤ技術は、約３００℃ないし４００℃
の、比較的低い温度で行うのが好ましい。非晶質と多結
晶または微細結晶Ｓｉとの間の変換は、ｒｆ電力密度と
基板温度を増大し、微細結晶Ｓｉの成長に水素の希釈を
使用することにより行う。電子サイクロトロン共鳴ＣＶ
Ｄ（ＥＣＲ−ＣＶＤ）、光強化ＣＶＤ（フォトＣＶ
Ｄ）、高真空ＣＶＤ（ＨＶ−ＣＶＤ）、ＨＶ ＰＥＣＶ
Ｄ、または低圧ＣＶＤ（ＬＰ−ＣＶＤ）もこの２層構造
の付着に使用できる。
【００３２】粒径基準は、微細結晶および多結晶Ｓｉを
区別するには使用しないことに注目すべきである。その
代りに、非晶質と結晶相の容積分率を微細結晶および多
結晶Ｓｉを区別するのに使用する。一般に、ポリシリコ
ンでは、この容積分率、すなわち非晶質分率は無視でき
る程度であるが、微細結晶Ｓｉでは無視できない。
区別するには使用しないことに注目すべきである。その
代りに、非晶質と結晶相の容積分率を微細結晶および多
結晶Ｓｉを区別するのに使用する。一般に、ポリシリコ
ンでは、この容積分率、すなわち非晶質分率は無視でき
る程度であるが、微細結晶Ｓｉでは無視できない。
【００３３】他の適当な方法は、ブロックＥに示し、ａ
−Ｓｉ：Ｈ状態のチャネル領域全体を、ＰＥＣＶＤ、フ
ォトＣＶＤ、ＥＣＲ−ＣＶＤ、ＨＶ−ＣＶＤ、ＨＶ−Ｐ
ＥＣＶＤ、またはＬＰ−ＰＣＶＤ技術により付着させ
る。上の多結晶層２６は、レーザ支援またはフラッシュ
支援高速熱アニーリングによる、非晶質シリコン層の上
面領域の、実質的に均一な再結晶により形成する。たと
えば、アニーリング放射源は、エクサイマ・レーザでも
高電力のインコヒーレント源でもよい。
−Ｓｉ：Ｈ状態のチャネル領域全体を、ＰＥＣＶＤ、フ
ォトＣＶＤ、ＥＣＲ−ＣＶＤ、ＨＶ−ＣＶＤ、ＨＶ−Ｐ
ＥＣＶＤ、またはＬＰ−ＰＣＶＤ技術により付着させ
る。上の多結晶層２６は、レーザ支援またはフラッシュ
支援高速熱アニーリングによる、非晶質シリコン層の上
面領域の、実質的に均一な再結晶により形成する。たと
えば、アニーリング放射源は、エクサイマ・レーザでも
高電力のインコヒーレント源でもよい。
【００３４】この第２の方法（ブロックＥ）により、粒
径が比較的大きくなり、したがって電子易動度が高くな
ると考えられている。しかし、この第２の方法は、非常
に薄い皮膜（１００ｎｍ未満）に使用することは、部分
再結晶にもかかわらず、下層をデバイス・グレードのａ
−Ｓｉ：Ｈ特性を保持しなければならないため、困難な
場合がある。
径が比較的大きくなり、したがって電子易動度が高くな
ると考えられている。しかし、この第２の方法は、非常
に薄い皮膜（１００ｎｍ未満）に使用することは、部分
再結晶にもかかわらず、下層をデバイス・グレードのａ
−Ｓｉ：Ｈ特性を保持しなければならないため、困難な
場合がある。
【００３５】第１の方法（ブロックＤ）に関して、多結
晶または微細結晶Ｓｉ層２６の粒径は、皮膜の厚みとと
もに増大し、層は基板１２に近付くにつれて非晶質にな
ることが分かっている。このことは、層１８による平坦
化とともに、図３の好ましい実施例の不可逆構造を形成
する。また、この平坦構造のホール効果の測定により、
活性チャネル領域内に形成した多結晶Ｓｉおよび微細結
晶Ｓｉで、それぞれ約５０ｃｍ2Ｖ-1ｓｅｃ-1および１
０ｃｍ2Ｖ-1ｓｅｃ-1の効果的な電子易動度が得られる
ことが分かる。
晶または微細結晶Ｓｉ層２６の粒径は、皮膜の厚みとと
もに増大し、層は基板１２に近付くにつれて非晶質にな
ることが分かっている。このことは、層１８による平坦
化とともに、図３の好ましい実施例の不可逆構造を形成
する。また、この平坦構造のホール効果の測定により、
活性チャネル領域内に形成した多結晶Ｓｉおよび微細結
晶Ｓｉで、それぞれ約５０ｃｍ2Ｖ-1ｓｅｃ-1および１
０ｃｍ2Ｖ-1ｓｅｃ-1の効果的な電子易動度が得られる
ことが分かる。
【００３６】ブロックＦは、単一層または多層のゲート
誘電層２８の付着を示す。これは、ブロックＤと同じ付
着順序で、ＰＥＣＶＤ、ＥＣＲ−ＣＶＤ、フォトＣＶ
Ｄ、ＨＶ−ＰＥＣＶＤ、ＨＶ−ＣＶＤ、またはＬＰＣＶ
Ｄ技術により行うことができる。この点で、ａ−Ｓｉ：
Ｈ層２４、微細結晶または多結晶Ｓｉ層２６、およびゲ
ート誘電層２８はすべて６００℃を超えない基板温度
で、単一のポンプ・ダウンにより、順に付着させる。す
なわち、この工程は、基板１２に通常のガラスを使用し
た場合に匹敵する。多重ポンプ・ダウン技術も、構造の
付着に使用できる。
誘電層２８の付着を示す。これは、ブロックＤと同じ付
着順序で、ＰＥＣＶＤ、ＥＣＲ−ＣＶＤ、フォトＣＶ
Ｄ、ＨＶ−ＰＥＣＶＤ、ＨＶ−ＣＶＤ、またはＬＰＣＶ
Ｄ技術により行うことができる。この点で、ａ−Ｓｉ：
Ｈ層２４、微細結晶または多結晶Ｓｉ層２６、およびゲ
ート誘電層２８はすべて６００℃を超えない基板温度
で、単一のポンプ・ダウンにより、順に付着させる。す
なわち、この工程は、基板１２に通常のガラスを使用し
た場合に匹敵する。多重ポンプ・ダウン技術も、構造の
付着に使用できる。
【００３７】ゲート誘電層２８の付着は、ブロックＥで
フラッシュ・アニーリングを行った場合、別の工程でも
行うことができる。単一層または多層の窒化シリコン、
酸化シリコン、または酸窒化シリコン誘電層の付着に
は、ＰＥＣＶＤ、ＨＶ−ＰＥＣＶＤ、電子サイクロトロ
ン共鳴ＣＶＤ、レーザ支援ＣＶＤ、ＨＶ−ＣＶＤ、また
はＬＰ−ＣＶＤ付着はすべて適当な方法である。
フラッシュ・アニーリングを行った場合、別の工程でも
行うことができる。単一層または多層の窒化シリコン、
酸化シリコン、または酸窒化シリコン誘電層の付着に
は、ＰＥＣＶＤ、ＨＶ−ＰＥＣＶＤ、電子サイクロトロ
ン共鳴ＣＶＤ、レーザ支援ＣＶＤ、ＨＶ−ＣＶＤ、また
はＬＰ−ＣＶＤ付着はすべて適当な方法である。
【００３８】最後の工程（ブロックＧ）は、フォトリソ
グラフィによるパターン付けの後、単一層または多層の
ゲート金属の付着に関するものである。ゲート金属の化
学組成は、単一の金属でも合金でもよい。
グラフィによるパターン付けの後、単一層または多層の
ゲート金属の付着に関するものである。ゲート金属の化
学組成は、単一の金属でも合金でもよい。
【００３９】この発明のＴＦＴデバイスの用途の１つ
は、ＬＣＤのアドレスで、基板上にこのようなデバイス
の大きいアレイが形成される。他の用途は、高い電子易
動度とオン電流を必要とするドライバ回路の形成であ
る。
は、ＬＣＤのアドレスで、基板上にこのようなデバイス
の大きいアレイが形成される。他の用途は、高い電子易
動度とオン電流を必要とするドライバ回路の形成であ
る。
【００４０】従来のＭＯＳＦＥＴ技術（ＭＯＳまたはＣ
ＭＯＳ）も、上記の処理方法に矛盾することなく、ＬＣ
Ｄ表示装置の周辺に、ドライバ回路を形成するために実
施できる。
ＭＯＳ）も、上記の処理方法に矛盾することなく、ＬＣ
Ｄ表示装置の周辺に、ドライバ回路を形成するために実
施できる。
【００４１】この発明は、特に好ましい実施例について
説明を行ったが、この発明の範囲および原理から逸脱す
ることなく、態様および詳細の変更が可能であること
は、当業者にとって理解できる。
説明を行ったが、この発明の範囲および原理から逸脱す
ることなく、態様および詳細の変更が可能であること
は、当業者にとって理解できる。
【００４２】
【発明の効果】以上述べたように、この発明によれば、
微細結晶または多結晶シリコン皮膜層に隣接する、非晶
質水素化シリコン皮膜層により形成される活性チャネル
領域を有し、オン／オフ電流比が大きく、電界効果電子
易動度の値が大きいＴＦＴデバイスと、その製法が得ら
れる。
微細結晶または多結晶シリコン皮膜層に隣接する、非晶
質水素化シリコン皮膜層により形成される活性チャネル
領域を有し、オン／オフ電流比が大きく、電界効果電子
易動度の値が大きいＴＦＴデバイスと、その製法が得ら
れる。
【図１】従来の技術による、多結晶シリコンのチャネル
領域を有するＴＦＴデバイスの断面図（実際の縮尺では
ない）である。
領域を有するＴＦＴデバイスの断面図（実際の縮尺では
ない）である。
【図２】従来の技術による、水素化非晶質シリコンのチ
ャネル領域を有するＴＦＴデバイスの断面図（実際の縮
尺ではない）である。
ャネル領域を有するＴＦＴデバイスの断面図（実際の縮
尺ではない）である。
【図３】この発明による、トップ・ゲート非逆スタガ構
造としての、隣接する多結晶Ｓｉまたは微細結晶Ｓｉ皮
膜層に被覆された、水素化非晶質Ｓｉ皮膜層からなる２
層チャネル領域を有するＴＦＴデバイスの１実施例の断
面図（実際の縮尺ではない）である。
造としての、隣接する多結晶Ｓｉまたは微細結晶Ｓｉ皮
膜層に被覆された、水素化非晶質Ｓｉ皮膜層からなる２
層チャネル領域を有するＴＦＴデバイスの１実施例の断
面図（実際の縮尺ではない）である。
【図４】この発明による、ボトム・ゲート逆スタガ構造
としての、隣接する多結晶Ｓｉまたは微細結晶Ｓｉ皮膜
層上に形成された、水素化非晶質Ｓｉ皮膜層からなる２
層チャネル領域を有するＴＦＴデバイスの第２の実施例
の断面図（実際の縮尺ではない）である。
としての、隣接する多結晶Ｓｉまたは微細結晶Ｓｉ皮膜
層上に形成された、水素化非晶質Ｓｉ皮膜層からなる２
層チャネル領域を有するＴＦＴデバイスの第２の実施例
の断面図（実際の縮尺ではない）である。
【図５】この発明の方法の工程を段階的に示すフロー・
ダイヤグラムである。
ダイヤグラムである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェルツィ・カニッキー アメリカ合衆国10536、ニューヨーク州カ トナー、私書箱 274
Claims (19)
- 【請求項１】基板の主表面上に形成した少なくとも１つ
の第１の電極手段と、 上記少なくとも１つの第１の電極手段を被覆する２層領
域と、 上記２層領域を被覆する少なくとも１つの第２の電極手
段を有し、上記２層領域は、非晶質の水素化シリコンか
らなる第１の層と、微細結晶または多結晶シリコンから
なる第２の層を含み、第１の層および第２の層が互いに
隣接することを特徴とする構造体。 - 【請求項２】さらに上記２層領域と上記基板の間に介在
する、第１の誘電層を有する請求項１の構造体。 - 【請求項３】さらに上記第２の電極手段と上記２層領域
の間に介在する、第２の誘電層を有する請求項２の構造
体。 - 【請求項４】上記少なくとも１つの第１の電極手段が、
ソース電極とドレイン電極から、上記少なくとも１つの
第２の電極手段が、ゲート電極からなり、さらに、 ソース電極を第１の層に電気的に結合するための、第１
の導電性微細結晶または非晶質の水素化シリコン領域
と、 ドレイン電極を第１の層に電気的に結合するための、第
２の導電性微細結晶または非晶質の水素化シリコン領域
とを有する請求項１の構造体。 - 【請求項５】上記少なくとも１つの第１の電極手段が、
ゲート電極から、上記少なくとも１つの第２の電極手段
が、ソース電極とドレイン電極からなり、さらに、 ソース電極を第１の層に電気的に結合するための、第１
の導電性微細結晶または非晶質の水素化シリコン領域
と、 ドレイン電極を第１の層に電気的に結合するための、第
２の導電性微細結晶または非晶質の水素化シリコン領域
とを有する請求項１の構造体。 - 【請求項６】上記第１および第２の誘電層がそれぞれ単
一層から、または多層構造体として構成される請求項３
の構造体。 - 【請求項７】それぞれが活性の半導体チャネル領域に電
気的に結合されたソース電極およびドレイン電極と、 活性の半導体チャネル領域を通り、ソース電極とドレイ
ン電極の間を流れる電流の大きさを制御するため、活性
の半導体チャネル領域に電気的に結合されたゲート電極
とを有し、 活性の半導体チャネル領域は、第１および第２の層を含
み、第１の層は、非晶質の水素化シリコンから、第２の
層は、微細結晶または多結晶シリコンからなることを特
徴とする薄膜トランジスタ。 - 【請求項８】第２の層が、第１の層とゲート電極との間
に介在する請求項７の薄膜トランジスタ。 - 【請求項９】ソース電極とドレイン電極が、それぞれ基
板の主表面上に設けられ、デバイスがさらに、 第１の層と基板との間に介在する第１の単一層または多
層の誘電層と、 ゲート電極と第２の層との間に介在する第２の単一層ま
たは多層の誘電層と、 ソース電極を第１の層に電気的に結合するための、第１
の導電性ｎ＋微細結晶または非晶質の水素化シリコン領
域と、 ドレイン電極を第１の層に電気的に結合するための、第
２の導電性ｎ＋微細結晶または非晶質の水素化シリコン
領域とを有することを特徴とする、請求項８の薄膜トラ
ンジスタ。 - 【請求項１０】ゲート電極が、基板の主表面上に設けら
れ、デバイスがさらに、 ゲート電極と第２の層との間に介在する、単一層または
多層のゲート層と、 ソース電極を第１の層に電気的に結合するための、第１
の導電性ｎ＋微細結晶または非晶質の水素化シリコン領
域と、 ドレイン電極を第１の層に電気的に結合するための、第
２の導電性ｎ＋微細結晶または非晶質の水素化シリコン
領域とを有することを特徴とする、請求項８の薄膜トラ
ンジスタ。 - 【請求項１１】電極が単一の金属または合金からなるこ
とを特徴とする、請求項７の薄膜トランジスタ。 - 【請求項１２】基板を形成し、 基板上に少なくとも１つの電極を形成し、 少なくとも１つの第１の電極を被覆するように活性のチ
ャネル領域を形成し、 活性のチャネル領域を被覆するように少なくとも１つの
第２の電極を形成する工程からなり、 活性のチャネル領域を形成する工程は、非晶質の水素化
シリコンからなる第１の層を形成する工程と、第１の層
に隣接し、微細結晶シリコンまたは多結晶シリコンから
なる第２の層を形成する第２の工程を含むことを特徴と
する、薄膜トランジスタの製法。 - 【請求項１３】非晶質の水素化シリコンからなる第１の
層を形成する工程と、第１の層に隣接する第２の層を形
成する工程が、約６００℃を超えない温度で行なわれる
ことを特徴とする、請求項１２の方法。 - 【請求項１４】非晶質の水素化シリコンからなる第１の
層を形成する工程と、第１の層に隣接する第２の層を形
成する工程が、ＣＶＤ技術により行なわれることを特徴
とする、請求項１２の方法。 - 【請求項１５】非晶質の水素化シリコンからなる第１の
層を形成する工程と、第１の層に隣接する第２の層を形
成する工程が、非晶質の水素化シリコンの層を付着させ
た後、非晶質の水素化シリコンの層の上面領域を再結晶
することにより行なわれることを特徴とする、請求項１
２の方法。 - 【請求項１６】再結晶工程が、非晶質の水素化シリコン
の層の上面領域を熱アニーリングまたはフラッシュ・ア
ニーリングする工程を含むことを特徴とする、請求項１
５の方法。 - 【請求項１７】少なくとも１つの電極を基板上に形成す
る工程が、単一層または多層の誘電層を付着させて、活
性チャネル領域を形成する工程を行う前に、デバイスを
実質的に平坦化することを特徴とする、請求項１２の方
法。 - 【請求項１８】少なくとも１つの電極を基板上に形成す
る工程が、ソース電極とドレイン電極を形成する工程を
含み、活性チャネル領域を形成する工程が、ソース電極
に電気的に結合するため、第１の導電性ｎ＋微細結晶ま
たは非晶質の水素化シリコン領域を形成し、ドレイン電
極に電気的に結合するため、第２の導電性ｎ＋微細結晶
または非晶質の水素化シリコン領域を形成する工程を含
むことを特徴とする請求項１２の方法。 - 【請求項１９】微細結晶または非晶質の水素化シリコン
をリンでドーピングすることにより、ｎ＋領域を形成す
る工程を含むことを特徴とする、請求項１８の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57463190A | 1990-08-29 | 1990-08-29 | |
| US574631 | 1990-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342909A true JPH06342909A (ja) | 1994-12-13 |
Family
ID=24296945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23380391A Pending JPH06342909A (ja) | 1990-08-29 | 1991-08-22 | 薄膜トランジスタ及びその製法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0473988A1 (ja) |
| JP (1) | JPH06342909A (ja) |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
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