KR101495548B1 - 표시 장치 및 그 제작 방법 - Google Patents

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Abstract

문턱치 제어된, 신뢰성이 높은 박막 트랜지스터를 갖는 표시 장치를 제작하는 방법을 제안하는 것을 과제로 한다.
게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 미결정 반도체 막을 성막하여, 미결정 반도체 막에 문턱치 제어를 위한 불순물 원소를 이온 주입법에 의해 첨가하고, 그 후, 레이저 빔을 조사하여 미결정 반도체 막의 결정성을 개선한다. 그리고, 미결정 반도체 막 위에 버퍼층을 형성하고, 채널 에치형의 박막 트랜지스터를 형성한다. 또한 상기 박막 트랜지스터를 갖는 표시 장치를 제작한다.
표시 장치, 미결정 반도체 막, 박막 트랜지스터, 버퍼층, 게이트 절연막

Description

표시 장치 및 그 제작 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터(이하, TFT라고 함)로 구성된 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들면, 액정 표시 패널로 대표되는 전기 광학 장치나 유기발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수 내지 수백 nm 정도)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목되고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 개발이 시급하다.
화상 표시 장치의 스위칭 소자로서, 비정질 반도체 막을 사용한 박막 트랜지스터, 또는 다결정 반도체 막을 사용한 박막 트랜지스터 등이 사용되고 있다.
비정질 반도체 막을 사용한 박막 트랜지스터는, 수소화 아모퍼스 실리콘 막 등의 비정질 반도체 막을 사용하기 때문에, 프로세스 온도에 제한이 있고, 수소가 막중으로부터 탈리하는 400℃ 이상의 가열이나, 막중의 수소에 의해 표면 거칠기가 생기는 강도의 레이저 광 조사 등은 하지 않는다.
또한, 다결정 반도체 막의 형성방법으로서는, 표면 거칠기가 생기지 않도록 미리, 아모퍼스 실리콘 막중의 수소 농도를 저감시키는 탈수소화처리를 한 후, 펄스 발진의 엑시머 레이저 빔을 광학계에 의해 선형으로 가공하고, 탈수소화시킨 아모퍼스 실리콘 막에 대하여 선형 빔을 주사시키면서 조사하여 결정화하는 기술이 알려져 있다.
다결정 반도체 막을 사용한 박막 트랜지스터는, 비정질 반도체 막을 사용한 박막 트랜지스터에 비하여 이동도가 2 자리수 이상 높고, 표시 장치의 화소부와 그 주변의 구동 회로를 동일 기판 위에 일체 형성할 수 있다는 이점을 갖는다. 그러나, 비정질 반도체 막을 사용한 경우에 비하여, 반도체 막의 결정화를 위해 공정이 복잡화되기 때문에, 그 만큼 수율이 저감하고, 비용이 높아진다는 문제가 있다.
본 출원인은, 채널 형성 영역이 결정 구조와 비결정 구조의 혼합으로 이루어지는 반도체인 FET(Field effect transistor)를 특허문헌 1에서 개시하고 있다.
또한, 화상 표시 장치의 스위칭 소자로서, 미결정 반도체 막(microcrystalline semiconductor film)을 사용한 박막 트랜지스터가 사용되고 있다(특허문헌 2 및 3).
종래의 박막 트랜지스터의 제작 방법으로서, 게이트 절연막 위에 아모퍼스 실리콘 막을 성막한 후, 그 상면에 금속막을 형성하고, 상기 금속막에 다이오드 레이저를 조사하여, 아모퍼스 실리콘 막을 마이크로 크리스탈 실리콘 막으로 개질하는 기술(비특허문헌 1)이 알려져 있다. 이 방법에 따르면, 아모퍼스 실리콘 막 위에 형성한 금속막은, 다이오드 레이저의 광 에너지를 열 에너지로 변환하기 위한 것이며, 박막 트랜지스터의 완성을 위해서는 그 후 제거되어야 하는 것이었다. 즉, 금속막으로부터의 전도 가열에 의해서만 아모퍼스 실리콘 막이 가열되어, 마이크로 크리스탈 실리콘 막을 형성하는 방법이다.
[특허문헌 1] 미국특허 제 5591987
[특허문헌 2] 일본 공개특허공보 제(평4)-242724호
[특허문헌 3] 일본 공개특허공보 2005-49832호
[비특허문헌] 토시아키·아라이(Toshiaki Arai) 외, 에스 ·아이 ·디 07 다이제스트 제(SID 07 DIGEST), 2007, p.1370-1373
박막 트랜지스터는, 어떤 특정한 전압치(문턱치 전압(Vth)이라고 불림)가 게이트 전극에 인가되면, 온 상태가 되고, 그 전압치 미만에 있어서는 오프 상태가 되는 스위칭 소자이다. 이 문턱치 전압(Vth)은 박막 트랜지스터의 전류전압 특성 그래프를 측정하고, 얻어진 곡선의 상승점에서의 전압치에 대응한다. 문턱치 전압(Vth)은 0 V에 가까우면 가까울수록 우수하고, 문턱치 전압(Vth)이 0 V인 박막 트랜지스터는 이상적인 스위칭 소자라고 할 수 있다.
박막 트랜지스터의 제조 공정에서의 불특정한 요인에 의해서, 문턱치 전압이 마이너스측, 또는 플러스측으로 시프트하는 것이 있다. O V로부터 시프트하는 값이 큰 경우에는, 구동 전압의 증대를 초래하고, 결과적으로 반도체 장치의 소비전력을 증가시켜 버린다.
미결정 반도체 막을 사용한 박막 트랜지스터에 있어서도, 불특정한 요인에 의해서, 문턱치 전압이 마이너스측, 또는 플러스측으로 시프트하는 것이 있다.
상술한 문제를 감안하여, 문턱치 전압이 소망의 값으로 제어된 미결정 반도체 막을 사용한 박막 트랜지스터를 갖는 표시 장치를 제작하는 방법을 제안하는 것을 과제의 하나로 한다.
게이트 전극을 형성한 후, 게이트 절연막을 형성하고, 그 게이트 절연막 위에 막 두께가 1O nm 내지 50 nm의 미결정 반도체 막을 성막한다. 그리고, 미결정 반도체 막에 대하여 문턱치 전압을 제어하기 위해서 일 도전성을 부여하는 불순물 원소(p형 불순물 원소 또는 n형 불순물 원소)를 첨가한다. 미결정 반도체 막에 대하여 이온 주입법 등에 의해 미량의 붕소를 의도적으로 첨가한 후, 레이저 처리를 하여 첨가한 붕소의 활성화와, 게이트 절연막과 미결정 반도체 막의 계면에서의 미결정 반도체 막의 결정성의 개선을 동일 공정에서 행한다. 이 레이저 처리(Laser Process, 이하「LP」라고도 함.)는 복사 가열에 의해 미결정 반도체 막을 용융시키지 않고 행하는 고상 결정 성장이다. 즉, 퇴적된 미결정 반도체 막이 액상이 되지 않는 임계 영역을 이용하는 것이며, 그러한 의미에 있어서 「임계 성장」이라고도 할 수 있다.
이렇게 하여, 게이트 절연막 위에 채널 형성 영역으로서 기능하는 미결정 반도체 막이 형성된다. 성막 후의 미결정 반도체 막에 LP 처리를 하여 얻어지는 미결정 반도체 막을 LPSAS(Laser Process Semi Amorphous Semiconductor) 막이라고 부른다. 그리고, 레이저광의 조사 후, 미결정 반도체 막 위에 비정질 반도체 막으로 이루어지는 버퍼층을 적층한다. 그리고, 버퍼층 위에 한 쌍의 소스 영역 및 드레인 영역이 형성되고, 소스 영역 및 드레인 영역의 일부를 노출하도록 소스 영역 및 드레인 영역에 접하는 한 쌍의 소스 전극 및 드레인 전극이 형성된다.
상기 구성을 갖는 박막 트랜지스터는, 채널 형성 영역을 미결정 반도체 막으로 하고 있기 때문에, 종래의 비정질 반도체 막을 사용한 박막 트랜지스터에 비하여, 전계 효과 이동도가 높다.
채널 형성 영역으로서 기능하는 미결정 반도체 막에는 미량의 붕소가 첨가되 어 있기 때문에, 박막 트랜지스터의 문턱치 제어가 이루어지고, 미결정 반도체 막의 산화를 방지한다. 또한, 고저항 영역으로서 기능하는 버퍼층을 갖기 때문에, 박막 트랜지스터의 누설 전류가 적고, 내압이 높다.
또한, 미결정 반도체 막을 사용하여, 박막 트랜지스터(TFT)를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 장치를 제작한다. 미결정 반도체 막을 채널 형성 영역에 사용한 박막 트랜지스터는, 그 이동도가 1 내지 20 ㎠/V·sec로, 비정질 반도체 막을 채널 형성 영역에 사용한 박막 트랜지스터의 2 내지 20 배의 이동도를 갖고 있기 때문에, 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
본 명세서에서 개시하는 반도체 장치의 제작 방법에 관한 발명의 구성은, 기판 위에 게이트 전극을 형성하고, 상기 게이트 전극 위에 절연막을 형성하고, 상기 절연막 위에 상기 게이트 전극과 겹치는 제 1 반도체 막을 성막하고, 제 1 반도체 막에 p형 불순물 원소 또는 n형 불순물 원소를 첨가하여 제 2 반도체 막을 형성하고, 상기 제 2 반도체 막에 레이저광을 조사하여 제 3 반도체 막을 형성하고, 상기 제 3 반도체 막 위에 버퍼층을 성막하고, 상기 버퍼층 위에 n형 불순물 원소를 포함하는 제 4 반도체 막을 성막하고, 상기 제 4 반도체 막 위에 소스 전극 또는 드레인 전극을 형성하는 표시 장치의 제작 방법이다.
상기 제작 방법에 있어서, 제 1 반도체 막은 미결정 반도체 막이고, 제 3 반도체 막은, 제 1 반도체 막보다도 결정성이 높은 미결정 반도체 막이다. 본 명세서에서 결정성이 높다는 것은 결정/아모퍼스 피크 강도비(이하, Ic/Ia로 나타냄)가 높은 것을 가리킨다.
본 발명은 상기 과제의 적어도 하나를 해결한다.
미결정 반도체 막은 주파수가 수십 MHz 내지 수백 MHz의 고주파 플라즈마 CVD 장치, 또는 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는, SiH4, Si2H6 등의 수소화 규소를 수소로 희석하여 형성할 수 있다. 또한, 수소화 규소 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수 종의 희가스 원소로 희석하여 미결정 반도체 막을 형성할 수 있다. 이때의 수소화 규소에 대하여 수소의 유량비를 12배 이상 1000배 이하, 바람직하게는 50배 이상 200배 이하, 더욱 바람직하게는 100배로 한다. 또, 수소화 규소 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다.
또한, 상기 성막 방법으로 얻어지는 미결정 반도체 막은, 성막 직후의 막중에 있어서의 수소량이 통상의 수소화 아모퍼스 실리콘 막에 비하여 적기 때문에, 탈수소를 위한 열 처리를 하지 않아도 LP 처리를 할 수 있다.
게이트 절연막 위에 막 두께가 10 nm 내지 50 nm인 미결정 반도체 막을 성막하는 경우, 막 두께가 얇기 때문에, 결정성이 높은 막을 성막 직후에 얻는 것은 곤란하지만, 본 발명에서는, LP 처리를 하기 때문에, 예를 들면 반분이 비정질이어도 적어도 성막 후의 막중에 성장의 핵이 되는 미결정이 복수 포함되어 있으면 된다. 따라서, 미결정 반도체 막의 성막 조건의 마진을 확대할 수 있다.
또한, 박막 트랜지스터의 채널 형성 영역이 되는 미결정 반도체 막에 대하여 질량 분리를 하는 이온 주입법을 사용하여 일 도전성을 부여하는 불순물 원소를 첨가하여, 문턱치 전압을 의도적으로 시프트시켜 제어한다. 일 도전성을 부여하는 불순물 원소로서는, 인, 비소, 붕소 등을 들 수 있다. 질량 분리하는 이온 주입법으로 사용하는 도펀트 가스로서는, 포스핀, 디보란 등을 들 수 있다. 이온 주입법에 의해 일 도전성을 부여하는 불순물 원소를 첨가함으로써, 성막 직후에 비하여 결정성이 저하되어도, LP 처리를 하기 때문에, 최종적으로는 결정성을 향상시킬 수 있다.
또한, 이온 주입 장치에 한정되지 않고, 막 두께가 10 nm 내지 50 nm인 미결정 반도체 막에 일 도전성을 부여하는 불순물 원소를 첨가하여 문턱치 제어할 수 있는 것이라면, 질량 분리하지 않는 이온 도핑 장치 등을 사용하여도 좋다.
이온 주입법에 의해, 10 nm 내지 50 nm의 미결정 반도체 막에 일 도전성을 부여하는 불순물 원소를 소망의 양 첨가하기 위해서, 예를 들면, 소망의 막 두께의 질화규소막을 형성한 후에 이온 주입을 하고, 질화규소막을 제거한 후에 LP 처리를 하여도 좋다. 또, 이온 주입의 깊이 조절에 사용하는 질화규소막의 막 두께는, 샘플에 이온 주입시킨 도펀트의 농도 프로파일로부터 산출하면 좋다. 또한, 질량 분리하는 이온 주입법으로 사용하는 도펀트 가스로서 B10H14, B18H22를 사용하여 이온 주입을 하면, 게이트 절연막에 첨가되는 붕소의 양을 저감할 수 있고, 10 nm 내지 50 nm의 미결정 반도체 막에 붕소를 소망의 양 첨가시킬 수 있다.
이온 주입 장치나 이온 도핑 장치를 사용하여 문턱치 제어를 위한 도핑을 하 면, 미결정 반도체 막에 대미지를 주지만, 도핑 후에 LP 처리를 함으로써 대미지를 회복할 수 있고, 더욱이 그 LP 처리조건에 따라서는 도핑전의 미결정 반도체 막보다도 결정성을 향상시킬 수 있다.
또한, 미결정 반도체 막에 레이저 빔을 조사하는 동시에, 미결정 반도체 막을 가열하여도 좋다. 대표적으로는, 기판을 300℃ 이상 내지 400℃ 이하에서 가열하면서, 레이저 빔을 조사함으로써, 미결정 반도체 막의 결정성을 높이는 것이 가능하다. 또는, 미결정 반도체 막에 레이저 빔을 조사하는 동시에, 강광(强光)을 조사하여, 순간적으로 미결정 반도체 막의 온도를 상승시켜도 좋다. 강광의 대표예로서는, 적외광, 특히 1 ㎛ 내지 2 ㎛에 피크를 갖는 적외광(바람직하게는 할로겐광(1.3 ㎛))을 사용할 수 있다.
또한, LP 처리에서 얇은 산화막이 형성되는 경우에는, 웨트 에칭으로 제거하는 것이 바람직하다. 산화막을 제거함으로써, LPSAS 막과 버퍼층의 계면에 형성되는 산화막에 의한 캐리어의 이동의 저해를 저감할 수 있다. 또한, LPSAS 막을 에칭하여 LPSAS 막의 두께를 얇게 하여도 좋다. LPSAS 막의 두께를 1 nm 이상 50 nm 이하로 함으로써, 완전 공핍형의 박막 트랜지스터를 제작할 수 있다.
또한, LP 처리 전에 미결정 반도체 막의 표면을 세정하는 것이 바람직하다. LP 처리 전에 세정함으로써, 미결정 반도체 막 표면에 부착되는 불순물이 레이저 빔의 조사에 의해, 미결정 반도체 막 중에 혼입하는 것을 막을 수 있다.
또한, LP 처리를 한 후에 이온 주입을 하고, 2회째의 LP 처리 또는 열 처리를 하여도 좋고, 다른 발명의 구성은, 기판 위에 게이트 전극을 형성하고, 상기 게 이트 전극 위에 절연막을 형성하고, 상기 절연막 위에 상기 게이트 전극과 겹치는 제 1 반도체 막을 성막하고, 상기 제 1 반도체 막에 제 1 레이저광을 조사하여 제 2 반도체 막을 형성하고, 상기 제 2 반도체 막에 p형 불순물 원소 또는 n형 불순물 원소를 첨가하여 제 3 반도체 막을 형성하고, 상기 제 3 반도체 막에 제 2 레이저광을 조사하는 제 4 반도체 막을 형성하고, 상기 제 4 반도체 막 위에 버퍼층을 성막하고, 상기 버퍼층 위에 n형 불순물 원소를 포함하는 제 5 반도체 막을 성막하고, 상기 제 5 반도체 막 위에 소스 전극 또는 드레인 전극을 형성하는 표시 장치의 제작 방법이다.
상기 제작 방법에 있어서, 제 1 반도체 막은 미결정 반도체 막이고, 제 4 반도체 막은 제 1 반도체 막보다도 결정성이 높은 미결정 반도체 막이다.
본 발명은 상기 과제의 적어도 하나를 해결한다.
미리, LP 처리를 하여 미결정 반도체 막의 결정성을 향상시켜 두면, 이온 주입에 의해 완전히 비정질 반도체 막이 되는 것을 막을 수 있다. 또한, 1회째의 LP 처리와 2회째의 LP 처리는 같은 조건이 아니어도 좋다. 2회째의 LP 처리 시에 형성되는 산화막은 버퍼층을 형성하기 전에 제거하는 것이 바람직하다. 또한, 이온 주입 후의 열 처리를 하는 경우에 있어서도 표면에 산화막이 형성되기 때문에, 버퍼층을 형성하기 전에 제거하는 것이 바람직하다.
또한, 성막 후의 이온 주입에 한정되지 않고, 박막 트랜지스터의 문턱치를 제어하기 위해서, 성막시에 미량의 붕소 또는 인 원소를 포함하여 미결정 반도체 막을 형성하고, 성막 후에 LP 처리를 하여도 좋고, 다른 발명의 구성은, 기판 위에 게이트 전극을 형성하고, 상기 게이트 전극 위에 절연막을 형성하고, 상기 절연막 위에 p형 불순물 원소 또는 n형 불순물 원소를 포함하는 제 1 반도체 막을 성막하고, 상기 제 1 반도체 막에 레이저광을 조사하여 제 2 반도체 막을 형성하고, 상기 제 2 반도체 막 위에 버퍼층을 성막하고, 상기 버퍼층 위에 n형 불순물 원소를 포함하는 제 3 반도체 막을 성막하고, 상기 제 3 반도체 막 위에 소스 전극 또는 드레인 전극을 형성하는 표시 장치의 제작 방법이다.
상기 제작 방법에 있어서, 제 1 반도체 막은 미결정 반도체 막이고, 제 2 반도체 막은, 제 1 반도체 막보다도 결정성이 높은 미결정 반도체 막이다.
본 발명은 상기 과제의 적어도 하나를 해결한다.
성막시에 미량의 붕소를 포함하여 미결정 반도체 막을 형성하고, 성막 후에 LP 처리를 하는 경우에는, 성막 후의 이온 주입과는 달리, 붕소를 활성화시키는 공정을 별도로 추가하지 않아도 좋기 때문에, 여기에서의 LP 처리에서는, 결정성의 개선이 이루어진다. 성막시에 미량의 붕소를 포함하여 미결정 반도체 막을 형성하고, 성막 후에 LP 처리를 하는 경우에는 이온 주입 공정이나 이온 주입전의 세정 공정 등의 공정이 삭감되기 때문에, 양산에 적합한 공정이라고 할 수 있다. 성막시에 미량의 붕소를 포함시키는 방법은, 예를 들면 성막시에 성막 가스의 하나로서 디보란가스를 성막 챔버 내에 도입함으로써 행할 수 있다. 또한, 성막시에 미량의 인 원소를 포함하여 미결정 반도체 막을 형성하는 방법은, 예를 들면 성막시에 성막 가스의 하나로서 미량의 포스핀가스를 성막 챔버 내에 도입함으로써 행할 수 있다.
또한, 상기 각 제작 방법을 사용하여 얻어지는 표시 장치도 본 발명의 하나이고, 그 구성은, 기판 위에 게이트 전극과, 상기 게이트 전극 위에 절연막과, 상기 절연막 위에 게이트 전극과 겹치는 p형 불순물 원소 또는 n형 불순물 원소를 포함하는 제 1 반도체 막과, 상기 제 1 반도체 막 위에 버퍼층과, 상기 버퍼층 위에 n형 불순물 원소를 포함하는 제 2 반도체 막과, 상기 제 2 반도체 막 위에 소스 전극 또는 드레인 전극을 갖는 표시 장치이다.
또한, 표시 장치로서는, 발광 장치나 액정 표시 장치를 포함한다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는, 전류 또는 전압에 의해서 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한 본 발명은 상기 표시 장치를 제작하는 과정에서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것으로, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후이고, 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 발광 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 앞에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하기로 한다.
p형 불순물 원소 또는 n형 불순물 원소를 포함하는 미결정 반도체 막을 채널 형성 영역으로서 사용하고, 미결정 반도체 막에 의도적으로 포함시킨 p형 불순물 원소 또는 n형 불순물 원소에 의해, 문턱치 전압이 소망의 값으로 제어된 박막 트랜지스터를 실현할 수 있다.
본 발명의 실시형태에 대하여, 이하에 설명한다. 단, 본 발명은 많은 다른 형태로 실시할 수 있고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용에 한정하여 해석되지 않는다.
(실시 형태 1)
본 실시 형태에서는 액정 표시 장치에 사용되는 박막 트랜지스터의 제작 공정에 관해서, 도 1 내지 도 4를 사용하여 설명한다. 도 1 내지 도 3은 박막 트랜지스터의 제작 공정을 도시하는 단면도이고, 도 4는 1 화소에 있어서의 박막 트랜지스터 및 화소 전극의 접속 영역의 상면도이다.
미결정 반도체 막을 갖는 박막 트랜지스터는 p형보다도 n형 쪽이, 이동도가 높기 때문에 구동 회로에 사용하기에 보다 적합하다. 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성에 일치시켜 두는 것이, 공정수를 억제하기 위해서도 바람직하다. 여기에서는, n 채널형의 박막 트랜지스터를 사용하여 설명한다.
도 1a에 도시하는 바와 같이, 기판(50) 위에 게이트 전극(51)을 형성한다. 기판(50)은, 바륨붕규산유리, 알루미노붕규산유리, 또는 알루미노실리케이트유리 등, 퓨전법이나 플로우트법으로 제작되는 무알칼리유리 기판, 세라믹기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수도 있다. 또한, 스테인리스 합금 등의 금속기판의 표면에 절연막을 형성한 기판을 적용하여도 좋다. 기판(50)이 마더유리인 경우, 기판의 크기는, 제 1 세대(320 mm×400 mm), 제 2 세대(400 mm×500 mm), 제 3 세대(550 mm×650 mm), 제 4 세대(680 mm×880 mm, 또는 730 mm×920 mm), 제 5 세대(1000 mm×1200 mm 또는 1100 mm×1250 mm), 제 6 세대(1500 mm×1800 mm), 제 7 세대(1900 mm×2200 mm), 제 8 세대(2160 mm×2460 mm), 제 9 세대(2400 mm×2800 mm, 2450 mm×3050 mm), 제 10 세대(2950 mm×3400 mm) 등을 사용할 수 있다.
게이트 전극(51)은, 티탄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄 등의 금속 재료 또는 그 합금 재료를 사용하여 형성한다. 게이트 전극(51)은, 스퍼터링법이나 진공증착법으로 기판(50) 위에 도전막을 형성하고, 상기 도전막 위에 포토리소그래피 기술 또는 잉크젯법에 의해 마스크를 형성하고, 상기 마스크를 사용하여 도전막을 에칭함으로써, 형성할 수 있다. 또한, 은, 금, 구리 등의 도전성 나노 페이스트를 사용하여 잉크젯법에 의해 토출하여 소성하고, 게이트 전극(51)을 형성 할 수도 있다. 또, 게이트 전극(51)의 밀착성 향상과 하지로의 확산을 막는 배리어 메탈로서, 상기 금속 재료의 질화물 막을, 기판(50) 및 게이트 전극(51)의 사이에 형성하여도 좋다. 여기에서는, 제 1 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 기판(50) 위에 형성된 도전막을 에칭하여 게이트 전극을 형성한다.
구체적인 게이트 전극 구조의 예로서는, 알루미늄 막 위에 몰리브덴막을 적층시켜, 알루미늄 특유의 힐록(hillock)이나 일렉트로마이그레이션(electromigration)을 막는 구조로 하여도 좋다. 또한, 알루미늄 막을 몰리브덴막으로 끼운 3층 구조로 하여도 좋다. 또한, 다른 게이트 전극 구조의 예로서, 구리막 위에 몰리브덴막의 적층, 구리막 위에 질화티탄막의 적층, 구리막 위에 질화 탄탈막의 적층을 들 수 있다.
또, 게이트 전극(51) 위에는 반도체 막이나 배선을 형성하기 때문에, 단락 방지를 위해 단부가 테이퍼 형상으로 되도록 가공하는 것이 바람직하다. 또한, 도시하지 않지만 이 공정에서 게이트 전극에 접속하는 배선도 동시에 형성할 수 있다.
다음에, 게이트 전극(51) 위에, 게이트 절연막(52a, 52b, 52c), 미결정 반도체 막(23a)을 순차로 형성한다. 여기까지의 공정을 끝낸 단면도가 도 1a에 상당한다. 또, 게이트 절연막(52a, 52b, 52c), 미결정 반도체 막(23a)을 대기에 접촉시키지 않고 연속적으로 성막하는 것이 바람직하다. 연속적으로 성막함으로써 대기성분이나 대기중에 부유하는 오염 불순물 원소에 오염되지 않고 각 적층 계면을 형 성할 수 있기 때문에, 박막 트랜지스터 특성의 불균일을 저감할 수 있다.
게이트 절연막(52a, 52b, 52c)은 각각, CVD 법이나 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막으로 형성할 수 있다. 게이트 절연막(52)에 형성되는 핀홀 등에 의한 층간 단락을 막기 위해서 다른 절연층을 사용하여 다층으로 하는 것이 바람직하다. 여기에서는, 게이트 절연막(52a, 52b, 52c)으로서, 질화규소막, 산화질화규소막, 질화규소막의 순으로 적층하여 형성하는 형태를 나타낸다.
여기에서는, 산화질화규소막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로서, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS:Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 atoms% 내지 70 atoms%, 질소가 0.5 atoms% 내지 15 atoms%, Si가 25 atoms% 내지 35 atoms%, 수소가 O.1 atoms% 내지 10 atoms%의 범위에서 포함되는 것을 말한다. 또한, 질화산화규소막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, RBS 및 HFS를 사용하여 측정한 경우에, 농도범위로서 산소가 5 내지 30 atoms%, 질소가 20 내지 55 atoms%, Si가 25 atoms% 내지 35 atoms%, 수소가 10 내지 30 atoms%의 범위에서 포함되는 것을 말한다.
게이트 절연막(52)의 1층째 및 2층째의 막 두께는 모두 50 nm보다도 두껍게 한다. 게이트 절연막의 1층째는, 기판으로부터의 불순물(예를 들면 알칼리 금속 등)의 확산을 막기 위해서, 질화규소막 또는 질화산화규소막이 바람직하다. 또한, 게이트 절연막(52)의 1층째는, 게이트 전극의 산화 방지 외에, 게이트 전극에 알루미늄을 사용하는 경우에 힐록을 방지할 수 있다. 또한, 미결정 반도체 막과 접하는 게이트 절연막(52)의 3층째는, 0 nm보다 두껍고 10 nm 이하로 한다. 게이트 절연막(52)의 3층째는, 미결정 반도체 막과의 밀착성을 향상시키기 위해서 형성하는 것이다. 또한, 게이트 절연막(52)의 3층째를 질화규소막으로 함으로써 후에 행하여지는 열 처리나 레이저 조사에 의한 미결정 반도체 막의 산화 방지를 도모할 수 있다. 예를 들면, 산소의 함유량이 많은 절연막과 미결정 반도체 막을 접한 상태에서 열 처리를 하면, 미결정 반도체 막이 산화할 우려가 있다.
또한, 주파수가 1 GHz인 마이크로파 플라즈마 CVD 장치를 사용하여 게이트 절연막(52)을 형성하는 것이 바람직하다. 마이크로파 플라즈마 CVD 장치로 형성한 산화질화규소막, 질화산화규소막은, 내압이 높고, 박막 트랜지스터의 신뢰성을 높일 수 있다.
또한, 미결정 반도체 막(23a)은, 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체를 포함하는 막이다. 이 반도체는, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이고, 단거리 질서를 갖고 격자 변형을 갖는 결정질이며, 입자 직경이 0.5 내지 20 nm의 주상 또는 침상 결정이 기판 표면에 대하여 법선 방향으로 성장하고 있다. 또한, 미결정 반도체와 비단결정 반도체가 혼재하고 있다. 미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520.5 cm-1보다도 저파수측으로 시프트하고 있다. 즉, 단결 정 실리콘을 나타내는 520.5 cm- 1와 아모퍼스 실리콘을 나타내는 480 cm-1의 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해서 수소 또는 할로겐을 적어도 1 atoms% 또는 그 이상 포함시킨다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희소 가스 원소를 포함하여 격자 변형을 더욱 조장시킴으로써, 안정성이 늘고 양호한 미결정 반도체 막이 얻어진다. 이러한 미결정 반도체 막에 관한 기술은 예를 들면, 미국특허 4,409,134호로 개시되어 있다.
이 미결정 반도체 막(23a)은, 주파수가 수십 MHz 내지 수백 MHz의 고주파 플라즈마 CVD 장치, 또는 주파수가 1 GHz 이상인 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는, SiH4, Si2H6 등의 수소화 규소를 수소로 희석하여 형성할 수 있다. 또한, 수소화 규소 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수 종의 희소 가스원소로 희석하여 미결정 반도체 막을 형성할 수 있다. 이때의 수소화 규소에 대하여 수소의 유량비를 12배 이상 1000배 이하, 바람직하게는 50배 이상 200배 이하, 더욱 바람직하게는 100배로 한다. 또, 수소화 규소 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다.
또한, 미결정 반도체 막(23a)의 산소 농도를, 5×1019 atoms/㎤ 이하, 바람직하게는 1×1019 atoms/㎤ 이하, 질소 및 탄소의 농도 각각을 3×1018 atoms/㎤ 이하로 하는 것이 바람직하다. 산소, 질소, 및 탄소가 미결정 반도체 막에 혼입하는 농도를 저감함으로써, 미결정 반도체 막이 n형화로 되는 것을 방지할 수 있다.
미결정 반도체 막(23a)의 막 두께는, 1 nm 이상 20 nm 이하, 바람직하게는 2 nm 이상 10 nm 미만으로 한다. 후에 행하는 LP 처리에 있어서, 미결정 반도체 막(23a)의 막 두께가 4 nm 내지 8 nm이면 레이저 빔의 흡수율을 높일 수 있기 때문에, 2 nm 이상 10 nm 미만으로 하는 것이 바람직하다. 미결정 반도체 막(23a)을 상기 막 두께 범위로 함으로써, 후에 형성되는 박막 트랜지스터는, 완전 공핍형이 된다. 또한, 미결정 반도체 막(23a)은 성막 속도가 비정질 반도체 막의 성막 속도의 1/10 내지 1/100로 느리기 때문에, 막 두께를 얇게 함으로써 스루풋을 향상시킬 수 있다.
또한, 미결정 반도체 막(23a)을 성막하기 전에, 게이트 절연막(52c)의 표면을 수소 플라즈마 처리하여도 좋다. 수소 플라즈마 처리함으로써, 게이트 절연막 및 미결정 반도체 막의 계면에서의 격자 변형을 저감하는 것이 가능하고, 게이트 절연막 및 미결정 반도체 막의 계면 특성을 향상시킬 수 있다. 따라서, 후에 형성되는 박막 트랜지스터의 전기 특성을 향상시킬 수 있다.
이어서, 문턱치 제어를 위해, 일 도전성을 부여하는 불순물 원소를 이온 주입법에 의해 의도적으로 첨가한다. 성막 직후의 미결정 반도체 막(23a)은, 약한 n형의 전기 전도성을 나타내기 때문에, 여기에서는, 붕소를 미량 첨가하고, 문턱치 제어를 하는 채널 도핑을 한다. 이렇게 하여, 도 1b에 도시하는 바와 같이, 붕소를 포함하는 미결정 반도체 막(23b)이 얻어진다. 이온 주입함으로써, 성막 직후의 미결정 반도체 막(23a)에 비하여, 붕소를 포함하는 미결정 반도체 막(23b)은 결정 성이 저하한다.
이어서, 성막 직후의 미결정 반도체 막(23a)보다도 결정성을 개선하기 위해서, 미결정 반도체 막의 표면측으로부터 레이저 빔을 조사한다. 레이저 빔의 에너지는 미결정 반도체 막이 용융하지 않는 에너지로 조사한다. 게이트 전극(51)이 하방에 존재하기 때문에, 레이저 빔에 의한 열이 확산되는 것을 고려하여 에너지 범위를 결정하면 좋다. 따라서, 레이저 빔의 에너지에 따라서는, 게이트 전극(51)과 겹치지 않은 영역의 미결정 반도체 막은 용융하는 한편, 게이트 전극(51)과 겹치는 영역은 용융하지 않는 경우도 있다. 게이트 전극(51)과 겹치는 영역과 게이트 전극과 겹치지 않는 영역에서는 형성되는 막질이 다르기 때문에, 본 실시 형태에서는 박막 트랜지스터로서 사용하는 반도체층은 게이트 전극과 겹치는 영역만, 바람직하게는 게이트 전극의 테이퍼부를 제외하고, 게이트 전극과 겹치는 영역을 사용한다. 막질이 같은 미결정 반도체 막을 채널 형성 영역으로 함으로써, 복수의 박막 트랜지스터간의 특성 불균일을 저감할 수 있다.
레이저 빔은 미결정 반도체 막과 게이트 절연막(52c)의 계면으로까지 작용시킬 수 있다. 그것에 의해서, 미결정 반도체 막의 표면측으로부터의 결정을 종자(seed)로 하여, 상기 표면으로부터 게이트 절연막의 계면에서 고상 결정 성장하고, 결정성이 개선된 미결정 반도체 막, 소위 LPSAS 막(53)을 형성할 수 있다(도 1c 참조). LP 처리에 의한 고상 결정 성장은, 결정 입자 직경을 확대시키지 않고, 오히려 막의 두께 방향에서의 결정성을 개선하는 것이다. 즉, LP 처리에 의해, 미결정 반도체 막의 게이트 절연막 근방의 결정성이 개선되고, 보텀 게이트 구조를 갖는 박막 트랜지스터의 전기적 특성을 향상시키는 작용을 나타낸다.
더욱이, 여기에서의 LP 처리는, 미결정 반도체 막에 첨가된 붕소를 활성화시킬 수 있다. 미결정 반도체 막에 포함되는 붕소에 의해, 문턱치 전압이 소망의 값으로 제어된 박막 트랜지스터를 얻을 수 있다. 예를 들면, 미결정 반도체 막에 포함되는 붕소에 의해, 문턱치 전압을 0 V 또는 마이너스측의 문턱치 전압으로 제어할 수 있으면, 박막 트랜지스터의 게이트에 인가하는 게이트 전압을 O V로 한 경우에, 박막 트랜지스터가 오프 상태가 되는 노멀리 오프의 스위칭 소자로 할 수 있다.
레이저 빔으로서, 엑시머 레이저를 사용하는 경우는 펄스 발진 주파수 1 Hz 이상 10 MHz 미만, 바람직하게는 100 Hz 내지 10 kHz로 하고, 레이저 에너지를 0.2 내지 0.35 J/㎠(대표적으로는 0.2 내지 0.3 J/㎠)로 한다. 또한, YAG 레이저를 사용하는 경우에는 그 제 3 고조파를 사용하여 펄스 발진 주파수 1 Hz 이상 10 MHz 미만으로 하고, 레이저 에너지를 O.2 내지 0.35 J/㎠(대표적으로는 0.2 내지 0.3 J/㎠)로 하면 좋다.
레이저 빔을 발진하는 레이저 발진기로서는, 펄스 발진 또는 연속 발진하는 것이 가능한 레이저 발진기를 사용할 수 있다. 또한, 레이저 파장은 반도체 막에 효율 좋게 레이저 빔이 흡수되도록 가시 내지 자외 영역(800 nm 이하), 바람직하게는 자외 영역(400 nm 이하)으로 한다. 파장이 300 nm 내지 400 nm인 자외 영역의 레이저 빔을 조사함으로써, 미결정 반도체 막에 효율 좋게 흡수된다. 레이저 발진 기로서는, KrF, ArF, XeCl, XeF 등의 엑시머 레이저 발진기, N2, He, He-Cd, Ar, He-Ne, HF, CO2 등의 기체 레이저 발진기, YAG, GdVO4, YVO4, YLF, YAlO3, ScO3, Lu2O3, Y2O3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti, Yb, 또는 Tm을 도프한 결정을 사용한 고체 레이저 발진기, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저 등 고체 레이저, 헬륨카드뮴 레이저 등의 금속증기 레이저 발진기 등을 사용할 수 있다. 또, 고체 레이저 발진기에 있어서는, 기본파의 제 2 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다.
대표적으로는, 레이저 빔으로서 파장 400 nm 이하, 대표적으로는 308 nm의 엑시머 레이저 빔이나, YAG 레이저의 제 3 고조파(355 nm)를 사용한다.
LP 처리는 직사각형 장척형으로 집광하고, 선형 레이저 빔으로 함으로써, 예를 들면 730 mm×920 mm의 유리 기판 위의 미결정 반도체 막(23b)을 1회의 레이저 빔 스캔으로 처리할 수 있다. 이 경우, 선형 레이저 빔을 겹치는 비율(오버랩율)을 0 내지 95%(바람직하게는 0 내지 67%)로 한다. 이로써, 기판 1장당의 처리 시간이 단축되어, 생산성을 향상시킬 수 있다. 레이저 빔의 형상은 선형에 한정되지 않고 면형으로 하여도 마찬가지로 처리할 수 있다. 또한, 본 LP 처리는 상기 유리 기판의 사이즈에 한정되지 않고, 여러 가지에 적용할 수 있다.
또한, 레이저 빔으로서, 연속 발진의 레이저 빔을 사용하는 경우, 폴리곤미러(polygon mirror)나 갈바노 미러(galvanometer mirror)를 발진기 및 기판의 사이에 형성하고, 레이저 빔을 고속으로 주사함으로써, LP 처리의 스루풋을 향상시키는 것이 가능하고, 예를 들면 730 mm×920 mm의 유리 기판이나 그것보다 더욱 큰 유리 기판 위에 형성되는 미결정 반도체 막을 LP 처리할 수 있다.
또, 아르곤 분위기, 수소 분위기, 아르곤 및 수소 분위기, 질소 분위기 등에서 레이저 빔을 미결정 반도체 막(23b)에 조사하여도 좋다. 이와 같이, 불활성의 분위기에서 레이저 빔을 미결정 반도체 막에 조사함으로써, LPSAS 막(53)의 표면에 산화막이 형성되기 어렵다.
또한, 미결정 반도체 막(23b)에 레이저 빔을 조사하기 전에, 미결정 반도체 막(23b)의 표면을 세정함으로써, 채널 도핑 시 등에서 미결정 반도체 막(23b) 표면에 부착되는 불순물이 레이저 빔의 조사에 의해, 미결정 반도체 막 중으로 혼입하는 것을 막을 수 있다.
또한, 미결정 반도체 막에 레이저 빔을 조사하는 동시에, 미결정 반도체 막을 가열하여도 좋다. 대표적으로는, 기판(50)을 300℃ 내지 400℃에서 가열하면서, 레이저 빔을 조사함으로써, 미결정 반도체 막(23b)의 결정성을 높일 수 있다. 또는, 미결정 반도체 막(23b)에 레이저 빔을 조사하는 동시에, 강광을 조사하고, 순간적으로 미결정 반도체 막(23b)의 온도를 상승시켜도 좋다. 강광의 대표예로서는, 적외광, 특히 1 ㎛ 내지 2 ㎛에 피크를 갖는 적외광(바람직하게는 할로겐광(1.3 ㎛))을 사용할 수 있다.
이어서, 도 1d에 도시하는 바와 같이, LPSAS 막(53) 위에 버퍼층(54) 및 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)을 형성한다. 레이저 빔의 조사에 의해 LPSAS 막(53) 표면에 산화막이 형성된 경우에는, 버퍼층(54)을 형성하기 전에 제거하는 것이 바람직하다.
버퍼층(54)은 수소, 질소, 또는 할로겐을 포함하는 비정질 반도체 막을 사용하여 형성한다. 수소화 규소의 유량의 1배 이상 10배 이하, 더욱 바람직하게는 1배 이상 5배 이하의 유량의 수소를 사용하여, 수소를 포함하는 비정질 반도체 막을 형성할 수 있다. 또한, 상기 수소화 규소와 질소 또는 암모니아를 사용함으로써, 질소를 포함하는 비정질 반도체 막을 형성할 수 있다. 또한, 상기 수소화 규소와, 불소, 염소, 브롬, 또는 요오드를 포함하는 기체(F2, Cl2, Br2, I2, HF, HCl, HBr, HI 등)를 사용함으로써, 불소, 염소, 브롬, 또는 요오드를 포함하는 비정질 반도체 막을 형성할 수 있다. 또, 수소화 규소의 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다.
또한, 버퍼층(54)은, 타깃에 비정질 반도체를 사용하여 수소, 또는 희가스로 스퍼터링하여 비정질 반도체 막을 형성할 수 있다. 이때, 암모니아, 질소, 또는 N2O를 분위기 중에 포함시킴으로써, 질소를 포함하는 비정질 반도체 막을 형성할 수 있다. 또한, 분위기 중에 불소, 염소, 브롬, 또는 요오드를 포함하는 기체(F2, Cl2, Br2, I2, HF, HCl, HBr, HI 등)를 포함시킴으로써, 불소, 염소, 브롬, 또는 요오드를 포함하는 비정질 반도체 막을 형성할 수 있다.
또한, 버퍼층(54)으로서, LPSAS 막(53)의 표면에 플라즈마 CVD 법 또는 스퍼터링법에 의해 비정질 반도체 막을 형성한 후, 비정질 반도체 막의 표면을 수소 플 라스마, 질소 플라즈마, 또는 할로겐 플라즈마로 처리하고, 비정질 반도체 막의 표면을 수소화, 질소화, 또는 할로겐화하여도 좋다. 또는, 비정질 반도체 막의 표면을, 헬륨 플라즈마, 네온 플라즈마, 아르곤 플라즈마, 크립톤 플라즈마 등으로 처리하여도 좋다.
버퍼층(54)은, 결정립을 포함하지 않는 비정질 반도체 막으로 형성하는 것이 바람직하다. 따라서, 주파수가 수십 MHz 내지 수백 MHz의 고주파 플라즈마 CVD법, 또는 마이크로파 플라즈마 CVD 법으로 형성하는 경우는, 결정립을 포함하지 않는 비정질 반도체 막이 되도록, 성막 조건을 제어하는 것이 바람직하다.
버퍼층(54)은 후의 소스 영역 및 드레인 영역의 형성 프로세스에 있어서, 일부 에칭한다. 그 때에, LPSAS 막(53)이 드러나지 않도록 버퍼층(54)의 일부가 잔존하는 두께로 형성하는 것이 바람직하다. 대표적으로는, 100 nm 이상 400 nm 이하, 바람직하게는 200 nm 이상 300 nm 이하의 두께로 형성하는 것이 바람직하다. 박막 트랜지스터의 인가 전압이 높은(예를 들면 15 V 정도) 표시 장치, 대표적으로는 액정 표시 장치에 있어서, 버퍼층(54)의 막 두께를 상기 범위에 나타내도록 두껍게 형성하면, 내압이 높아지고, 박막 트랜지스터에 높은 전압이 인가되더라도, 박막 트랜지스터가 열화되는 것을 회피할 수 있다.
또, 버퍼층(54)에는, 인이나 붕소 등의 일 도전형을 부여하는 불순물이 첨가되어 있지 않다. LPSAS 막(53)에는 문턱치를 제어하기 위해서 미량의 붕소를 포함시키고 있기 때문에, 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)으로부터 불순물이 LPSAS 막으로 확산하지 않도록, 버퍼층(54)이 배리어층으로서 기능하 고 있다. 버퍼층을 형성하지 않는 경우, LPSAS 막과 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)이 접하여 버리면, 후의 에칭 공정이나 가열 처리에 의해 불순물이 이동하고, 문턱치 제어가 곤란하게 될 우려가 있다.
더욱이 버퍼층(54)을 LPSAS 막(53)의 표면 위에 형성함으로써, LPSAS 막(53)에 포함되는 결정립 표면의 자연 산화를 방지할 수 있다. 특히, 비정질 반도체와 미결정립이 접하는 영역에서는, 국부 응력에 의해 균열이 생기기 쉽다. 이 균열이 산소에 닿으면 결정립은 산화되고, 산화규소가 형성된다.
비정질 반도체 막인 버퍼층(54)의 에너지 갭이 LPSAS 막(53)과 비교하여 크고 (비정질 반도체 막의 에너지 갭은 1.6eV 내지 1.8eV, LPSAS 막(53)의 에너지 갭은 1.1 내지 1.5eV), 또한 저항이 높고, 이동도가 낮고, LPSAS 막(53)의 1/5 내지 1/10이다. 따라서, 후에 형성되는 박막 트랜지스터에 있어서, 소스 영역 및 드레인 영역과, LPSAS 막(53)의 사이에 형성되는 버퍼층은 고저항 영역으로서 기능하고, LPSAS 막(53)이 채널 형성 영역으로서 기능한다. 따라서, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 상기 박막 트랜지스터를 표시 장치의 스위칭 소자로서 사용한 경우, 표시 장치의 콘트라스트를 향상시킬 수 있다.
또, LPSAS 막(53) 위에, 플라즈마 CVD 법에 의해 버퍼층(54)을 300℃ 내지 400℃의 온도에서 성막하는 것이 바람직하다. 이 성막 처리에 의해 수소가 LPSAS 막(53)에 공급되고, LPSAS 막(53)을 수소화한 것과 동등한 효과가 얻어진다. 즉, LPSAS 막(53) 위에 버퍼층(54)을 퇴적함으로써, LPSAS 막(53)에 수소를 확산시켜, 댕글링 본드를 종단할 수 있다.
또한, 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)은, n 채널형의 박막 트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 인을 첨가하면 좋고, 수소화 규소에 PH3 등의 불순물 기체를 가하면 좋다. 또한, p 채널형의 박막 트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 붕소를 첨가하면 좋고, 수소화 규소에 B2H6 등의 불순물 기체를 가하면 좋다. 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)은 미결정 반도체, 또는 비정질 반도체로 형성할 수 있다. 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)은 2 nm 이상 50 nm 이하의 두께로 형성한다. 일 도전형을 부여하는 불순물이 첨가된 반도체 막의 막 두께를, 얇게 함으로써 스루풋을 향상시킬 수 있다.
이어서, 도 2a에 도시하는 바와 같이, 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55) 위에 레지스트 마스크(56)를 형성한다. 레지스트 마스크(56)는 포토리소그래피기술 또는 잉크젯법에 의해 형성한다. 여기에서는, 제 2 포토마스크를 사용하여, 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55) 위에 도포된 레지스트를 노광 현상하고, 레지스트 마스크(56)를 형성한다.
이어서, 레지스트 마스크(56)를 사용하여 LPSAS 막(53), 버퍼층(54), 및 도전형을 부여하는 불순물이 첨가된 반도체 막(55)을 에칭하여 분리하고, 도 2b에 도시하는 바와 같이, LPSAS 막(61), 버퍼층(62), 및 일 도전형을 부여하는 불순물이 첨가된 반도체 막(63)을 형성한다. 이 후, 레지스트 마스크(56)를 제거한다.
LPSAS 막(61), 버퍼층(62)의 단부 측면이 경사져 있음으로써, 버퍼층(62) 위 에 형성되는 소스 영역 및 드레인 영역과 LPSAS 막(61)의 사이에 누설 전류가 생기는 것을 방지할 수 있다. 또한, 소스 전극 및 드레인 전극과, LPSAS 막(61)의 사이에 누설 전류가 생기는 것을 방지할 수 있다. LPSAS 막(61) 및 버퍼층(62)의 단부 측면의 경사각도는, 90° 내지 30°, 바람직하게는 80° 내지 45° 이다. 이러한 각도로 함으로써, 단차 형상에 의한 소스 전극 또는 드레인 전극의 단선을 막을 수 있다.
다음에, 도 2c에 도시하는 바와 같이, 일 도전형을 부여하는 불순물이 첨가된 반도체 막(63) 및 게이트 절연막(52c)을 덮도록 도전막(65a 내지 65c)을 형성한다. 도전막(65a 내지 65c)은, 알루미늄, 구리, 또는 실리콘, 티탄, 네오듐, 스칸듐, 몰리브덴 등의 내열성 향상 원소 또는 힐록 방지 원소가 첨가된 알루미늄합금의 단층 또는 적층으로 형성하는 것이 바람직하다. 또한, 일 도전형을 부여하는 불순물이 첨가된 반도체 막과 접하는 측의 막을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들의 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄합금을 형성한 적층 구조로 하여도 좋다. 또한, 알루미늄 또는 알루미늄합금의 상면 및 하면을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들의 원소의 질화물로 끼운 적층 구조로 하여도 좋다. 여기에서는, 도전막으로서는, 도전막(65a 내지 65c) 3층이 적층한 구조의 도전막을 나타내고, 도전막(65a, 65c)에 몰리브덴막, 도전막(65b)에 알루미늄 막을 사용한 적층 도전막이나, 도전막(65a, 65c)에 티탄막, 도전막(65b)에 알루미늄 막을 사용한 적층 도전막을 나타낸다. 도전막(65a 내지 65c)은, 스퍼터링법이나 진공증착법으로 형성한다.
다음에, 도 2d에 도시하는 바와 같이, 도전막(65a 내지 65c) 위에 제 3 포토마스크를 사용하여 레지스트 마스크(66)를 형성하고, 도전막(65a 내지 65c)의 일부를 에칭하여 한 쌍의 소스 전극 및 드레인 전극(71a 내지 71c)을 형성한다. 도전막(65a 내지 65c)을 웨트 에칭하면, 도전막(65a 내지 65c)이 선택적으로 에칭된다. 이 결과, 도전막을 등방적으로 에칭하기 때문에, 레지스트 마스크(66)보다 면적이 작은 소스 전극 및 드레인 전극(71a 내지 71c)을 형성할 수 있다.
다음에, 도 3a에 도시하는 바와 같이, 레지스트 마스크(66)를 사용하여 일 도전형을 부여하는 불순물이 첨가된 반도체 막(63)을 에칭하고, 한 쌍의 소스 영역 및 드레인 영역(72)을 형성한다. 또한, 상기 에칭 공정에 있어서, 버퍼층(62)의 일부도 에칭한다. 일부 에칭된, 오목부(홈)가 형성된 버퍼층을 버퍼층(73)으로 나타낸다. 소스 영역 및 드레인 영역의 형성 공정과, 버퍼층의 홈을 동일 공정에서 형성할 수 있다. 버퍼층의 오목부(홈)의 깊이를 버퍼층의 가장 막 두께가 두꺼운 영역의 1/2 내지 1/3로 함으로써, 소스 영역 및 드레인 영역의 거리를 떼는 것이 가능하기 때문에, 소스 영역 및 드레인 영역 사이에서의 누설 전류를 저감할 수 있다. 이 후, 레지스트 마스크(66)를 제거한다.
특히 드라이 에칭 등에서 사용하는 플라즈마에 노출되면 레지스트 마스크는 변질되고, 레지스트 제거 공정에서 완전히 제거되지는 않으며, 잔사가 남는 것을 막기 위해서 버퍼층을 50 nm 정도 에칭한다. 레지스트 마스크(66)는, 도전막(65a 내지 65c)의 일부의 에칭 처리와, 소스 영역 및 드레인 영역(72)의 형성시의 에칭 처리의 2회에 사용되고 있고, 어느 쪽이라도 드라이 에칭을 사용하는 경우에는, 잔 사가 남기 쉽기 때문에, 잔사를 완전히 제거할 때에 에칭되어도 좋은 버퍼층의 막 두께를 두껍게 형성하는 것은 유효하다. 또한, 버퍼층(73)은 드라이 에칭 시에 플라즈마 대미지가 LPSAS 막(61)에 주어지는 것을 방지할 수도 있다.
다음에, 도 3b에 도시하는 바와 같이, 소스 전극 및 드레인 전극(71a 내지 71c), 소스 영역 및 드레인 영역(72), 버퍼층(73), LPSAS 막(61), 및 게이트 절연막(52c)을 덮는 절연막(76)을 형성한다. 절연막(76)은, 게이트 절연막(52a, 52b, 52c)과 동일한 성막 방법을 사용하여 형성할 수 있다. 또, 절연막(76)은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것으로, 치밀한 막이 바람직하다. 또한, 절연막(76)에 질화규소막을 사용함으로써, 버퍼층(73)중의 산소 농도를 5×1019atoms/㎤ 이하, 바람직하게는 1×1019atoms/㎤ 이하로 할 수 있다.
도 3b에 도시하는 바와 같이, 소스 전극 및 드레인 전극(71a 내지 71c)의 단부와, 소스 영역 및 드레인 영역(72)의 단부는 일치하지 않고 어긋난 형상이 됨으로써, 소스 전극 및 드레인 전극(71a 내지 71c)의 단부의 거리가 멀어지기 때문에, 소스 전극 및 드레인 전극간의 누설 전류나 단락을 방지할 수 있다. 또한, 소스 전극 및 드레인 전극(71a 내지 71c)의 단부와, 소스 영역 및 드레인 영역(72)의 단부는 일치하지 않고 어긋난 형상이기 때문에, 소스 전극 및 드레인 전극(71a 내지 71c) 및 소스 영역 및 드레인 영역(72)의 단부에 전계가 집중되지 않고, 게이트 전극(51)과, 소스 전극 및 드레인 전극(71a 내지 71c)의 사이에서의 누설 전류를 방 지할 수 있다. 따라서, 신뢰성이 높고 또한 내압이 높은 박막 트랜지스터를 제작할 수 있다. 또한, 채널 도프가 행하여져, 문턱치 제어된 박막 트랜지스터를 제작할 수 있다.
이상의 공정에 의해, 채널 에치형의 박막 트랜지스터(74)를 형성할 수 있다.
본 실시 형태에서 제시하는 박막 트랜지스터는, 게이트 전극 위에 게이트 절연막, LPSAS 막, 버퍼층, 소스 영역 및 드레인 영역, 소스 전극 및 드레인 전극이 적층되고, 채널 형성 영역으로서 기능하는 LPSAS 막의 표면을 버퍼층이 덮는다. 또한, 버퍼층의 일부에는 오목부(홈)가 형성되어 있고, 상기 오목부 이외의 영역이 소스 영역 및 드레인 영역으로 덮인다. 즉, 버퍼층에 형성되는 오목부에 의해, 소스 영역 및 드레인 영역의 거리가 떨어져 있기 때문에, 소스 영역 및 드레인 영역 사이에서의 누설 전류를 저감할 수 있다. 또한, 버퍼층의 일부를 에칭함으로써 오목부를 형성하기 때문에, 소스 영역 및 드레인 영역의 형성 공정에서 발생하는 에칭 잔사를 제거할 수 있으므로, 잔사를 통하여 소스 영역 및 드레인 영역에 누설 전류(기생 채널)가 발생하는 것을 회피할 수 있다.
또한, 채널 형성 영역으로서 기능하는 LPSAS 막과 소스 영역 및 드레인 영역의 사이에, 버퍼층이 형성되어 있다. 또한, LPSAS 막의 표면이 버퍼층으로 덮여 있다. 고저항의 버퍼층은 LPSAS 막과, 소스 영역 및 드레인 영역의 사이로까지 연장되어 있기 때문에, 박막 트랜지스터에 누설 전류가 발생하는 것을 저감할 수 있는 동시에, 높은 전압의 인가에 의한 열화를 저감할 수 있다. 또한, 버퍼층과, LPSAS 막과, 소스 영역 및 드레인 영역은, 모두 게이트 전극과 겹치는 영역 위에 형성된다. 따라서, 게이트 전극의 단부 형상에 영향을 받지 않은 구조라고 할 수 있다. 게이트 전극을 적층 구조로 한 경우, 하층으로서 알루미늄을 사용하면, 게이트 전극 측면에 알루미늄이 노출되어, 힐록이 발생할 우려가 있지만, 더욱이 소스 영역 및 드레인 영역을 게이트 전극 단부와도 겹치지 않는 구성으로 함으로써, 게이트 전극 측면과 겹치는 영역에서 단락이 발생하는 것을 막을 수 있다. 또한, LPSAS 막의 표면에 수소로 표면이 종단된 비정질 반도체 막이 버퍼층으로서 형성되어 있기 때문에, LPSAS 막의 산화를 방지할 수 있는 동시에, 소스 영역 및 드레인 영역의 형성 공정에 발생하는 에칭 잔사가 LPSAS 막에 혼입되는 것을 막을 수 있다. 따라서, 전기 특성이 우수하고, 또한 내압이 우수한 박막 트랜지스터를 형성할 수 있다.
또한, 박막 트랜지스터의 채널 길이를 짧게 할 수 있어, 박막 트랜지스터의 평면적을 축소할 수 있다.
다음에, 절연막(76)에 제 4 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 절연막(76)의 일부를 에칭하여 콘택트 홀을 형성하고, 상기 콘택트 홀에 있어서 소스 전극 또는 드레인 전극(71c)에 접하는 화소 전극(77)을 형성한다. 또, 도 3c는 도 4의 쇄선 A-B의 단면도에 상당한다.
도 4에 도시하는 바와 같이, 소스 영역 및 드레인 영역(72)의 단부는, 소스 전극 및 드레인 전극(71c)의 단부의 외측에 위치하는 것을 알 수 있다. 또한, 버퍼층(73)의 단부는 소스 전극 및 드레인 전극(71c) 및 소스 영역 및 드레인 영역(72)의 단부의 외측에 위치한다. 또한, 소스 전극 및 드레인 전극의 한쪽은 소 스 전극 및 드레인 전극의 다른 쪽을 둘러싸는 형상(구체적으로는, U자형, C자형)이다. 따라서, 캐리어가 이동하는 영역의 면적을 증가시킬 수 있기 때문에, 전류량을 늘릴 수 있고, 박막 트랜지스터의 면적을 축소할 수 있다. 또한, 게이트 전극 위에 있어서, LPSAS 막, 소스 전극 및 드레인 전극이 중첩되어 있기 때문에, 게이트 전극의 요철의 영향이 적고, 피복율의 저감 및 누설 전류의 발생을 억제할 수 있다. 또, 소스 전극 또는 드레인 전극의 한쪽은, 소스 배선 또는 드레인 배선으로서도 기능한다.
또한, 화소 전극(77)은, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티탄을 포함하는 인듐산화물, 산화티탄을 포함하는 인듐주석산화물, 인듐주석산화물, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극(77)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 10000Ω/?이하, 파장 550 nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 O.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
여기에서는, 화소 전극(77)으로서는, 스퍼터링법에 의해 인듐주석산화물막을 성막한 후, 인듐주석산화물막 위에 레지스트를 도포한다. 다음에, 제 5 포토마스크를 사용하여 레지스트를 노광 및 현상하고, 레지스트 마스크를 형성한다. 다음에, 레지스트 마스크를 사용하여 인듐주석산화물막을 에칭하여 화소 전극(77)을 형성한다.
이상에 의해 표시 장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
(실시 형태 2)
본 실시 형태는 실시 형태 1과 일부 다른 공정을 이하에 설명한다. 실시 형태 1과는 일부 다를 뿐이므로, 도 5에 있어서 도 1과 동일한 개소에는 동일한 부호를 사용하고, 동일한 공정의 상세한 설명은 생략한다.
우선, 실시 형태 1과 동일하게 하여 도 5a의 상태를 얻는다. 도 5a는 도 1a과 동일하다. 기판(50) 위에 게이트 전극(51)을 형성한 후, 그 게이트 전극(51) 위에, 게이트 절연막(52a, 52b, 52c), 미결정 반도체 막(23a)을 순차로 형성한다.
도 5b에 도시하는 바와 같이, 미결정 반도체 막에 대하여 1회째의 LP 처리를 하여, LPSAS 막(33a)을 형성한다. 미리, LP 처리를 하여 미결정 반도체 막의 결정성을 향상시켜 두면, 이온 주입에 의해 완전히 비정질 반도체 막이 되는 것을 막을 수 있다.
이어서, 도 5c에 도시하는 바와 같이 이온 주입법에 의해 LPSAS 막(33a)에 대하여 붕소를 미량으로 첨가한다. 이온 주입함으로써, LPSAS 막(33a)에 비하여, 붕소를 포함하는 미결정 반도체 막(33b)은 결정성이 저하된다. 또, 1회째의 LP 처리에서의 레이저 빔의 조사에 의해 LPSAS 막(33a) 표면에 산화막이 형성된 경우, 그대로 이온 주입을 하고, 이온 주입 후에 제거하는 것이 바람직하다. 이 산화막은 표면 보호막으로서 기능할 수 있다.
이어서, 도 5d에 도시하는 바와 같이 2회째의 LP 처리를 한다. 2회째의 LP 처리에 의해, 결정성이 개선되고, 막중의 붕소를 활성화시킬 수 있다. 또한, 1회째의 LP 처리와 2회째의 LP 처리는 같은 조건이 아니어도 좋다. 2회째의 LP 처리전에 미결정 반도체 막(33b) 표면을 세정하는 것이 바람직하다.
또한, 2회째의 LP 처리 대신에 열 처리를 하여도 좋다. 이 열 처리의 온도는, 미결정 반도체 막을 용융시키는 온도 미만이고, 또한, 막중의 붕소를 활성화시키는 온도 이상이면 좋다.
이어서, 도 5e에 도시하는 바와 같이 LPSAS 막(53) 위에 버퍼층(54) 및 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)을 형성한다. 도 5e는 도 1d와 동일하다. 또한, 2회째의 LP 처리 시에 형성되는 산화막은 버퍼층(54)을 형성하기 전에 제거하는 것이 바람직하다.
실시 형태 1에 비하여 공정수는 증가하지만, 실시 형태 1에 비하여 결정성이 보다 개선된 LPSAS 막을 얻을 수 있다.
이후의 공정은, 실시 형태 1과 동일하기 때문에, 여기에서는 생략한다.
또한, 본 실시 형태는 실시 형태 1과 자유롭게 조합할 수 있다.
(실시 형태 3)
본 실시 형태는 실시 형태 1과 일부 다른 공정을 이하에 설명한다. 실시 형태 1과는 일부 다를 뿐이므로, 도 6에 있어서 도 1과 동일한 개소에는 동일한 부호 를 사용하고, 동일한 공정의 상세한 설명은 생략한다.
본 실시 형태에서는 p형을 부여하는 불순물 원소를 성막과 동시에 첨가하고, p형을 부여하는 불순물 원소를 미량으로 포함하는 미결정 반도체 막을 성막한 후, LP 처리를 하는 공정을 설명한다.
우선, 실시 형태 1과 동일하게 하여 기판(50) 위에 게이트 전극(51)을 형성한 후, 그 게이트 전극(51) 위에, 게이트 절연막(52a, 52b, 52c)을 형성한다. 그리고, 도 6a에 도시하는 바와 같이, 문턱치 제어를 목적으로 한 불순물 원소를 의도적으로 포함시킨 미결정 반도체 막(43)을 성막한다.
p형을 부여하는 불순물 원소로서는, 대표적으로는 붕소이고, B2H6, BF3 등의 불순물 기체를 1ppm 내지 100Oppm, 바람직하게는 1 내지 100ppm의 비율로 수소화 규소에 혼입시키면 좋다. 그리고 미결정 반도체 막(43)에 포함되는 붕소의 농도(SIMS 측정 농도)를, 예를 들면 1×1014 내지 6×1016atoms/㎤로 하면 좋다.
이어서, 성막 직후의 미결정 반도체 막(43)보다도 결정성을 개선하기 위해서, 미결정 반도체 막의 표면측으로부터 레이저 빔을 조사한다. 레이저 빔의 에너지는 미결정 반도체 막이 용융하지 않는 에너지로 조사한다. 레이저 빔의 조사에 의해, 도 6b에 도시하는 바와 같이, 결정성이 개선된 LPSAS 막(53)을 형성할 수 있다.
성막시에 미량의 붕소를 포함하여 미결정 반도체 막을 형성하고, 성막 후에 LP 처리를 하는 경우에는, 붕소를 활성화시키지 않아도 되기 때문에, 여기에서의 LP 처리는, 결정성의 개선이 이루어지는 레이저 빔 조사 조건으로 하면 좋다.
성막시에 미량의 붕소를 포함하여 미결정 반도체 막을 형성하고, 성막 후에 LP 처리를 하는 본 실시 형태로 함으로써, 공정수가 저감되므로, 양산에 적합한 공정이라고 할 수 있다.
또한, 이온 주입 장치나 이온 도핑 장치를 사용한 경우, 도핑 조건에 따라서는, 이온 첨가시에 미결정 반도체 막에 대미지를 주어 버리고, 또한 게이트 절연막에 대미지를 주어 버릴 우려가 있다. 성막시에 미량의 붕소를 포함하여 미결정 반도체 막을 형성하는 경우에는, 이러한 대미지를 주지 않고 박막 트랜지스터를 제작할 수 있다.
이어서, 도 6c에 도시하는 바와 같이, LPSAS 막(53) 위에 버퍼층(54) 및 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)을 형성한다. 도 6c는 도 1d와 동일하다. 또한, LP 처리 시에 형성되는 산화막은 버퍼층(54)을 형성하기 전에 제거하는 것이 바람직하다.
이후의 공정은, 실시 형태 1과 동일하기 때문에, 여기에서는 생략한다.
또한, 본 실시 형태는 실시 형태 1과 자유롭게 조합할 수 있다.
(실시 형태 4)
본 실시 형태는 실시 형태 1과 일부 다른 공정을 이하에 설명한다. 실시 형태 1과는 일부 다를 뿐이므로, 도 7에 있어서 도 1과 동일한 개소에는 동일한 부호를 사용하고, 동일한 공정의 상세한 설명은 생략한다.
우선, 실시 형태 1과 동일하게 하여 도 7a의 상태를 얻는다. 도 7a는 도 1c 와 동일하다. 기판(50) 위에 게이트 전극(51)을 형성한 후, 그 게이트 전극(51) 위에, 게이트 절연막(52a, 52b, 52c), 미결정 반도체 막을 순차로 형성한다. 그리고, 문턱치 제어를 위해, 미결정 반도체 막에 일 도전성을 부여하는 불순물 원소를 이온 주입법에 의해 의도적으로 첨가한다. 이어서, 성막 직후의 미결정 반도체 막보다도 결정성을 개선하기 위해서, 미결정 반도체 막의 표면측으로부터 레이저 빔을 조사한다. 이 LP 처리에 의해, LPSAS 막(53)을 형성한다.
이어서, 도 7b에 도시하는 바와 같이, LPSAS 막(53) 표면을 수소 플라즈마, 질소 플라즈마, 또는 할로겐 플라즈마로 처리한다. 레이저 빔의 조사에 의해 LPSAS 막(53) 표면에 산화막이 형성된 경우에는, 후에 형성되는 버퍼층을 형성하기 전에 제거하는 것이 바람직하다. 여기에서는, LPSAS 막(53) 표면의 산화막을 제거한 후에, LPSAS 막(53) 표면에 대하여 수소 플라즈마 처리를 한다. 후에 형성하는 버퍼층과의 계면을 청정한 것으로 하기 위해서, 수소 플라즈마, 질소 플라즈마, 또는 할로겐 플라즈마로 처리한다. 또한, 수소 플라즈마, 질소 플라즈마, 또는 할로겐 플라즈마로 처리함으로써, LPSAS 막(53) 표면에 산화막이 형성되기 어려운 표면으로 할 수 있다.
LPSAS 막(53) 표면에 산화막이 형성되는 것을 방지함으로써, 문턱치 전압의 상승을 억제할 수 있다.
이어서, 도 7c에 도시하는 바와 같이, LPSAS 막(53) 위에 버퍼층(54) 및 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)을 형성한다. 도 7c는 도 1d와 동일하다.
이후의 공정은 실시 형태 1과 동일하기 때문에, 여기에서는 생략한다.
또한, 본 실시 형태는 실시 형태 1 내지 3의 어느 하나와 자유롭게 조합할 수 있다.
(실시 형태 5)
실시 형태 1과는 다른 박막 트랜지스터의 제작 방법에 관해서, 도 8 내지 도 12를 사용하여 설명한다. 여기에서는, 상기 실시 형태 1보다 포토마스크 수를 삭감할 수 있는 프로세스를 사용하여 박막 트랜지스터를 제작하는 공정에 관해서 제시한다.
실시 형태 1에 제시한 도 1a와 같이, 기판(50) 위에 도전막을 형성하고, 도전막 위에 레지스트를 도포하고, 제 1 포토마스크를 사용한 포토리소 그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 도전막의 일부를 에칭하고, 게이트 전극(51)을 형성한다. 다음에, 게이트 전극(51) 위에, 게이트 절연막(52a, 52b, 52c), 미결정 반도체 막(23a)을 순차로 형성한다.
다음에, 실시 형태 1에 제시한 도 1b와 같이, 문턱치 제어의 목적으로 미량의 붕소를 이온 주입하여 미결정 반도체 막(23b)을 형성한다.
다음에, 실시 형태 1에 제시한 도 1c와 같이, 레이저 빔을 조사하고, LPSAS 막(53)을 형성한다. 다음에, 실시 형태 1에 제시한 도 1d와 같이, LPSAS 막(53) 위에, 버퍼층(54), 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55)을 순차로 형성한다.
다음에, 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55) 위에 도전 막(65a 내지 65c)을 형성한다. 다음에, 도 9a에 도시하는 바와 같이, 도전막(65a) 위에 레지스트(80)를 도포한다.
레지스트(80)는, 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있다. 여기에서는, 포지티브형 레지스트를 사용하여 나타낸다.
다음에, 제 2 포토마스크로서 다계조 마스크(59)를 사용하여, 레지스트(80)에 광을 조사하고, 레지스트(80)를 노광한다.
여기에서, 다계조 마스크(59)를 사용한 노광에 관해서, 도 8을 사용하여 설명한다.
다계조 마스크란, 노광 부분, 중간 노광 부분, 및 미노광 부분에 3개의 노광 레벨을 행할 수 있는 마스크이고, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토마스크의 매수를 삭감할 수 있다.
다계조 마스크의 대표예로서는, 도 8a에 도시하는 바와 같은 그레이톤 마스크(59a), 도 8c에 도시하는 바와 같은 하프톤(halftone) 마스크(59b)가 있다.
도 8a에 도시하는 바와 같이, 그레이톤 마스크(59a)는, 투광성을 갖는 기판(163) 및 그 위에 형성되는 차광부(164) 및 회절격자(165)로 구성된다. 차광부(164)에 있어서는, 빛의 투과량이 0% 이다. 한편, 회절격자(165)는 슬릿, 도트, 메쉬 등의 광 투과부의 간격을, 노광에 사용하는 빛의 해상도 한계 이하의 간격으로 함으로써, 빛의 투과량을 제어할 수 있다. 또, 회절격자(165)는, 주기적인 슬릿, 도트, 메쉬, 또는 비주기적인 슬릿, 도트, 메쉬의 어느 것이라도 사용할 수 있 다.
투광성을 갖는 기판(163)은, 석영 등의 투광성을 갖는 기판을 사용할 수 있다. 차광부(164) 및 회절격자(165)는, 크롬이나 산화크롬 등의 빛을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
그레이톤 마스크(59a)에 노광광을 조사한 경우, 도 8b에 도시하는 바와 같이, 차광부(164)에 있어서는, 광 투과량(166)은 0%이고, 차광부(164) 및 회절격자(165)가 형성되어 있지 않은 영역에서는 광 투과량(166)은 100% 이다. 또한, 회절격자(165)에 있어서는, 10% 내지 70%의 범위에서 조정 가능하다. 회절격자(165)에 있어서의 빛의 투과량의 조정은 회절격자의 슬릿, 도트, 또는 메쉬의 간격 및 피치의 조정에 의해 가능하다.
도 8c에 도시하는 바와 같이, 하프톤 마스크(59b)는, 투광성을 갖는 기판(163) 및 그 위에 형성되는 반투과부(167) 및 차광부(168)로 구성된다. 반투과부(167)는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부(168)는 크롬이나 산화크롬 등의 빛을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
하프톤 마스크(59b)에 노광광을 조사한 경우, 도 8d에 도시하는 바와 같이, 차광부(168)에 있어서는, 광 투과량(169)은 0%이고, 차광부(168) 및 반투과부(167)가 형성되어 있지 않은 영역에서는 광 투과량(169)은 100% 이다. 또한, 반투과부(167)에 있어서는, 10% 내지 70%의 범위에서 조정 가능하다. 반투과부(167)에 있어서는 광의 투과량의 조정은, 반투과부(167)의 재료에 의해 조정에 의해 가능하다.
다계조 마스크를 사용하여 노광한 후, 현상함으로써, 도 9b에 도시하는 바와 같이, 막 두께가 다른 영역을 갖는 레지스트 마스크(81)를 형성할 수 있다.
다음에, 레지스트 마스크(81)에 의해, LPSAS 막(53), 버퍼층(54), 일 도전형을 부여하는 불순물이 첨가된 반도체 막(55), 및 도전막(65a 내지 65c)을 에칭하여 분리한다. 이 결과, 도 10a에 도시하는 바와 같은, LPSAS 막(61), 버퍼층(62), 일 도전형을 부여하는 불순물이 첨가된 반도체 막(63), 및 도전막(85a 내지 85c)을 형성할 수 있다. 또, 도 10a는 도 12a의 A-B에서의 단면도에 상당한다(단 레지스트 마스크(86)를 제외함).
다음에, 레지스트 마스크(81)를 애싱한다. 이 결과, 레지스트의 면적이 축소되어, 두께가 얇아진다. 이때, 막 두께가 얇은 영역의 레지스트(게이트 전극(51)의 일부와 중첩하는 영역)는 제거되고, 도 10a에 도시하는 바와 같이, 분리된 레지스트 마스크(86)를 형성할 수 있다.
다음에, 레지스트 마스크(86)를 사용하여, 도전막(85a 내지 85c)을 에칭하여 분리한다. 이 결과, 도 10b에 도시하는 바와 같은, 한 쌍의 소스 전극 및 드레인 전극(92a 내지 92c)을 형성할 수 있다. 레지스트 마스크(86)를 사용하여 도전막(85a 내지 85c)을 웨트 에칭하면, 도전막(85a 내지 85c)이 선택적으로 에칭된다. 이 결과, 도전막을 등방적으로 에칭하기 위해서, 레지스트 마스크(86)보다 면적이 작은 소스 전극 및 드레인 전극(92a 내지 92c)을 형성할 수 있다.
다음에, 레지스트 마스크(86)를 사용하고, 일 도전형을 부여하는 불순물이 첨가된 반도체 막(63)을 에칭하고, 한 쌍의 소스 영역 및 드레인 영역(88)을 형성 한다. 또, 상기 에칭 공정에 있어서, 버퍼층(62)의 일부도 에칭한다. 일부 에칭된 버퍼층을 버퍼층(87)으로 나타낸다. 또, 버퍼층(87)에는 오목부가 형성된다. 소스 영역 및 드레인 영역의 형성 공정과, 버퍼층의 홈을 동일 공정에서 형성할 수 있다. 여기에서는, 버퍼층(87)의 일부가, 레지스트 마스크(81)와 비교하여 면적이 축소된 레지스트 마스크(86)로 일부 에칭되었기 때문에, 소스 영역 및 드레인 영역(88)의 외측에 버퍼층(87)이 돌출한 형상이 된다. 이 후, 레지스트 마스크(86)를 제거한다. 또한, 소스 전극 및 드레인 전극(92a 내지 92c)의 단부와, 소스 영역 및 드레인 영역(88)의 단부는 일치하지 않고 어긋나 있고, 소스 전극 및 드레인 전극(92a 내지 92c)의 단부의 외측에, 소스 영역 및 드레인 영역(88)의 단부가 형성된다.
또, 도 10c는 도 12b의 A-B의 단면도에 상당한다. 도 12b에 도시하는 바와 같이, 소스 영역 및 드레인 영역(88)의 단부는 소스 전극 및 드레인 전극(92c)의 단부의 외측에 위치하는 것을 알 수 있다. 또한, 버퍼층(87)의 단부는 소스 전극 및 드레인 전극(92c) 및 소스 영역 및 드레인 영역(88)의 단부의 외측에 위치한다. 또한, 소스 전극 및 드레인 전극의 한쪽은 소스 영역 및 드레인 영역의 다른 쪽을 둘러싸는 형상(구체적으로는, U자형, C자형)이다. 따라서, 캐리어가 이동하는 영역의 면적을 증가시킬 수 있기 때문에, 전류량을 늘릴 수 있고, 박막 트랜지스터의 면적을 축소할 수 있다. 또한, 게이트 전극 위에 있고, 미결정 반도체 막, 소스 전극 및 드레인 전극이 중첩되어 있기 때문에, 게이트 전극의 요철의 영향이 적고, 피복율의 저감 및 누설 전류의 발생을 억제할 수 있다. 또, 소스 전극 또는 드레 인 전극의 한쪽은, 소스 배선 또는 드레인 배선으로서도 기능한다.
도 10c에 도시하는 바와 같이, 소스 전극 및 드레인 전극(92a 내지 92c)의 단부와, 소스 영역 및 드레인 영역(88)의 단부는 일치하지 않고 어긋난 형상이기 때문에, 소스 전극 및 드레인 전극(92a 내지 92c)의 단부의 거리가 멀어지기 때문에, 소스 전극 및 드레인 전극간의 누설 전류나 단락을 방지할 수 있다. 또한, 소스 전극 및 드레인 전극(92a 내지 92c)의 단부와, 소스 영역 및 드레인 영역(88)의 단부는 일치시킬 수 없고 어긋난 형상이기 때문에, 소스 전극 및 드레인 전극(92a 내지 92c) 및 소스 영역 및 드레인 영역(88)의 단부에 전계가 집중하지 않고, 게이트 전극(51)과, 소스 전극 및 드레인 전극(92a 내지 92c)의 사이에서의 누설 전류를 방지할 수 있다. 따라서, 신뢰성이 높고, 또한 내압이 높은 박막 트랜지스터를 제작할 수 있다.
이상의 공정에 의해, 채널 에치형의 박막 트랜지스터(83)를 형성할 수 있다. 또한, 2장의 포토마스크를 사용하여 박막 트랜지스터를 형성할 수 있다.
다음에, 도 11a에 도시하는 바와 같이, 소스 전극 및 드레인 전극(92a 내지 92c), 소스 영역 및 드레인 영역(88), 버퍼층(87), LPSAS 막(90), 및 게이트 절연막(52c) 위에 절연막(76)을 형성한다. 절연막(76)은, 게이트 절연막(52a, 52b, 52c)과 동일한 제작 방법으로 형성할 수 있다.
다음에, 제 3 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 절연막(76)의 일부를 에칭하여 콘택트 홀을 형성한다. 다음에, 상기 콘택트 홀에 있어서 소스 전극 또는 드레인 전극(92c)에 접하는 화소 전극(77)을 형성한다. 여기 에서는, 화소 전극(77)으로서는, 스퍼터링법에 의해 인듐주석산화물막을 성막한 후, 인듐주석산화물막 위에 레지스트를 도포한다. 다음에, 제 4 포토마스크를 사용하여 레지스트를 노광 및 현상하고, 레지스트 마스크를 형성한다. 다음에, 레지스트 마스터를 사용하여 인듐주석산화물막을 에칭하여 화소 전극(77)을 형성한다. 또, 도 11b는 도 12c의 A-B의 단면도에 상당한다.
이상에 의해, 다계조 마스크를 사용하여 마스크수를 줄이고, 표시 장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
또한, 본 실시 형태는 실시 형태 1 내지 4의 어느 하나와 자유롭게 조합할 수 있다.
(실시 형태 6)
본 실시 형태에서는 표시 장치의 일 형태로서, 실시 형태 1에서 제시하는 박막 트랜지스터를 갖는 액정 표시 장치에 관해서, 이하에 제시한다.
먼저 VA(Vertical Alignment)형의 액정 표시 장치에 관해서 제시한다. VA 형의 액정 표시 장치란, 액정 패널의 액정 분자의 배열을 제어하는 방식의 1종이다. VA 형의 액정 표시 장치는, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 본 실시 형태에서는 특히 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 별도의 방향으로 분자를 배열하도록 고안되어 있다. 이것을 멀티 도메인화 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는 멀티 도메인 설계가 고려된 액정 표시 장치에 관해서 설명한다.
도 14 및 도 15는 각각 화소 전극 및 대향 전극을 도시한다. 또, 도 14는 화소 전극이 형성되는 기판측의 평면도이고, 도면 중에 도시하는 절단선 A-B에 대응하는 단면 구조를 도 13에 도시한다. 또한, 도 15는 대향 전극이 형성되는 기판측의 평면도이다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 13은 TFT(628)와 그것에 접속하는 화소 전극(624), 및 유지용량부(630)가 형성된 기판(600)과, 대향 전극(640) 등이 형성되는 대향기판(601)이 겹쳐지고, 액정이 주입된 상태를 도시한다.
대향기판(601)에 있어서 스페이서(642)가 형성되는 위치에는, 차광막(632), 제 1 착색막(634), 제 2 착색막(636), 제 3 착색막(638), 대향 전극(640)이 형성되어 있다. 이 구조에 의해, 액정의 배향을 제어하기 위한 돌기(644)와 스페이서(642)의 높이를 다르게 하고 있다. 화소 전극(624) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극(640) 위에도 배향막(646)이 형성되어 있다. 이 사이에 액정층(650)이 형성되어 있다.
스페이서(642)는 여기에서는 주상 스페이서를 사용하여 나타내었지만 비드스페이서를 흩어지게 분포(散布)하여도 좋다. 또한, 스페이서(642)를 기판(600) 위에 형성되는 화소 전극(624) 위에 형성하여도 좋다.
기판(600) 위에는, TFT(628)와 그것에 접속하는 화소 전극(624), 및 유지용량부(630)가 형성된다. 화소 전극(624)은, TFT(628), 배선, 및 유지용량부(630)를 덮는 절연막(620), 절연막을 덮는 제 3 절연막(622)을 각각 관통하는 콘택트 홀(623)로, 배선(618)과 접속한다. TFT(628)는 실시 형태 1에서 제시하는 박막 트랜지스터를 적절하게 사용할 수 있다. 또한, 유지용량부(630)는, TFT(628)의 게이 트 배선(602)과 동일하게 형성한 제 1 용량배선(604)과, 게이트 절연막(606)과, 배선(616, 618)과 동일하게 형성한 제 2 용량배선(617)으로 구성된다.
화소 전극(624)과 액정층(650)과 대향 전극(640)이 겹침으로써, 액정 소자가 형성되어 있다.
도 14에 기판(600) 위의 구조를 도시한다. 화소 전극(624)은 실시 형태 1에서 제시한 재료를 사용하여 형성한다. 화소 전극(624)에는 슬릿(625)을 형성한다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
도 14에 도시하는 TFT(629)와 그것에 접속하는 화소 전극(626) 및 유지용량부(631)는, 각각 TFT(628)와 화소 전극(624) 및 유지용량부(630)와 동일하게 형성할 수 있다. TFT(628)와 TFT(629)는 모두 배선(616)과 접속하고 있다. 이 액정 패널의 화소(픽셀)는 화소 전극(624)과 화소 전극(626)에 의해 구성되어 있다. 화소 전극(624)과 화소 전극(626)은 서브 픽셀이다.
도 15에 대향기판측의 구조를 도시한다. 차광막(632) 위에 대향 전극(640)이 형성되어 있다. 대향 전극(640)은, 화소 전극(624)과 동일한 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성되어 있다. 또한, 차광막(632)의 위치에 맞추어서 스페이서(642)가 형성되어 있다.
이 화소 구조의 등가회로를 도 16에 도시한다. TFT(628)와 TFT(629)는, 모두 게이트 배선(602), 배선(616)과 접속하고 있다. 이 경우, 용량배선(604)과 용량배선(605)의 전위를 다르게 함으로써, 액층 소자(651)와 액정 소자(652)의 동작 을 다르게 할 수 있다. 즉, 용량배선(604)과 용량배선(605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 확대하고 있다.
슬릿(625)을 형성한 화소 전극(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 변형(경사 전계)이 발생한다. 이 슬릿(625)과, 대향기판(601)측의 돌기(644)를 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어함으로써, 액정이 배향하는 방향을 장소에 따라서 다르게 한다. 즉, 멀티 도메인화하여 액정 패널의 시야각을 확대한다.
다음에, 상기와는 다른 VA 형의 액정 표시 장치에 관해서, 도 17 내지 도 20을 사용하여 설명한다.
도 17과 도 18은, VA 형 액정 패널의 화소 구조를 도시한다. 도 18은 기판(600)의 평면도이고, 도면중에 도시하는 절단선 Y-Z에 대응하는 단면 구조를 도 17에 도시한다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
이 화소 구조는, 하나의 화소에 복수의 화소 전극이 있고, 각각의 화소 전극에 TFT가 접속되어 있다. 각 TFT는 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에 있어서, 개개의 화소 전극에 인가하는 신호를, 독립하여 제어하는 구성을 갖는다.
화소 전극(624)은 콘택트 홀(623)에 있어서, 배선(618)으로 TFT(628)와 접속하고 있다. 또한, 화소 전극(626)은 콘택트 홀(627)에 있어서, 배선(619)으로 TFT(629)와 접속하고 있다. TFT(628)의 게이트 배선(602)과, TFT(629)의 게이트 배선(603)에는, 다른 게이트 신호를 줄 수 있도록 분리되어 있다. 한편, 데이터선 으로서 기능하는 배선(616)은, TFT(628)와 TFT(629)에서 공통으로 사용되고 있다. TFT(628)와 TFT(629)는 실시 형태 1에서 제시하는 박막 트랜지스터를 적절하게 사용할 수 있다.
화소 전극(624)과 화소 전극(626)의 형상은 다르고, 슬릿(625)에 의해서 분리되어 있다. V 자형으로 넓어지는 화소 전극(624)의 외측을 둘러싸도록 화소 전극(626)이 형성되어 있다. 화소 전극(624)과 화소 전극(626)에 인가하는 전압의 타이밍을, TFT(628) 및 TFT(629)에 의해 다르게 함으로써, 액정의 배향을 제어하고 있다. 이 화소 구조의 등가회로를 도 20에 도시한다. TFT(628)는 게이트 배선(602)과 접속하고, TFT(629)는 게이트 배선(603)과 접속하고 있다. 게이트 배선(602)과 게이트 배선(603)은 다른 게이트 신호를 줌으로써, TFT(628)와 TFT(629)의 동작 타이밍을 다르게 할 수 있다.
대향기판(601)에는, 차광막(632), 제 2 착색막(636), 대향 전극(640)이 형성되어 있다. 또한, 제 2 착색막(636)과 대향 전극(640)의 사이에는 평탄화막(637)이 형성되고, 액정의 배향 흐트러짐을 막고 있다. 도 19에 대향기판측의 구조를 도시한다. 대향 전극(640)은 다른 화소간에서 공통화되어 있는 전극이지만, 슬릿(641)이 형성되어 있다. 이 슬릿(641)과, 화소 전극(624) 및 화소 전극(626)측의 슬릿(625)을 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 이로써, 액정이 배향하는 방향을 장소에 따라서 다르게 할 수 있고, 시야각을 확대하고 있다.
화소 전극(624)과 액정층(650)과 대향 전극(640)이 겹침으로써, 제 1 액정 소자가 형성되어 있다. 또한, 화소 전극(626)과 액정층(650)과 대향 전극(640)이 겹침으로써, 제 2 액정 소자가 형성되어 있다. 또한, 1화소에 제 1 액정 소자와 제 2 액정 소자가 형성된 멀티 도메인 구조이다.
다음에, 횡전계 방식의 액정 표시 장치에 관해서 제시한다. 횡전계 방식은, 셀내의 액정 분자에 대하여 수평방향으로 전계를 가함으로써 액정을 구동하여 계조 표현하는 방식이다. 이 방식에 의하면, 시야각을 약 180도로까지 확대할 수 있다. 이하의 설명에서는, 횡전계 방식을 채용하는 액정 표시 장치에 관해서 설명한다.
도 21은, TFT(628)와 그것에 접속하는 화소 전극(624)이 형성된 기판(600)과, 대향기판(601)을 겹치고, 액정을 주입한 상태를 도시한다. 대향기판(601)에는 차광막(632), 제 2 착색막(636), 평탄화막(637) 등이 형성되어 있다. 화소 전극은 기판(600)측에 있기 때문에, 대향기판(601)측에는 형성되어 있지 않다. 기판(600)과 대향기판(601)의 사이에 액정층(650)이 형성되어 있다.
기판(600) 위에는, 제 1 화소 전극(607) 및 제 1 화소 전극(607)에 접속하는 용량배선(604), 및 및 실시 형태 1에서 제시하는 TFT(628)가 형성된다. 제 1 화소 전극(607)은, 실시 형태 1에서 제시하는 화소 전극(77)과 동일한 재료를 사용할 수 있다. 또한, 제 1 화소 전극(607)은 대략 화소의 형상으로 구획화한 형상으로 형성한다. 또, 제 1 화소 전극(607) 및 용량배선(604) 위에는 게이트 절연막(606)이 형성된다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 패널에 있어서 비디오 신호를 싣는 데이터선이고 일 방향으로 신장 하는 배선인 동시에, 소스 영역(610)과 접속하고, 소스 및 드레인의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른 쪽의 전극이 되어, 제 2 화소 전극(624)과 접속하는 배선이다.
배선(616), 배선(618) 위에 제 2 절연막(620)이 형성된다. 또한, 절연막(620) 위에는, 절연막(620)에 형성되는 콘택트 홀에 있어서, 배선(618)에 접속하는 제 2 화소 전극(624)이 형성된다. 화소 전극(624)은 실시 형태 1에서 제시한 화소 전극(77)과 동일한 재료를 사용하여 형성한다.
이렇게 하여, 기판(600) 위에 TFT(628)와 그것에 접속하는 제 1 화소 전극(624)이 형성된다. 또, 유지용량은 제 1 화소 전극(607)과 제 2 화소 전극(624)의 사이에서 형성하고 있다.
도 22는 화소 전극의 구성을 도시하는 평면도이다. 화소 전극(624)에는 슬릿(625)이 형성된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다. 이 경우, 전계는 제 1 화소 전극(607)과 제 2 화소 전극(624)의 사이에서 발생한다. 제 1 화소 전극(607)과 제 2 화소 전극(624)의 사이에는 게이트 절연막(606)이 형성되어 있지만, 게이트 절연막(606)의 두께는 50 내지 200nm이고, 2 내지 10㎛인 액정층의 두께와 비교하여 충분히 얇기 때문에, 기판(600)과 평행한 방향(수평방향)으로 전계가 발생한다. 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어떤 상태에서도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 넓어지게 된다. 또한, 제 1 화소 전극(607)과 제 2 화소 전 극(624)은 모두 투광성 전극이기 때문에, 개구율을 향상시킬 수 있다.
다음에, 횡전계 방식의 액정 표시 장치의 다른 일례에 관해서 제시한다.
도 23과 도 24는, IPS 형의 액정 표시 장치의 화소 구조를 도시한다. 도 24는 평면도이고, 도면중에 도시하는 절단선 A-B에 대응하는 단면 구조를 도 23에 도시한다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
도 23은 TFT(628)와 그것에 접속하는 화소 전극(624)이 형성된 기판(600)과, 대향기판(601)을 겹치고, 액정을 주입한 상태를 도시한다. 대향기판(601)에는 차광막(632), 제 2 착색막(636), 평탄화막(637) 등이 형성되어 있다. 화소 전극은 기판(600)측에 있기 때문에, 대향기판(601)측에는 형성되어 있지 않다. 기판(600)과 대향기판(601)의 사이에 액정층(650)이 형성되어 있다.
기판(600) 위에는, 공통전위선(609), 및 실시 형태 1에서 제시하는 TFT(628)가 형성된다. 공통전위선(609)은 박막 트랜지스터(628)의 게이트 배선(602)과 동시에 형성할 수 있다. 또한, 화소 전극(624)은 대략 화소의 형상으로 구획화한 형상으로 형성한다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 패널에 있어서 비디오 신호를 싣는 데이터선이며 일 방향으로 신장하는 배선인 동시에, 소스 영역(610)과 접속하고, 소스 및 드레인의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른 쪽의 전극이 되고, 화소 전극(624)과 접속하는 배선이다.
배선(616), 배선(618) 위에 제 2 절연막(620)이 형성된다. 또한, 절연 막(620) 위에는, 절연막(620)에 형성되는 콘택트 홀(623)에 있어서, 배선(618)에 접속하는 화소 전극(624)이 형성된다. 화소 전극(624)은 실시 형태 1에서 제시한 화소 전극(77)과 동일한 재료를 사용하여 형성한다. 또, 도 24에 도시하는 바와 같이, 화소 전극(624)은 공통전위선(609)과 동시에 형성한 빗 모양의 전극과 횡전계가 발생하도록 형성된다. 또한, 화소 전극(624)의 빗살 부분이 공통전위선(609)과 동시에 형성한 빗 모양의 전극과 교대로 맞물리도록 형성된다.
화소 전극(624)에 인가되는 전위와 공통전위선(609)의 전위와의 사이에 전계가 생기면, 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어떤 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 넓어지게 된다.
이렇게 하여, 기판(600) 위에 TFT(628)와 그것에 접속하는 화소 전극(624)이 형성된다. 유지용량은 공통전위선(609)과 용량전극(615)의 사이에 게이트 절연막(606)을 형성하고, 그것에 의해서 형성하고 있다. 용량전극(615)과 화소 전극(624)은 콘택트 홀(633)을 통하여 접속되어 있다.
다음에, TN 형의 액정 표시 장치의 형태에 관해서 제시한다.
도 25와 도 26은, TN 형의 액정 표시 장치의 화소 구조를 도시한다. 도 26은 평면도이고, 도면중에 나타내는 절단선 A-B에 대응하는 단면구조를 도 25에 도시한다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
화소 전극(624)은 콘택트 홀(623)에 의해, 배선(618)으로 TFT(628)와 접속하 고 있다. 데이터선으로서 기능하는 배선(616)은, TFT(628)와 접속하고 있다. TFT(628)는 실시 형태 1에 제시하는 TFT의 어느 하나를 적용할 수 있다.
화소 전극(624)은, 실시 형태 1에서 제시하는 화소 전극(77)을 사용하여 형성되어 있다.
대향기판(601)에는, 차광막(632), 제 2 착색막(636), 대향 전극(640)이 형성되어 있다. 또한, 제 2 착색막(636)과 대향 전극(640)의 사이에는 평탄화막(637)이 형성되고, 액정의 배향 흐트러짐을 막고 있다. 액정층(650)은 화소 전극(624)과 대향 전극(640)의 사이에 형성되어 있다.
화소 전극(624)과 액정층(650)과 대향 전극(640)이 겹침으로써, 액정 소자가 형성되어 있다.
또한, 기판(600) 또는 대향기판(601)에 컬러 필터나, 디스크리네이션을 막기 위한 차폐막(블랙매트릭스) 등이 형성되어 있어도 좋다. 또한, 기판(600)의 박막 트랜지스터가 형성되어 있는 면과는 반대 면에 편광판을 접합하고, 또한 대향기판(601)의 대향 전극(640)이 형성되어 있는 면과는 반대 면에, 편광판을 접합해 둔다.
대향 전극(640)은, 화소 전극(77)과 동일한 재료를 적절하게 사용할 수 있다. 화소 전극(624)과 액정(650)과 대향 전극(640)이 겹침으로써, 액정 소자가 형성되어 있다.
이상의 공정에 의해, 액정 표시 장치를 제작할 수 있다. 본 실시 형태의 액정 표시 장치는, 오프 전류가 적고, 전기 특성이 우수하고, 신뢰성이 높은 박막 트 랜지스터를 사용하고 있기 때문에, 콘트라스트가 높고, 시인성이 높은 액정 표시 장치이다. 또한, 일 도전형의 불순물 원소를 미량으로 포함하는 미결정 반도체 막을 사용하여 문턱치 제어된 박막 트랜지스터를 사용하고 있기 때문에, 시인성이 높은 액정 표시 장치를 생산성 좋게 제작할 수 있다.
(실시 형태 7)
본 실시 형태에서는 표시 장치의 일 형태인 발광 장치에 관해서, 도 9 내지 도 11, 도 27, 및 도 28을 사용하여 설명한다. 발광 장치로서는, 여기에서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 제시한다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광재료가 유기화합물인지, 무기화합물인지에 따라서 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기화합물이 여기 상태를 형성하고, 그 여기 상태가 기저상태로 되돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광재료의 입자를 바인더중으로 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으 로 끼우고, 또한 그것을 전극으로 끼운 구조이고, 발광 메커니즘은 금속이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다. 또한, 발광 소자의 구동을 제어하는 박막 트랜지스터로서, 채널 에치형의 박막 트랜지스터를 사용하여 제시한다.
도 9 내지 도 11의 공정을 거쳐서, 도 27a에 도시하는 바와 같이 기판(50) 위에 박막 트랜지스터(85, 86)를 형성하고, 박막 트랜지스터(85, 86) 위에 보호막으로서 기능하는 절연막(87)을 형성한다. 다음에, 절연막(87) 위에 평탄화막(111)을 형성하고, 평탄화막(111) 위에 박막 트랜지스터(86)의 소스 전극 또는 드레인 전극에 접속하는 화소 전극(112)을 형성한다.
평탄화막(111)은, 아크릴, 폴리이미드, 폴리아미드 등의 유기수지, 또는 실록산을 사용하여 형성하는 것이 바람직하다.
도 27a에서는 화소의 박막 트랜지스터가 n형이기 때문에, 화소 전극(112)으로서, 음극을 사용하는 것이 바람직하지만, 반대로 p형의 경우는 양극을 사용하는 것이 바람직하다. 구체적으로는, 음극으로서는, 일함수가 작은 공지의 재료, 예를 들면, 칼슘, 알루미늄, 플루오르화칼슘, 마그네슘은합금, 리튬알루미늄합금 등을 사용할 수 있다.
다음에 도 27b에 도시하는 바와 같이, 평탄화막(111) 및 화소 전극(112)의 단부 위에, 격벽(113)을 형성한다. 격벽(113)은 개구부를 갖고, 상기 개구부에 있어서 화소 전극(112)이 노출되어 있다. 격벽(113)은, 유기수지막, 무기절연막 또는 유기폴리실록산을 사용하여 형성한다. 특히 감광성 재료를 사용하여, 화소 전 극 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
다음에, 격벽(113)의 개구부에서 화소 전극(112)과 접하도록, 발광층(114)을 형성한다. 발광층(114)은, 단수의 층으로 구성되어 있든, 복수의 층이 적층되도록 구성되어 있든 어느 것이라도 좋다.
그리고 발광층(114)을 덮도록, 양극을 사용한 공통전극(115)을 형성한다. 공통전극(115)은, 실시 형태 1에 화소 전극(77)으로서 열거한 투광성을 갖는 도전성 재료를 사용한 투광성 도전막으로 형성할 수 있다. 공통전극(115)으로서 상기 투광성 도전막 외에, 질화티탄막 또는 티탄막을 사용하여도 좋다. 도 27b에서는, 공통전극(115)으로서 인듐주석산화물을 사용하고 있다. 격벽(113)의 개구부에서, 화소 전극(112)과 발광층(114)과 공통전극(115)이 겹침으로써, 발광 소자(117)가 형성되어 있다. 이 후, 발광 소자(117)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 공통전극(115) 및 격벽(113) 위에 보호막(116)을 형성하는 것이 바람직하다. 보호막(116)으로서는, 질화규소막, 질화산화규소막, DLC 막 등을 형성할 수 있다.
또한, 실제로는, 도 27b까지 완성하면, 또한 외기로 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호필름(라미네이트필름, 자외선 경화수지필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
다음에, 발광 소자의 구성에 관해서, 도 28을 사용하여 설명한다. 여기에서는, 구동용 TFT이 n형의 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다.
발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 화소 구성은 어떤 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 관해서 도 28a를 사용하여 설명한다.
도 28a에, 구동용 TFT(7001)이 n형이며, 발광 소자(7002)로부터 발생하는 빛이 양극(7005)측으로 빠지는 경우의, 화소의 단면도를 도시한다. 도 28a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT(7001)이 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층되어 있다. 음극(7003)은 일함수가 작고, 더욱이 빛을 반사하는 도전막이라면 공지의 재료를 사용할 수 있다. 예를 들면, 칼슘, 알루미늄, 플루오르화칼슘, 마그네슘은합금, 리튬알루미늄합금 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어 있든, 복수의 층이 적층되도록 구성되어 있든 어느 것이라도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀수송층, 홀주입층의 순차로 적층한다. 또 이들의 층을 모두 형성할 필요는 없다. 양극(7005)은 빛을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들면 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티탄을 포함하는 인듐산화물, 산화티탄을 포함하는 인듐주석산화물, 인듐주석 산화물, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼우고 있는 영역이 발광 소자(7002)에 상당한다. 도 28a에 도시한 화소의 경우, 발광 소자(7002)로부터 발생하는 빛은, 백색 화살표로 나타내는 것처럼 양극(7005)측으로 사출한다.
다음에, 하면 사출 구조의 발광 소자에 관해서 도 28b를 사용하여 설명한다. 구동용 TFT(7011)이 n형으로, 발광 소자(7012)로부터 발생하는 빛이 음극(7013)측으로 사출하는 경우의, 화소의 단면도를 도시한다. 도 28b에서는, 구동용 TFT(7011)과 전기적으로 접속된 투광성을 갖는 도전성 재료(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순차로 적층되어 있다. 또, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 28a의 경우와 같이, 일함수가 작은 도전막이라면 공지의 재료를 사용할 수 있다. 단지 그 막 두께는, 빛을 투과하는 정도(바람직하게는, 5 nm 내지 30 nm 정도)로 한다. 예를 들면 20 nm의 막 두께를 갖는 Al을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 28a와 같이, 단수의 층으로 구성되어 있든, 복수의 층이 적층되도록 구성되어 있든 어느 것이라도 좋다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 28a와 같이, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면 흑 색 안료를 첨가한 수지 등을 사용할 수 있다.
음극(7013) 및 양극(7015)에서, 발광층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 상당한다. 도 28b에 도시한 화소의 경우, 발광 소자(7012)로부터 발생하는 빛은, 백색 화살표로 나타내는 것처럼 음극(7013)측으로 사출한다.
다음에, 양면 사출 구조의 발광 소자에 관해서, 도 28c를 사용하여 설명한다. 도 28c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전성 재료(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층되어 있다. 음극(7023)은, 도 28a의 경우와 같이, 일함수가 작은 도전막이라면 공지의 재료를 사용할 수 있다.단지 그 막 두께는, 빛을 투과하는 정도로 한다. 예를 들면 20 nm의 막 두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은, 도 28a와 같이, 단수의 층으로 구성되어 있든, 복수의 층이 적층되도록 구성되어 있든 어느 것이라도 좋다. 양극(7025)은 도 28a와 같이, 빛을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹치고 있는 부분이 발광 소자(7022)에 상당한다. 도 28c에 도시한 화소의 경우, 발광 소자(7022)로부터 발생하는 광은, 백색 화살표로 나타내는 것처럼 양극(7025)측과 음극(7023)측의 양쪽으로 사출한다.
또, 여기에서는, 발광 소자로서 유기 EL 소자에 대해서 기술하였지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또 본 실시 형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 제시하였지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또 본 실시 형태에서 제시하는 발광 장치는, 도 28에 도시한 구성에 한정되지 않으며, 본 발명의 기술적 사상에 근거하는 각종 변형이 가능하다.
이상의 공정에 의해, 발광 장치를 제작할 수 있다. 본 실시 형태의 발광 장치는, 오프 전류가 적고, 전기 특성이 우수하고, 신뢰성이 높은 박막 트랜지스터를 사용하고 있기 때문에, 콘트라스트가 높고, 시인성이 높은 발광 장치이다. 또한, 일 도전형의 불순물 원소를 미량으로 포함하는 미결정 반도체 막을 사용하여 계치 제어된 박막 트랜지스터를 사용하고 있기 때문에, 시인성이 높은 발광 장치를 생산성 좋게 제작할 수 있다.
(실시 형태 8)
본 발명의 표시 장치의 일 형태인 표시 패널의 구성에 관해서, 이하에 제시한다.
도 29a에, 신호선 구동 회로(6013)만을 별도 형성하고, 기판(6011) 위에 형성된 화소부(6012)와 접속하고 있는 표시 패널의 형태를 도시한다. 화소부(6012) 및 주사선 구동 회로(6014)는, 미결정 반도체 막을 사용한 박막 트랜지스터를 사용하여 형성한다. 미결정 반도체 막을 사용한 박막 트랜지스터보다도 높은 이동도가 얻어지는 트랜지스터로 신호선 구동 회로를 형성함으로써, 주사선 구동 회로보다도 높은 구동 주파수가 요구되는 신호선 구동 회로의 동작을 안정시킬 수 있다. 또, 신호선 구동 회로(6013)는, 단결정의 반도체를 사용한 트랜지스터, 다결정의 반도체를 사용한 박막 트랜지스터, 또는 SOI를 사용한 트랜지스터이어도 좋다. 화소부(6012)와, 신호선 구동 회로(6013)와, 주사선 구동 회로(6014)와, 각각 전원의 전위, 각종 신호 등이, FPC(6015)를 통하여 공급된다.
또, 신호선 구동 회로 및 주사선 구동 회로를, 모두 화소부와 동일한 기판 위에 형성하여도 좋다.
또한, 구동 회로를 별도 형성하는 경우, 반드시 구동 회로가 형성된 기판을, 화소부가 형성된 기판 위에 접합할 필요는 없고, 예를 들면 FPC 위에 접합하도록 하여도 좋다. 도 29b에, 신호선 구동 회로(6023)만을 별도 형성하고, 기판(6021) 위에 형성된 화소부(6022) 및 주사선 구동 회로(6024)와 접속하고 있는 액정 표시 장치패널의 형태를 도시한다. 화소부(6022) 및 주사선 구동 회로(6024)는, 미결정 반도체 막을 사용한 박막 트랜지스터를 사용하여 형성한다. 신호선 구동 회로(6023)는, FPC(6025)을 통하여 화소부(6022)와 접속되어 있다. 화소부(6022)와, 신호선 구동 회로(6023)와, 주사선 구동 회로(6024)와, 각각 전원의 전위, 각종 신호 등이, FPC(6025)를 통하여 공급된다.
또한, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을, 미결정 반도체 막을 사용한 박막 트랜지스터를 사용하여 화소부와 동일한 기판 위에 형성하고, 나머지를 별도 형성하여 화소부와 전기적으로 접속하도록 하여도 좋다. 도 29c에, 신호선 구동 회로가 갖는 아날로그 스위치(6033a)를, 화소부(6032), 주사선 구동 회로(6034)와 동일한 기판(6031) 위에 형성하고, 신호선 구동 회로가 갖는 시 프트 레지스터(6033b)를 별도의 다른 기판에 형성하여 접합하는 액정 표시 장치패널의 형태를 도시한다. 화소부(6032) 및 주사선 구동 회로(6034)는, 미결정 반도체 막을 사용한 박막 트랜지스터를 사용하여 형성한다. 신호선 구동 회로가 갖는 시프트 레지스터(6033b)는, FPC(6035)을 통하여 화소부(6032)와 접속되어 있다. 화소부(6032)와, 신호선 구동 회로와, 주사선 구동 회로(6034)와, 각각 전원의 전위, 각종 신호 등이, FPC(6035)를 통하여 공급된다.
도 29에 도시하는 바와 같이, 본 발명의 액정 표시 장치는, 구동 회로의 일부 또는 전부를, 화소부와 동일한 기판 위에, LPSAS 막을 사용한 박막 트랜지스터를 사용하여 형성할 수 있다.
또, 별도 형성한 기판의 접속 방법은, 특히 한정되지 않으며, 공지의 COG방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 또한 접속하는 위치는 전기적인 접속이 가능하다면, 도 29에 도시한 위치에 한정되지 않는다. 또한, 컨트롤러, CPU, 메모리 등을 별도 형성하고, 접속하도록 하여도 좋다.
또 본 발명에서 사용하는 신호선 구동 회로는, 시프트 레지스터와 아날로그 스위치만을 갖는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치에 더하여, 버퍼, 레벨 시프터, 소스 폴로워 등, 다른 회로를 가져도 좋다. 또한, 시프트 레지스터와 아날로그 스위치는 반드시 설치할 필요는 없고, 예를 들어 시프트 레지스터의 대신에 디코더 회로와 같은 신호선을 선택할 수 있는 별도의 회로를 사용하여도 좋고, 아날로그 스위치 대신에 래치 등을 사용하여도 좋다.
도 32에 본 발명의 액정 표시 장치의 블록도를 도시한다. 도 32에 도시하는 표시 장치는, 표시 소자를 구비한 화소를 복수 갖는 화소부(701)와, 각 화소를 선택하는 주사선 구동 회로(702)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(703)를 갖는다.
도 32에 있어서 신호선 구동 회로(703)는 시프트 레지스터(704), 아날로그 스위치(705)를 갖는다. 시프트 레지스터(704)에는, 클록 신호(CLK), 스타트 플러스신호(SP)가 입력되어 있다. 클록 신호(CLK)와 스타트 플러스신호(SP)가 입력되면, 시프트 레지스터(704)에 있어서 타이밍 신호가 생성되고, 아날로그 스위치(705)에 입력된다.
또한 아날로그 스위치(705)에는, 비디오 신호(video signal)가 주어진다. 아날로그 스위치(705)는 입력되는 타이밍신호에 따라서 비디오 신호를 샘플링하고, 후단의 신호선에 공급한다.
다음에, 주사선 구동 회로(702)의 구성에 관해서 설명한다. 주사선 구동 회로(702)는 시프트 레지스터(706), 버퍼(707)를 갖는다. 또한 경우에 따라서는 레벨 시프터를 갖고 있어도 좋다. 주사선 구동 회로(702)에 있어서, 시프트 레지스터(706)에 클록 신호(CLK) 및 스타트 플러스신호(SP)가 입력됨으로써, 선택신호가 생성된다. 생성된 선택신호는 버퍼(707)에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트가 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 해야 하기 때문에, 버퍼(707)는 큰 전류를 흘릴 수 있는 것이 사용된다.
풀 컬러의 액정 표시 장치로, R(빨강), G(초록), B(파랑)에 대응하는 비디오 신호를, 순차로 샘플링하여 대응하는 신호선에 공급하고 있는 경우, 시프트 레지스터(704)와 아날로그 스위치(705)를 접속하기 위한 단자수가, 아날로그 스위치(705)와 화소부(700)의 신호선을 접속하기 위한 단자수의 1/3 정도에 상당한다. 따라서, 아날로그 스위치(705)를 화소부(701)와 동일한 기판 위에 형성함으로써, 아날로그 스위치(705)를 화소부(701)와 다른 기판 위에 형성한 경우에 비하여, 별도 형성한 기판의 접속에 사용하는 단자의 수를 억제할 수 있고, 접속 불량의 발생 확률을 억제하여, 수율을 높일 수 있다.
또, 도 32의 주사선 구동 회로(702)는, 시프트 레지스터(706), 및 버퍼(707)를 갖지만, 시프트 레지스터(706)로 주사선 구동 회로(702)를 구성하여도 좋다.
또, 도 32에 도시하는 구성은, 본 발명의 표시 장치의 일 형태를 제시한 것에 불과하고, 신호선 구동 회로와 주사선 구동 회로의 구성은 이것에 한정되지 않는다.
다음에, 극성이 모두 동일한 LPSAS 막을 사용한 박막 트랜지스터를 포함하는 시프트 레지스터의 일 형태에 관해서 도 33 및 도 34를 사용하여 설명한다. 도 33에, 본 실시 형태의 시프트 레지스터의 구성을 도시한다. 도 33에 도시하는 시프트 레지스터는, 복수의 플립 플롭(701_i; 플립 플롭(701_1 내지 701_n) 중 어느 하나)으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 플러스신호, 리셋신호가 입력되어 동작한다.
도 33의 시프트 레지스터의 접속관계에 관해서 설명한다. 도 33의 시프트 레지스터는, i단째의 플립 플롭(701_i; 플립 플롭(701_1 내지 701_n)중 어느 하나) 은 도 34에 도시한 제 1 배선(501)이 제 7 배선(717_i)-1에 접속되고, 도 34에 도시한 제 2 배선(502)이 제 7 배선(717i)+1에 접속되고, 도 34에 도시한 제 3 배선(503)이 제 7 배선(717i)에 접속되고, 도 34에 도시한 제 6 배선(506)이 제 5 배선(715)에 접속된다.
또한, 도 34에 도시한 제 4 배선(504)이 홀수단째의 플립 플롭에서는 제 2 배선(712)에 접속되고, 짝수단째의 플립 플롭에서는 제 3 배선(713)에 접속되고, 도 34에 도시한 제 5 배선(505)이 제 4 배선(714)에 접속된다.
단, 1단째의 플립 플롭(7011)의 도 34에 도시하는 제 1 배선(501)은 제 1 배선(711)에 접속되고, n단째의 플립 플롭(701n)의 도 34에 도시하는 제 2 배선(502)은 제 6 배선(716)에 접속된다.
또, 제 1 배선(711), 제 2 배선(712), 제 3 배선(713), 제 6 배선(716)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(714), 제 5 배선(715)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 33에 도시하는 플립 플롭의 상세한 것에 대해, 도 34에 도시한다. 도 34에 도시하는 플립 플롭은, 제 1 박막 트랜지스터(171), 제 2 박막 트랜지스터(172), 제 3 박막 트랜지스터(173), 제 4 박막 트랜지스터(174), 제 5 박막 트랜지스터(175), 제 6 박막 트랜지스터(176), 제 7 박막 트랜지스터(177) 및 제 8 박막 트랜지스터(178)를 갖는다. 본 실시 형태에 있어서, 제 1 박막 트랜지스터(171), 제 2 박막 트랜지스터(172), 제 3 박막 트랜지스터(173), 제 4 박막 트랜 지스터(174), 제 5 박막 트랜지스터(175), 제 6 박막 트랜지스터(176), 제 7 박막 트랜지스터(177) 및 제 8 박막 트랜지스터(178)는, n 채널형 트랜지스터로 하고, 게이트·소스간 전압(Vgs)이 문턱치 전압(Vth)을 상회하였을 때 도통 상태가 되는 것으로 한다.
다음에, 도 33에 도시하는 플립 플롭의 접속 구성에 관해서, 이하에 제시한다.
제 1 박막 트랜지스터(171)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 5 배선(504)에 접속되고, 제 1 박막 트랜지스터(171)의 제 2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제 3 배선(503)에 접속된다.
제 2 박막 트랜지스터(172)의 제 1 전극이 제 6 배선(506)에 접속되고, 제 2 박막 트랜지스터(172)의 제 2 전극이 제 3 배선(503)에 접속된다.
제 3 박막 트랜지스터(173)의 제 1 전극이 제 5 배선(505)에 접속되고, 제 3 박막 트랜지스터(173)의 제 2 전극이 제 2 박막 트랜지스터(172)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(173)의 게이트 전극이 제 5 배선(505)에 접속된다.
제 4 박막 트랜지스터(174)의 제 1 전극이 제 6 배선(506)에 접속되고, 제 4 박막 트랜지스터(174)의 제 2 전극이 제 2 박막 트랜지스터(172)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(174)의 게이트 전극이 제 1 박막 트랜지스터(171)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(175)의 제 1 전극이 제 5 배선(505)에 접속되고, 제 5 박막 트랜지스터(175)의 제 2 전극이 제 1 박막 트랜지스터(171)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(175)의 게이트 전극이 제 1 배선(501)에 접속된다.
제 6 박막 트랜지스터(176)의 제 1 전극이 제 6 배선(506)에 접속되고, 제 6 박막 트랜지스터(176)의 제 2 전극이 제 1 박막 트랜지스터(171)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(176)의 게이트 전극이 제 2 박막 트랜지스터(172)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(177)의 제 1 전극이 제 6 배선(506)에 접속되고, 제 7 박막 트랜지스터(177)의 제 2 전극이 제 1 박막 트랜지스터(171)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(177)의 게이트 전극이 제 2 배선(502)에 접속된다. 제 8 박막 트랜지스터(178)의 제 1 전극이 제 6 배선(506)에 접속되고, 제 8 박막 트랜지스터(178)의 제 2 전극이 제 2 박막 트랜지스터(172)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(178)의 게이트 전극이 제 1 배선(501)에 접속된다.
또, 제 1 박막 트랜지스터(171)의 게이트 전극, 제 4 박막 트랜지스터(174)의 게이트 전극, 제 5 박막 트랜지스터(175)의 제 2 전극, 제 6 박막 트랜지스터(176)의 제 2 전극 및 제 7 박막 트랜지스터(177)의 제 2 전극의 접속 개소를 노드(143)로 한다. 또한, 제 2 박막 트랜지스터(172)의 게이트 전극, 제 3 박막 트랜지스터(173)의 제 2 전극, 제 4 박막 트랜지스터(174)의 제 2 전극, 제 6 박막 트랜지스터(176)의 게이트 전극 및 제 8 박막 트랜지스터(178)의 제 2 전극의 접속 개소를 노드(144)로 한다.
또, 제 1 배선(501), 제 2 배선(502), 제 3 배선(503) 및 제 4 배선(504)을, 각각 제 1 신호선, 제 2 신호, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 5 배선(505)을 제 1 전원선, 제 6 배선(506)을 제 2 전원선이라고 불러도 좋다.
도 34에 도시한 플립 플롭의 상면도의 일례를 도 35에 도시한다.
도전막(901)은, 제 1 박막 트랜지스터(171)의 제 1 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(951)을 통하여 제 4 배선(504)과 접속된다.
도전막(902)은 제 1 박막 트랜지스터(171)의 제 2 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(952)을 통하여 제 3 배선(503)과 접속된다.
도전막(903)은, 제 1 트랜지스터의 게이트 전극, 및 제 4 박막 트랜지스터(174)의 게이트 전극으로서 기능하는 부분을 포함한다.
도전막(904)은, 제 2 박막 트랜지스터(172)의 제 1 전극, 제 6 박막 트랜지스터(176)의 제 1 전극, 제 4 박막 트랜지스터(174)의 제 1 전극, 및 제 8 박막 트랜지스터(178)의 제 1 전극으로서 기능하는 부분을 포함하고, 제 6 배선(506)과 접속된다.
도전막(905)은 제 2 박막 트랜지스터(172)의 제 2 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(954)을 통하여 제 3 배선(503)과 접속된다.
도전막(906)은 제 2 박막 트랜지스터(172)의 게이트 전극, 및 제 6 트랜지스터의 게이트 전극으로서 기능하는 부분을 포함한다.
도전막(907)은, 제 3 박막 트랜지스터(173)의 제 1 전극으로서 기능하는 부분을 포함하고, 배선(955)을 통하여 제 5 배선(505)과 접속된다.
도전막(908)은, 제 3 박막 트랜지스터(173)의 제 2 전극, 및 제 4 박막 트랜지스터(174)의 제 2 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(956)을 통하여 도전막(906)과 접속된다.
도전막(909)은, 제 3 박막 트랜지스터(173)의 게이트 전극으로서 기능하는 부분을 포함하고, 배선(955)을 통하여 제 5 배선(505)과 접속된다.
도전막(910)은, 제 5 박막 트랜지스터(175)의 제 1 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(959)을 통하여 제 5 배선(505)과 접속된다.
도전막(911)은, 제 5 박막 트랜지스터(175)의 제 2 전극, 및 제 7 박막 트랜지스터(177)의 제 2 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(958)을 통하여 도전막(903)과 접속된다.
도전막(912)은, 제 5 박막 트랜지스터(175)의 게이트 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(960)을 통하여 제 1 배선(501)과 접속된다.
도전막(913)은, 제 6 박막 트랜지스터(176)의 제 2 전극으로서 기능하는 부 분을 포함하고, 화소 전극과 동시에 형성되는 배선(957)을 통하여 도전막(903)과 접속된다.
도전막(914)은, 제 7 박막 트랜지스터(177)의 게이트 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(962)을 통하여 제 2 배선(502)과 접속된다.
도전막(915)은, 제 8 박막 트랜지스터(178)의 게이트 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(961)을 통하여 도전막(912)과 접속된다.
도전막(916)은, 제 8 박막 트랜지스터(178)의 제 2 전극으로서 기능하는 부분을 포함하고, 화소 전극과 동시에 형성되는 배선(953)을 통하여 도전막(906)과 접속된다.
도 32 내지 도 34에 도시하는 바와 같은 회로를, 미결정 반도체를 사용한 트랜지스터로 구성한 액정 표시 장치는, 회로를 고속으로 동작시킬 수 있다. 예를 들면, 비정질 반도체 막을 사용한 경우와 LPSAS 막을 사용한 경우를 비교하면, LPSAS 막을 사용한 경우 쪽이, 트랜지스터의 이동도가 크기 때문에, 구동 회로(예를 들면 주사선 구동 회로(702)의 시프트 레지스터(706)의 구동 주파수를 높게 할 수 있다. 주사선 구동 회로(702)를 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑색 화면 삽입을 실현하는 것 등도 실현할 수 있다.
프레임 주파수를 올리는 경우는, 화상의 움직임의 방향에 따라서, 화면의 데 이터를 생성하는 것이 바람직하다. 요컨대, 움직임 보상을 하고, 데이터를 보간하는 것이 바람직하다. 이와 같이, 프레임 주파수를 올려, 화상 데이터를 보간함으로써, 동화의 표시 특성이 개선되어, 원활한 표시를 할 수 있다. 예를 들면, 2배(예를 들면 120Hertz, 100Hertz) 이상, 보다 바람직하게는 4배(예를 들면 480Hertz, 400Hertz) 이상으로 함으로써, 동화에 있어서의 화상의 흐릿함이나 잔상을 저감할 수 있다. 그 경우, 주사선 구동 회로(702)도, 구동 주파수를 높게 하고, 동작시킴으로써, 프레임 주파수를 올릴 수 있다.
흑색 화면 삽입을 하는 경우는, 화상 데이터 또는 흑색 표시가 되는 데이터를 화소부(701)에 공급할 수 있게 한다. 그 결과, 임펄스 구동에 가까운 형이 되고, 잔상을 저감할 수 있다. 그 경우, 주사선 구동 회로(702)도, 구동 주파수를 높게 하고, 동작시킴으로써, 흑색 화면을 삽입할 수 있다.
또한, 주사선 구동 회로(702)의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동 회로를 배치하는 것 등에 의해서, 더욱 높은 프레임 주파수를 실현할 수 있다. 예를 들면 8배(예를 들면 960Hertz, 800Hertz) 이상의 프레임 주파수로 할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수행의 주사선을 구동하는 위한 주사선 구동 회로를 한 쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 일례로서는, 제 2 박막 트랜지스터(172)의 채널 폭은, 300㎛ 이상, 보다 바람직하게는, 100O㎛ 이상인 것이 바람직하다.
또, 도 32 내지 도 34에 도시하는 바와 같은 회로를, 미결정 반도체를 사용 한 트랜지스터로 구성함으로써, 레이아웃 면적을 작게 할 수 있다. 따라서, 표시 장치의 일 예인 액정 표시 장치의 프레임을 작게 할 수 있다. 예를 들면, 비정질 반도체 막을 사용한 경우와 LPSAS 막을 사용한 경우를 비교하면, LPSAS 막을 사용한 경우 쪽이, 트랜지스터의 이동도가 크기 때문에, 트랜지스터의 채널 폭을 작게 할 수 있다. 그 결과, 액정 표시 장치를 협액연화(狹額綠化)시키는 것이 가능해진다. 일례로서는, 제 2 박막 트랜지스터(172)의 채널 폭은, 3000㎛ 이하, 보다 바람직하게는, 2000㎛ 이하인 것이 바람직하다.
또, 도 34에 있어서의 제 2 박막 트랜지스터(172)는, 제 3 배선(503)에 로우 레벨의 신호를 출력하는 기간이 길다. 그 동안, 제 2 박막 트랜지스터(172)는, 계속 온 상태로 되어 있다. 따라서, 제 2 박막 트랜지스터(172)에는, 강한 스트레스가 가해져, 트랜지스터 특성이 열화되기 쉽게 된다. 트랜지스터특성이 열화하면, 문턱치 전압이 서서히 커진다. 그 결과, 전류값이 작아진다. 그래서, 트랜지스터가 열화하여도, 충분한 전류를 공급할 수 있도록 하기 위해서, 제 2 박막 트랜지스터(172)의 채널 폭은 큰 것이 바람직하다. 또는, 트랜지스터가 열화하여도, 회로 동작에 지장이 없도록, 보상되어 있는 것이 바람직하다. 예를 들면, 제 2 박막 트랜지스터(172)와 병렬로, 트랜지스터를 배치하고, 제 2 박막 트랜지스터(172)와 교대로 온 상태가 되도록 함으로써, 열화의 영향을 받기 어렵게 하는 것이 바람직하다.
그러나, 비정질 반도체 막을 사용한 경우와 LPSAS 막을 사용한 경우를 비교하면, LPSAS 막을 사용한 경우 쪽이, 열화하기 어렵다. 따라서, LPSAS 막을 사용 한 경우는, 트랜지스터의 채널 폭을 작게 할 수 있다. 또는, 열화에 대한 보상용의 회로를 배치하지 않아도 정상으로 동작시킬 수 있다. 이들에 의해, 화소 1개당의 트랜지스터의 평면 면적을 작게 할 수 있다.
(실시 형태 9)
본 발명의 표시 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 관해서, 도 36을 사용하여 설명한다. 도 36a는 제 1 기판(4001) 위에 형성된 LPSAS 막을 갖는 박막 트랜지스터(4010) 및 액정 소자(4013)를, 제 2 기판(4006)과의 사이에 씨일재(4005)에 의해서 밀봉한, 패널의 상면도이고, 도 36b는 도 36a의 A-A'에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 씨일재(4005)가 형성되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 형성되어 있다. 의하여 화소부(4002)와, 주사선 구동 회로(4004)는 제 1 기판(4001)과 씨일재(4005)와 제 2 기판(4006)에 의해서, 액정(4008)과 함께 밀봉되어 있다. 또한 제 1 기판(4001) 위의 씨일재(4005)에 의해서 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 다결정 반도체 막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 또 본 실시 형태에서는 다결정 반도체 막을 사용한 박막 트랜지스터를 갖는 신호선 구동 회로를, 제 1 기판(4001)에 접합하는 예에 관해서 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동 회로를 형성하고, 접합하도록 하여도 좋다. 도 36에서는, 신호선 구동 회로(4003)에 포함되는, 다결정 반도체 막으로 형성된 박막 트 랜지스터(4009)를 예시한다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 갖고 있고, 도 36b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)를 예시한다. 박막 트랜지스터(4010)는 LPSAS 막을 사용한 박막 트랜지스터에 상당한다.
또한 4013은 액정 소자에 상당하고, 액정 소자(4013)가 갖는 화소 전극(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극(4030)과 대향 전극(4031)과 액정(4008)이 겹치고 있는 부분이, 액정 소자(4013)에 상당한다.
또, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드)필름, 폴리에스테르 필름, 또는 아크릴수지필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한 4035는 구상(球狀)의 스페이서이고, 화소 전극(4030)과 대향 전극(4031) 사이의 거리(셀 갭)를 제어하기 위해서 형성되어 있다. 또 절연막을 선택적으로 에칭함으로써 얻어지는 스페이서를 사용하고 있어도 좋다.
또한 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004)또는 화소부(4002)에 주어지는 각종 신호 및 전위는, 리드 배선(4014,4015)을 통하여, FPC(4018)로부터 공급되어 있다.
본 실시 형태에서는 접속 단자(4016)가, 액정 소자(4013)가 갖는 화소 전극(4030)과 동일한 도전막으로 형성되어 있다. 또한, 리드 배선(4014,4015)은, 박막 트랜지스터(4010)의 소스 전극 또는 드레인 전극과 동일한 도전막으로 형성되어 있다.
접속 단자(4016)는, FPC(4018)이 갖는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또 도시하지 않지만, 본 실시 형태에 제시한 액정 표시 장치는 배향막, 편광판을 갖고, 또한 컬러 필터나 차폐막을 갖고 있어도 좋다.
또한 도 36에서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 도시하지만, 본 실시 형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 조합하여 실시할 수 있다.
(실시 형태 10)
다음에, 본 발명의 표시 장치의 일 형태에 상당하는 발광 표시 패널의 외관 및 단면에 관해서, 도 37a를 사용하여 설명한다. 도 37은, 제 1 기판 위에 형성된 LPSAS 막을 사용한 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씨일재에 의해서 밀봉한, 패널의 상면도이고, 도 37b는 도 37a의 A-A'에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 씨일재(4005)가 형성되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씨일재(4005)와 제 2 기판(4006)에 의해서, 충전재(4007)와 함께 밀봉되어 있다. 또한 제 1 기판(4001) 위의 씨일재(4005)에 의해서 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 다결정 반도체 막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 또 본 실시 형태에서는 다결정 반도체 막을 사용한 박막 트랜지스터를 갖는 신호선 구동 회로를, 제 1 기판(4001)에 접합하는 예에 관해서 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동 회로를 형성하고, 접합하도록 하여도 좋다. 도 37에서는, 신호선 구동 회로(4003)에 포함되는, 다결정 반도체 막으로 형성된 박막 트랜지스터(4009)를 예시한다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 갖고 있고, 도 37b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)를 예시한다. 또 본 실시 형태에서는 박막 트랜지스터(4010)가 구동용 TFT라고 가정하지만, 박막 트랜지스터(4010)는 전류 제어용 TFT 이거나, 소거용 TFT이어도 좋다. 박막 트랜지스터(4010)는 LPSAS 막을 사용한 박막 트랜지스터에 상당한다.
또한 4011은 발광 소자에 상당하고, 발광 소자(4011)가 갖는 화소 전극은, 박막 트랜지스터(4010)의 소스 전극 또는 드레인 전극과, 배선(4017)을 통하여 전 기적으로 접속되어 있다. 그리고 본 실시 형태에서는 발광 소자(4011)의 투광성을 갖는 도전성 재료(4012)가 전기적으로 접속되어 있다. 또 발광 소자(4011)의 구성은, 본 실시 형태에 제시한 구성에 한정되지 않는다. 발광 소자(4011)로부터 추출하는 빛의 방향이나, 박막 트랜지스터(4010)의 극성 등에 맞추어서, 발광 소자(4011)의 구성은 적절하게 바꿀 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, 리드 배선(4014 및 4015)을 통하여, FPC(4018)로부터 공급되어 있다.
본 실시 형태에서는 접속 단자(4016)가, 배선(4017)이 갖는 화소 전극과 동일한 도전막으로 형성되어 있다. 또한, 리드 배선(4014,4015)은, 박막 트랜지스터(4010)의 소스 전극 또는 드레인 전극과 같은 도전막으로 형성되어 있다.
접속 단자(4016)는, FPC(4018)이 갖는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
발광 소자(4011)로부터의 빛의 추출 방향에 위치하는 기판은, 투명해야 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4007)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화수지 또는 열경화수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시수지, 실리콘수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시 형태에서는 충전재로서 질소를 사용하였다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원편광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학필름을 적절하게 형성하여도 좋다. 또한, 편광판 또는 원편광판에 반사방지막을 형성하여도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하고, 눈부심을 저감할 수 있는 눈부심 방지 처리를 실시할 수 있다.
또, 도 37에서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 도시하지만, 본 실시 형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 조합하여 실시할 수 있다.
(실시 형태 11)
본 발명에 의해 얻어지는 표시 장치 등에 의해서, 액티브 매트릭스형 표시 장치 모듈에 사용할 수 있다. 즉, 이들을 표시부에 장착한 전자기기 모두에 본 발명을 실시할 수 있다.
그러한 전자기기로서는, 비디오카메라, 디지털 카메라, 헤드 마운트디스플레이(고글형 디스플레이), 카네비게이션, 프로젝터, 카스테레오, 퍼스널 컴퓨터, 휴대정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 이들의 일례를 도 30에 도시한다.
도 30a는 텔레비전 장치이다. 표시 모듈을, 도 30a에 도시하는 바와 같이, 하우징에 장착하여, 텔레비전 장치를 완성시킬 수 있다. FPC까지 장착된 표시 패 널을 표시 모듈이라고도 부른다. 표시 모듈에 의해 주화면(2003)이 형성되고, 그 외 부속설비로서 스피커부(2009), 조작 스위치 등이 구비되어 있다. 이와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 30a에 도시하는 바와 같이, 하우징(2001)에 표시 소자를 이용한 표시용 패널(2002)이 장착되고, 수신기(2005)에 의해 일반적인 텔레비전 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은, 하우징에 내장된 스위치 또는 별체의 리모콘 조작기(2006)에 의해 실시할 수 있고, 이 리모콘 장치에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어 있어도 좋다.
또한, 텔레비전 장치에도, 주화면(2003)의 외에 서브 화면(2008)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(2003)을 시야각이 우수한 액정 표시 패널로 형성하고, 서브 화면을 저소비 전력으로 표시 가능한 발광 표시 패널로 형성하여도 좋다. 또한, 저소비 전력화를 우선시키기 위해서는, 주화면(2003)을 발광 표시 패널로 형성하고, 서브 화면을 발광 표시 패널로 형성하고, 서브 화면은 점멸 가능하게 하는 구성으로 하여도 좋다.
도 31은 텔레비전 장치의 주요 구성을 도시하는 블록도를 도시한다. 표시 패널(900)에는, 화소부(921)가 형성되어 있다. 신호선 구동 회로(922)와 주사선 구동 회로(923)는, 표시 패널(900)에 COG 방식에 의해 실장되어 있어도 좋다.
그 밖의 외부회로의 구성으로서, 영상 신호의 입력측에서는, 튜너(924)로 수신한 신호중, 영상 신호를 증폭하는 영상 신호 증폭 회로(925)와, 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색 신호로 변환하는 영상신호 처리회로(926)와, 그 영상신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(927) 등을 갖는다. 컨트롤 회로(927)는, 주사선 측과 신호선 측에 각각 신호가 출력된다. 디지털 구동하는 경우에는, 신호선 측에 신호분할회로(928)를 형성하고, 입력 디지털 신호를 m 개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(924)로 수신한 신호중, 음성신호는, 음성신호 증폭회로(929)에 보내지고, 그 출력은 음성신호 처리회로(930)를 거쳐서 스피커(933)에 공급된다. 제어회로(931)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(932)로부터 받아들여, 튜너(924)나 음성신호 처리회로(930)에 신호를 송출한다.
물론, 본 발명은 텔레비전장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도 역이나 공항 등에 있어서의 정보 표시반이나, 가두에서의 광고 표시반 등 대면적의 표시매체로서도 다양한 용도에 적용할 수 있다.
도 30b는 휴대전화기(2301)의 일례를 도시한다. 이 휴대전화기(2301)는, 표시부(2302), 조작부(2303) 등을 포함하여 구성되어 있다. 표시부(2302)에 있어서는, 상기 실시 형태에서 설명한 표시 장치를 적용함으로써, 양산성을 높일 수 있다.
또한, 도 30c에 도시하는 휴대형의 컴퓨터는, 본체(2401), 표시부(2402) 등을 포함한다. 표시부(2402)에, 상기 실시 형태에 제시하는 표시 장치를 적용함으 로써, 양산성을 높일 수 있다.
도 30d는 탁상 조명기구이고, 조명부(2501), 갓(2502), 가변 아암(2503), 지주(2504), 대(2505), 전원(2506)을 포함한다. 본 발명의 발광 장치를 조명부(2501)에 사용함으로써 제작된다. 또, 조명기구에는 천장 고정형의 조명기구 또는 벽걸이형 조명기구 등도 포함된다. 상기 실시 형태에 제시하는 표시 장치를 적용함으로써, 양산성을 높일 수 있어, 저가의 탁상 조명기구를 제공할 수 있다.
도 1은 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 2는 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 3은 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 4는 본 발명의 제작 공정의 상면도를 도시하는 도면.
도 5는 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 6은 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 7은 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 8은 본 발명에 적용 가능한 다계조 마스크를 설명하는 도면.
도 9는 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 10은 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 11은 본 발명의 제작 공정의 단면도를 도시하는 도면.
도 12는 본 발명의 제작 공정의 상면도를 도시하는 도면.
도 13은 본 발명의 액정 표시 장치를 설명하는 도면.
도 14는 본 발명의 액정 표시 장치를 설명하는 도면.
도 15는 본 발명의 액정 표시 장치를 설명하는 도면.
도 16은 본 발명의 액정 표시 장치를 설명하는 도면.
도 17은 본 발명의 액정 표시 장치를 설명하는 도면.
도 18은 본 발명의 액정 표시 장치를 설명하는 도면.
도 19는 본 발명의 액정 표시 장치를 설명하는 도면.
도 20은 본 발명의 액정 표시 장치를 설명하는 도면.
도 21은 본 발명의 액정 표시 장치를 설명하는 도면.
도 22는 본 발명의 액정 표시 장치를 설명하는 도면.
도 23은 본 발명의 액정 표시 장치를 설명하는 도면.
도 24는 본 발명의 액정 표시 장치를 설명하는 도면.
도 25는 본 발명의 액정 표시 장치를 설명하는 도면.
도 26은 본 발명의 액정 표시 장치를 설명하는 도면.
도 27은 본 발명의 발광 장치의 제작 방법을 설명하는 단면도.
도 28은 본 발명의 발광 장치에 적용 가능한 화소를 설명하는 단면도.
도 29는 본 발명의 표시 패널을 설명하는 사시도.
도 30은 본 발명의 발광 장치를 사용한 전자기기를 설명하는 사시도.
도 31은 본 발명의 발광 장치를 사용한 전자기기를 설명하는 도면.
도 32는 본 발명의 발광 장치의 구성을 설명하는 블록도.
도 33은 본 발명의 발광 장치의 구동 회로의 구성을 설명하는 등가회로도.
도 34는 본 발명의 발광 장치의 구동 회로의 구성을 설명하는 등가회로도.
도 35는 본 발명의 발광 장치의 구동 회로의 레이아웃을 설명하는 상면도.
도 36은 본 발명의 표시 패널을 설명하는 상면도 및 단면도.
도 37은 본 발명의 표시 패널을 설명하는 상면도 및 단면도.
* 도면의 주요 부분에 대한 부호의 설명
23a: 미결정 반도체 막
23b: 붕소를 포함하는 미결정 반도체 막
50: 기판 51: 게이트 전극
52a, 52b, 52c: 게이트 절연막 53: LPSAS 막
54: 버퍼층 56: 레지스트 마스크
55: 일 도전형을 부여하는 불순물이 첨가된 반도체 막

Claims (26)

  1. 표시 장치를 제작하는 방법에 있어서:
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 반도체 막을 형성하는 단계;
    상기 제 1 반도체 막에 제 1 불순물을 첨가하는 단계로서, 상기 제 1 불순물은 제 1 도전형 또는 제 2 도전형을 부여하는, 상기 제 1 불순물 첨가 단계;
    상기 제 1 반도체 막에 상기 제 1 불순물을 첨가한 후, 상기 제 1 반도체 막 및 상기 게이트 전극이 중첩되는 영역에서 레이저 광을 상기 제 1 반도체 막에 조사하는 단계;
    레이저 광을 상기 제 1 반도체 막에 조사한 후 상기 제 1 반도체 막 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 제 2 반도체 막을 형성하는 단계로서, 상기 제 2 반도체 막은 상기 제 1 도전형을 부여하는 제 2 불순물을 포함하는, 상기 제 2 반도체 막 형성 단계;
    상기 제 1 반도체 막, 상기 버퍼층, 및 상기 제 2 반도체 막을 에칭하는 단계;
    도전막이 상기 제 1 절연막, 및 상기 제 1 반도체 막, 상기 버퍼층 및 상기 제 2 반도체 막의 측면들과 접하도록 상기 제 2 반도체 막 위에 상기 도전막을 형성하는 단계; 및
    상기 제 2 반도체 막 위에 소스 전극 및 드레인 전극을 형성하기 위해 상기 도전막을 에칭하는 단계를 포함하고,
    상기 제 1 반도체 막은 미결정(microcrystalline) 반도체 막인, 표시 장치 제작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 막을 형성한 후 상기 제 1 불순물을 첨가하기 전에 상기 제 1 반도체 막에 레이저 광을 조사하는 단계를 더 포함하는, 표시 장치 제작 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 표시 장치를 제작하는 방법에 있어서:
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 반도체 막을 형성하는 단계;
    상기 제 1 반도체 막에 제 1 불순물을 첨가하는 단계;
    상기 제 1 반도체 막에 상기 제 1 불순물을 첨가한 후 레이저 광을 상기 제 1 반도체 막에 조사하는 단계;
    레이저 광을 상기 제 1 반도체 막에 조사한 후 상기 제 1 반도체 막 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 제 2 반도체 막을 형성하는 단계;
    상기 제 1 반도체 막, 상기 버퍼층, 및 상기 제 2 반도체 막을 에칭하는 단계;
    상기 제 2 반도체 막 위에 도전막을 형성하는 단계;
    상기 제 2 반도체 막의 제 1 부분 위에 소스 전극을 형성하고 상기 제 2 반도체 막의 제 2 부분 위에 드레인 전극을 형성하기 위해 상기 도전막을 에칭하는 단계;
    상기 제 2 반도체 막의 상기 제 1 부분과 상기 제 2 반도체 막의 상기 제 2 부분 사이의 상기 버퍼층의 제 1 부분을 에칭하는 단계; 및
    제 2 절연막이 상기 버퍼층의 상기 제 1 부분과 접하도록 상기 소스 전극 및 상기 드레인 전극 위에 상기 제 2 절연막을 형성하는 단계를 포함하고,
    상기 제 1 반도체 막은 미결정 반도체 막인, 표시 장치 제작 방법.
  8. 제 1 항에 있어서,
    상기 제 1 도전형은 n 형이고, 상기 제 2 도전형은 p 형인, 표시 장치 제작 방법.
  9. 제 1 항 또는 제 7 항에 있어서,
    상기 버퍼층은 비정질 반도체 막인, 표시 장치 제작 방법.
  10. 제 9 항에 있어서,
    상기 버퍼층은 질소 또는 수소를 포함하는, 표시 장치 제작 방법.
  11. 제 9 항에 있어서,
    상기 버퍼층은 불소, 염소, 브롬, 또는 요오드를 포함하는, 표시 장치 제작 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 표시 장치를 제작하는 방법에 있어서:
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 반도체 막을 형성하는 단계;
    상기 제 1 반도체 막에 제 1 불순물을 첨가하는 단계;
    상기 제 1 반도체 막의 표면을 세정하는 단계;
    상기 제 1 반도체 막의 상기 표면을 세정한 후 레이저 광을 상기 제 1 반도체 막에 조사하는 단계;
    레이저 광을 상기 제 1 반도체 막에 조사한 후 상기 제 1 반도체 막 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 제 2 불순물을 포함하는 제 2 반도체 막을 형성하는 단계;
    상기 제 2 반도체 막 위에 도전막을 형성하는 단계;
    상기 제 2 반도체 막의 제 1 부분 위에 소스 전극을 형성하고 상기 제 2 반도체 막의 제 2 부분 위에 드레인 전극을 형성하기 위해 상기 도전막을 웨트 에칭하는 단계;
    상기 제 2 반도체 막의 상기 제 1 부분과 상기 제 2 반도체 막의 상기 제 2 부분 사이의 상기 버퍼층의 제 1 부분을 에칭하는 단계;
    제 2 절연막이 상기 버퍼층의 상기 제 1 부분과 접하도록 상기 소스 전극 및 상기 드레인 전극 위에 상기 제 2 절연막을 형성하는 단계를 포함하고,
    상기 제 1 반도체 막은 미결정 반도체 막이고,
    상기 버퍼층은 비정질 반도체 막인, 표시 장치 제작 방법.
  21. 제 20 항에 있어서,
    상기 제 1 반도체 막 위에 상기 버퍼층을 형성하기 전에 상기 제 1 반도체 막 상에 형성된 산화막을 제거하는 단계를 더 포함하는, 표시 장치 제작 방법.
  22. 제 21 항에 있어서,
    상기 제 2 반도체 막을 형성하기 전에 수소 플라즈마, 질소 플라즈마, 및 할로겐 플라즈마 중 적어도 하나로 상기 버퍼층의 표면을 처리하는 단계를 더 포함하는, 표시 장치 제작 방법.
  23. 제 20 항에 있어서,
    상기 제 1 불순물을 상기 제 1 반도체 막에 첨가하기 전에 레이저 광을 상기 제 1 반도체 막에 조사하는 단계를 더 포함하는, 표시 장치 제작 방법.
  24. 제 23 항에 있어서,
    상기 제 1 불순물을 상기 제 1 반도체 막에 첨가한 후 상기 제 1 반도체 막 상에 형성된 산화막을 제거하는 단계를 더 포함하는, 표시 장치 제작 방법.
  25. 제 1 항에 있어서,
    상기 제 2 반도체 막의 제 1 부분 위에 상기 소스 전극을 형성하고 상기 제 2 반도체 막의 제 2 부분 위에 상기 드레인 전극을 형성하기 위해 상기 도전막을 에칭하는 단계;
    상기 제 2 반도체 막의 상기 제 1 부분과 상기 제 2 반도체 막의 상기 제 2 부분 사이의 상기 버퍼층의 제 1 부분을 에칭하는 단계; 및
    제 2 절연막이 상기 버퍼층의 상기 제 1 부분과 접하도록 상기 소스 전극 및 상기 드레인 전극 위에 상기 제 2 절연막을 형성하는 단계를 더 포함하는, 표시 장치 제작 방법.
  26. 제 1 항에 있어서,
    상기 제 2 반도체 막의 제 1 부분 위에 상기 소스 전극을 형성하고 상기 제 2 반도체 막의 제 2 부분 위에 상기 드레인 전극을 형성하기 위해 상기 도전막을 웨트 에칭하는 단계;
    상기 제 2 반도체 막의 상기 제 1 부분과 상기 제 2 반도체 막의 상기 제 2 부분 사이의 상기 버퍼층의 제 1 부분을 에칭하는 단계; 및
    제 2 절연막이 상기 버퍼층의 상기 제 1 부분과 접하도록 상기 소스 전극 및 상기 드레인 전극 위에 상기 제 2 절연막을 형성하는 단계를 더 포함하는, 표시 장치 제작 방법.
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