JP4034122B2 - 発光装置及び素子基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流を発光素子に供給するための手段と発光素子とが、複数の各画素に備えられた発光装置及び該発光装置の駆動方法に関する。なお発光装置とは、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程における、発光素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。
【０００２】
【従来の技術】
発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため近年、発光素子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
なお、本明細書において発光素子は、電流または電圧によって輝度が制御される素子を意味しており、ＯＬＥＤ（Organic Light Emitting Diode）や、ＦＥＤ（Field Emission Display）に用いられているＭＩＭ型の電子源素子（電子放出素子）等を含んでいる。
【０００４】
発光素子の１つであるＯＬＥＤ（Organic Light Emitting Diode）は、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる電界発光材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層の中に無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【０００５】
次に、一般的な発光装置の画素の構成とその駆動について簡単に説明する。図１９に示した画素は、ＴＦＴ８０、８１と、保持容量８２と、発光素子８３とを有している。
【０００６】
ＴＦＴ８０は、ゲートが走査線８５に接続されており、ソースとドレインが一方は信号線８４に、もう一方はＴＦＴ８１のゲートに接続されている。ＴＦＴ８１は、ソースが端子８６に接続されており、ドレインが発光素子８３の陽極に接続されている。発光素子８３の陰極は端子８７に接続されている。保持容量８２はＴＦＴ８１のゲートとソース間の電圧を保持するように設けられている。また、端子８６、８７には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【０００７】
なお本明細書において電圧とは、特に記載のない限りグラウンドとの電位差を意味する。
【０００８】
走査線８５の電圧によりＴＦＴ８０がオンになると、信号線８４に入力されたビデオ信号の電圧がＴＦＴ８１のゲートに入力される。この入力されたビデオ信号の電圧に従って、ＴＦＴ８１のゲート電圧（ゲートとソース間の電圧差）が定まる。そして、該ゲート電圧によって流れるＴＦＴ８１のドレイン電流は、発光素子８３に供給され、発光素子８３は供給された電流によって発光する。
【０００９】
ところで、ポリシリコンで形成されたＴＦＴは、アモルファスシリコンで形成されたＴＦＴよりも電界効果移動度が高く、オン電流が大きいので、発光装置のトランジスタとしてより適している。しかし、ポリシリコンを用いてＴＦＴを形成しても、その電気的特性は所詮単結晶シリコン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではない。例えば、電界効果移動度は単結晶シリコンの１／１０以下である。また、ポリシリコンを用いたＴＦＴは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有している。
【００１０】
図１９に示した画素において、ＴＦＴ８１の閾値やオン電流等の特性が画素毎にばらつくと、ビデオ信号の電圧が同じであってもＴＦＴ８１のドレイン電流の大きさが画素間で異なり、結果的に発光素子８３の輝度がばらついてしまうこととなる。
【００１１】
そこで、上述した問題を回避するために、ＴＦＴの特性のばらつきによって発光素子に流れる電流のばらつきを抑えることができる、様々な種類の画素の構成が考案されている。以下に、その代表的な画素として、電流入力型の画素と、閾値補正型の電圧入力型の画素の構成を例示し、その駆動について説明する。
【００１２】
まず、特開２００１−１４７６５９号に記載の電流入力型の画素の構成について、図２０（Ａ）を用いて説明する。
【００１３】
図２０（Ａ）に記載の画素は、ＴＦＴ１１、１２、１３、１４と、保持容量１５と、発光素子１６とを有している。
【００１４】
ＴＦＴ１１は、ゲートが端子１８に接続され、ソースとドレインが一方は電流源１７に、他方はＴＦＴ１３のドレインに接続されている。ＴＦＴ１２は、ゲートが端子１９に、ソースとドレインが一方はＴＦＴ１３のドレインに、他方はＴＦＴ１３のゲートに接続されている。ＴＦＴ１３とＴＦＴ１４は、ゲートが互いに接続されており、ソースが共に端子２０に接続されている。ＴＦＴ１４のドレインは発光素子１６の陽極に接続されており、発光素子１６の陰極は端子２１に接続されている。保持容量１５はＴＦＴ１３及び１４のゲートとソース間の電圧を保持するように設けられている。端子２０、２１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【００１５】
端子１８、１９に与えられる電圧によりＴＦＴ１１、１２がオンになった後、電流源１７によってＴＦＴ１３のドレイン電流が制御される。ここで、ＴＦＴ１３はゲートとドレインが接続されるため飽和領域で動作しており、そのドレイン電流は以下の式１で表される。なお、ＶGSはゲート電圧、μを移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、ドレイン電流をＩDとする。
【００１６】
【式１】
ＩD＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２
【００１７】
式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値である。式１から、ＴＦＴ１３のドレイン電流はゲート電圧ＶGSによって変化することがわかる。よって、式１に従うと、ドレイン電流に見合った値のゲート電圧ＶGSが、ＴＦＴ１３において発生する。
【００１８】
このとき、ＴＦＴ１３とＴＦＴ１４はそのゲートとソースが互いに接続されているため、ＴＦＴ１４のゲート電圧がＴＦＴ１３のゲート電圧と同じ大きさに保たれる。よって、ＴＦＴ１３とＴＦＴ１４はドレイン電流が比例関係にある。特に、μ、Ｃ0、Ｗ／Ｌ、ＶTHの値が同じであれば、ＴＦＴ１３とＴＦＴ１４はドレイン電流が同じになる。ＴＦＴ１４に流れるドレイン電流は発光素子１６に供給され、該ドレイン電流の大きさに見合った輝度で発光素子１６は発光する。
【００１９】
特に、ＴＦＴ１３に対するＴＦＴ１４のオン電流の比を大きくすることで、短い書き込み時間で、所望の大きさの電流を発光素子に供給することができる。
【００２０】
そして、端子１８、１９に与えられる電圧によりＴＦＴ１１、１２がオフになった後も、ＴＦＴ１４のゲート電圧ＶGSが保持容量１５によって保持されている限り、発光素子１６は発光し続ける。
【００２１】
次に、Tech. Digest IEDM 98, 875. R. M. A. Dawson etc.に記載の電流入力型の画素の構成について、図２０（Ｂ）を用いて説明する。図２０（Ｂ）に記載の画素は、ＴＦＴ３１、３２、３３、３４と、保持容量３５と、発光素子３６とを有している。
【００２２】
ＴＦＴ３１はゲートが端子３８に接続され、ソースとドレインが一方は電流源３７に、他方はＴＦＴ３３のソースに接続されている。また、ＴＦＴ３４はゲートが端子３８に接続され、ソースとドレインが一方はＴＦＴ３３のゲートに、他方はＴＦＴ３３のドレインに接続されている。ＴＦＴ３２は、ゲートが端子３９に、ソースとドレインが、一方は端子４０に、他方はＴＦＴ３３のソースに接続されている。ＴＦＴ３３のドレインは発光素子３６の陽極に接続されており、発光素子３６の陰極は端子４１に接続されている。保持容量３５はＴＦＴ３３のゲートとソース間の電圧を保持するように設けられている。端子４０、４１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【００２３】
端子３８に与えられる電圧によりＴＦＴ３１及び３４がオンになり、かつ端子３９に与えられる電圧によりＴＦＴ３２がオフなった後、電流源３７によってＴＦＴ３３のドレイン電流が制御される。ここで、ＴＦＴ３３はゲートとドレインが接続されているため飽和領域で動作しており、そのドレイン電流は上述の式１で表される。式１から、ＴＦＴ３３のドレイン電流はゲート電圧ＶGSによって変化することがわかる。よって、式１に従うと、ドレイン電流に見合った値のゲート電圧ＶGSが、ＴＦＴ３３において発生する。該ゲート電圧ＶGSは、保持容量３５において保持される。
【００２４】
ＴＦＴ３３に流れるドレイン電流は発光素子３６に供給され、該ドレイン電流の大きさに見合った輝度で発光素子３６は発光する。
【００２５】
そして、端子３８に与えられる電圧によりＴＦＴ３１、３４がオフになった後、端子３９に与えられる電圧によりＴＦＴ３２がオンになる。このとき、ＴＦＴ３３のゲート電圧が保持容量３５によって保持されている限り、ＴＦＴ３１、３４がオンであったときと同じ輝度で発光素子３６は発光する。
【００２６】
上述した図２０（Ａ）、（Ｂ）に示す電流入力型の画素は、ＴＦＴの閾値やオン電流等の特性が画素毎にばらついていても、電流源により発光素子に供給される電流の大きさを制御するので、画素間で発光素子の輝度にばらつきが生じるのを防ぐことができる。
【００２７】
次に、US6,229,506に記載の、閾値補正型の電圧入力型画素の構成について、図２１を用いて説明する。図２１に記載の画素は、ＴＦＴ５１、５２、５３、５４と、保持容量５５、５６と、発光素子５７とを有している。
【００２８】
ＴＦＴ５１は、ゲートが端子５９に接続され、ソースとドレインが一方は端子５８に、他方は保持容量５５の一方の電極に接続されている。保持容量５５のもう一方の電極はＴＦＴ５３のゲートに接続されている。ＴＦＴ５２は、ゲートが端子６１に接続されており、ソースがＴＦＴ５３のゲートに、ドレインがＴＦＴ５３のドレイン及びＴＦＴ５４のソースに接続されている。ＴＦＴ５３のソースは端子６０に接続されており、保持容量５６はＴＦＴ５３のゲートとソース間の電圧を保持するように設けられている。ＴＦＴ５４はゲートが端子６２に接続されており、ドレインが発光素子５７の陽極に接続されている。発光素子５７の陰極は端子６３に接続されている。端子６０、６３には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。ここでは端子６０にかかる電圧を、端子６３にかかる電圧よりも高くしている。
【００２９】
まず、端子５８に印加される電圧を、端子６０に印加される電圧と同じ高さにする。そして端子５９に印加する電圧を制御してＴＦＴ５１をオンにした後に、端子６１、６２に印加する電圧を制御することでＴＦＴ５２、５４をオンにすると、保持容量５５、５６に電荷が貯まり始める。そして、保持容量５６に保持される電圧が、ＴＦＴ５３のしきい値(ＶTH)を上回ったところで、ＴＦＴ５３がオンする。
【００３０】
次にＴＦＴ５４をオフすると、保持容量５５、５６に貯まっていた電荷が、オンの状態にあるＴＦＴ５３を介して放出される。このとき、ＴＦＴ５２はオンなので、ＴＦＴ５３のゲートとドレインが接続されており、よって、ＴＦＴ５３は飽和領域で動作する。したがって、電荷が放出されているときのドレイン電流は、上記の式１で表される。
【００３１】
この電荷の放出は、ＩD＝０、つまりＴＦＴ５３がオフになるまで続く。式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値であるので、ＩD＝０のとき、式１より、ＶGS＝ＶTHとなる。つまり、電荷の放出によりＴＦＴ５３がオフになると、保持容量５６にＴＦＴ５３の閾値分の電圧ＶTHが保持されることになる。
【００３２】
次に、ＴＦＴ５２をオフにし、端子５８にビデオ信号の電圧ＶDataを印加する。このビデオ信号の入力により、保持容量５６には、電荷保存則に従い、閾値電圧ＶTHに電圧ＶDataを加算した電圧が保持される。
【００３３】
次に、ＴＦＴ５１をオフにした後、ＴＦＴ５４をオンにすることで、ＴＦＴ５３のドレイン電流が発光素子５７に供給される。このときＴＦＴ５３のドレイン電流は、保持容量５６に保持されている、閾値電圧ＶTHに電圧ＶDataを加算した電圧によって制御される。よって、ＴＦＴ５３の閾値ＶTHに関わらず、必ず電圧ＶDataに見合った値の電流が発光素子５７に供給されることになり、閾値のばらつきに起因する輝度むらを抑えることができる。
【００３４】
【発明が解決しようとする課題】
このように、図１９に示した画素に比べ、図２０に示した電流入力型の画素及び図２１に示した閾値補正型の電圧入力型の画素は、ＴＦＴの特性のばらつきによって発光素子に流れる電流のばらつきを抑えることができる。しかし、上述した構成の画素もそれぞれ課題を有している。
【００３５】
図２０（Ａ）に代表されるような、画素に供給された電流を電圧に変換して保持する手段（ＴＦＴ１３）と、該保持された電圧に応じた大きさの電流を発光素子に流す手段（ＴＦＴ１４）の２つの手段を有する画素の場合、いずれか一方の手段の特性がずれることにより、２つの手段における特性のバランスが画素間でばらつくことがある。すると、駆動部から発光素子に供給される電流の大きさが所望の値に保たれなくなり、画素間で発光素子の輝度にばらつきが生じてしまう。
【００３６】
具体的に図２０（Ａ）では、ＴＦＴ１３またはＴＦＴ１４において、ＴＦＴに固有の特性であるμ、Ｃ0、ＶTHや、Ｗ／Ｌがずれてしまった場合、ＴＦＴ１３のドレイン電流に対するＴＦＴ１４のドレイン電流の比が画素間で異なってしまい、画素間において発光素子の輝度のばらつきが生じてしまう。
【００３７】
一方、図２０（Ｂ）に代表されるような、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流す手段（ＴＦＴ３３）を有する画素の場合、画素に供給された電流を電圧に変換する際に、発光素子に電流が流れる。発光素子は比較的大きな容量を有している。そのため、例えば低い階調から高い階調へ表示が変化する場合、発光素子の有する容量に電荷がたまるまで、電流から変換される電圧の値が安定しない。よって、低い階調から高い階調へ表示が変化するのに時間がかかってしまう。また逆に、高い階調から低い階調へ表示が変化する場合、発光素子の有する容量が有する余分な電荷が放出されるまで、電流から変換される電圧の値が安定しない。よって、高い階調から低い階調へ表示が変化するのに時間がかかってしまう。
【００３８】
具体的に図２０（Ｂ）では、電流源３７から供給される電流の値が変わったときに、ＴＦＴ３３のゲート電圧が安定するのに時間がかかり、電流を書き込む時間が長くなる。その結果、例えば、動画表示において残像が視認されてしまうことがあり、高速応答で動画表示に向いているという発光素子の特徴を生かしきれない。
【００３９】
図２１に代表されるような、発光素子に供給する電流を制御するＴＦＴ（ＴＦＴ５３）の閾値分の電圧を、予め保持容量に書き込む画素の場合、該保持容量に閾値分の電圧を書き込む際に、発光素子に電流は流れないので、図２０（Ｂ）のように発光素子の容量によって書き込み時間が左右されるということはない。
【００４０】
しかし、ＴＦＴ５３がオンになる程度の電荷を保持容量に貯めた後、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまでＴＦＴ５３を介して電荷を放電する必要があり、よってこの電荷の放電に要する時間により、書き込み時間を抑えることができない。よって図２１に代表されるような画素は、デジタルの信号を用いた時間階調表示など、更なる書き込み時間の短縮化が要求される場合に対応することができない。その結果、例えば、動画表示において残像が視認されたり、高速応答で動画表示に向いているという発光素子の特徴を生かしきれない。
【００４１】
本発明は上述したことに鑑み、ＴＦＴの特性の違いに起因する、画素間における発光素子の輝度のばらつきを抑えることができ、なおかつ残像が視認されにくい発光装置、発光装置の駆動方法及び素子基板の提供を課題とする。
【００４２】
【課題を解決するための手段】
本発明は、発光素子に供給する電流を制御する素子として、４つの端子（ノード）の短絡または開放、言い換えると接続、を制御することができるトランジスタ（以下、マルチ端子トランジスタ）を用いて駆動する、電流入力型発光装置及び閾値補正型の電圧入力型発光装置を考案した。なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
【００４３】
すなわち、本発明の電流入力型発光装置は、ビデオ信号に相当する電流をマルチ端子トランジスタが有する４つのノードのうちの２つのノード間に流すことで電圧に変換し、次に前記２つのノードと異なる２つのノードを短絡させて、該電圧を再び電流に変換し、発光素子に供給する。
【００４４】
具体的に本発明の電流入力型発光装置の画素には、
▲１▼ ゲートの電圧を制御することで４つのノードを短絡または開放する手段
▲２▼ 前記ゲートの電圧を保持する手段
▲３▼ 第１のノードと前記ゲートの接続を制御する手段
▲４▼ 前記第１のノードと第２のノードの間に流れる電流を制御する手段
▲５▼ 第３のノードと第４のノードの間に流れる電流を制御する手段
▲６▼ 前記第３のノードと第４のノードの間に流れる電流が供給される発光素子が備えられている。
【００４５】
また本発明の素子基板は、上記電流入力型発光装置を作製する過程における、発光素子が完成する前の一形態に相当する。具体的には、
▲１▼ ゲートの電圧を制御することで４つのノードを短絡または開放する手段
▲２▼ 前記ゲートの電圧を保持する手段
▲３▼ 第１のノードと前記ゲートの接続を制御する手段
▲４▼ 前記第１のノードと第２のノードの間に流れる電流を制御する手段
▲５▼ 第３のノードと第４のノードの間に流れる電流を制御する手段し、なおかつ、第３のノードと第４のノードの間に流れる電流を発光素子に供給するための手段
が備えられている。
【００４６】
上記構成により、発光素子に電流を流さずに、電流を電圧に変換することができるので、図２０（Ｂ）に示した画素よりも書き込み時間を抑えることができる。また、１つのマルチ端子トランジスタで、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流すことができるので、図２０（Ａ）に示した画素のように、画素間において発光素子の輝度のばらつきが生じてしまうのを防ぐことができる。
【００４７】
また、ビデオ信号に相当する電流を電圧に変換するときの２つのノード（第１と第２のノード）間のチャネル長とチャネル幅の比（Ｌ／Ｗ）を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード（第３と第４のノード）間のＬ／Ｗよりも、小さくする。言い換えると、ビデオ信号に相当する電流を電圧に変換するときの２つのノード間のチャネル長を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード間のチャネル長よりも、短くする。
【００４８】
チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。
【００４９】
よって、上記構成により、書き込み時間を抑えつつ、所望の大きさの電流を発光素子に供給することができ、また発光素子を発光させるときの飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【００５０】
また、本発明の閾値補正型の電圧入力型発光装置は、マルチ端子トランジスタが有する４つのノードのうちの２つのノードを短絡することで、閾値分の電圧の保持容量への書き込みと、ビデオ信号に相当する電圧の保持容量への書き込みとを行なう。次に、前記２つのノードと異なる２つのノードを短絡させて、該２つの電圧を電流に変換し、発光素子に供給する。
【００５１】
具体的に本発明の閾値補正型の電圧入力型発光装置の画素には、
▲１▼ ゲートの電圧を制御することで４つのノードを短絡または開放する手段
▲２▼ 前記ゲートの電圧を保持する手段
▲３▼ 第２のノードと前記ゲートの接続を制御する手段
▲４▼ ▲３▼の手段により前記第２のノードと前記ゲートとが接続されているときに、前記▲２▼の手段において保持される電圧の大きさを制御する手段
▲５▼ 第３のノードと第４のノードの間に流れる電流を制御する手段
▲６▼ 前記第３のノードと第４のノードの間に流れる電流が供給される発光素子が備えられている。
【００５２】
また本発明の素子基板は、上記電圧入力型発光装置を作製する過程における、発光素子が完成する前の一形態に相当する。具体的には、
（１） ゲートの電圧を制御することで４つのノードを短絡または開放する手段
（２） 前記ゲートの電圧を保持する手段
（３） 第２のノードと前記ゲートの接続を制御する手段
（４） （３）の手段により前記第２のノードと前記ゲートとが接続されているときに、前記（２）の手段において保持される電圧の大きさを制御する手段
（５） 第３のノードと第４のノードの間に流れる電流を制御し、なおかつ、第３のノードと第４のノードの間に流れる電流を発光素子に供給するための手段
が備えられている。
【００５３】
そして、マルチ端子トランジスタの閾値分の電圧の保持容量への書き込み時と、ビデオ信号に相当する電圧の保持容量への書き込み時における、２つのノード間のチャネル長とチャネル幅の比（Ｌ／Ｗ）を、該電圧を電流に変換して発光素子に供給する時における２つのノード間のＬ／Ｗよりも、小さくする。言い換えると、マルチ端子トランジスタの閾値分の電圧の保持容量への書き込み時と、ビデオ信号に相当する電圧の保持容量への書き込み時における、２つのノード間のチャネル長を、該電圧を電流に変換して発光素子に供給する時における２つのノード間のチャネル長よりも、小さくする。
【００５４】
上記構成により、電荷を保持容量に貯め、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまで電荷を放電し、ビデオ信号に相当する電圧を保持容量へ書き込むという、一連の動作の速度を向上させつつ、所望の大きさの電流を発光素子に供給することができる。また、発光素子を発光させるときに飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【００５５】
なお、具体的にマルチ端子トランジスタは、活性層と、前記活性層に接する絶縁膜と、前記絶縁膜に接するゲート電極とを有している。そして、前記活性層は、少なくとも１つのチャネル形成領域と、少なくとも４つの不純物領域とを有している。そして４つの不純物領域が、マルチ端子トランジスタと他の素子との間の、電圧または電流の出入り口となるノードに相当する。
【００５６】
ノードとなる４つの各不純物領域は、チャネル形成領域のいずれか１つとのみ接している。つまり、ノードとなる４つの不純物領域は、任意の２つの不純物領域の間に、ノードとなる他の不純物領域を挟んでいない。
【００５７】
なお、任意の不純物領域が、不純物濃度の低い領域（低濃度不純物領域）を含んでおり、該低濃度不純物領域がチャネル形成領域と接していても良い。この構成により不純物領域近傍の電界集中を緩和することができる。
【００５８】
ゲート電極は絶縁膜を間に挟んでチャネル形成領域と重なっている。そして、ゲート電極に印加する電圧を制御することで、各ノード間の抵抗を制御し、短絡または開放することができる。
【００５９】
なお、本発明のマルチ端子トランジスタは、基板と活性層の間にゲート電極が設けられていても良いし、ゲート電極と基板の間に活性層が設けられていても良い。
【００６０】
なお、本発明の発光装置において、画素に用いるトランジスタ（マルチ端子トランジスタを含む）は、多結晶シリコンを用いて形成されたトランジスタであっても良いし、アモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良い。
【００６１】
なお本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。
【００６２】
【発明の実施の形態】
（実施の形態１）
以下に、本発明の電流入力型の発光装置の構成について説明する。本発明の電流入力型発光装置が有する画素部には、複数の画素がマトリクス状に配置されている。また画素部には信号線、電源線、走査線など、各種配線が配置されている。
【００６３】
図１（Ａ）に本発明の電流入力型の発光装置における、画素の回路図を示す。図１（Ａ）では、各画素に６つトランジスタ（Ｔｒ１〜Ｔｒ６）と、発光素子１０１と、保持容量１０２とが設けられている。Ｔｒ１〜Ｔｒ５が、２つのノード（ソースとドレイン）の短絡と開放を制御するトランジスタに相当し、Ｔｒ６が４つのノードの短絡と開放を制御するトランジスタに相当する。
【００６４】
Ｔｒ６は、▲１▼ゲートの電圧を制御することで４つのノードを短絡または開放する手段に相当する。保持容量１０２は、▲２▼前記ゲートの電圧を保持する手段に相当する。Ｔｒ２は、▲３▼第１のノードと前記ゲートの接続を制御する手段に相当する。Ｔｒ１及びＴｒ３は、▲４▼第１のノードと第２のノードの間に流れる電流を制御する手段に相当する。Ｔｒ４及びＴｒ５は、▲５▼第３のノードと第４のノードの間に流れる電流を制御する手段に相当する。発光素子１０１は、▲６▼前記第３のノードと第４のノードの間に流れる電流が供給される発光素子に相当する。
【００６５】
なお、発光素子が完成する前の形態に相当する素子基板は、▲６▼の発光素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、パターニングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【００６６】
Ｔｒ１のゲートは第１の走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第１のノードＮｄ１に接続されている。
【００６７】
Ｔｒ２のゲートは第２の走査線Ｐｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６のゲートに、もう一方がＴｒ６の第１のノードＮｄ１に接続されている。
【００６８】
Ｔｒ３のゲートは第１の走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が電源線Ｖｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第２のノードＮｄ２に接続されている。
【００６９】
Ｔｒ４のゲートは第３の走査線Ｑｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が電源線Ｖｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第３のノードＮｄ３に接続されている。
【００７０】
Ｔｒ５のゲートは第４の走査線Ｒｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６の第４のノードＮｄ４に、もう一方が発光素子１０１の画素電極に接続されている。
【００７１】
発光素子１０１は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００７２】
また、保持容量１０２はトランジスタＴｒ６のゲートと電源線Ｖｉの間の電圧を保持するために設けられている。
【００７３】
電源線Ｖ１〜Ｖｘと対向電極には、それぞれ電源から所定の電圧が与えられており、電源線Ｖ１〜Ｖｘと対向電極とは、発光素子に順バイアスの電流を流すことができる程度の電圧差を有している。なお、電源線Ｖ１〜Ｖｘの電圧は全て同じ高さに保たなくても良く、例えばカラーの画像を表示する発光装置の場合、対応する色毎に変えるようにしても良い。
【００７４】
なお、Ｔｒ１〜Ｔｒ６の極性はｎチャネル型であってもｐチャネル型であっても、どちらでも良い。ただし、Ｔｒ１とＴｒ３の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、Ｔｒ６はｐチャネル型トランジスタであることが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、Ｔｒ６はｎチャネル型トランジスタであることが望ましい。
【００７５】
また、信号線と電源線の数は必ずしも同じであるとは限らない。また、第１走査線と、第２走査線と、第３走査線と、第４走査線の数は必ずしも同じであるとは限らない。
【００７６】
なお、図１（Ａ）ではＴｒ１とＴｒ３のゲートが、共に第１の走査線Ｇｊに接続されているが、別途走査線を設け、互いに異なる走査線に接続するようにしても良い。この場合、Ｔｒ１とＴｒ３の極性は同じでなくとも良い。
【００７７】
またＴｒ４とＴｒ５のゲートを共に第３の走査線Ｑｊに接続するようにしても良い。図１（Ｂ）に、Ｔｒ４とＴｒ５のゲートを共に第３の走査線Ｑｊに接続した場合の、画素の回路図を示す。図１（Ｂ）ではＴｒ４とＴｒ５の極性は同じである。図１（Ｂ）に示す画素は、図１（Ａ）に示す画素に比べて走査線の数が少なくて済む。
【００７８】
次に、Ｔｒ６の詳しい構成について説明する。Ｔｒ６は、４つのノードを短絡または開放することができるマルチ端子トランジスタである。４つのノードの短絡または開放は、ゲートに与えられる電圧で制御することができる。
【００７９】
図２（Ａ）は、Ｔｒ６の上面図であり、図２（Ｂ）は、図２（Ａ）の破線Ａ−Ａ’における断面図に相当し、図２（Ｃ）は、図２（Ａ）の破線Ｂ−Ｂ’における断面図に相当する。
【００８０】
Ｔｒ６は、活性層２０１と、該活性層に接するゲート絶縁膜２０２と、ゲート絶縁膜２０２に接するゲート電極（ゲート）２０３とを有している。活性層２０１は、チャネル形成領域２０４と、導電型を付与する不純物が添加された不純物領域２０５〜２０８を有している。ゲート電極２０３とチャネル形成領域２０４は、ゲート絶縁膜２０２を間に挟んで重なっている。
【００８１】
不純物領域２０５〜２０８はそれぞれチャネル形成領域２０４に接している。なお、不純物領域内に、不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）が設けられていても良い。この場合、低濃度不純物領域がチャネル形成領域２０４に接するようにする。また、ゲート電極と重ならない不純物の添加されていない領域（オフセット領域）が、チャネル形成領域と不純物領域との間に設けられていても良い。
【００８２】
そしてＴｒ６は、第１のノードＮｄ１と第２のノードＮｄ２の間に流れるオン電流が、第３のノードＮｄ１と第４のノードＮｄ２の間に流れるオン電流より大きくなるように、そのチャネル形成領域２０４のレイアウトを設定する。具体的に例えば、不純物領域２０５と２０６の間のチャネル形成領域２０４の長さと幅の比Ｌ1-2／Ｗ1-2を、不純物領域２０７と２０８の間のチャネル形成領域２０４の長さと幅の比Ｌ3-4／Ｗ3-4よりも小さく設定する。
【００８３】
具体的には、Ｌ1-2＝Ｗ3-4、Ｌ3-4＝Ｗ1-2とすると、Ｌ1-2／Ｌ3-4を１／５以下１／２０以上であるのが好ましい。例えばＬ1-2＝５μｍ、Ｌ3-4＝５０μｍの場合だと、第１のノードＮｄ１と第２のノードＮｄ２の間に流れるオン電流は、第３のノードＮｄ１と第４のノードＮｄ２の間に流れるオン電流の１００倍程度とすることができる。
【００８４】
活性層２０１を覆うように、ゲート絶縁膜２０２上に、層間絶縁膜２０９が形成されている。そして、層間絶縁膜２０９及びゲート絶縁膜２０２に形成されたコンタクトホールを介して、不純物領域２０５〜２０８にそれぞれ接続された配線２１０〜２１３が形成されている。なお、図２ではゲート絶縁膜２０２が不純物領域２０５〜２０８を覆っているが、本発明はこの構成に限定されない。不純物領域２０５〜２０８は必ずしもゲート絶縁膜２０２に覆われている必要はなく、露出していても良い。
【００８５】
Ｔｒ６は、ゲート電極２０３に印加される電圧によって、各不純物領域２０５〜２０８間の抵抗、ひいては各配線２１０〜２１３間の抵抗が制御され、短絡と開放が制御される。
【００８６】
なお、図２に示した構成はＴｒ６の一実施例である。Ｔｒ６は各不純物領域間に２つ以上のチャネル形成領域が設けられた、所謂マルチゲート構造を有していても良い。
【００８７】
次に、図１（Ａ）に示した画素の駆動について説明する。
【００８８】
本発明の電流入力型発光装置の画素の駆動は、書き込み期間Ｔａと、保持期間Ｔｈと、表示期間Ｔｄとに分けて説明することができる。図３（Ａ）に、各期間におけるＴｒ１〜Ｔｒ５のスイッチングのタイミングを示す。そして、図１（Ａ）の画素のＴｒ１〜Ｔｒ５が全てｎチャネル型ＴＦＴの場合に、各期間において各走査線に入力される電圧のタイミングチャートを、図３（Ｂ）に示す。
【００８９】
まず、各ラインの画素において書き込み期間Ｔａが順に開始される。書き込み期間が開始されると、Ｔｒ１〜Ｔｒ３がオンになり、Ｔｒ４、Ｔｒ５がオフになる。書き込み期間における画素の構成の概略図を、図４（Ａ）に示す。書き込み期間Ｔａでは、駆動回路に設けられた電流源１０３から、ビデオ信号に相当する電流（信号電流）Ｉdataが信号線Ｓｉに入力される。
【００９０】
そして、信号電流Ｉdataは、Ｔｒ６のノードＮｄ１とＮｄ２を介して、信号線Ｓｉと電源線Ｖｉの間を流れる。つまり、Ｔｒ６のノードＮｄ１とＮｄ２の間に流れるドレイン電流ＩDは、信号電流Ｉdataとほぼ同じ値に保たれる。
【００９１】
そして、書き込み期間ＴａにおいてＴｒ６は、そのゲートとＮｄ１が接続されているので、飽和領域で動作している。よって、Ｔｒ６のドレイン電流ＩDは、上述の式１で表される。式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値であるので、Ｔｒ６のゲート電圧ＶGSは信号電流Ｉdataの値によって定まる。該ゲート電圧ＶGSは、保持容量１０２において保持される。
【００９２】
各ラインの画素において書き込み期間Ｔａが終了すると、保持期間Ｔｈが開始される。保持期間Ｔｈでは、Ｔｒ１〜Ｔｒ５が全てオフになる。保持期間における画素の構成の概略図を、図４（Ｂ）に示す。なお、Ｔｒ１及びＴｒ３よりもＴｒ２を先にオフするのが望ましい。Ｔｒ２を先にオフすることで、Ｔｒ２を介して保持容量１０２から電荷が放出されるのを防ぎ、確実に電圧を保持することができる。
【００９３】
そして、各ラインの画素において保持期間Ｔｈが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄが開始されると、Ｔｒ１〜Ｔｒ３はオフ、Ｔｒ４、Ｔｒ５がオンになる。表示期間における画素の構成の概略図を、図４（Ｃ）に示す。
【００９４】
Ｔｒ４とＴｒ５がオンになることで、保持容量１０２によって保持されているゲート電圧ＶGSに見合った大きさのドレイン電流ＩDが、Ｔｒ６のノードＮｄ３とＮｄ４を介して発光素子１０１に供給される。発光素子１０１は供給された電流に見合った輝度で発光する。なお、ドレイン電流ＩDが発光素子１０１の閾値以下だと発光しない。
【００９５】
ビデオ信号がアナログの場合、表示期間Ｔｄが終了すると１フレーム期間が終了し、１つの画像が表示される。そして、次のフレーム期間が開始され、再び上述した動作が繰り返される。各画素の階調は、表示期間Ｔｄにおいて発光素子１０１に流れる電流の大きさで決まる。
【００９６】
また、ビデオ信号がデジタルで、時間階調表示を行なう場合、１フレーム期間が複数のサブフレーム期間からなる。各サブフレーム期間の長さの比は、２0：２1：…：２n-1を満たす。そして、各サブフレーム期間内に書き込み期間Ｔａ、保持期間Ｔｈ、表示期間Ｔｄが出現する。そして、各サブフレーム期間ごとに発光を制御することで、１フレーム期間全体を通して階調を表示することができる。
【００９７】
本発明の電流入力型の発光装置では、書き込み期間Ｔａにおいて発光素子に電流を流さずに、電流を電圧に変換することができるので、図２０（Ｂ）に示した画素よりも電流の書き込み時間を抑えることができる。また、１つのマルチ端子トランジスタで、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流すことができるので、図２０（Ａ）に示した画素のように、画素間において発光素子の輝度のばらつきが生じてしまうのを防ぐことができる。
【００９８】
また、チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。よって、ビデオ信号に相当する電流を電圧に変換するときの２つのノードＮｄ１とＮｄ２間のチャネル長を、該電圧を再び電流に変換して発光素子に供給するときの２つのノードＮｄ３とＮｄ４間のチャネル長よりも短くすることで、書き込み期間Ｔａの長さを抑えつつ所望の大きさの電流を発光素子に供給することができ、また表示期間ＴｄのＴｒ６の飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【００９９】
（実施の形態２）
以下に、本発明の閾値補正型の電圧入力型発光装置の構成について説明する。本発明の閾値補正型の電圧入力型発光装置が有する画素部には、複数の画素がマトリクス状に配置されている。また画素部には信号線、電源線、走査線など、各種配線が配置されている。
【０１００】
図５（Ａ）に本発明の閾値補正型の電圧入力型発光装置における、画素の回路図を示す。図５（Ａ）では、各画素に６つトランジスタ（Ｔｒ１〜Ｔｒ６）と、発光素子３０１と、保持容量３０２とが設けられている。Ｔｒ１〜Ｔｒ５が、２つのノード（ソースとドレイン）の短絡と開放を制御するトランジスタに相当し、Ｔｒ６が４つのノードの短絡と開放を制御するトランジスタに相当する。
【０１０１】
Ｔｒ６は、（１）ゲートの電圧を制御することで４つのノードを短絡または開放する手段に相当する。保持容量３０２は、（２）前記ゲートの電圧を保持する手段に相当する。Ｔｒ５は、（３）第２のノードと前記ゲートの接続を制御する手段に相当する。Ｔｒ１及びＴｒ３は、（４） （３）の手段により第２のノードと前記ゲートとが接続されているときに、前記（２）の手段において保持される電圧の大きさを制御する手段に相当する。Ｔｒ４及びＴｒ２は、（５）第３のノードと第４のノードの間に流れる電流を制御する手段に相当する。発光素子３０１は、（６）前記第３のノードと第４のノードの間に流れる電流が供給される発光素子に相当する。
【０１０２】
なお、発光素子が完成する前の形態に相当する素子基板は、（６）の発光素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、パターニングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【０１０３】
なお、Ｔｒ６の詳しい構成については、実施の形態１のＴｒ６と同じであり、図２を参照することができるので、ここでは説明省略する。
【０１０４】
Ｔｒ１のゲートは第１の走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第１のノードＮｄ１に接続されている。
【０１０５】
Ｔｒ２のゲートは第２の走査線Ｐｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６の第３のノードＮｄ３に、もう一方が電源線Ｖｉ（ｉ＝１〜ｘ）に接続されている。
【０１０６】
Ｔｒ３のゲートは第３の走査線Ｑｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６の第２のノードＮｄ２に、もう一方が発光素子３０１が有する対向電極に接続されている。
【０１０７】
Ｔｒ４のゲートは第４の走査線Ｒｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が第４のノードＮｄ４に、もう一方が発光素子３０１が有する画素電極に接続されている。
【０１０８】
Ｔｒ５のゲートは第５の走査線Ｗｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６のゲートに、もう一方がＴｒ６の第２のノードＮｄ２に接続されている。
【０１０９】
また、保持容量３０２はトランジスタＴｒ６のゲートと電源線Ｖｉの間の電圧を保持するために設けられている。
【０１１０】
電源線Ｖ１〜Ｖｘと対向電極には、それぞれ電源から所定の電圧が与えられており、電源線Ｖ１〜Ｖｘと対向電極とは、発光素子に順バイアスの電流を流すことができる程度の電圧差を有している。なお、電源線Ｖ１〜Ｖｘの電圧は全て同じ高さに保たなくても良く、例えばカラーの画像を表示する発光装置の場合、対応する色毎に変えるようにしても良い。
【０１１１】
なお、Ｔｒ１〜Ｔｒ６の極性はｎチャネル型であってもｐチャネル型であっても、どちらでも良い。ただし、陽極を画素電極として用い、陰極を対向電極として用いる場合、Ｔｒ６はｐチャネル型トランジスタであることが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、Ｔｒ６はｎチャネル型トランジスタであることが望ましい。
【０１１２】
また、信号線と電源線の数は必ずしも同じであるとは限らない。また、第１〜第５走査線の数は必ずしも同じであるとは限らない。
【０１１３】
なお、Ｔｒ２とＴｒ４のゲートを、共に第２の走査線Ｐｊに接続するようにしても良い。図５（Ｂ）に、Ｔｒ２とＴｒ４のゲートを共に第２の走査線Ｐｊに接続した場合の、画素の回路図を示す。図５（Ｂ）ではＴｒ２とＴｒ４の極性は同じである。図５（Ｂ）に示す画素は、図５（Ａ）に示す画素に比べて走査線の数が少なくて済む。
【０１１４】
また、Ｔｒ２、Ｔｒ４及びＴｒ５のゲートを、共に第２の走査線Ｐｊに接続するようにしても良い。図６に、Ｔｒ２、Ｔｒ４及びＴｒ５のゲートを共に第２の走査線Ｐｊに接続した場合の、画素の回路図を示す。図６ではＴｒ２、Ｔｒ４の極性は同じであり、Ｔｒ５はＴｒ２及びＴｒ４の極性とは逆の極性を有する。図６に示す画素は、図５（Ａ）、（Ｂ）に示す画素に比べて走査線の数が少なくて済む。
【０１１５】
次に、図５（Ａ）に示した画素の駆動について説明する。
【０１１６】
本発明の閾値補正型の電圧入力型発光装置の画素の駆動は、初期化期間Ｔｉと、書き込み期間Ｔａと、表示期間Ｔｄとに分けて説明することができる。図７（Ａ）に、各期間におけるＴｒ１〜Ｔｒ５のスイッチングのタイミングを示す。そして、図５（Ａ）の画素のＴｒ１〜Ｔｒ５が全てｎチャネル型ＴＦＴの場合に、各期間において各走査線に入力される電圧のタイミングチャートを、図７（Ｂ）に示す。
【０１１７】
まず、各ラインの画素において初期化期間Ｔｉが順に開始される。初期化期間Ｔｉが開始されると、Ｔｒ３、Ｔｒ５がオンになり、Ｔｒ１、Ｔｒ２、Ｔｒ４がオフになる。初期化期間における画素の構成の概略図を、図８（Ａ）に示す。Ｖｃは対向電極の電圧である。初期化期間Ｔｉでは、電源線Ｖｉの電圧と対向電極の電圧に見合った大きさの電荷が、保持容量３０２に蓄積される。電源線Ｖｉと対向電極に与えられる電圧はそれぞれ一定であるので、初期化期間Ｔｉにおいて保持容量３０２に蓄積される電荷も常に一定になる。
【０１１８】
そして、次にＴｒ３をオフにした後、各ラインの画素において初期化期間Ｔｉが終了し、次に書き込み期間Ｔａが開始される。書き込み期間Ｔａが開始されると、まずＴｒ１、Ｔｒ５がオンになり、Ｔｒ２、Ｔｒ３、Ｔｒ４がオフになる。そして、駆動回路から、ビデオ信号に相当する電圧（信号電圧）Ｖdataが信号線Ｓｉに入力される。信号電圧Ｖdataは、Ｔｒ６のノードＮｄ１とＮｄ２を介して、保持容量３０２に与えられる。
【０１１９】
なおＶdataは、｜Ｖdata＋ＶTH｜＜｜Ｖｃ｜を必ず満たすような高さに設定する。よって、Ｔｒ６のＮｄ１とＮｄ２の間にドレイン電流ＩDが流れ、保持容量３０２に蓄積されている電荷が放出される。このとき、Ｔｒ５はオンなので、Ｔｒ６のゲートとＮｄ２は接続されており、よって、Ｔｒ６は飽和領域で動作する。したがって、電荷が放出されているときのドレイン電流ＩDは、上記の式１で表される。
【０１２０】
この電荷の放出は、ＩD＝０、つまりＴｒ６がオフになるまで続く。式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値であるので、ＩD＝０のとき、式１より、ＶGS＝ＶTHとなる。つまり、電荷の放出によりＴｒ６がオフになると、保持容量３０２には、信号電圧ＶDataにＴｒ６の閾値分の電圧ＶTHを加算した電圧が保持されることになる。
【０１２１】
次に各ラインの画素において書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄが開始されると、Ｔｒ１、Ｔｒ３、Ｔｒ５はオフ、Ｔｒ２、Ｔｒ４がオンになる。表示期間における画素の構成の概略図を、図８（Ｃ）に示す。
【０１２２】
Ｔｒ２とＴｒ４がオンになることで、Ｔｒ６のドレイン電流が発光素子３０１に供給される。このときＴｒ６のドレイン電流は、保持容量３０２に保持されている、閾値電圧ＶTHに電圧ＶDataを加算した電圧によって制御される。よって、Ｔｒ６の閾値ＶTHに関わらず、必ず電圧ＶDataに見合った値の電流が発光素子３０１に供給される。発光素子３０１は供給された電流に見合った輝度で発光するので、結果的に閾値のばらつきに起因する輝度むらを抑えることができる。なお、ドレイン電流ＩDが発光素子３０１の閾値以下だと発光しない。
【０１２３】
ビデオ信号がアナログの場合、表示期間Ｔｄが終了すると１フレーム期間が終了し、１つの画像が表示される。そして、次のフレーム期間が開始され、再び上述した動作が繰り返される。各画素の階調は、表示期間Ｔｄにおいて発光素子３０１に流れる電流の大きさで決まる。
【０１２４】
また、ビデオ信号がデジタルで、時間階調表示を行なう場合、１フレーム期間が複数のサブフレーム期間からなる。そして、各サブフレーム期間内に初期化期間Ｔｉ、書き込み期間Ｔａ、表示期間Ｔｄが出現する。そして、各サブフレーム期間ごとに発光を制御することで、１フレーム期間全体を通して階調を表示することができる。
【０１２５】
チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。よって、本発明の閾値補正型の電圧入力型発光装置では、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまで電荷を放電し、またビデオ信号に相当する電圧を保持容量へ書き込むときの、２つのノードＮｄ１とＮｄ２間のチャネル長を、発光素子に電流を供給するときの２つのノードＮｄ３とＮｄ４間のチャネル長よりも短くすることで、初期化期間Ｔｉ及び書き込み期間Ｔａの長さを抑えつつ、所望の大きさの電流を発光素子に供給することができ、また表示期間ＴｄのＴｒ６の飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【０１２６】
【実施例】
以下、本発明の実施例について説明する。
【０１２７】
（実施例１）
本実施例では、基板と活性層の間にゲート電極が形成されている、マルチ端子トランジスタの構成について説明する。
【０１２８】
本実施例のマルチ端子トランジスタ（以下、単にトランジスタ）の構成について、図９を用いて説明する。図９（Ａ）は、本実施例のトランジスタの上面図であり、図９（Ｂ）は、図９（Ａ）の破線Ａ−Ａ’における断面図に相当し、図９（Ｃ）は、図９（Ａ）の破線Ｂ−Ｂ’における断面図に相当する。
【０１２９】
本実施例のトランジスタは、ゲート電極７０１と、該ゲート電極７０１に接するゲート絶縁膜７０２と、該ゲート絶縁膜７０２に接する活性層７０３とを有している。活性層７０３は、チャネル形成領域７０４と、導電型を付与する不純物が添加された不純物領域７０５〜７０８を有している。ゲート電極７０１とチャネル形成領域７０４は、ゲート絶縁膜７０２を間に挟んで重なっている。なお、７２０はチャネル形成領域を形成する際に用いるマスクであり、絶縁膜で形成されている。
【０１３０】
不純物領域７０５〜７０８はそれぞれチャネル形成領域７０４に接している。なお、不純物領域の一部に低濃度不純物領域（ＬＤＤ領域）が設けられていても良い。この場合、該低濃度不純物領域がチャネル形成領域７０４に接する。また、不純物領域とチャネル形成領域７０４の間に、ゲート電極と重ならない不純物の添加されていない領域（オフセット領域）が、設けられていても良い。
【０１３１】
活性層７０３の不純物領域７０５〜７０８を覆うように層間絶縁膜７０９が形成されている。そして、層間絶縁膜７０９に形成されたコンタクトホールを介して、不純物領域７０５〜７０８にそれぞれ接続された配線７１０〜７１３が形成されている。
【０１３２】
図９のトランジスタは、ゲート電極７０１に印加される電圧によって、各不純物領域７１０〜７１３間の抵抗、ひいては各配線７１０〜７１３間の抵抗が制御され、短絡と開放が制御される。
【０１３３】
そして図９のトランジスタは、第１のノードＮｄ１に相当する不純物領域７０５と、第２のノードＮｄ２に相当する不純物領域７０６の間に流れるオン電流が、第３のノードＮｄ１に相当する不純物領域７０７と、第４のノードＮｄ２に相当する不純物領域７０８の間に流れるオン電流より大きくなるように、そのチャネル形成領域７０４のレイアウトを設定する。具体的に例えば、不純物領域７０５と７０６の間のチャネル形成領域７０４の長さＬ1-2を、不純物領域７０７と７０８の間のチャネル形成領域７０４の長さＬ3-4よりも短く設定する。
【０１３４】
活性層７０３を覆うように、ゲート絶縁膜７０２上に、層間絶縁膜７０９が形成されている。そして、層間絶縁膜７０９及びゲート絶縁膜７０２に形成されたコンタクトホールを介して、不純物領域７０５〜７０８にそれぞれ接続された配線７１０〜７１３が形成されている。なお、図９ではゲート絶縁膜７０２が不純物領域７０５〜７０８を覆っているが、本発明はこの構成に限定されない。不純物領域７０５〜７０８は必ずしもゲート絶縁膜７０２に覆われている必要はなく、露出していても良い。
【０１３５】
なお、図９に示した構成はＴｒ６の一実施例である。Ｔｒ６は各不純物領域間に２つ以上のチャネル形成領域が設けられた、所謂マルチゲート構造を有していても良い。
【０１３６】
（実施例２）
本実施例では、図１（Ａ）に示した回路図に相当するマスク図面について説明する。
【０１３７】
図１０に本実施例の画素の上面図を示す。図１（Ａ）で既に示したものについては同じ符号を付す。なおトランジスタの配置を明確にするため、図１０では発光素子の画素電極のみ示しているが、実際には画素電極上に電界発光層と、対向電極とが順に積層されている。また、図１０のＡ−Ａ’における断面図を図１１（Ａ）に、Ｂ−Ｂ’における断面図を図１１（Ｂ）に、Ｃ−Ｃ’における断面図を図１１（Ｃ）に示す。
【０１３８】
Ｔｒ１のゲート電極１３１は、第１の走査線Ｇｊの一部である。またＴｒ１のソースとドレインとなる２つの不純物領域１３２は、一方は信号線Ｓｉに、もう一方は配線１３３を介して、Ｔｒ２の不純物領域１３４及びＴｒ６の第１の不純物領域（Ｎｄ１）に接続されている。
【０１３９】
Ｔｒ２のゲート電極１３５は、配線１３６の一部であり、配線１３６は配線１３７を介して第２の走査線Ｐｊに接続されている。Ｔｒ２のソースとドレインとなる２つの不純物領域のうち、１３４に示した一方の不純物領域は上記したように配線１３３に接続されており、もう一方は配線１３８を介してＴｒ６のゲート電極１３９に接続されている。
【０１４０】
Ｔｒ３のゲート電極１４０は、第１の走査線Ｇｊの一部である。また、Ｔｒ３のソースとドレインとなる２つの不純物領域は、一方は電源線Ｖｉに、もう一方は配線１４１を介してＴｒ６の第２の不純物領域（Ｎｄ２）に接続されている。
【０１４１】
Ｔｒ４のゲート電極１４２は、配線１４３の一部であり、配線１４３は配線１４４を介して第３の走査線Ｑｊに接続されている。Ｔｒ４のソースとドレインとなる２つの不純物領域は、一方は電源線Ｖｉに、もう一方は配線１４５を介してＴｒ６の第３の不純物領域（Ｎｄ３）に接続されている。
【０１４２】
Ｔｒ５のゲート電極１４６は、第４の走査線Ｒｊの一部である。また、Ｔｒ５のソースとドレインとなる２つの不純物領域１４７は、一方は配線１４８を介してＴｒ６の第４の不純物領域（Ｎｄ４）に、もう一方は発光素子１０１の画素電極１３０に接続されている。なお、本実施例では陽極を画素電極１３０として用いており、発光素子１０１から発せられる光が矢印に示すとおり基板１５０側に向いている。なお、陰極を画素電極１３０として用いても良い。その場合、発光素子から発せられる光が基板１５０とは逆の方向に向く。
発光素子１０１は、画素電極１３０と対向電極１５１との間に電界発光層１５２を挟んだ構造になっている。
【０１４３】
また、半導体膜１５３に含まれる不純物領域１５４は、電源線Ｖｉと接続されている。また容量用の電極１５５は、Ｔｒ６のゲート電極１３９と電気的に接続されている。そして、容量用の電極１５５と半導体膜１５３は、ゲート絶縁膜１５６を間に挟んで重なり合うことで、保持容量１０２を形成している。
【０１４４】
なお、本発明の電流入力型発光装置の画素の構成は、図１０及び図１１に示したものに限定されない。
【０１４５】
（実施例３）
本実施例では、図５（Ａ）に示した回路図に相当するマスク図面について説明する。
【０１４６】
図１２に本実施例の画素の上面図を示す。図５（Ａ）で既に示したものについては同じ符号を付す。なおトランジスタの配置を明確にするため、図１２では発光素子の画素電極のみ示しているが、実際には画素電極上に電界発光層と、対向電極とが順に積層されている。また、図１２のＡ−Ａ’における断面図を図１３（Ａ）に、Ｂ−Ｂ’における断面図を図１３（Ｂ）に、Ｃ−Ｃ’における断面図を図１３（Ｃ）に示す。
【０１４７】
Ｔｒ１のゲート電極３３１は、第１の走査線Ｇｊの一部である。またＴｒ１のソースとドレインとなる２つの不純物領域は、一方は信号線Ｓｉに、もう一方は配線３３３を介して、Ｔｒ６の第１の不純物領域（Ｎｄ１）に接続されている。
【０１４８】
Ｔｒ２のゲート電極３３５は、配線３３６の一部であり、配線３３６は配線３３７を介して第２の走査線Ｐｊに接続されている。Ｔｒ２のソースとドレインとなる２つの不純物領域のうち、３３４に示した一方の不純物領域は配線３６１を介してＴｒ６の第３の不純物領域（Ｎｄ３）に接続されており、もう一方は電源線Ｖｉに接続されている。
【０１４９】
Ｔｒ３のゲート電極３４０は、第３の走査線Ｑｊの一部である。また、Ｔｒ３のソースとドレインとなる２つの不純物領域は、一方は配線３２９を介してＴｒ６の第２の不純物領域Ｎｄ２に、もう一方は配線３４１を介して配線３６０に接続されている。配線３６０には発光素子の対向電極に印加される電圧と同じ高さの電圧が印加されている。
【０１５０】
Ｔｒ４のゲート電極３４２は、配線３４３の一部であり、配線３４３は配線３４４を介して第４の走査線Ｒｊに接続されている。Ｔｒ４のソースとドレインとなる２つの不純物領域３３２は、一方は配線３４５を介してＴｒ６の第４の不純物領域（Ｎｄ４）に、もう一方は画素電極３３０に接続されている。
【０１５１】
Ｔｒ５のゲート電極３４６は、配線３６２の一部であり、配線３６２は配線３６３を間に介して第５の走査線Ｗｊに接続されている。また、Ｔｒ５のソースとドレインとなる２つの不純物領域は、一方は配線３２９を介してＴｒ６の第２の不純物領域（Ｎｄ２）に、もう一方は配線３６５に接続されている。配線３６５はＴｒ６のゲート電極３６６と電気的に接続されている。
【０１５２】
なお、本実施例では陽極を画素電極３３０として用いており、発光素子３０１から発せられる光が矢印に示すとおり基板３５０側に向いている。なお、陰極を画素電極３３０として用いても良い。その場合、発光素子から発せられる光が基板３５０とは逆の方向に向く。発光素子３０１は、画素電極３３０と対向電極３５１との間に電界発光層３５２を挟んだ構造になっている。
【０１５３】
また、半導体膜３５３に含まれる不純物領域３５４は、電源線Ｖｉと接続されている。また容量用の電極３５５は、Ｔｒ６のゲート電極３６６と電気的に接続されている。そして、容量用の電極３５５と半導体膜３５３は、ゲート絶縁膜３５６を間に挟んで重なり合うことで、保持容量３０２を形成している。
【０１５４】
なお、本発明の閾値補正型の電圧入力型発光装置の画素の構成は、図１２及び図１３に示したものに限定されない。
【０１５５】
（実施例４）
本実施例では、電流入力型発光装置において、信号線へのビデオ信号の供給を制御する信号線駆動回路と、走査線の電圧を制御する走査線駆動回路の構成について説明する。なお本実施例では、アナログのビデオ信号を用いた場合の駆動回路の構成について説明する。
【０１５６】
図１４（Ａ）に、本実施例の信号線駆動回路４０１のブロック図を示す。４０２はシフトレジスタ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路を示している。
【０１５７】
シフトレジスタ４０２には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成される。生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良い。
【０１５８】
サンプリング回路４０４では、ビデオ信号線４３０から入力されたアナログのビデオ信号を、タイミング信号に同期して後段の電流変換回路４０５に入力する。電流変換回路４０５では、入力されたアナログのビデオ信号の電圧に見合った大きさの信号電流Ｉdataを生成し、対応する各信号線（Ｓ１〜Ｓｘ）に供給する。
【０１５９】
図１４（Ｂ）にサンプリング回路４０４と、電流変換回路４０５が有する電流設定回路（Ｃ１〜Ｃｘ）の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバッファ４０３と接続されている。
【０１６０】
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプリング回路４０４には、ビデオ信号線４３０からアナログのビデオ信号が入力されており、スイッチ４１１はタイミング信号に同期して、該アナログのビデオ信号をサンプリングし、後段の電流設定回路Ｃ１に入力する。なお図１４（Ｂ）では、電流設定回路Ｃ１〜Ｃｘのうち、サンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流設定回路Ｃ１だけを示しているが、各スイッチ４１１の後段に、図１４（Ｂ）に示したような電流設定回路Ｃ１が接続されているものとする。
【０１６１】
なお本実施例では、スイッチ４１１にトランジスタを１つだけ用いているが、スイッチ４１１はタイミング信号に同期してアナログのビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。
【０１６２】
サンプリングされたアナログのビデオ信号は、電流設定回路Ｃ１が有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の電流（信号電流）を出力する。なお図１４（Ｂ）ではアンプ及びトランジスタを用いて電流出力回路４１２を形成しているが、本発明はこの構成に限定されず、電流出力回路は入力された信号の電圧に見合った値の電流を出力することができる回路であれば良い。
【０１６３】
該信号電流は、同じく電流設定回路Ｃ１が有するリセット回路４１７に入力される。リセット回路４１７は、２つのトランスミッションゲート４１３、４１４と、インバーター４１６と、を有している。
【０１６４】
トランスミッションゲート４１４にはリセット信号（Ｒｅｓ）が入力されており、トランスミッションゲート４１３には、インバーター４１６によって反転されたリセット信号（Ｒｅｓ）が入力されている。そしてトランスミッションゲート４１３とトランスミッションゲート４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。
【０１６５】
そして、トランスミッションゲート４１３がオンのときに信号電流は対応する信号線に入力される。逆に、トランスミッションゲート４１４がオンのときに電源４１５の電圧が対応する信号線に与えられる。なお信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。
【０１６６】
次に、走査線駆動回路の構成について説明する。
【０１６７】
図１５は走査線駆動回路６４１の構成を示すブロック図である。走査線駆動回路６４１は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によってはレベルシフタを有していても良い。
【０１６８】
走査線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
【０１６９】
走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にオンにしなくてはならないので、バッファ６４３は大きな電流を流すことが可能なものが用いられる。
【０１７０】
なお、本発明の発光装置が有する信号線駆動回路と走査線駆動回路は、図１４、図１５に示した構成に限定されない。
【０１７１】
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。
【０１７２】
本実施例の構成は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１７３】
（実施例５）
本実施例では、閾値補正型の電圧入力型発光装置において、信号線へのビデオ信号の供給を制御する信号線駆動回路の構成について説明する。なお本実施例では、アナログのビデオ信号を用いた場合の駆動回路の構成について説明する。
【０１７４】
図１６に本実施例の信号線駆動回路６１１の回路図を示す。６１２はシフトレジスタ、６１３はレベルシフタ、６１４はサンプリング回路を示している。
【０１７５】
クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が、シフトレジスタ６１２に入力される。画像情報を有するアナログの信号（アナログのビデオ信号）はサンプリング回路６１４に入力される。
【０１７６】
シフトレジスタ６１２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成されてレベルシフタ６１３に入力される。レベルシフタ６１３に入力されたタイミング信号は、その振幅が増幅されて、サンプリング回路６１４に入力される。
【０１７７】
サンプリング回路６１４に入力されたタイミング信号によって、同じくサンプリング回路６１４に入力されたアナログのビデオ信号がサンプリングされ、対応する信号線に入力される。
【０１７８】
なお、走査線駆動回路の構成は、電流入力型発光装置の走査線駆動回路と同じ構成を用いることができるので、ここでは説明を省略する。
【０１７９】
本実施例の構成は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１８０】
（実施例６）
本実施例では、本発明の発光装置の外観について、図１７を用いて説明する。
【０１８１】
図１７は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図１７（Ｂ）は、図１７（Ａ）のＡ−Ａ’における断面図、図１７（Ｃ）は図１７（Ａ）のＢ−Ｂ’における断面図である。
【０１８２】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１８３】
なお本実施例では、２つの走査線駆動回路で各走査線の電圧を制御しているが、走査線駆動回路の数はこれに限定されない。例えば図１（Ａ）に示した画素を有する発光装置において、第１〜第４の各走査線に対応する走査線駆動回路をそれぞれ設けるようにしても良い。
【０１８４】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１７（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれるトランジスタ４２０２を図示した。
【０１８５】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、トランジスタ４２０２には公知の方法で作製されたｎチャネル型ＴＦＴが用いられる。
【０１８６】
駆動ＴＦＴ４２０１及びトランジスタ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上にトランジスタ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１８７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には電界発光層４２０４が形成される。電界発光層４２０４は公知の有機の電界発光材料または無機の電界発光材料を用いることができる。また、有機の電界発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１８８】
電界発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、電界発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１８９】
電界発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と電界発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、電界発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０１９０】
以上のようにして、画素電極（陽極）４２０３、電界発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０１９１】
４００５ａは電源線に接続された引き回し配線であり、トランジスタ４２０２のソースに電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０１９２】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１９３】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０１９４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１９５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０１９６】
図１７（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０１９７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０１９８】
本実施例の構成は、実施例１〜実施例５に示した構成と自由に組み合わせて実施することが可能である。
【０１９９】
（実施例７）
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０２００】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１８に示す。
【０２０１】
図１８（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置を表示部２００３に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２０２】
図１８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完成する。
【０２０３】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置を表示部２２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０２０４】
図１８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置を表示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
【０２０５】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の発光装置を表示部Ａ２４０３、Ｂ２４０４に用いることで、本発明の画像再生装置が完成する。
【０２０６】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置を表示部２５０２に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０２０７】
図１８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
【０２０８】
ここで図１８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の発光装置を表示部２７０３に用いることで、本発明の携帯電話が完成する。
【０２０９】
なお、将来的に有機の電界発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２１０】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機の電界発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２１１】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２１２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜６に示したいずれの構成の発光装置を用いても良い。
【０２１３】
【発明の効果】
本発明の電流入力型発光装置は、発光素子に電流を流さずに、電流を電圧に変換することができるので、図２０（Ｂ）に示した画素よりも書き込み時間を抑えることができる。また、１つのマルチ端子トランジスタで、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流すことができるので、図２０（Ａ）に示した画素のように、画素間において発光素子の輝度のばらつきが生じてしまうのを防ぐことができる。
【０２１４】
また、ビデオ信号に相当する電流を電圧に変換するときの２つのノード間のチャネル長とチャネル幅の比（Ｌ／Ｗ）を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード間のＬ／Ｗよりも、小さくする。言い換えると、ビデオ信号に相当する電流を電圧に変換するときの２つのノード間のチャネル長を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード間のチャネル長よりも、短くする。
【０２１５】
チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。
【０２１６】
よって、上記構成により、書き込み時間を抑えつつ、所望の大きさの電流を発光素子に供給することができ、また発光素子を発光させるときの飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【０２１７】
また本発明の閾値補正型の電圧入力型発光装置は、電荷を保持容量に貯め、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまで電荷を放電し、ビデオ信号に相当する電圧を保持容量へ書き込むという、一連の動作の速度を向上させつつ、所望の大きさの電流を発光素子に供給することができる。また、発光素子を発光させるときに飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の画素の回路図。
【図２】 マルチ端子トランジスタの構成を示す図。
【図３】 各トランジスタの動作及び各走査線のタイミングチャート。
【図４】 駆動における画素の概略図。
【図５】 本発明の発光装置の画素の回路図。
【図６】 本発明の発光装置の画素の回路図。
【図７】 各トランジスタの動作及び各走査線のタイミングチャート。
【図８】 駆動における画素の概略図。
【図９】 マルチ端子トランジスタの構成を示す図。
【図１０】 本発明の発光装置の画素の上面図。
【図１１】 本発明の発光装置の画素の断面図。
【図１２】 本発明の発光装置の画素の上面図。
【図１３】 本発明の発光装置の画素の断面図。
【図１４】 アナログ駆動法における信号線駆動回路の詳細図。
【図１５】 走査線駆動回路のブロック図。
【図１６】 アナログ駆動法における信号線駆動回路の詳細図。
【図１７】 本発明の発光装置の外観図及び断面図。
【図１８】 本発明の発光装置を用いた電子機器の図。
【図１９】 従来の発光装置の画素の回路図。
【図２０】 従来の発光装置の画素の回路図。
【図２１】 従来の発光装置の画素の回路図。
【発明の属する技術分野】
本発明は、電流を発光素子に供給するための手段と発光素子とが、複数の各画素に備えられた発光装置及び該発光装置の駆動方法に関する。なお発光装置とは、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程における、発光素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。
【０００２】
【従来の技術】
発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため近年、発光素子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
なお、本明細書において発光素子は、電流または電圧によって輝度が制御される素子を意味しており、ＯＬＥＤ（Organic Light Emitting Diode）や、ＦＥＤ（Field Emission Display）に用いられているＭＩＭ型の電子源素子（電子放出素子）等を含んでいる。
【０００４】
発光素子の１つであるＯＬＥＤ（Organic Light Emitting Diode）は、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる電界発光材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層の中に無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【０００５】
次に、一般的な発光装置の画素の構成とその駆動について簡単に説明する。図１９に示した画素は、ＴＦＴ８０、８１と、保持容量８２と、発光素子８３とを有している。
【０００６】
ＴＦＴ８０は、ゲートが走査線８５に接続されており、ソースとドレインが一方は信号線８４に、もう一方はＴＦＴ８１のゲートに接続されている。ＴＦＴ８１は、ソースが端子８６に接続されており、ドレインが発光素子８３の陽極に接続されている。発光素子８３の陰極は端子８７に接続されている。保持容量８２はＴＦＴ８１のゲートとソース間の電圧を保持するように設けられている。また、端子８６、８７には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【０００７】
なお本明細書において電圧とは、特に記載のない限りグラウンドとの電位差を意味する。
【０００８】
走査線８５の電圧によりＴＦＴ８０がオンになると、信号線８４に入力されたビデオ信号の電圧がＴＦＴ８１のゲートに入力される。この入力されたビデオ信号の電圧に従って、ＴＦＴ８１のゲート電圧（ゲートとソース間の電圧差）が定まる。そして、該ゲート電圧によって流れるＴＦＴ８１のドレイン電流は、発光素子８３に供給され、発光素子８３は供給された電流によって発光する。
【０００９】
ところで、ポリシリコンで形成されたＴＦＴは、アモルファスシリコンで形成されたＴＦＴよりも電界効果移動度が高く、オン電流が大きいので、発光装置のトランジスタとしてより適している。しかし、ポリシリコンを用いてＴＦＴを形成しても、その電気的特性は所詮単結晶シリコン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではない。例えば、電界効果移動度は単結晶シリコンの１／１０以下である。また、ポリシリコンを用いたＴＦＴは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有している。
【００１０】
図１９に示した画素において、ＴＦＴ８１の閾値やオン電流等の特性が画素毎にばらつくと、ビデオ信号の電圧が同じであってもＴＦＴ８１のドレイン電流の大きさが画素間で異なり、結果的に発光素子８３の輝度がばらついてしまうこととなる。
【００１１】
そこで、上述した問題を回避するために、ＴＦＴの特性のばらつきによって発光素子に流れる電流のばらつきを抑えることができる、様々な種類の画素の構成が考案されている。以下に、その代表的な画素として、電流入力型の画素と、閾値補正型の電圧入力型の画素の構成を例示し、その駆動について説明する。
【００１２】
まず、特開２００１−１４７６５９号に記載の電流入力型の画素の構成について、図２０（Ａ）を用いて説明する。
【００１３】
図２０（Ａ）に記載の画素は、ＴＦＴ１１、１２、１３、１４と、保持容量１５と、発光素子１６とを有している。
【００１４】
ＴＦＴ１１は、ゲートが端子１８に接続され、ソースとドレインが一方は電流源１７に、他方はＴＦＴ１３のドレインに接続されている。ＴＦＴ１２は、ゲートが端子１９に、ソースとドレインが一方はＴＦＴ１３のドレインに、他方はＴＦＴ１３のゲートに接続されている。ＴＦＴ１３とＴＦＴ１４は、ゲートが互いに接続されており、ソースが共に端子２０に接続されている。ＴＦＴ１４のドレインは発光素子１６の陽極に接続されており、発光素子１６の陰極は端子２１に接続されている。保持容量１５はＴＦＴ１３及び１４のゲートとソース間の電圧を保持するように設けられている。端子２０、２１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【００１５】
端子１８、１９に与えられる電圧によりＴＦＴ１１、１２がオンになった後、電流源１７によってＴＦＴ１３のドレイン電流が制御される。ここで、ＴＦＴ１３はゲートとドレインが接続されるため飽和領域で動作しており、そのドレイン電流は以下の式１で表される。なお、ＶGSはゲート電圧、μを移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、ドレイン電流をＩDとする。
【００１６】
【式１】
ＩD＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２
【００１７】
式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値である。式１から、ＴＦＴ１３のドレイン電流はゲート電圧ＶGSによって変化することがわかる。よって、式１に従うと、ドレイン電流に見合った値のゲート電圧ＶGSが、ＴＦＴ１３において発生する。
【００１８】
このとき、ＴＦＴ１３とＴＦＴ１４はそのゲートとソースが互いに接続されているため、ＴＦＴ１４のゲート電圧がＴＦＴ１３のゲート電圧と同じ大きさに保たれる。よって、ＴＦＴ１３とＴＦＴ１４はドレイン電流が比例関係にある。特に、μ、Ｃ0、Ｗ／Ｌ、ＶTHの値が同じであれば、ＴＦＴ１３とＴＦＴ１４はドレイン電流が同じになる。ＴＦＴ１４に流れるドレイン電流は発光素子１６に供給され、該ドレイン電流の大きさに見合った輝度で発光素子１６は発光する。
【００１９】
特に、ＴＦＴ１３に対するＴＦＴ１４のオン電流の比を大きくすることで、短い書き込み時間で、所望の大きさの電流を発光素子に供給することができる。
【００２０】
そして、端子１８、１９に与えられる電圧によりＴＦＴ１１、１２がオフになった後も、ＴＦＴ１４のゲート電圧ＶGSが保持容量１５によって保持されている限り、発光素子１６は発光し続ける。
【００２１】
次に、Tech. Digest IEDM 98, 875. R. M. A. Dawson etc.に記載の電流入力型の画素の構成について、図２０（Ｂ）を用いて説明する。図２０（Ｂ）に記載の画素は、ＴＦＴ３１、３２、３３、３４と、保持容量３５と、発光素子３６とを有している。
【００２２】
ＴＦＴ３１はゲートが端子３８に接続され、ソースとドレインが一方は電流源３７に、他方はＴＦＴ３３のソースに接続されている。また、ＴＦＴ３４はゲートが端子３８に接続され、ソースとドレインが一方はＴＦＴ３３のゲートに、他方はＴＦＴ３３のドレインに接続されている。ＴＦＴ３２は、ゲートが端子３９に、ソースとドレインが、一方は端子４０に、他方はＴＦＴ３３のソースに接続されている。ＴＦＴ３３のドレインは発光素子３６の陽極に接続されており、発光素子３６の陰極は端子４１に接続されている。保持容量３５はＴＦＴ３３のゲートとソース間の電圧を保持するように設けられている。端子４０、４１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【００２３】
端子３８に与えられる電圧によりＴＦＴ３１及び３４がオンになり、かつ端子３９に与えられる電圧によりＴＦＴ３２がオフなった後、電流源３７によってＴＦＴ３３のドレイン電流が制御される。ここで、ＴＦＴ３３はゲートとドレインが接続されているため飽和領域で動作しており、そのドレイン電流は上述の式１で表される。式１から、ＴＦＴ３３のドレイン電流はゲート電圧ＶGSによって変化することがわかる。よって、式１に従うと、ドレイン電流に見合った値のゲート電圧ＶGSが、ＴＦＴ３３において発生する。該ゲート電圧ＶGSは、保持容量３５において保持される。
【００２４】
ＴＦＴ３３に流れるドレイン電流は発光素子３６に供給され、該ドレイン電流の大きさに見合った輝度で発光素子３６は発光する。
【００２５】
そして、端子３８に与えられる電圧によりＴＦＴ３１、３４がオフになった後、端子３９に与えられる電圧によりＴＦＴ３２がオンになる。このとき、ＴＦＴ３３のゲート電圧が保持容量３５によって保持されている限り、ＴＦＴ３１、３４がオンであったときと同じ輝度で発光素子３６は発光する。
【００２６】
上述した図２０（Ａ）、（Ｂ）に示す電流入力型の画素は、ＴＦＴの閾値やオン電流等の特性が画素毎にばらついていても、電流源により発光素子に供給される電流の大きさを制御するので、画素間で発光素子の輝度にばらつきが生じるのを防ぐことができる。
【００２７】
次に、US6,229,506に記載の、閾値補正型の電圧入力型画素の構成について、図２１を用いて説明する。図２１に記載の画素は、ＴＦＴ５１、５２、５３、５４と、保持容量５５、５６と、発光素子５７とを有している。
【００２８】
ＴＦＴ５１は、ゲートが端子５９に接続され、ソースとドレインが一方は端子５８に、他方は保持容量５５の一方の電極に接続されている。保持容量５５のもう一方の電極はＴＦＴ５３のゲートに接続されている。ＴＦＴ５２は、ゲートが端子６１に接続されており、ソースがＴＦＴ５３のゲートに、ドレインがＴＦＴ５３のドレイン及びＴＦＴ５４のソースに接続されている。ＴＦＴ５３のソースは端子６０に接続されており、保持容量５６はＴＦＴ５３のゲートとソース間の電圧を保持するように設けられている。ＴＦＴ５４はゲートが端子６２に接続されており、ドレインが発光素子５７の陽極に接続されている。発光素子５７の陰極は端子６３に接続されている。端子６０、６３には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。ここでは端子６０にかかる電圧を、端子６３にかかる電圧よりも高くしている。
【００２９】
まず、端子５８に印加される電圧を、端子６０に印加される電圧と同じ高さにする。そして端子５９に印加する電圧を制御してＴＦＴ５１をオンにした後に、端子６１、６２に印加する電圧を制御することでＴＦＴ５２、５４をオンにすると、保持容量５５、５６に電荷が貯まり始める。そして、保持容量５６に保持される電圧が、ＴＦＴ５３のしきい値(ＶTH)を上回ったところで、ＴＦＴ５３がオンする。
【００３０】
次にＴＦＴ５４をオフすると、保持容量５５、５６に貯まっていた電荷が、オンの状態にあるＴＦＴ５３を介して放出される。このとき、ＴＦＴ５２はオンなので、ＴＦＴ５３のゲートとドレインが接続されており、よって、ＴＦＴ５３は飽和領域で動作する。したがって、電荷が放出されているときのドレイン電流は、上記の式１で表される。
【００３１】
この電荷の放出は、ＩD＝０、つまりＴＦＴ５３がオフになるまで続く。式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値であるので、ＩD＝０のとき、式１より、ＶGS＝ＶTHとなる。つまり、電荷の放出によりＴＦＴ５３がオフになると、保持容量５６にＴＦＴ５３の閾値分の電圧ＶTHが保持されることになる。
【００３２】
次に、ＴＦＴ５２をオフにし、端子５８にビデオ信号の電圧ＶDataを印加する。このビデオ信号の入力により、保持容量５６には、電荷保存則に従い、閾値電圧ＶTHに電圧ＶDataを加算した電圧が保持される。
【００３３】
次に、ＴＦＴ５１をオフにした後、ＴＦＴ５４をオンにすることで、ＴＦＴ５３のドレイン電流が発光素子５７に供給される。このときＴＦＴ５３のドレイン電流は、保持容量５６に保持されている、閾値電圧ＶTHに電圧ＶDataを加算した電圧によって制御される。よって、ＴＦＴ５３の閾値ＶTHに関わらず、必ず電圧ＶDataに見合った値の電流が発光素子５７に供給されることになり、閾値のばらつきに起因する輝度むらを抑えることができる。
【００３４】
【発明が解決しようとする課題】
このように、図１９に示した画素に比べ、図２０に示した電流入力型の画素及び図２１に示した閾値補正型の電圧入力型の画素は、ＴＦＴの特性のばらつきによって発光素子に流れる電流のばらつきを抑えることができる。しかし、上述した構成の画素もそれぞれ課題を有している。
【００３５】
図２０（Ａ）に代表されるような、画素に供給された電流を電圧に変換して保持する手段（ＴＦＴ１３）と、該保持された電圧に応じた大きさの電流を発光素子に流す手段（ＴＦＴ１４）の２つの手段を有する画素の場合、いずれか一方の手段の特性がずれることにより、２つの手段における特性のバランスが画素間でばらつくことがある。すると、駆動部から発光素子に供給される電流の大きさが所望の値に保たれなくなり、画素間で発光素子の輝度にばらつきが生じてしまう。
【００３６】
具体的に図２０（Ａ）では、ＴＦＴ１３またはＴＦＴ１４において、ＴＦＴに固有の特性であるμ、Ｃ0、ＶTHや、Ｗ／Ｌがずれてしまった場合、ＴＦＴ１３のドレイン電流に対するＴＦＴ１４のドレイン電流の比が画素間で異なってしまい、画素間において発光素子の輝度のばらつきが生じてしまう。
【００３７】
一方、図２０（Ｂ）に代表されるような、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流す手段（ＴＦＴ３３）を有する画素の場合、画素に供給された電流を電圧に変換する際に、発光素子に電流が流れる。発光素子は比較的大きな容量を有している。そのため、例えば低い階調から高い階調へ表示が変化する場合、発光素子の有する容量に電荷がたまるまで、電流から変換される電圧の値が安定しない。よって、低い階調から高い階調へ表示が変化するのに時間がかかってしまう。また逆に、高い階調から低い階調へ表示が変化する場合、発光素子の有する容量が有する余分な電荷が放出されるまで、電流から変換される電圧の値が安定しない。よって、高い階調から低い階調へ表示が変化するのに時間がかかってしまう。
【００３８】
具体的に図２０（Ｂ）では、電流源３７から供給される電流の値が変わったときに、ＴＦＴ３３のゲート電圧が安定するのに時間がかかり、電流を書き込む時間が長くなる。その結果、例えば、動画表示において残像が視認されてしまうことがあり、高速応答で動画表示に向いているという発光素子の特徴を生かしきれない。
【００３９】
図２１に代表されるような、発光素子に供給する電流を制御するＴＦＴ（ＴＦＴ５３）の閾値分の電圧を、予め保持容量に書き込む画素の場合、該保持容量に閾値分の電圧を書き込む際に、発光素子に電流は流れないので、図２０（Ｂ）のように発光素子の容量によって書き込み時間が左右されるということはない。
【００４０】
しかし、ＴＦＴ５３がオンになる程度の電荷を保持容量に貯めた後、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまでＴＦＴ５３を介して電荷を放電する必要があり、よってこの電荷の放電に要する時間により、書き込み時間を抑えることができない。よって図２１に代表されるような画素は、デジタルの信号を用いた時間階調表示など、更なる書き込み時間の短縮化が要求される場合に対応することができない。その結果、例えば、動画表示において残像が視認されたり、高速応答で動画表示に向いているという発光素子の特徴を生かしきれない。
【００４１】
本発明は上述したことに鑑み、ＴＦＴの特性の違いに起因する、画素間における発光素子の輝度のばらつきを抑えることができ、なおかつ残像が視認されにくい発光装置、発光装置の駆動方法及び素子基板の提供を課題とする。
【００４２】
【課題を解決するための手段】
本発明は、発光素子に供給する電流を制御する素子として、４つの端子（ノード）の短絡または開放、言い換えると接続、を制御することができるトランジスタ（以下、マルチ端子トランジスタ）を用いて駆動する、電流入力型発光装置及び閾値補正型の電圧入力型発光装置を考案した。なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
【００４３】
すなわち、本発明の電流入力型発光装置は、ビデオ信号に相当する電流をマルチ端子トランジスタが有する４つのノードのうちの２つのノード間に流すことで電圧に変換し、次に前記２つのノードと異なる２つのノードを短絡させて、該電圧を再び電流に変換し、発光素子に供給する。
【００４４】
具体的に本発明の電流入力型発光装置の画素には、
▲１▼ ゲートの電圧を制御することで４つのノードを短絡または開放する手段
▲２▼ 前記ゲートの電圧を保持する手段
▲３▼ 第１のノードと前記ゲートの接続を制御する手段
▲４▼ 前記第１のノードと第２のノードの間に流れる電流を制御する手段
▲５▼ 第３のノードと第４のノードの間に流れる電流を制御する手段
▲６▼ 前記第３のノードと第４のノードの間に流れる電流が供給される発光素子が備えられている。
【００４５】
また本発明の素子基板は、上記電流入力型発光装置を作製する過程における、発光素子が完成する前の一形態に相当する。具体的には、
▲１▼ ゲートの電圧を制御することで４つのノードを短絡または開放する手段
▲２▼ 前記ゲートの電圧を保持する手段
▲３▼ 第１のノードと前記ゲートの接続を制御する手段
▲４▼ 前記第１のノードと第２のノードの間に流れる電流を制御する手段
▲５▼ 第３のノードと第４のノードの間に流れる電流を制御する手段し、なおかつ、第３のノードと第４のノードの間に流れる電流を発光素子に供給するための手段
が備えられている。
【００４６】
上記構成により、発光素子に電流を流さずに、電流を電圧に変換することができるので、図２０（Ｂ）に示した画素よりも書き込み時間を抑えることができる。また、１つのマルチ端子トランジスタで、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流すことができるので、図２０（Ａ）に示した画素のように、画素間において発光素子の輝度のばらつきが生じてしまうのを防ぐことができる。
【００４７】
また、ビデオ信号に相当する電流を電圧に変換するときの２つのノード（第１と第２のノード）間のチャネル長とチャネル幅の比（Ｌ／Ｗ）を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード（第３と第４のノード）間のＬ／Ｗよりも、小さくする。言い換えると、ビデオ信号に相当する電流を電圧に変換するときの２つのノード間のチャネル長を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード間のチャネル長よりも、短くする。
【００４８】
チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。
【００４９】
よって、上記構成により、書き込み時間を抑えつつ、所望の大きさの電流を発光素子に供給することができ、また発光素子を発光させるときの飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【００５０】
また、本発明の閾値補正型の電圧入力型発光装置は、マルチ端子トランジスタが有する４つのノードのうちの２つのノードを短絡することで、閾値分の電圧の保持容量への書き込みと、ビデオ信号に相当する電圧の保持容量への書き込みとを行なう。次に、前記２つのノードと異なる２つのノードを短絡させて、該２つの電圧を電流に変換し、発光素子に供給する。
【００５１】
具体的に本発明の閾値補正型の電圧入力型発光装置の画素には、
▲１▼ ゲートの電圧を制御することで４つのノードを短絡または開放する手段
▲２▼ 前記ゲートの電圧を保持する手段
▲３▼ 第２のノードと前記ゲートの接続を制御する手段
▲４▼ ▲３▼の手段により前記第２のノードと前記ゲートとが接続されているときに、前記▲２▼の手段において保持される電圧の大きさを制御する手段
▲５▼ 第３のノードと第４のノードの間に流れる電流を制御する手段
▲６▼ 前記第３のノードと第４のノードの間に流れる電流が供給される発光素子が備えられている。
【００５２】
また本発明の素子基板は、上記電圧入力型発光装置を作製する過程における、発光素子が完成する前の一形態に相当する。具体的には、
（１） ゲートの電圧を制御することで４つのノードを短絡または開放する手段
（２） 前記ゲートの電圧を保持する手段
（３） 第２のノードと前記ゲートの接続を制御する手段
（４） （３）の手段により前記第２のノードと前記ゲートとが接続されているときに、前記（２）の手段において保持される電圧の大きさを制御する手段
（５） 第３のノードと第４のノードの間に流れる電流を制御し、なおかつ、第３のノードと第４のノードの間に流れる電流を発光素子に供給するための手段
が備えられている。
【００５３】
そして、マルチ端子トランジスタの閾値分の電圧の保持容量への書き込み時と、ビデオ信号に相当する電圧の保持容量への書き込み時における、２つのノード間のチャネル長とチャネル幅の比（Ｌ／Ｗ）を、該電圧を電流に変換して発光素子に供給する時における２つのノード間のＬ／Ｗよりも、小さくする。言い換えると、マルチ端子トランジスタの閾値分の電圧の保持容量への書き込み時と、ビデオ信号に相当する電圧の保持容量への書き込み時における、２つのノード間のチャネル長を、該電圧を電流に変換して発光素子に供給する時における２つのノード間のチャネル長よりも、小さくする。
【００５４】
上記構成により、電荷を保持容量に貯め、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまで電荷を放電し、ビデオ信号に相当する電圧を保持容量へ書き込むという、一連の動作の速度を向上させつつ、所望の大きさの電流を発光素子に供給することができる。また、発光素子を発光させるときに飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【００５５】
なお、具体的にマルチ端子トランジスタは、活性層と、前記活性層に接する絶縁膜と、前記絶縁膜に接するゲート電極とを有している。そして、前記活性層は、少なくとも１つのチャネル形成領域と、少なくとも４つの不純物領域とを有している。そして４つの不純物領域が、マルチ端子トランジスタと他の素子との間の、電圧または電流の出入り口となるノードに相当する。
【００５６】
ノードとなる４つの各不純物領域は、チャネル形成領域のいずれか１つとのみ接している。つまり、ノードとなる４つの不純物領域は、任意の２つの不純物領域の間に、ノードとなる他の不純物領域を挟んでいない。
【００５７】
なお、任意の不純物領域が、不純物濃度の低い領域（低濃度不純物領域）を含んでおり、該低濃度不純物領域がチャネル形成領域と接していても良い。この構成により不純物領域近傍の電界集中を緩和することができる。
【００５８】
ゲート電極は絶縁膜を間に挟んでチャネル形成領域と重なっている。そして、ゲート電極に印加する電圧を制御することで、各ノード間の抵抗を制御し、短絡または開放することができる。
【００５９】
なお、本発明のマルチ端子トランジスタは、基板と活性層の間にゲート電極が設けられていても良いし、ゲート電極と基板の間に活性層が設けられていても良い。
【００６０】
なお、本発明の発光装置において、画素に用いるトランジスタ（マルチ端子トランジスタを含む）は、多結晶シリコンを用いて形成されたトランジスタであっても良いし、アモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良い。
【００６１】
なお本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。
【００６２】
【発明の実施の形態】
（実施の形態１）
以下に、本発明の電流入力型の発光装置の構成について説明する。本発明の電流入力型発光装置が有する画素部には、複数の画素がマトリクス状に配置されている。また画素部には信号線、電源線、走査線など、各種配線が配置されている。
【００６３】
図１（Ａ）に本発明の電流入力型の発光装置における、画素の回路図を示す。図１（Ａ）では、各画素に６つトランジスタ（Ｔｒ１〜Ｔｒ６）と、発光素子１０１と、保持容量１０２とが設けられている。Ｔｒ１〜Ｔｒ５が、２つのノード（ソースとドレイン）の短絡と開放を制御するトランジスタに相当し、Ｔｒ６が４つのノードの短絡と開放を制御するトランジスタに相当する。
【００６４】
Ｔｒ６は、▲１▼ゲートの電圧を制御することで４つのノードを短絡または開放する手段に相当する。保持容量１０２は、▲２▼前記ゲートの電圧を保持する手段に相当する。Ｔｒ２は、▲３▼第１のノードと前記ゲートの接続を制御する手段に相当する。Ｔｒ１及びＴｒ３は、▲４▼第１のノードと第２のノードの間に流れる電流を制御する手段に相当する。Ｔｒ４及びＴｒ５は、▲５▼第３のノードと第４のノードの間に流れる電流を制御する手段に相当する。発光素子１０１は、▲６▼前記第３のノードと第４のノードの間に流れる電流が供給される発光素子に相当する。
【００６５】
なお、発光素子が完成する前の形態に相当する素子基板は、▲６▼の発光素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、パターニングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【００６６】
Ｔｒ１のゲートは第１の走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第１のノードＮｄ１に接続されている。
【００６７】
Ｔｒ２のゲートは第２の走査線Ｐｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６のゲートに、もう一方がＴｒ６の第１のノードＮｄ１に接続されている。
【００６８】
Ｔｒ３のゲートは第１の走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が電源線Ｖｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第２のノードＮｄ２に接続されている。
【００６９】
Ｔｒ４のゲートは第３の走査線Ｑｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が電源線Ｖｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第３のノードＮｄ３に接続されている。
【００７０】
Ｔｒ５のゲートは第４の走査線Ｒｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６の第４のノードＮｄ４に、もう一方が発光素子１０１の画素電極に接続されている。
【００７１】
発光素子１０１は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００７２】
また、保持容量１０２はトランジスタＴｒ６のゲートと電源線Ｖｉの間の電圧を保持するために設けられている。
【００７３】
電源線Ｖ１〜Ｖｘと対向電極には、それぞれ電源から所定の電圧が与えられており、電源線Ｖ１〜Ｖｘと対向電極とは、発光素子に順バイアスの電流を流すことができる程度の電圧差を有している。なお、電源線Ｖ１〜Ｖｘの電圧は全て同じ高さに保たなくても良く、例えばカラーの画像を表示する発光装置の場合、対応する色毎に変えるようにしても良い。
【００７４】
なお、Ｔｒ１〜Ｔｒ６の極性はｎチャネル型であってもｐチャネル型であっても、どちらでも良い。ただし、Ｔｒ１とＴｒ３の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、Ｔｒ６はｐチャネル型トランジスタであることが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、Ｔｒ６はｎチャネル型トランジスタであることが望ましい。
【００７５】
また、信号線と電源線の数は必ずしも同じであるとは限らない。また、第１走査線と、第２走査線と、第３走査線と、第４走査線の数は必ずしも同じであるとは限らない。
【００７６】
なお、図１（Ａ）ではＴｒ１とＴｒ３のゲートが、共に第１の走査線Ｇｊに接続されているが、別途走査線を設け、互いに異なる走査線に接続するようにしても良い。この場合、Ｔｒ１とＴｒ３の極性は同じでなくとも良い。
【００７７】
またＴｒ４とＴｒ５のゲートを共に第３の走査線Ｑｊに接続するようにしても良い。図１（Ｂ）に、Ｔｒ４とＴｒ５のゲートを共に第３の走査線Ｑｊに接続した場合の、画素の回路図を示す。図１（Ｂ）ではＴｒ４とＴｒ５の極性は同じである。図１（Ｂ）に示す画素は、図１（Ａ）に示す画素に比べて走査線の数が少なくて済む。
【００７８】
次に、Ｔｒ６の詳しい構成について説明する。Ｔｒ６は、４つのノードを短絡または開放することができるマルチ端子トランジスタである。４つのノードの短絡または開放は、ゲートに与えられる電圧で制御することができる。
【００７９】
図２（Ａ）は、Ｔｒ６の上面図であり、図２（Ｂ）は、図２（Ａ）の破線Ａ−Ａ’における断面図に相当し、図２（Ｃ）は、図２（Ａ）の破線Ｂ−Ｂ’における断面図に相当する。
【００８０】
Ｔｒ６は、活性層２０１と、該活性層に接するゲート絶縁膜２０２と、ゲート絶縁膜２０２に接するゲート電極（ゲート）２０３とを有している。活性層２０１は、チャネル形成領域２０４と、導電型を付与する不純物が添加された不純物領域２０５〜２０８を有している。ゲート電極２０３とチャネル形成領域２０４は、ゲート絶縁膜２０２を間に挟んで重なっている。
【００８１】
不純物領域２０５〜２０８はそれぞれチャネル形成領域２０４に接している。なお、不純物領域内に、不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）が設けられていても良い。この場合、低濃度不純物領域がチャネル形成領域２０４に接するようにする。また、ゲート電極と重ならない不純物の添加されていない領域（オフセット領域）が、チャネル形成領域と不純物領域との間に設けられていても良い。
【００８２】
そしてＴｒ６は、第１のノードＮｄ１と第２のノードＮｄ２の間に流れるオン電流が、第３のノードＮｄ１と第４のノードＮｄ２の間に流れるオン電流より大きくなるように、そのチャネル形成領域２０４のレイアウトを設定する。具体的に例えば、不純物領域２０５と２０６の間のチャネル形成領域２０４の長さと幅の比Ｌ1-2／Ｗ1-2を、不純物領域２０７と２０８の間のチャネル形成領域２０４の長さと幅の比Ｌ3-4／Ｗ3-4よりも小さく設定する。
【００８３】
具体的には、Ｌ1-2＝Ｗ3-4、Ｌ3-4＝Ｗ1-2とすると、Ｌ1-2／Ｌ3-4を１／５以下１／２０以上であるのが好ましい。例えばＬ1-2＝５μｍ、Ｌ3-4＝５０μｍの場合だと、第１のノードＮｄ１と第２のノードＮｄ２の間に流れるオン電流は、第３のノードＮｄ１と第４のノードＮｄ２の間に流れるオン電流の１００倍程度とすることができる。
【００８４】
活性層２０１を覆うように、ゲート絶縁膜２０２上に、層間絶縁膜２０９が形成されている。そして、層間絶縁膜２０９及びゲート絶縁膜２０２に形成されたコンタクトホールを介して、不純物領域２０５〜２０８にそれぞれ接続された配線２１０〜２１３が形成されている。なお、図２ではゲート絶縁膜２０２が不純物領域２０５〜２０８を覆っているが、本発明はこの構成に限定されない。不純物領域２０５〜２０８は必ずしもゲート絶縁膜２０２に覆われている必要はなく、露出していても良い。
【００８５】
Ｔｒ６は、ゲート電極２０３に印加される電圧によって、各不純物領域２０５〜２０８間の抵抗、ひいては各配線２１０〜２１３間の抵抗が制御され、短絡と開放が制御される。
【００８６】
なお、図２に示した構成はＴｒ６の一実施例である。Ｔｒ６は各不純物領域間に２つ以上のチャネル形成領域が設けられた、所謂マルチゲート構造を有していても良い。
【００８７】
次に、図１（Ａ）に示した画素の駆動について説明する。
【００８８】
本発明の電流入力型発光装置の画素の駆動は、書き込み期間Ｔａと、保持期間Ｔｈと、表示期間Ｔｄとに分けて説明することができる。図３（Ａ）に、各期間におけるＴｒ１〜Ｔｒ５のスイッチングのタイミングを示す。そして、図１（Ａ）の画素のＴｒ１〜Ｔｒ５が全てｎチャネル型ＴＦＴの場合に、各期間において各走査線に入力される電圧のタイミングチャートを、図３（Ｂ）に示す。
【００８９】
まず、各ラインの画素において書き込み期間Ｔａが順に開始される。書き込み期間が開始されると、Ｔｒ１〜Ｔｒ３がオンになり、Ｔｒ４、Ｔｒ５がオフになる。書き込み期間における画素の構成の概略図を、図４（Ａ）に示す。書き込み期間Ｔａでは、駆動回路に設けられた電流源１０３から、ビデオ信号に相当する電流（信号電流）Ｉdataが信号線Ｓｉに入力される。
【００９０】
そして、信号電流Ｉdataは、Ｔｒ６のノードＮｄ１とＮｄ２を介して、信号線Ｓｉと電源線Ｖｉの間を流れる。つまり、Ｔｒ６のノードＮｄ１とＮｄ２の間に流れるドレイン電流ＩDは、信号電流Ｉdataとほぼ同じ値に保たれる。
【００９１】
そして、書き込み期間ＴａにおいてＴｒ６は、そのゲートとＮｄ１が接続されているので、飽和領域で動作している。よって、Ｔｒ６のドレイン電流ＩDは、上述の式１で表される。式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値であるので、Ｔｒ６のゲート電圧ＶGSは信号電流Ｉdataの値によって定まる。該ゲート電圧ＶGSは、保持容量１０２において保持される。
【００９２】
各ラインの画素において書き込み期間Ｔａが終了すると、保持期間Ｔｈが開始される。保持期間Ｔｈでは、Ｔｒ１〜Ｔｒ５が全てオフになる。保持期間における画素の構成の概略図を、図４（Ｂ）に示す。なお、Ｔｒ１及びＴｒ３よりもＴｒ２を先にオフするのが望ましい。Ｔｒ２を先にオフすることで、Ｔｒ２を介して保持容量１０２から電荷が放出されるのを防ぎ、確実に電圧を保持することができる。
【００９３】
そして、各ラインの画素において保持期間Ｔｈが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄが開始されると、Ｔｒ１〜Ｔｒ３はオフ、Ｔｒ４、Ｔｒ５がオンになる。表示期間における画素の構成の概略図を、図４（Ｃ）に示す。
【００９４】
Ｔｒ４とＴｒ５がオンになることで、保持容量１０２によって保持されているゲート電圧ＶGSに見合った大きさのドレイン電流ＩDが、Ｔｒ６のノードＮｄ３とＮｄ４を介して発光素子１０１に供給される。発光素子１０１は供給された電流に見合った輝度で発光する。なお、ドレイン電流ＩDが発光素子１０１の閾値以下だと発光しない。
【００９５】
ビデオ信号がアナログの場合、表示期間Ｔｄが終了すると１フレーム期間が終了し、１つの画像が表示される。そして、次のフレーム期間が開始され、再び上述した動作が繰り返される。各画素の階調は、表示期間Ｔｄにおいて発光素子１０１に流れる電流の大きさで決まる。
【００９６】
また、ビデオ信号がデジタルで、時間階調表示を行なう場合、１フレーム期間が複数のサブフレーム期間からなる。各サブフレーム期間の長さの比は、２0：２1：…：２n-1を満たす。そして、各サブフレーム期間内に書き込み期間Ｔａ、保持期間Ｔｈ、表示期間Ｔｄが出現する。そして、各サブフレーム期間ごとに発光を制御することで、１フレーム期間全体を通して階調を表示することができる。
【００９７】
本発明の電流入力型の発光装置では、書き込み期間Ｔａにおいて発光素子に電流を流さずに、電流を電圧に変換することができるので、図２０（Ｂ）に示した画素よりも電流の書き込み時間を抑えることができる。また、１つのマルチ端子トランジスタで、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流すことができるので、図２０（Ａ）に示した画素のように、画素間において発光素子の輝度のばらつきが生じてしまうのを防ぐことができる。
【００９８】
また、チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。よって、ビデオ信号に相当する電流を電圧に変換するときの２つのノードＮｄ１とＮｄ２間のチャネル長を、該電圧を再び電流に変換して発光素子に供給するときの２つのノードＮｄ３とＮｄ４間のチャネル長よりも短くすることで、書き込み期間Ｔａの長さを抑えつつ所望の大きさの電流を発光素子に供給することができ、また表示期間ＴｄのＴｒ６の飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【００９９】
（実施の形態２）
以下に、本発明の閾値補正型の電圧入力型発光装置の構成について説明する。本発明の閾値補正型の電圧入力型発光装置が有する画素部には、複数の画素がマトリクス状に配置されている。また画素部には信号線、電源線、走査線など、各種配線が配置されている。
【０１００】
図５（Ａ）に本発明の閾値補正型の電圧入力型発光装置における、画素の回路図を示す。図５（Ａ）では、各画素に６つトランジスタ（Ｔｒ１〜Ｔｒ６）と、発光素子３０１と、保持容量３０２とが設けられている。Ｔｒ１〜Ｔｒ５が、２つのノード（ソースとドレイン）の短絡と開放を制御するトランジスタに相当し、Ｔｒ６が４つのノードの短絡と開放を制御するトランジスタに相当する。
【０１０１】
Ｔｒ６は、（１）ゲートの電圧を制御することで４つのノードを短絡または開放する手段に相当する。保持容量３０２は、（２）前記ゲートの電圧を保持する手段に相当する。Ｔｒ５は、（３）第２のノードと前記ゲートの接続を制御する手段に相当する。Ｔｒ１及びＴｒ３は、（４） （３）の手段により第２のノードと前記ゲートとが接続されているときに、前記（２）の手段において保持される電圧の大きさを制御する手段に相当する。Ｔｒ４及びＴｒ２は、（５）第３のノードと第４のノードの間に流れる電流を制御する手段に相当する。発光素子３０１は、（６）前記第３のノードと第４のノードの間に流れる電流が供給される発光素子に相当する。
【０１０２】
なお、発光素子が完成する前の形態に相当する素子基板は、（６）の発光素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、パターニングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【０１０３】
なお、Ｔｒ６の詳しい構成については、実施の形態１のＴｒ６と同じであり、図２を参照することができるので、ここでは説明省略する。
【０１０４】
Ｔｒ１のゲートは第１の走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方がＴｒ６の第１のノードＮｄ１に接続されている。
【０１０５】
Ｔｒ２のゲートは第２の走査線Ｐｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６の第３のノードＮｄ３に、もう一方が電源線Ｖｉ（ｉ＝１〜ｘ）に接続されている。
【０１０６】
Ｔｒ３のゲートは第３の走査線Ｑｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６の第２のノードＮｄ２に、もう一方が発光素子３０１が有する対向電極に接続されている。
【０１０７】
Ｔｒ４のゲートは第４の走査線Ｒｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が第４のノードＮｄ４に、もう一方が発光素子３０１が有する画素電極に接続されている。
【０１０８】
Ｔｒ５のゲートは第５の走査線Ｗｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方がＴｒ６のゲートに、もう一方がＴｒ６の第２のノードＮｄ２に接続されている。
【０１０９】
また、保持容量３０２はトランジスタＴｒ６のゲートと電源線Ｖｉの間の電圧を保持するために設けられている。
【０１１０】
電源線Ｖ１〜Ｖｘと対向電極には、それぞれ電源から所定の電圧が与えられており、電源線Ｖ１〜Ｖｘと対向電極とは、発光素子に順バイアスの電流を流すことができる程度の電圧差を有している。なお、電源線Ｖ１〜Ｖｘの電圧は全て同じ高さに保たなくても良く、例えばカラーの画像を表示する発光装置の場合、対応する色毎に変えるようにしても良い。
【０１１１】
なお、Ｔｒ１〜Ｔｒ６の極性はｎチャネル型であってもｐチャネル型であっても、どちらでも良い。ただし、陽極を画素電極として用い、陰極を対向電極として用いる場合、Ｔｒ６はｐチャネル型トランジスタであることが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、Ｔｒ６はｎチャネル型トランジスタであることが望ましい。
【０１１２】
また、信号線と電源線の数は必ずしも同じであるとは限らない。また、第１〜第５走査線の数は必ずしも同じであるとは限らない。
【０１１３】
なお、Ｔｒ２とＴｒ４のゲートを、共に第２の走査線Ｐｊに接続するようにしても良い。図５（Ｂ）に、Ｔｒ２とＴｒ４のゲートを共に第２の走査線Ｐｊに接続した場合の、画素の回路図を示す。図５（Ｂ）ではＴｒ２とＴｒ４の極性は同じである。図５（Ｂ）に示す画素は、図５（Ａ）に示す画素に比べて走査線の数が少なくて済む。
【０１１４】
また、Ｔｒ２、Ｔｒ４及びＴｒ５のゲートを、共に第２の走査線Ｐｊに接続するようにしても良い。図６に、Ｔｒ２、Ｔｒ４及びＴｒ５のゲートを共に第２の走査線Ｐｊに接続した場合の、画素の回路図を示す。図６ではＴｒ２、Ｔｒ４の極性は同じであり、Ｔｒ５はＴｒ２及びＴｒ４の極性とは逆の極性を有する。図６に示す画素は、図５（Ａ）、（Ｂ）に示す画素に比べて走査線の数が少なくて済む。
【０１１５】
次に、図５（Ａ）に示した画素の駆動について説明する。
【０１１６】
本発明の閾値補正型の電圧入力型発光装置の画素の駆動は、初期化期間Ｔｉと、書き込み期間Ｔａと、表示期間Ｔｄとに分けて説明することができる。図７（Ａ）に、各期間におけるＴｒ１〜Ｔｒ５のスイッチングのタイミングを示す。そして、図５（Ａ）の画素のＴｒ１〜Ｔｒ５が全てｎチャネル型ＴＦＴの場合に、各期間において各走査線に入力される電圧のタイミングチャートを、図７（Ｂ）に示す。
【０１１７】
まず、各ラインの画素において初期化期間Ｔｉが順に開始される。初期化期間Ｔｉが開始されると、Ｔｒ３、Ｔｒ５がオンになり、Ｔｒ１、Ｔｒ２、Ｔｒ４がオフになる。初期化期間における画素の構成の概略図を、図８（Ａ）に示す。Ｖｃは対向電極の電圧である。初期化期間Ｔｉでは、電源線Ｖｉの電圧と対向電極の電圧に見合った大きさの電荷が、保持容量３０２に蓄積される。電源線Ｖｉと対向電極に与えられる電圧はそれぞれ一定であるので、初期化期間Ｔｉにおいて保持容量３０２に蓄積される電荷も常に一定になる。
【０１１８】
そして、次にＴｒ３をオフにした後、各ラインの画素において初期化期間Ｔｉが終了し、次に書き込み期間Ｔａが開始される。書き込み期間Ｔａが開始されると、まずＴｒ１、Ｔｒ５がオンになり、Ｔｒ２、Ｔｒ３、Ｔｒ４がオフになる。そして、駆動回路から、ビデオ信号に相当する電圧（信号電圧）Ｖdataが信号線Ｓｉに入力される。信号電圧Ｖdataは、Ｔｒ６のノードＮｄ１とＮｄ２を介して、保持容量３０２に与えられる。
【０１１９】
なおＶdataは、｜Ｖdata＋ＶTH｜＜｜Ｖｃ｜を必ず満たすような高さに設定する。よって、Ｔｒ６のＮｄ１とＮｄ２の間にドレイン電流ＩDが流れ、保持容量３０２に蓄積されている電荷が放出される。このとき、Ｔｒ５はオンなので、Ｔｒ６のゲートとＮｄ２は接続されており、よって、Ｔｒ６は飽和領域で動作する。したがって、電荷が放出されているときのドレイン電流ＩDは、上記の式１で表される。
【０１２０】
この電荷の放出は、ＩD＝０、つまりＴｒ６がオフになるまで続く。式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値であるので、ＩD＝０のとき、式１より、ＶGS＝ＶTHとなる。つまり、電荷の放出によりＴｒ６がオフになると、保持容量３０２には、信号電圧ＶDataにＴｒ６の閾値分の電圧ＶTHを加算した電圧が保持されることになる。
【０１２１】
次に各ラインの画素において書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄが開始されると、Ｔｒ１、Ｔｒ３、Ｔｒ５はオフ、Ｔｒ２、Ｔｒ４がオンになる。表示期間における画素の構成の概略図を、図８（Ｃ）に示す。
【０１２２】
Ｔｒ２とＴｒ４がオンになることで、Ｔｒ６のドレイン電流が発光素子３０１に供給される。このときＴｒ６のドレイン電流は、保持容量３０２に保持されている、閾値電圧ＶTHに電圧ＶDataを加算した電圧によって制御される。よって、Ｔｒ６の閾値ＶTHに関わらず、必ず電圧ＶDataに見合った値の電流が発光素子３０１に供給される。発光素子３０１は供給された電流に見合った輝度で発光するので、結果的に閾値のばらつきに起因する輝度むらを抑えることができる。なお、ドレイン電流ＩDが発光素子３０１の閾値以下だと発光しない。
【０１２３】
ビデオ信号がアナログの場合、表示期間Ｔｄが終了すると１フレーム期間が終了し、１つの画像が表示される。そして、次のフレーム期間が開始され、再び上述した動作が繰り返される。各画素の階調は、表示期間Ｔｄにおいて発光素子３０１に流れる電流の大きさで決まる。
【０１２４】
また、ビデオ信号がデジタルで、時間階調表示を行なう場合、１フレーム期間が複数のサブフレーム期間からなる。そして、各サブフレーム期間内に初期化期間Ｔｉ、書き込み期間Ｔａ、表示期間Ｔｄが出現する。そして、各サブフレーム期間ごとに発光を制御することで、１フレーム期間全体を通して階調を表示することができる。
【０１２５】
チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。よって、本発明の閾値補正型の電圧入力型発光装置では、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまで電荷を放電し、またビデオ信号に相当する電圧を保持容量へ書き込むときの、２つのノードＮｄ１とＮｄ２間のチャネル長を、発光素子に電流を供給するときの２つのノードＮｄ３とＮｄ４間のチャネル長よりも短くすることで、初期化期間Ｔｉ及び書き込み期間Ｔａの長さを抑えつつ、所望の大きさの電流を発光素子に供給することができ、また表示期間ＴｄのＴｒ６の飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【０１２６】
【実施例】
以下、本発明の実施例について説明する。
【０１２７】
（実施例１）
本実施例では、基板と活性層の間にゲート電極が形成されている、マルチ端子トランジスタの構成について説明する。
【０１２８】
本実施例のマルチ端子トランジスタ（以下、単にトランジスタ）の構成について、図９を用いて説明する。図９（Ａ）は、本実施例のトランジスタの上面図であり、図９（Ｂ）は、図９（Ａ）の破線Ａ−Ａ’における断面図に相当し、図９（Ｃ）は、図９（Ａ）の破線Ｂ−Ｂ’における断面図に相当する。
【０１２９】
本実施例のトランジスタは、ゲート電極７０１と、該ゲート電極７０１に接するゲート絶縁膜７０２と、該ゲート絶縁膜７０２に接する活性層７０３とを有している。活性層７０３は、チャネル形成領域７０４と、導電型を付与する不純物が添加された不純物領域７０５〜７０８を有している。ゲート電極７０１とチャネル形成領域７０４は、ゲート絶縁膜７０２を間に挟んで重なっている。なお、７２０はチャネル形成領域を形成する際に用いるマスクであり、絶縁膜で形成されている。
【０１３０】
不純物領域７０５〜７０８はそれぞれチャネル形成領域７０４に接している。なお、不純物領域の一部に低濃度不純物領域（ＬＤＤ領域）が設けられていても良い。この場合、該低濃度不純物領域がチャネル形成領域７０４に接する。また、不純物領域とチャネル形成領域７０４の間に、ゲート電極と重ならない不純物の添加されていない領域（オフセット領域）が、設けられていても良い。
【０１３１】
活性層７０３の不純物領域７０５〜７０８を覆うように層間絶縁膜７０９が形成されている。そして、層間絶縁膜７０９に形成されたコンタクトホールを介して、不純物領域７０５〜７０８にそれぞれ接続された配線７１０〜７１３が形成されている。
【０１３２】
図９のトランジスタは、ゲート電極７０１に印加される電圧によって、各不純物領域７１０〜７１３間の抵抗、ひいては各配線７１０〜７１３間の抵抗が制御され、短絡と開放が制御される。
【０１３３】
そして図９のトランジスタは、第１のノードＮｄ１に相当する不純物領域７０５と、第２のノードＮｄ２に相当する不純物領域７０６の間に流れるオン電流が、第３のノードＮｄ１に相当する不純物領域７０７と、第４のノードＮｄ２に相当する不純物領域７０８の間に流れるオン電流より大きくなるように、そのチャネル形成領域７０４のレイアウトを設定する。具体的に例えば、不純物領域７０５と７０６の間のチャネル形成領域７０４の長さＬ1-2を、不純物領域７０７と７０８の間のチャネル形成領域７０４の長さＬ3-4よりも短く設定する。
【０１３４】
活性層７０３を覆うように、ゲート絶縁膜７０２上に、層間絶縁膜７０９が形成されている。そして、層間絶縁膜７０９及びゲート絶縁膜７０２に形成されたコンタクトホールを介して、不純物領域７０５〜７０８にそれぞれ接続された配線７１０〜７１３が形成されている。なお、図９ではゲート絶縁膜７０２が不純物領域７０５〜７０８を覆っているが、本発明はこの構成に限定されない。不純物領域７０５〜７０８は必ずしもゲート絶縁膜７０２に覆われている必要はなく、露出していても良い。
【０１３５】
なお、図９に示した構成はＴｒ６の一実施例である。Ｔｒ６は各不純物領域間に２つ以上のチャネル形成領域が設けられた、所謂マルチゲート構造を有していても良い。
【０１３６】
（実施例２）
本実施例では、図１（Ａ）に示した回路図に相当するマスク図面について説明する。
【０１３７】
図１０に本実施例の画素の上面図を示す。図１（Ａ）で既に示したものについては同じ符号を付す。なおトランジスタの配置を明確にするため、図１０では発光素子の画素電極のみ示しているが、実際には画素電極上に電界発光層と、対向電極とが順に積層されている。また、図１０のＡ−Ａ’における断面図を図１１（Ａ）に、Ｂ−Ｂ’における断面図を図１１（Ｂ）に、Ｃ−Ｃ’における断面図を図１１（Ｃ）に示す。
【０１３８】
Ｔｒ１のゲート電極１３１は、第１の走査線Ｇｊの一部である。またＴｒ１のソースとドレインとなる２つの不純物領域１３２は、一方は信号線Ｓｉに、もう一方は配線１３３を介して、Ｔｒ２の不純物領域１３４及びＴｒ６の第１の不純物領域（Ｎｄ１）に接続されている。
【０１３９】
Ｔｒ２のゲート電極１３５は、配線１３６の一部であり、配線１３６は配線１３７を介して第２の走査線Ｐｊに接続されている。Ｔｒ２のソースとドレインとなる２つの不純物領域のうち、１３４に示した一方の不純物領域は上記したように配線１３３に接続されており、もう一方は配線１３８を介してＴｒ６のゲート電極１３９に接続されている。
【０１４０】
Ｔｒ３のゲート電極１４０は、第１の走査線Ｇｊの一部である。また、Ｔｒ３のソースとドレインとなる２つの不純物領域は、一方は電源線Ｖｉに、もう一方は配線１４１を介してＴｒ６の第２の不純物領域（Ｎｄ２）に接続されている。
【０１４１】
Ｔｒ４のゲート電極１４２は、配線１４３の一部であり、配線１４３は配線１４４を介して第３の走査線Ｑｊに接続されている。Ｔｒ４のソースとドレインとなる２つの不純物領域は、一方は電源線Ｖｉに、もう一方は配線１４５を介してＴｒ６の第３の不純物領域（Ｎｄ３）に接続されている。
【０１４２】
Ｔｒ５のゲート電極１４６は、第４の走査線Ｒｊの一部である。また、Ｔｒ５のソースとドレインとなる２つの不純物領域１４７は、一方は配線１４８を介してＴｒ６の第４の不純物領域（Ｎｄ４）に、もう一方は発光素子１０１の画素電極１３０に接続されている。なお、本実施例では陽極を画素電極１３０として用いており、発光素子１０１から発せられる光が矢印に示すとおり基板１５０側に向いている。なお、陰極を画素電極１３０として用いても良い。その場合、発光素子から発せられる光が基板１５０とは逆の方向に向く。
発光素子１０１は、画素電極１３０と対向電極１５１との間に電界発光層１５２を挟んだ構造になっている。
【０１４３】
また、半導体膜１５３に含まれる不純物領域１５４は、電源線Ｖｉと接続されている。また容量用の電極１５５は、Ｔｒ６のゲート電極１３９と電気的に接続されている。そして、容量用の電極１５５と半導体膜１５３は、ゲート絶縁膜１５６を間に挟んで重なり合うことで、保持容量１０２を形成している。
【０１４４】
なお、本発明の電流入力型発光装置の画素の構成は、図１０及び図１１に示したものに限定されない。
【０１４５】
（実施例３）
本実施例では、図５（Ａ）に示した回路図に相当するマスク図面について説明する。
【０１４６】
図１２に本実施例の画素の上面図を示す。図５（Ａ）で既に示したものについては同じ符号を付す。なおトランジスタの配置を明確にするため、図１２では発光素子の画素電極のみ示しているが、実際には画素電極上に電界発光層と、対向電極とが順に積層されている。また、図１２のＡ−Ａ’における断面図を図１３（Ａ）に、Ｂ−Ｂ’における断面図を図１３（Ｂ）に、Ｃ−Ｃ’における断面図を図１３（Ｃ）に示す。
【０１４７】
Ｔｒ１のゲート電極３３１は、第１の走査線Ｇｊの一部である。またＴｒ１のソースとドレインとなる２つの不純物領域は、一方は信号線Ｓｉに、もう一方は配線３３３を介して、Ｔｒ６の第１の不純物領域（Ｎｄ１）に接続されている。
【０１４８】
Ｔｒ２のゲート電極３３５は、配線３３６の一部であり、配線３３６は配線３３７を介して第２の走査線Ｐｊに接続されている。Ｔｒ２のソースとドレインとなる２つの不純物領域のうち、３３４に示した一方の不純物領域は配線３６１を介してＴｒ６の第３の不純物領域（Ｎｄ３）に接続されており、もう一方は電源線Ｖｉに接続されている。
【０１４９】
Ｔｒ３のゲート電極３４０は、第３の走査線Ｑｊの一部である。また、Ｔｒ３のソースとドレインとなる２つの不純物領域は、一方は配線３２９を介してＴｒ６の第２の不純物領域Ｎｄ２に、もう一方は配線３４１を介して配線３６０に接続されている。配線３６０には発光素子の対向電極に印加される電圧と同じ高さの電圧が印加されている。
【０１５０】
Ｔｒ４のゲート電極３４２は、配線３４３の一部であり、配線３４３は配線３４４を介して第４の走査線Ｒｊに接続されている。Ｔｒ４のソースとドレインとなる２つの不純物領域３３２は、一方は配線３４５を介してＴｒ６の第４の不純物領域（Ｎｄ４）に、もう一方は画素電極３３０に接続されている。
【０１５１】
Ｔｒ５のゲート電極３４６は、配線３６２の一部であり、配線３６２は配線３６３を間に介して第５の走査線Ｗｊに接続されている。また、Ｔｒ５のソースとドレインとなる２つの不純物領域は、一方は配線３２９を介してＴｒ６の第２の不純物領域（Ｎｄ２）に、もう一方は配線３６５に接続されている。配線３６５はＴｒ６のゲート電極３６６と電気的に接続されている。
【０１５２】
なお、本実施例では陽極を画素電極３３０として用いており、発光素子３０１から発せられる光が矢印に示すとおり基板３５０側に向いている。なお、陰極を画素電極３３０として用いても良い。その場合、発光素子から発せられる光が基板３５０とは逆の方向に向く。発光素子３０１は、画素電極３３０と対向電極３５１との間に電界発光層３５２を挟んだ構造になっている。
【０１５３】
また、半導体膜３５３に含まれる不純物領域３５４は、電源線Ｖｉと接続されている。また容量用の電極３５５は、Ｔｒ６のゲート電極３６６と電気的に接続されている。そして、容量用の電極３５５と半導体膜３５３は、ゲート絶縁膜３５６を間に挟んで重なり合うことで、保持容量３０２を形成している。
【０１５４】
なお、本発明の閾値補正型の電圧入力型発光装置の画素の構成は、図１２及び図１３に示したものに限定されない。
【０１５５】
（実施例４）
本実施例では、電流入力型発光装置において、信号線へのビデオ信号の供給を制御する信号線駆動回路と、走査線の電圧を制御する走査線駆動回路の構成について説明する。なお本実施例では、アナログのビデオ信号を用いた場合の駆動回路の構成について説明する。
【０１５６】
図１４（Ａ）に、本実施例の信号線駆動回路４０１のブロック図を示す。４０２はシフトレジスタ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路を示している。
【０１５７】
シフトレジスタ４０２には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成される。生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良い。
【０１５８】
サンプリング回路４０４では、ビデオ信号線４３０から入力されたアナログのビデオ信号を、タイミング信号に同期して後段の電流変換回路４０５に入力する。電流変換回路４０５では、入力されたアナログのビデオ信号の電圧に見合った大きさの信号電流Ｉdataを生成し、対応する各信号線（Ｓ１〜Ｓｘ）に供給する。
【０１５９】
図１４（Ｂ）にサンプリング回路４０４と、電流変換回路４０５が有する電流設定回路（Ｃ１〜Ｃｘ）の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバッファ４０３と接続されている。
【０１６０】
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプリング回路４０４には、ビデオ信号線４３０からアナログのビデオ信号が入力されており、スイッチ４１１はタイミング信号に同期して、該アナログのビデオ信号をサンプリングし、後段の電流設定回路Ｃ１に入力する。なお図１４（Ｂ）では、電流設定回路Ｃ１〜Ｃｘのうち、サンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流設定回路Ｃ１だけを示しているが、各スイッチ４１１の後段に、図１４（Ｂ）に示したような電流設定回路Ｃ１が接続されているものとする。
【０１６１】
なお本実施例では、スイッチ４１１にトランジスタを１つだけ用いているが、スイッチ４１１はタイミング信号に同期してアナログのビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。
【０１６２】
サンプリングされたアナログのビデオ信号は、電流設定回路Ｃ１が有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の電流（信号電流）を出力する。なお図１４（Ｂ）ではアンプ及びトランジスタを用いて電流出力回路４１２を形成しているが、本発明はこの構成に限定されず、電流出力回路は入力された信号の電圧に見合った値の電流を出力することができる回路であれば良い。
【０１６３】
該信号電流は、同じく電流設定回路Ｃ１が有するリセット回路４１７に入力される。リセット回路４１７は、２つのトランスミッションゲート４１３、４１４と、インバーター４１６と、を有している。
【０１６４】
トランスミッションゲート４１４にはリセット信号（Ｒｅｓ）が入力されており、トランスミッションゲート４１３には、インバーター４１６によって反転されたリセット信号（Ｒｅｓ）が入力されている。そしてトランスミッションゲート４１３とトランスミッションゲート４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。
【０１６５】
そして、トランスミッションゲート４１３がオンのときに信号電流は対応する信号線に入力される。逆に、トランスミッションゲート４１４がオンのときに電源４１５の電圧が対応する信号線に与えられる。なお信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。
【０１６６】
次に、走査線駆動回路の構成について説明する。
【０１６７】
図１５は走査線駆動回路６４１の構成を示すブロック図である。走査線駆動回路６４１は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によってはレベルシフタを有していても良い。
【０１６８】
走査線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
【０１６９】
走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にオンにしなくてはならないので、バッファ６４３は大きな電流を流すことが可能なものが用いられる。
【０１７０】
なお、本発明の発光装置が有する信号線駆動回路と走査線駆動回路は、図１４、図１５に示した構成に限定されない。
【０１７１】
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。
【０１７２】
本実施例の構成は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１７３】
（実施例５）
本実施例では、閾値補正型の電圧入力型発光装置において、信号線へのビデオ信号の供給を制御する信号線駆動回路の構成について説明する。なお本実施例では、アナログのビデオ信号を用いた場合の駆動回路の構成について説明する。
【０１７４】
図１６に本実施例の信号線駆動回路６１１の回路図を示す。６１２はシフトレジスタ、６１３はレベルシフタ、６１４はサンプリング回路を示している。
【０１７５】
クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が、シフトレジスタ６１２に入力される。画像情報を有するアナログの信号（アナログのビデオ信号）はサンプリング回路６１４に入力される。
【０１７６】
シフトレジスタ６１２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成されてレベルシフタ６１３に入力される。レベルシフタ６１３に入力されたタイミング信号は、その振幅が増幅されて、サンプリング回路６１４に入力される。
【０１７７】
サンプリング回路６１４に入力されたタイミング信号によって、同じくサンプリング回路６１４に入力されたアナログのビデオ信号がサンプリングされ、対応する信号線に入力される。
【０１７８】
なお、走査線駆動回路の構成は、電流入力型発光装置の走査線駆動回路と同じ構成を用いることができるので、ここでは説明を省略する。
【０１７９】
本実施例の構成は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１８０】
（実施例６）
本実施例では、本発明の発光装置の外観について、図１７を用いて説明する。
【０１８１】
図１７は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図１７（Ｂ）は、図１７（Ａ）のＡ−Ａ’における断面図、図１７（Ｃ）は図１７（Ａ）のＢ−Ｂ’における断面図である。
【０１８２】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１８３】
なお本実施例では、２つの走査線駆動回路で各走査線の電圧を制御しているが、走査線駆動回路の数はこれに限定されない。例えば図１（Ａ）に示した画素を有する発光装置において、第１〜第４の各走査線に対応する走査線駆動回路をそれぞれ設けるようにしても良い。
【０１８４】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１７（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれるトランジスタ４２０２を図示した。
【０１８５】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、トランジスタ４２０２には公知の方法で作製されたｎチャネル型ＴＦＴが用いられる。
【０１８６】
駆動ＴＦＴ４２０１及びトランジスタ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上にトランジスタ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１８７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には電界発光層４２０４が形成される。電界発光層４２０４は公知の有機の電界発光材料または無機の電界発光材料を用いることができる。また、有機の電界発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１８８】
電界発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、電界発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１８９】
電界発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と電界発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、電界発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０１９０】
以上のようにして、画素電極（陽極）４２０３、電界発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０１９１】
４００５ａは電源線に接続された引き回し配線であり、トランジスタ４２０２のソースに電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０１９２】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１９３】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０１９４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１９５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０１９６】
図１７（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０１９７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０１９８】
本実施例の構成は、実施例１〜実施例５に示した構成と自由に組み合わせて実施することが可能である。
【０１９９】
（実施例７）
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０２００】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１８に示す。
【０２０１】
図１８（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置を表示部２００３に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２０２】
図１８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完成する。
【０２０３】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置を表示部２２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０２０４】
図１８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置を表示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
【０２０５】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の発光装置を表示部Ａ２４０３、Ｂ２４０４に用いることで、本発明の画像再生装置が完成する。
【０２０６】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置を表示部２５０２に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０２０７】
図１８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
【０２０８】
ここで図１８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の発光装置を表示部２７０３に用いることで、本発明の携帯電話が完成する。
【０２０９】
なお、将来的に有機の電界発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２１０】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機の電界発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２１１】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２１２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜６に示したいずれの構成の発光装置を用いても良い。
【０２１３】
【発明の効果】
本発明の電流入力型発光装置は、発光素子に電流を流さずに、電流を電圧に変換することができるので、図２０（Ｂ）に示した画素よりも書き込み時間を抑えることができる。また、１つのマルチ端子トランジスタで、画素に供給された電流を電圧に変換して保持し、かつ該保持された電圧に応じた大きさの電流を発光素子に流すことができるので、図２０（Ａ）に示した画素のように、画素間において発光素子の輝度のばらつきが生じてしまうのを防ぐことができる。
【０２１４】
また、ビデオ信号に相当する電流を電圧に変換するときの２つのノード間のチャネル長とチャネル幅の比（Ｌ／Ｗ）を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード間のＬ／Ｗよりも、小さくする。言い換えると、ビデオ信号に相当する電流を電圧に変換するときの２つのノード間のチャネル長を、該電圧を再び電流に変換して発光素子に供給する時における２つのノード間のチャネル長よりも、短くする。
【０２１５】
チャネル幅が長くなるとオン電流を大きくすることができ、チャネル長を長くすると、飽和領域の線形性を高めることができる。
【０２１６】
よって、上記構成により、書き込み時間を抑えつつ、所望の大きさの電流を発光素子に供給することができ、また発光素子を発光させるときの飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【０２１７】
また本発明の閾値補正型の電圧入力型発光装置は、電荷を保持容量に貯め、保持容量に保持される電圧が閾値分の電圧ＶTHとなるまで電荷を放電し、ビデオ信号に相当する電圧を保持容量へ書き込むという、一連の動作の速度を向上させつつ、所望の大きさの電流を発光素子に供給することができる。また、発光素子を発光させるときに飽和領域の線形性を高め、画素間の輝度のばらつきをより抑えることができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の画素の回路図。
【図２】 マルチ端子トランジスタの構成を示す図。
【図３】 各トランジスタの動作及び各走査線のタイミングチャート。
【図４】 駆動における画素の概略図。
【図５】 本発明の発光装置の画素の回路図。
【図６】 本発明の発光装置の画素の回路図。
【図７】 各トランジスタの動作及び各走査線のタイミングチャート。
【図８】 駆動における画素の概略図。
【図９】 マルチ端子トランジスタの構成を示す図。
【図１０】 本発明の発光装置の画素の上面図。
【図１１】 本発明の発光装置の画素の断面図。
【図１２】 本発明の発光装置の画素の上面図。
【図１３】 本発明の発光装置の画素の断面図。
【図１４】 アナログ駆動法における信号線駆動回路の詳細図。
【図１５】 走査線駆動回路のブロック図。
【図１６】 アナログ駆動法における信号線駆動回路の詳細図。
【図１７】 本発明の発光装置の外観図及び断面図。
【図１８】 本発明の発光装置を用いた電子機器の図。
【図１９】 従来の発光装置の画素の回路図。
【図２０】 従来の発光装置の画素の回路図。
【図２１】 従来の発光装置の画素の回路図。
Claims (12)
- 第１乃至第５の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
発光素子と、を有し、
前記コンデンサーは、電極の一方が前記第６のトランジスタのゲートに接続され、他方が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第３の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第１のノードに接続され、ゲートが前記第５の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第４の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記発光素子に接続され、ゲートが前記第４の配線に接続されていることを特徴とする発光装置。 - 第１乃至第６の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
発光素子と、を有し、
前記コンデンサーは、電極の一方が前記第６のトランジスタのゲートに接続され、他方が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第３の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第１のノードに接続され、ゲートが前記第５の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第４の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記発光素子に接続され、ゲートが前記第６の配線に接続されていることを特徴とする発光装置。 - 第１乃至第６の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
発光素子と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第４の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードと前記第５のトランジスタのソース又はドレインの他方に接続され、他方が前記発光素子の一方の電極に接続され、ゲートが前記第５の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記発光素子の他方の電極に接続され、ゲートが前記第３の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第２のノードに接続され、ゲートが前記第６の配線に接続されていることを特徴とする発光装置。 - 第１乃至第７の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
発光素子と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第４の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードと前記第５のトランジスタのソース又はドレインの他方に接続され、他方が前記発光素子の一方の電極に接続され、ゲートが前記第５の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記発光素子の他方の電極に接続され、ゲートが前記第７の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第２のノードに接続され、ゲートが前記第６の配線に接続されていることを特徴とする発光装置。 - 第１乃至第５の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
発光素子と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第４の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードと前記第５のトランジスタのソース又はドレインの他方に接続され、他方が前記発光素子の一方の電極に接続され、ゲートが前記第５の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記発光素子の他方の電極に接続され、ゲートが前記第３の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第２のノードに接続され、ゲートが前記第３の配線に接続さ れていることを特徴とする発光装置。 - 第１乃至第５の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
画素電極と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第３の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第１のノードに接続され、ゲートが前記第５の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第４の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記画素電極に接続され、ゲートが前記第４の配線に接続されていることを特徴とする素子基板。 - 第１乃至第６の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
画素電極と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線が接続され、ゲートが前記第３の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第１のノードに接続され、ゲートが前記第５の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第４の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記画素電極に接続され、ゲートが前記第６の配線に接続されていることを特徴とする素子基板。 - 請求項６または請求項７において、
前記第２の配線が、前記コンデンサーの他方の電極に用いられていることを特徴とする素子基板。 - 第１乃至第６の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
画素電極と、
対向電極と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第４の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードと前記第５のトランジスタのソース又はドレインの他方に接続され、他方が前記対向電極に接続され、ゲートが前記第５の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記画素電極に接続され、ゲートが前記第３の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第２のノードに接続され、ゲートが前記第６の配線に接続されていることを特徴とする素子基板。 - 第１乃至第７の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
画素電極と、
対向電極と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第４の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードと前記第５のトランジスタのソース又はドレインの他方に接続され、他方が前記対向電極に接続され、ゲートが前記第５の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記画素電極に接続され、ゲートが前記第７の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第２のノードに接続され、ゲートが前記第６の配線に接続されていることを特徴とする素子基板。 - 第１乃至第５の配線と、
ゲート、ソースおよびドレインを有する第１乃至第５のトランジスタと、
ゲート、第１乃至第４のノードを有する第６のトランジスタと、
コンデンサーと、
画素電極と、
対向電極と、を有し、
前記コンデンサーは、一方の電極が前記第６のトランジスタのゲートに接続され、他方の電極が前記第２の配線に接続され、
前記第１のトランジスタは、ソース又はドレインの一方が前記第１のノードに接続され、他方が前記第１の配線に接続され、ゲートが前記第４の配線に接続され、
前記第２のトランジスタは、ソース又はドレインの一方が前記第３のノードに接続され、他方が前記第２の配線に接続され、ゲートが前記第３の配線に接続され、
前記第３のトランジスタは、ソース又はドレインの一方が前記第２のノードと前記第５のトランジスタのソース又はドレインの他方に接続され、他方が前記対向電極に接続され、ゲートが前記第５の配線に接続され、
前記第４のトランジスタは、ソース又はドレインの一方が前記第４のノードに接続され、他方が前記画素電極に接続され、ゲートが前記第３の配線に接続され、
前記第５のトランジスタは、ソース又はドレインの一方が前記第６のトランジスタのゲートに接続され、他方が前記第２のノードに接続され、ゲートが前記第３の配線に接続されていることを特徴とする素子基板。 - 請求項９乃至請求項１１のいずれか一項において、
前記第２の配線が、前記コンデンサーの他方の電極に用いられていることを特徴とする素子基板。
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