JP6279658B2 - 表示装置 - Google Patents

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Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有
機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、ま
たは多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。
非晶質半導体膜を用いた薄膜トランジスタは、水素化アモルファスシリコン膜などの非晶
質半導体膜を用いるため、プロセス温度に制限があり、水素が膜中から脱離する４００℃
以上の加熱や、膜中の水素により表面荒れが生じる強度のレーザ光照射などは行わない。
また、多結晶半導体膜の形成方法としては、表面荒れが生じないように予め、アモルファ
スシリコン膜中の水素濃度を低減させる脱水素化処理を行った後、パルス発振のエキシマ
レーザビームを光学系により線状に加工して、脱水素化させたアモルファスシリコン膜に
対し線状ビームを走査させながら照射して結晶化する技術が知られている。
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタ
に比べて移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に
一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に
比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コ
ストが高まるという問題がある。
また、チャネル形成領域が結晶構造と非結晶構造の混合からなる半導体であるＦＥＴ（Ｆ
ｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）が特許文献１で開示されている。
また、画像表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジス
タが用いられている（特許文献２及び３）。
従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上にアモルファスシリコン膜を
成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、ア
モルファスシリコン膜をマイクロクリスタルシリコン膜に改質する技術（非特許文献１）
が知られている。この方法によれば、アモルファスシリコン膜上に形成した金属膜は、ダ
イオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トラン
ジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝
導加熱によってのみアモルファスシリコン膜が加熱され、マイクロクリスタルシリコン膜
を形成する方法である。
米国特許第５５９１９８７ 特開平４−２４２７２４号公報 特開２００５−４９８３２号公報
トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ０７ ダイジェスト（ＳＩＤ ０７ ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３
薄膜トランジスタは、ある特定の電圧値（しきい値電圧（Ｖｔｈ）と呼ばれる）がゲート
電極に印加されると、オン状態となり、その電圧値未満においてはオフ状態となるスイッ
チング素子である。このしきい値電圧（Ｖｔｈ）は、薄膜トランジスタの電流電圧特性グ
ラフを測定し、得られた曲線の立ち上がり点での電圧値に対応する。しきい値電圧（Ｖｔ
ｈ）は、０Ｖに近ければ近いほど優れており、しきい値電圧（Ｖｔｈ）が０Ｖの薄膜トラ
ンジスタは理想的なスイッチング素子と言える。
薄膜トランジスタの製造工程における不特定な要因によって、しきい値電圧がマイナス側
、或いはプラス側にシフトすることがある。０Ｖからシフトする値が大きい場合には、駆
動電圧の増大を招き、結果として半導体装置の消費電力を増加させてしまう。
微結晶半導体膜を用いた薄膜トランジスタにおいても、不特定な要因によって、しきい値
電圧がマイナス側、或いはプラス側にシフトすることがある。
上述した問題に鑑み、しきい値電圧が所望の値に制御された微結晶半導体膜を用いた薄膜
トランジスタを有する表示装置を作製する方法を提案することを課題の一とする。
ゲート電極を形成した後、ゲート絶縁膜を形成し、そのゲート絶縁膜上に膜厚が１０ｎｍ
〜５０ｎｍの微結晶半導体膜を成膜する。そして、微結晶半導体膜に対してしきい値電圧
を制御するために一導電性を付与する不純物元素（ｐ型不純物元素またはｎ型不純物元素
）を添加する。微結晶半導体膜に対してイオン注入法などにより微量のボロンを意図的に
添加した後、レーザ処理を行って添加したボロンの活性化と、ゲート絶縁膜と微結晶半導
体膜との界面における微結晶半導体膜の結晶性の改善とを同一工程で行う。このレーザ処
理（Ｌａｓｅｒ Ｐｒｏｃｅｓｓ、以下「ＬＰ」ともいう。）は、輻射加熱により微結晶
半導体膜を溶融させないで行う固相結晶成長である。すなわち、堆積された微結晶半導体
膜が液相にならない臨界領域を利用するものであり、その意味において「臨界成長」とも
いうことができる。
こうして、ゲート絶縁膜上にチャネル形成領域として機能する微結晶半導体膜が形成され
る。成膜後の微結晶半導体膜にＬＰ処理を行って得られる微結晶半導体膜をＬＰＳＡＳ（
Ｌａｓｅｒ Ｐｒｏｃｅｓｓ Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）膜と呼ぶ。そして、レーザ光の照射後、微結晶半導体膜上に非晶質半導体膜からな
るバッファ層を積層する。そして、バッファ層上に一対のソース領域及びドレイン領域が
形成され、ソース領域及びドレイン領域の一部を露出するようにソース領域及びドレイン
領域に接する一対のソース電極及びドレイン電極が形成される。
上記構成を有する薄膜トランジスタは、チャネル形成領域を微結晶半導体膜としているた
め、従来の非晶質半導体膜を用いた薄膜トランジスタに比べて、電界効果移動度が高い。
チャネル形成領域として機能する微結晶半導体膜には微量のボロンが添加されているため
、薄膜トランジスタのしきい値制御がなされ、微結晶半導体膜の酸化を防止する。また、
高抵抗領域として機能するバッファ層を有しているため、薄膜トランジスタのリーク電流
が少なく、耐圧が高い。
また、微結晶半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジ
スタを画素部、さらには駆動回路に用いて表示装置を作製する。微結晶半導体膜をチャネ
ル形成領域に用いた薄膜トランジスタは、その移動度が１〜２０ｃｍ２／Ｖ・ｓｅｃと、
非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタの２〜２０倍の移動度を有
しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システ
ムオンパネルを形成することができる。
本明細書で開示する半導体装置の作製方法に関する発明の構成は、基板上にゲート電極を
形成し、前記ゲート電極上に絶縁膜を形成し、前記絶縁膜上に前記ゲート電極と重なる第
１の半導体膜を成膜し、第１の半導体膜にｐ型不純物元素またはｎ型不純物元素を添加し
て第２の半導体膜を形成し、前記第２の半導体膜にレーザ光を照射して第３の半導体膜を
形成し、前記第３の半導体膜上にバッファ層を成膜し、前記バッファ層上にｎ型不純物元
素を含む第４の半導体膜を成膜し、前記第４の半導体膜上にソース電極またはドレイン電
極を形成する表示装置の作製方法である。
上記作製方法において、第１の半導体膜は微結晶半導体膜であり、第３の半導体膜は、第
１の半導体膜よりも結晶性が高い微結晶半導体膜である。本明細書で結晶性が高いとは、
結晶／アモルファスピーク強度比（以下、Ｉｃ／Ｉａと示す。）が高いことを指す。
本発明は、上記課題の少なくとも一つを解決する。
微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ装置、また
は周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。
代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することがで
きる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから
選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができ
る。これらのときの水素化珪素に対して水素の流量比を１２倍以上１０００倍以下、好ま
しくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代
わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる
。
また、上記成膜方法で得られる微結晶半導体膜は、成膜直後の膜中における水素量が通常
の水素化アモルファスシリコン膜に比べて少ないため、脱水素のための熱処理を行わなく
ともＬＰ処理を行うことができる。
ゲート絶縁膜上に膜厚が１０ｎｍ〜５０ｎｍの微結晶半導体膜を成膜する場合、膜厚が薄
いため、結晶性の高い膜を成膜直後に得ることは困難であるが、本発明では、ＬＰ処理を
行うため、例えば半分が非晶質であっても少なくとも成膜後の膜中に成長の核となる微結
晶が複数含まれていればよい。従って、微結晶半導体膜の成膜条件のマージンを広げるこ
とができる。
また、薄膜トランジスタのチャネル形成領域となる微結晶半導体膜に対して質量分離を行
うイオン注入法を用いて一導電性を付与する不純物元素を添加し、しきい値電圧を意図的
にシフトさせて制御する。一導電性を付与する不純物元素としては、リン、ヒ素、ボロン
などが挙げられる。質量分離するイオン注入法で用いるドーパントガスとしては、フォス
フィン、ジボランなどが挙げられる。イオン注入法により一導電性を付与する不純物元素
を添加することによって、成膜直後に比べて結晶性が低下しても、ＬＰ処理を行うため、
最終的には結晶性を向上させることができる。
また、イオン注入装置に限定されず、膜厚が１０ｎｍ〜５０ｎｍの微結晶半導体膜に一導
電性を付与する不純物元素を添加してしきい値制御できるのであれば、質量分離しないイ
オンドーピング装置などを用いてもよい。
イオン注入法により、１０ｎｍ〜５０ｎｍの微結晶半導体膜に一導電性を付与する不純物
元素を所望の量添加するため、例えば、所望の膜厚の窒化珪素膜を形成した後にイオン注
入を行い、窒化珪素膜を除去した後にＬＰ処理を行ってもよい。なお、イオン注入の深さ
調節に用いる窒化珪素膜の膜厚は、サンプルにイオン注入させたドーパントの濃度プロフ
ァイルから算出すればよい。また、質量分離するイオン注入法で用いるドーパントガスと
してＢ１０Ｈ１４、Ｂ１８Ｈ２２を用いてイオン注入を行えば、ゲート絶縁膜に添加され
るボロンの量を低減でき、１０ｎｍ〜５０ｎｍの微結晶半導体膜にボロンを所望の量添加
させることができる。
イオン注入装置やイオンドーピング装置を用いてしきい値制御のためのドーピングを行う
と、微結晶半導体膜にダメージを与えるが、ドーピング後にＬＰ処理を行うことによりダ
メージを回復でき、さらにそのＬＰ処理条件によってはドーピング前の微結晶半導体膜よ
りも結晶性を向上させることもできる。
また、微結晶半導体膜にレーザビームを照射すると共に、微結晶半導体膜を加熱してもよ
い。代表的には、基板を３００℃以上〜４００℃以下で加熱しながら、レーザビームを照
射することで、微結晶半導体膜の結晶性を高めることが可能である。または、微結晶半導
体膜にレーザビームを照射すると共に、強光を照射して、瞬間的に微結晶半導体膜の温度
を上昇させてもよい。強光の代表例としては、赤外光、特に１μｍ〜２μｍにピークを有
する赤外光（好ましくはハロゲン光（１．３μｍ））を用いることができる。
また、ＬＰ処理で薄い酸化膜が形成される場合には、ウエットエッチングで除去すること
が好ましい。酸化膜を除去することで、ＬＰＳＡＳ膜とバッファ層との界面に形成される
酸化膜によるキャリアの移動の阻害を低減することが可能である。更には、ＬＰＳＡＳ膜
をエッチングしてＬＰＳＡＳ膜の厚さを薄くしてもよい。ＬＰＳＡＳ膜の厚さを１ｎｍ以
上５０ｎｍ以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
また、ＬＰ処理の前に微結晶半導体膜の表面を洗浄することが好ましい。ＬＰ処理の前に
洗浄することで、微結晶半導体膜表面に付着する不純物がレーザビームの照射により、微
結晶半導体膜中に混入するのを防ぐことができる。
また、ＬＰ処理を行った後にイオン注入を行い、２回目のＬＰ処理または熱処理を行っ
てもよく、他の発明の構成は、基板上にゲート電極を形成し、前記ゲート電極上に絶縁膜
を形成し、前記絶縁膜上に前記ゲート電極と重なる第１の半導体膜を成膜し、前記第１の
半導体膜に第１のレーザ光を照射して第２の半導体膜を形成し、前記第２の半導体膜にｐ
型不純物元素またはｎ型不純物元素を添加して第３の半導体膜を形成し、前記第３の半導
体膜に第２のレーザ光を照射して第４の半導体膜を形成し、前記第４の半導体膜上にバッ
ファ層を成膜し、前記バッファ層上にｎ型不純物元素を含む第５の半導体膜を成膜し、前
記第５の半導体膜上にソース電極またはドレイン電極を形成する表示装置の作製方法であ
る。
上記作製方法において、第１の半導体膜は微結晶半導体膜であり、第４の半導体膜は、第
１の半導体膜よりも結晶性が高い微結晶半導体膜である。
本発明は、上記課題の少なくとも一つを解決する。
予め、ＬＰ処理を行って微結晶半導体膜の結晶性を向上させておけば、イオン注入により
完全に非晶質半導体膜になることを防ぐことができる。また、１回目のＬＰ処理と２回目
のＬＰ処理は同じ条件でなくともよい。２回目のＬＰ処理の際に形成される酸化膜はバッ
ファ層を形成する前に除去することが好ましい。また、イオン注入後の熱処理を行う場合
においても表面に酸化膜が形成されるため、バッファ層を形成する前に除去することが好
ましい。
また、成膜後のイオン注入に限定されず、薄膜トランジスタのしきい値を制御するため
に、成膜時に微量のボロン或いはリン元素を含ませて微結晶半導体膜を形成し、成膜後に
ＬＰ処理を行ってもよく、他の発明の構成は、基板上にゲート電極を形成し、前記ゲート
電極上に絶縁膜を形成し、前記絶縁膜上にｐ型不純物元素またはｎ型不純物元素を含む第
１の半導体膜を成膜し、前記第１の半導体膜にレーザ光を照射して第２の半導体膜を形成
し、前記第２の半導体膜上にバッファ層を成膜し、前記バッファ層上にｎ型不純物元素を
含む第３の半導体膜を成膜し、前記第３の半導体膜上にソース電極またはドレイン電極を
形成する表示装置の作製方法である。
上記作製方法において、第１の半導体膜は微結晶半導体膜であり、第２の半導体膜は、第
１の半導体膜よりも結晶性が高い微結晶半導体膜である。
本発明は、上記課題の少なくとも一つを解決する。
成膜時に微量のボロンを含ませて微結晶半導体膜を形成し、成膜後にＬＰ処理を行う場合
には、成膜後のイオン注入とは異なり、ボロンを活性化させる工程を別途追加しなくとも
よいため、ここでのＬＰ処理では、結晶性の改善がなされる。成膜時に微量のボロンを含
ませて微結晶半導体膜を形成し、成膜後にＬＰ処理を行う場合にはイオン注入工程やイオ
ン注入前の洗浄工程などの工程が削減されるため、量産に適した工程と言える。成膜時に
微量のボロンを含ませる方法は、例えば成膜時に成膜ガスの一つとしてジボランガスを成
膜チャンバー内に導入することで行うことができる。また、成膜時に微量のリン元素を含
ませて微結晶半導体膜を形成する方法は、例えば成膜時に成膜ガスの一つとして微量のフ
ォスフィンガスを成膜チャンバー内に導入することで行うことができる。
また、上記各作製方法を用いて得られる表示装置も本発明の一つであり、その構成は、基
板上にゲート電極と、該ゲート電極上に絶縁膜と、該絶縁膜上にゲート電極と重なるｐ型
不純物元素またはｎ型不純物元素を含む第１の半導体膜と、該第１の半導体膜上にバッフ
ァ層と、該バッファ層上にｎ型不純物元素を含む第２の半導体膜と、該第２の半導体膜上
にソース電極またはドレイン電極と、を有する表示装置である。
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み
、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御され
る素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓ
ｃｅｎｃｅ）、有機ＥＬ等が含まれる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置
を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該
素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は
、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極と
なる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であって
も良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
ｐ型不純物元素またはｎ型不純物元素を含む微結晶半導体膜をチャネル形成領域として用
い、微結晶半導体膜に意図的に含ませたｐ型不純物元素またはｎ型不純物元素により、し
きい値電圧が所望の値に制御された薄膜トランジスタを実現することができる。
本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の上面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明に適用可能な多階調マスクを説明する図である。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の上面図を示す図。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の発光装置の作製方法を説明する断面図である。 本発明の発光装置に適用可能な画素を説明する断面図である。 本発明の表示パネルを説明する斜視図である。 本発明の発光装置を用いた電子機器を説明する斜視図である。 本発明の発光装置を用いた電子機器を説明する図である。 本発明の発光装置の構成を説明するブロック図である。 本発明の発光装置の駆動回路の構成を説明する等価回路図である。 本発明の発光装置の駆動回路の構成を説明する等価回路図である。 本発明の発光装置の駆動回路のレイアウトを説明する上面図である。 本発明の表示パネルを説明する上面図及び断面図である。 本発明の表示パネルを説明する上面図及び断面図である。
本発明の実施形態について、以下に説明する。但し、本発明は多くの異なる態様で実施
することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳
細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の
記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタの作製工程について、図
１乃至図４を用いて説明する。図１乃至図３は、薄膜トランジスタの作製工程を示す断面
図であり、図４は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図で
ある。
微結晶半導体膜を有する薄膜トランジスタはｐ型よりもｎ型の方が、移動度が高いので駆
動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同
じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル
型の薄膜トランジスタを用いて説明する。
図１（Ａ）に示すように、基板５０上にゲート電極５１を形成する。基板５０は、バリ
ウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラス
など、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板
の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いること
もできる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用して
も良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４０
０ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）
、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１
０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代（１５００ｍ
ｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍ
ｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０
ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウ
ムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリ
ング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ
技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチ
ングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを
用いてインクジェット法により吐出し焼成して、ゲート電極５１を形成することもできる
。なお、ゲート電極５１の密着性向上と下地への拡散を防ぐバリアメタルとして、上記金
属材料の窒化物膜を、基板５０及びゲート電極５１の間に設けてもよい。ここでは、第１
のフォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜
をエッチングしてゲート電極を形成する。
具体的なゲート電極構造の例としては、アルミニウム膜上にモリブデン膜を積層させ、ア
ルミニウム特有のヒロックやエレクトロマイグレーションを防ぐ構造にしてもよい。また
、アルミニウム膜をモリブデン膜で挟んだ３層構造としてもよい。また、他のゲート電極
構造の例として、銅膜上にモリブデン膜の積層、銅膜上に窒化チタン膜の積層、銅膜上に
窒化タンタル膜の積層が挙げられる。
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部が
テーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート
電極に接続する配線も同時に形成することができる。
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃ、微結晶半導体膜２
３ａを順に形成する。ここまでの工程を終えた断面図が図１（Ａ）に相当する。なお、ゲ
ート絶縁膜５２ａ、５２ｂ、５２ｃ、微結晶半導体膜２３ａを大気に触れさせることなく
連続的に成膜することが好ましい。連続的に成膜することで大気成分や大気中に浮遊する
汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トラ
ンジスタ特性のばらつきを低減することができる。
ゲート絶縁膜５２ａ、５２ｂ、５２ｃはそれぞれ、ＣＶＤ法やスパッタリング法等を用い
て、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することが
できる。ゲート絶縁膜５２に形成されるピンホール等による層間ショートを防ぐため、異
なる絶縁層を用いて多層とすることが好ましい。ここでは、ゲート絶縁膜５２ａ、５２ｂ
、５２ｃとして、窒化珪素膜、酸化窒化珪素膜、窒化珪素膜の順に積層して形成する形態
を示す。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔ
ｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅ
ｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として
酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が
０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成
として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定し
た場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５
〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。
ゲート絶縁膜５２の１層目及び２層目の膜厚はともに５０ｎｍよりも厚くする。ゲート絶
縁膜の１層目は、基板からの不純物（例えばアルカリ金属など）の拡散を防ぐために、窒
化珪素膜または窒化酸化珪素膜が好ましい。また、ゲート絶縁膜５２の１層目は、ゲート
電極の酸化防止の他、ゲート電極にアルミニウムを用いる場合にヒロック防止ができる。
また、微結晶半導体膜と接するゲート絶縁膜５２の３層目は、０ｎｍより厚く１０ｎｍ以
下とする。ゲート絶縁膜５２の３層目は、微結晶半導体膜との密着性を向上させるために
設けるものである。また、ゲート絶縁膜５２の３層目を窒化珪素膜とすることで後に行わ
れる熱処理やレーザ照射による微結晶半導体膜の酸化防止を図ることができる。例えば、
酸素の含有量が多い絶縁膜と微結晶半導体膜とを接した状態で熱処理を行うと、微結晶半
導体膜が酸化する恐れがある。
更には、周波数が１ＧＨｚのマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜５２を
形成することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒
化酸化珪素膜は、耐圧が高く、薄膜トランジスタの信頼性を高めることができる。
また、微結晶半導体膜２３ａは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な
構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有
する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０
．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また
、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶
シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．５ｃｍ−１よりも低
波数側に、シフトしている。即ち、単結晶シリコンを示す５２０．５ｃｍ−１とアモルフ
ァスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークが
ある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少な
くとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン
、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し
良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、
米国特許４，４０９，１３４号で開示されている。
この微結晶半導体膜２３ａは、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶ
Ｄ装置、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成するこ
とができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成
することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン
、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成す
ることができる。これらのときの水素化珪素に対して水素の流量比を１２倍以上１０００
倍以下、好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水
素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いる
ことができる。
また、微結晶半導体膜２３ａの酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好
ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度それぞれを３×１０
１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導
体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化になることを防止するこ
とができる。
微結晶半導体膜２３ａの膜厚は、１ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上１０ｎ
ｍ未満とする。後で行うＬＰ処理において、微結晶半導体膜２３ａの膜厚が４ｎｍ〜８ｎ
ｍであればレーザビームの吸収率を高めることができるため、２ｎｍ以上１０ｎｍ未満と
することが好ましい。微結晶半導体膜２３ａを上記膜厚範囲とすることで、後に形成され
る薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜２３ａは成膜速度が非
晶質半導体膜の成膜速度の１／１０〜１／１００と遅いため、膜厚を薄くすることでスル
ープットを向上させることができる。
また、微結晶半導体膜２３ａを成膜する前に、ゲート絶縁膜５２ｃの表面を水素プラズマ
処理してもよい。水素プラズマ処理することにより、ゲート絶縁膜及び微結晶半導体膜の
界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導体膜の界
面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特
性を向上させることができる。
次いで、しきい値制御のために、一導電性を付与する不純物元素をイオン注入法により意
図的に添加する。成膜直後の微結晶半導体膜２３ａは、弱いｎ型の電気伝導性を示すため
、ここでは、ボロンを微量に添加して、しきい値制御を行うチャネルドーピングを行う。
こうして、図１（Ｂ）に示すように、ボロンを含む微結晶半導体膜２３ｂが得られる。イ
オン注入することにより、成膜直後の微結晶半導体膜２３ａに比べて、ボロンを含む微結
晶半導体膜２３ｂは結晶性が低下する。
次いで、成膜直後の微結晶半導体膜２３ａよりも結晶性を改善するため、微結晶半導体膜
の表面側からレーザビームを照射する。レーザビームのエネルギーは微結晶半導体膜が溶
融しないエネルギーで照射する。ゲート電極５１が下方に存在するため、レーザビームに
よる熱が拡散することを考慮してエネルギー範囲を決定すればよい。従って、レーザビー
ムのエネルギーによっては、ゲート電極５１と重ならない領域の微結晶半導体膜は溶融す
る一方、ゲート電極５１と重なる領域は溶融しないこともある。ゲート電極５１と重なる
領域とゲート電極と重ならない領域とでは形成される膜質が異なるため、本実施の形態で
は、薄膜トランジスタとして用いる半導体層は、ゲート電極と重なる領域のみ、好ましく
はゲート電極のテーパー部を除き、ゲート電極と重なる領域を用いる。膜質が同じ微結晶
半導体膜をチャネル形成領域とすることで、複数の薄膜トランジスタ間の特性バラツキを
低減することができる。
レーザビームは微結晶半導体膜とゲート絶縁膜５２ｃの界面にまで作用させることができ
る。それにより、微結晶半導体膜の表面側における結晶を種として、該表面からゲート絶
縁膜の界面において固相結晶成長し、結晶性が改善された微結晶半導体膜、所謂ＬＰＳＡ
Ｓ膜５３を形成することができる（図１（Ｃ）参照）。ＬＰ処理による固相結晶成長は、
結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するもの
である。即ち、ＬＰ処理により、微結晶半導体膜のゲート絶縁膜近傍の結晶性が改善され
、ボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる作用を奏する。
さらに、ここでのＬＰ処理は、微結晶半導体膜に添加されたボロンを活性化させることも
できる。微結晶半導体膜に含まれるボロンにより、しきい値電圧が所望の値に制御された
薄膜トランジスタを得ることができる。例えば、微結晶半導体膜に含まれるボロンにより
、しきい値電圧を０Ｖまたはマイナス側のしきい値電圧に制御できれば、薄膜トランジス
タのゲートに印加するゲート電圧を０Ｖとした場合に、薄膜トランジスタがオフ状態とな
るノーマリーオフのスイッチング素子とすることができる。
レーザビームとして、エキシマレーザを用いる場合はパルス発振周波数１Ｈｚ以上１０Ｍ
Ｈｚ未満、好ましくは１００Ｈｚ〜１０ｋＨｚとし、レーザエネルギーを０．２〜０．３
５Ｊ／ｃｍ２（代表的には０．２〜０．３Ｊ／ｃｍ２）とする。また、ＹＡＧレーザを用
いる場合にはその第３高調波を用いパルス発振周波数１Ｈｚ以上１０ＭＨｚ未満とし、レ
ーザエネルギーを０．２〜０．３５Ｊ／ｃｍ２（代表的には０．２〜０．３Ｊ／ｃｍ２）
とすると良い。
レーザビームを発振するレーザ発振器としては、パルス発振または連続発振することが可
能なレーザ発振器を用いることができる。また、レーザ波長は、半導体膜に効率よくレー
ザビームが吸収されるように可視〜紫外領域（８００ｎｍ以下）、好ましくは紫外領域（
４００ｎｍ以下）とする。波長が３００ｎｍ〜４００ｎｍの紫外領域のレーザビームを照
射することで、微結晶半導体膜に効率良く吸収される。レーザ発振器としては、ＫｒＦ、
ＡｒＦ、ＸｅＣｌ、ＸｅＦ等のエキシマレーザ発振器、Ｎ２、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、
Ｈｅ−Ｎｅ、ＨＦ、ＣＯ２等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ４、ＹＶＯ４、ＹＬ
Ｆ、ＹＡｌＯ３、ＳｃＯ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ
、Ｃｅ、Ｃｏ、Ｔｉ、Ｙｂ、又はＴｍをドープした結晶を使った固体レーザ発振器、ＫＧ
Ｗレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ等固体レ
ーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ発振器等を用いることができる。な
お、固体レーザ発振器においては、基本波の第２高調波〜第５高調波を適用するのが好ま
しい。
代表的には、レーザビームとして波長４００ｎｍ以下、代表的には３０８ｎｍのエキシ
マレーザビームや、ＹＡＧレーザの第３高調波（３５５ｎｍ）を用いる。
ＬＰ処理は矩形長尺状に集光し、線状レーザビームとすることで、例えば７３０ｍｍ×９
２０ｍｍのガラス基板上の微結晶半導体膜２３ｂを１回のレーザビームスキャンで処理す
ることができる。この場合、線状レーザビームを重ね合わせる割合（オーバーラップ率）
を０〜９５％（好ましくは０〜６７％）として行う。これにより、基板１枚当たりの処理
時間が短縮され、生産性を向上させることができる。レーザビームの形状は線状に限定さ
れるものでなく面状としても同様に処理することができる。また、本ＬＰ処理は前記ガラ
ス基板のサイズに限定されず、さまざまなものに適用することができる。
また、レーザビームとして、連続発振のレーザビームを用いる場合、ポリゴンミラーやガ
ルバノミラーを発振器及び基板の間に設け、レーザビームを高速で走査することで、ＬＰ
処理のスループットを向上させることが可能であり、例えば７３０ｍｍ×９２０ｍｍのガ
ラス基板や更にそれより大きいガラス基板上に形成される微結晶半導体膜をＬＰ処理する
ことが可能である。
なお、アルゴン雰囲気、水素雰囲気、アルゴン及び水素雰囲気、窒素雰囲気等でレーザビ
ームを微結晶半導体膜２３ｂに照射してもよい。このように、不活性な雰囲気でレーザビ
ームを微結晶半導体膜に照射することで、ＬＰＳＡＳ膜５３の表面に酸化膜が形成されに
くい。
また、微結晶半導体膜２３ｂにレーザビームを照射する前に、微結晶半導体膜２３ｂの表
面を洗浄することで、チャネルドーピングの際などで微結晶半導体膜２３ｂ表面に付着す
る不純物がレーザビームの照射により、微結晶半導体膜中に混入するのを防ぐことができ
る。
また、微結晶半導体膜にレーザビームを照射すると共に、微結晶半導体膜を加熱してもよ
い。代表的には、基板５０を３００℃〜４００℃で加熱しながら、レーザビームを照射す
ることで、微結晶半導体膜２３ｂの結晶性を高めることが可能である。または、微結晶半
導体膜２３ｂにレーザビームを照射すると共に、強光を照射して、瞬間的に微結晶半導体
膜２３ｂの温度を上昇させてもよい。強光の代表例としては、赤外光、特に１μｍ〜２μ
ｍにピークを有する赤外光（好ましくはハロゲン光（１．３μｍ））を用いることができ
る。
次いで、図１（Ｄ）に示すように、ＬＰＳＡＳ膜５３上にバッファ層５４及び一導電型を
付与する不純物が添加された半導体膜５５を形成する。レーザビームの照射によりＬＰＳ
ＡＳ膜５３表面に酸化膜が形成された場合には、バッファ層５４を形成する前に除去する
ことが好ましい。
バッファ層５４は、水素、窒素、若しくはハロゲンを含む非晶質半導体膜を用いて形成す
る。水素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の
水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪
素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成すること
ができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ
２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、
塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。なお、水素化
珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いること
ができる。
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパ
ッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、
またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成するこ
とができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃ
ｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、
塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
また、バッファ層５４として、ＬＰＳＡＳ膜５３の表面にプラズマＣＶＤ法またはスパッ
タリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ、
窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、窒
素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラズ
マ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このた
め、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラ
ズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条
件を制御することが好ましい。
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッ
チングする。そのときに、ＬＰＳＡＳ膜５３が露呈しないようにバッファ層５４の一部が
残存する厚さで形成することが好ましい。代表的には、１００ｎｍ以上４００ｎｍ以下、
好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。薄膜トラン
ジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置におい
て、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、薄
膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避する
ことができる。
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物が添加されてい
ない。ＬＰＳＡＳ膜５３にはしきい値を制御するために微量のボロンを含ませているため
、一導電型を付与する不純物が添加された半導体膜５５から不純物がＬＰＳＡＳ膜へ拡散
しないように、バッファ層５４がバリア層として機能している。バッファ層を設けない場
合、ＬＰＳＡＳ膜と一導電型を付与する不純物が添加された半導体膜５５とが接してしま
うと、後のエッチング工程や加熱処理により不純物が移動し、しきい値制御が困難になる
恐れがある。
さらにバッファ層５４をＬＰＳＡＳ膜５３の表面上に形成することで、ＬＰＳＡＳ膜５３
に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と
微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れる
と結晶粒は酸化され、酸化珪素が形成される。
非晶質半導体膜であるバッファ層５４のエネルギーギャップがＬＰＳＡＳ膜５３に比べて
大きく（非晶質半導体膜のエネルギーギャップは１．６〜１．８ｅＶ、ＬＰＳＡＳ膜５３
のエネルギーギャップは１．１〜１．５ｅＶ）、また抵抗が高く、移動度が低く、ＬＰＳ
ＡＳ膜５３の１／５〜１／１０である。このため、後に形成される薄膜トランジスタにお
いて、ソース領域及びドレイン領域と、ＬＰＳＡＳ膜５３との間に形成されるバッファ層
は高抵抗領域として機能し、ＬＰＳＡＳ膜５３がチャネル形成領域として機能する。この
ため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表
示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させること
ができる。
なお、ＬＰＳＡＳ膜５３上に、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４０
０℃の温度にて成膜することが好ましい。この成膜処理により水素がＬＰＳＡＳ膜５３に
供給され、ＬＰＳＡＳ膜５３を水素化したのと同等の効果が得られる。すなわち、ＬＰＳ
ＡＳ膜５３上にバッファ層５４を堆積することにより、ＬＰＳＡＳ膜５３に水素を拡散さ
せて、ダングリングボンドの終端をすることができる。
また、一導電型を付与する不純物が添加された半導体膜５５は、ｎチャネル型の薄膜トラ
ンジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化
珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタ
を形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素に
Ｂ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導
体膜５５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付
与する不純物が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一
導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを
向上させることができる。
次いで、図２（Ａ）に示すように、一導電型を付与する不純物が添加された半導体膜５５
上にレジストマスク５６を形成する。レジストマスク５６は、フォトリソグラフィ技術ま
たはインクジェット法により形成する。ここでは、第２のフォトマスクを用いて、一導電
型を付与する不純物が添加された半導体膜５５上に塗布されたレジストを露光現像して、
レジストマスク５６を形成する。
次いで、レジストマスク５６を用いてＬＰＳＡＳ膜５３、バッファ層５４、及び導電型を
付与する不純物が添加された半導体膜５５をエッチングし分離して、図２（Ｂ）に示すよ
うに、ＬＰＳＡＳ膜６１、バッファ層６２、及び一導電型を付与する不純物が添加された
半導体膜６３を形成する。この後、レジストマスク５６を除去する。
ＬＰＳＡＳ膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層６
２上に形成されるソース領域及びドレイン領域とＬＰＳＡＳ膜６１との間にリーク電流が
生じることを防止することが可能である。また、ソース電極及びドレイン電極と、ＬＰＳ
ＡＳ膜６１との間にリーク電流が生じるのを防止することが可能である。ＬＰＳＡＳ膜６
１及びバッファ層６２の端部側面の傾斜角度は、９０°〜３０°、好ましくは８０°〜４
５°である。このような角度とすることで、段差形状によるソース電極またはドレイン電
極の段切れを防ぐことができる。
次に、図２（Ｃ）に示すように、一導電型を付与する不純物が添加された半導体膜６３及
びゲート絶縁膜５２ｃを覆うように導電膜６５ａ〜６５ｃを形成する。導電膜６５ａ〜６
５ｃは、アルミニウム、銅、又はシリコン、チタン、ネオジム、スカンジウム、モリブデ
ンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層
または積層で形成することが好ましい。また、一導電型を付与する不純物が添加された半
導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれら
の元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層
構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チ
タン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層
構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃ３層が積層した構
造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム
膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウ
ム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着
法で形成する。
次に、図２（Ｄ）に示すように、導電膜６５ａ〜６５ｃ上に第３のフォトマスクを用いて
レジストマスク６６を形成し、導電膜６５ａ〜６５ｃの一部をエッチングして一対のソー
ス電極及びドレイン電極７１ａ〜７１ｃを形成する。導電膜６５ａ〜６５ｃをウエットエ
ッチングすると、導電膜６５ａ〜６５ｃが選択的にエッチングされる。この結果、導電膜
を等方的にエッチングするため、レジストマスク６６より面積の小さいソース電極及びド
レイン電極７１ａ〜７１ｃを形成することができる。
次に、図３（Ａ）に示すように、レジストマスク６６を用いて一導電型を付与する不純物
が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域７２を
形成する。さらに、当該エッチング工程において、バッファ層６２の一部もエッチングす
る。一部エッチングされた、窪み（溝）が形成されたバッファ層をバッファ層７３と示す
。ソース領域及びドレイン領域の形成工程と、バッファ層の窪み（溝）とを同一工程で形
成することができる。バッファ層の窪み（溝）の深さをバッファ層の一番膜厚の厚い領域
の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能で
あるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。こ
の後、レジストマスク６６を除去する。
特にドライエッチングなどで用いるプラズマに曝されるとレジストマスクは変質し、レジ
スト除去工程で完全には除去されず、残渣が残ることを防ぐためにバッファ層を５０ｎｍ
程度エッチングする。レジストマスク６６は、導電膜６５ａ〜６５ｃの一部のエッチング
処理と、ソース領域及びドレイン領域７２の形成時のエッチング処理の２回に用いられて
おり、どちらもドライエッチングを用いる場合には、残渣が残りやすいため、残渣を完全
に除去する際にエッチングされてもよいバッファ層の膜厚を厚く形成することは有効であ
る。また、バッファ層７３は、ドライエッチングの際にプラズマダメージがＬＰＳＡＳ膜
６１に与えられることを防止することもできる。
次に、図３（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃ、ソース領
域及びドレイン領域７２、バッファ層７３、ＬＰＳＡＳ膜６１、及びゲート絶縁膜５２ｃ
を覆う絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃと同
じ成膜方法を用いて形成することができる。なお、絶縁膜７６は、大気中に浮遊する有機
物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好まし
い。また、絶縁膜７６に窒化珪素膜を用いることで、バッファ層７３中の酸素濃度を５×
１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とす
ることができる。
図３（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース
領域及びドレイン領域７２の端部は一致せずずれた形状となることで、ソース電極及びド
レイン電極７１ａ〜７１ｃの端部の距離が離れるため、ソース電極及びドレイン電極間の
リーク電流やショートを防止することができる。また、ソース電極及びドレイン電極７１
ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状であ
るため、ソース電極及びドレイン電極７１ａ〜７１ｃ及びソース領域及びドレイン領域７
２の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極７１ａ〜７
１ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧
の高い薄膜トランジスタを作製することができる。さらに、チャネルドープが行われ、し
きい値制御された薄膜トランジスタを作製することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる
。
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、ＬＰＳＡＳ膜、
バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チ
ャネル形成領域として機能するＬＰＳＡＳ膜の表面をバッファ層が覆う。また、バッファ
層の一部には窪み（溝）が形成されており、当該窪み以外の領域がソース領域及びドレイ
ン領域で覆われる。即ち、バッファ層に形成される窪みにより、ソース領域及びドレイン
領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減す
ることができる。また、バッファ層の一部をエッチングすることにより窪みを形成するた
め、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去する
ことができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネ
ル）が発生することを回避することができる。
また、チャネル形成領域として機能するＬＰＳＡＳ膜とソース領域及びドレイン領域との
間に、バッファ層が形成されている。また、ＬＰＳＡＳ膜の表面がバッファ層で覆われて
いる。高抵抗のバッファ層は、ＬＰＳＡＳ膜と、ソース領域及びドレイン領域との間にま
で延在しているため、薄膜トランジスタにリーク電流が発生することを低減することがで
きると共に、高い電圧の印加による劣化を低減することができる。また、バッファ層と、
ＬＰＳＡＳ膜と、ソース領域及びドレイン領域は、全てゲート電極と重なる領域上に形成
される。従って、ゲート電極の端部形状に影響されない構造と言える。ゲート電極を積層
構造とした場合、下層としてアルミニウムを用いると、ゲート電極側面にアルミニウムが
露出し、ヒロックが発生する恐れがあるが、さらにソース領域及びドレイン領域をゲート
電極端部とも重ならない構成とすることで、ゲート電極側面と重なる領域でショートが発
生することを防ぐことができる。また、ＬＰＳＡＳ膜の表面に水素で表面が終端された非
晶質半導体膜がバッファ層として形成されているため、ＬＰＳＡＳ膜の酸化を防止するこ
とが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残
渣がＬＰＳＡＳ膜に混入することを防ぐことができる。従って、電気特性が優れ、且つ耐
圧に優れた薄膜トランジスタを形成することができる。
また、薄膜トランジスタのチャネル長を短くすることができ、薄膜トランジスタの平面積
を縮小することができる。
次に、絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜
７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいて
ソース電極またはドレイン電極７１ｃに接する画素電極７７を形成する。なお、図３（Ｃ
）は、図４の鎖線Ａ−Ｂの断面図に相当する。
図４に示すように、ソース領域及びドレイン領域７２の端部は、ソース電極及びドレイン
電極７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部はソース
電極及びドレイン電極７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置す
る。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲
む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面
積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジ
スタの面積を縮小することができる。また、ゲート電極上において、ＬＰＳＡＳ膜、ソー
ス電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆
率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイ
ン電極の一方は、ソース配線またはドレイン配線としても機能する。
また、画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成
物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵
抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好
ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であ
ることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜
した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第５のフォトマスクを用
いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用
いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。
以上により表示装置に用いることが可能な素子基板を形成することができる。
（実施の形態２）
本実施の形態は、実施の形態１と一部異なる工程を以下に説明する。実施の形態１とは一
部異なるだけであるため、図５において図１と同じ箇所には同じ符号を用い、同じ工程の
詳細な説明は省略する。
まず、実施の形態１と同様にして図５（Ａ）の状態を得る。図５（Ａ）は図１（Ａ）と同
一である。基板５０上にゲート電極５１を形成した後、そのゲート電極５１上に、ゲート
絶縁膜５２ａ、５２ｂ、５２ｃ、微結晶半導体膜２３ａを順に形成する。
図５（Ｂ）に示すように、微結晶半導体膜に対して１回目のＬＰ処理を行って、ＬＰＳＡ
Ｓ膜３３ａを形成する。予め、ＬＰ処理を行って微結晶半導体膜の結晶性を向上させてお
けば、イオン注入により完全に非晶質半導体膜になることを防ぐことができる。
次いで、図５（Ｃ）に示すようにイオン注入法によりＬＰＳＡＳ膜３３ａに対してボロン
を微量に添加する。イオン注入することにより、ＬＰＳＡＳ膜３３ａに比べて、ボロンを
含む微結晶半導体膜３３ｂは結晶性が低下する。なお、１回目のＬＰ処理でのレーザビー
ムの照射によりＬＰＳＡＳ膜３３ａ表面に酸化膜が形成された場合、そのままイオン注入
を行い、イオン注入後に除去することが好ましい。この酸化膜は表面保護膜として機能す
ることができる。
次いで、図５（Ｄ）に示すように２回目のＬＰ処理を行う。２回目のＬＰ処理により、結
晶性が改善され、膜中のボロンを活性化させることができる。また、１回目のＬＰ処理と
２回目のＬＰ処理は同じ条件でなくともよい。２回目のＬＰ処理の前に微結晶半導体膜３
３ｂ表面を洗浄することが好ましい。
また、２回目のＬＰ処理に代えて熱処理を行ってもよい。この熱処理の温度は、微結晶半
導体膜を溶融させる温度未満であり、且つ、膜中のボロンを活性化させる温度以上であれ
ばよい。
次いで、図５（Ｅ）に示すようにＬＰＳＡＳ膜５３上にバッファ層５４及び一導電型を付
与する不純物が添加された半導体膜５５を形成する。図５（Ｅ）は図１（Ｄ）と同一であ
る。また、２回目のＬＰ処理の際に形成される酸化膜はバッファ層５４を形成する前に除
去することが好ましい。
実施の形態１に比べて工程数は増加するが、実施の形態１に比べて結晶性がより改善され
たＬＰＳＡＳ膜を得ることができる。
以降の工程は、実施の形態１と同一であるため、ここでは省略する。
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態は、実施の形態１と一部異なる工程を以下に説明する。実施の形態１とは一
部異なるだけであるため、図６において図１と同じ箇所には同じ符号を用い、同じ工程の
詳細な説明は省略する。
本実施の形態では、ｐ型を付与する不純物元素を成膜と同時に添加し、ｐ型を付与する不
純物元素を微量に含む微結晶半導体膜を成膜した後、ＬＰ処理を行う工程を説明する。
まず、実施の形態１と同様にして基板５０上にゲート電極５１を形成した後、そのゲート
電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを形成する。そして、図６（Ａ）に
示すように、しきい値制御を目的とした不純物元素を意図的に含ませた微結晶半導体膜４
３を成膜する。
ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不
純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素
に混入させると良い。そして微結晶半導体膜４３に含まれるボロンの濃度（ＳＩＭＳ測定
濃度）を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
次いで、成膜直後の微結晶半導体膜４３よりも結晶性を改善するため、微結晶半導体膜の
表面側からレーザビームを照射する。レーザビームのエネルギーは微結晶半導体膜が溶融
しないエネルギーで照射する。レーザビームの照射により、図６（Ｂ）に示すように、結
晶性が改善されたＬＰＳＡＳ膜５３を形成することができる。
成膜時に微量のボロンを含ませて微結晶半導体膜を形成し、成膜後にＬＰ処理を行う場合
には、ボロンを活性化させなくともよいため、ここでのＬＰ処理は、結晶性の改善がなさ
れるレーザビーム照射条件とすればよい。
成膜時に微量のボロンを含ませて微結晶半導体膜を形成し、成膜後にＬＰ処理を行う本実
施の形態とすることで、工程数が低減されるため、量産に適した工程と言える。
また、イオン注入装置やイオンドーピング装置を用いた場合、ドーピング条件によっては
、イオン添加時に微結晶半導体膜にダメージを与えてしまう、さらにはゲート絶縁膜にダ
メージを与えてしまう恐れがある。成膜時に微量のボロンを含ませて微結晶半導体膜を形
成する場合には、これらのダメージを与えることなく薄膜トランジスタを作製することが
できる。
次いで、図６（Ｃ）に示すように、ＬＰＳＡＳ膜５３上にバッファ層５４及び一導電型を
付与する不純物が添加された半導体膜５５を形成する。図６（Ｃ）は図１（Ｄ）と同一で
ある。また、ＬＰ処理の際に形成される酸化膜はバッファ層５４を形成する前に除去する
ことが好ましい。
以降の工程は、実施の形態１と同一であるため、ここでは省略する。
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態４）
本実施の形態は、実施の形態１と一部異なる工程を以下に説明する。実施の形態１とは一
部異なるだけであるため、図７において図１と同じ箇所には同じ符号を用い、同じ工程の
詳細な説明は省略する。
まず、実施の形態１と同様にして図７（Ａ）の状態を得る。図７（Ａ）は図１（Ｃ）と同
一である。基板５０上にゲート電極５１を形成した後、そのゲート電極５１上に、ゲート
絶縁膜５２ａ、５２ｂ、５２ｃ、微結晶半導体膜を順に形成する。そして、しきい値制御
のために、微結晶半導体膜に一導電性を付与する不純物元素をイオン注入法により意図的
に添加する。次いで、成膜直後の微結晶半導体膜よりも結晶性を改善するため、微結晶半
導体膜の表面側からレーザビームを照射する。このＬＰ処理により、ＬＰＳＡＳ膜５３を
形成する。
次いで、図７（Ｂ）に示すように、ＬＰＳＡＳ膜５３表面を水素プラズマ、窒素プラズマ
、またはハロゲンプラズマで処理する。レーザビームの照射によりＬＰＳＡＳ膜５３表面
に酸化膜が形成された場合には、後に形成されるバッファ層を形成する前に除去すること
が好ましい。ここでは、ＬＰＳＡＳ膜５３表面の酸化膜を除去した後に、ＬＰＳＡＳ膜５
３表面に対して水素プラズマ処理を行う。後に形成するバッファ層との界面を清浄なもの
とするために、水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理する。また
、水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理することによって、ＬＰ
ＳＡＳ膜５３表面に酸化膜が形成されにくい表面とすることができる。
ＬＰＳＡＳ膜５３表面に酸化膜が形成されることを防止することで、しきい値電圧の上昇
を抑えることができる。
次いで、図７（Ｃ）に示すように、ＬＰＳＡＳ膜５３上にバッファ層５４及び一導電型を
付与する不純物が添加された半導体膜５５を形成する。図７（Ｃ）は図１（Ｄ）と同一で
ある。
以降の工程は、実施の形態１と同一であるため、ここでは省略する。
また、本実施の形態は、実施の形態１乃至３のいずれか一と自由に組み合わせることがで
きる。
（実施の形態５）
実施の形態１とは異なる薄膜トランジスタの作製方法について、図８乃至図１２を用いて
説明する。ここでは、上記実施の形態１よりフォトマスク数を削減することが可能なプロ
セスを用いて薄膜トランジスタを作製する工程について示す。
実施の形態１に示した図１（Ａ）と同様に、基板５０上に導電膜を形成し、導電膜上にレ
ジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレ
ジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に
、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃ、微結晶半導体膜２３ａを
順に形成する。
次に、実施の形態１に示した図１（Ｂ）と同様に、しきい値制御の目的で微量のボロンを
イオン注入して微結晶半導体膜２３ｂを形成する。
次に、実施の形態１に示した図１（Ｃ）と同様に、レーザビームを照射して、ＬＰＳＡＳ
膜５３を形成する。次に、実施の形態１に示した図１（Ｄ）と同様に、ＬＰＳＡＳ膜５３
上に、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５を順に形成
する。
次に、一導電型を付与する不純物が添加された半導体膜５５上に導電膜６５ａ〜６５ｃを
形成する。次に、図９（Ａ）に示すように、導電膜６５ａ上にレジスト８０を塗布する。
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは
、ポジ型レジストを用いて示す。
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射し
て、レジスト８０を露光する。
ここで、多階調マスク５９を用いた露光について、図８を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行
うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類
）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調
マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図８（Ａ）に示すようなグレートーンマスク５９ａ、図
８（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
図８（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及び
その上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４にお
いては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ
等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の
透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、
メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光
部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて
形成することができる。
グレートーンマスク５９ａに露光光を照射した場合、図８（Ｂ）に示すように、遮光部１
６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設け
られていない領域では光透過率１６６は１００％である。また、回折格子１６５において
は、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は
、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能であ
る。
図８（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及び
その上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は
、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができ
る。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成するこ
とができる。
ハーフトーンマスク５９ｂに露光光を照射した場合、図８（Ｄ）に示すように、遮光部１
６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設け
られていない領域では光透過率１６９は１００％である。また、半透過部１６７において
は、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は
、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図９（Ｂ）に示すように、膜厚の異
なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１により、ＬＰＳＡＳ膜５３、バッファ層５４、一導電型を付与
する不純物が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離す
る。この結果、図１０（Ａ）に示すような、ＬＰＳＡＳ膜６１、バッファ層６２、一導電
型を付与する不純物が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成するこ
とができる。なお、図１０（Ａ）は図１２（Ａ）のＡ−Ｂにおける断面図に相当する（但
しレジストマスク８６を除く）。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚
さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する
領域）は除去され、図１０（Ａ）に示すように、分離されたレジストマスク８６を形成す
ることができる。
次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。こ
の結果、図１０（Ｂ）に示すような、一対のソース電極及びドレイン電極９２ａ〜９２ｃ
を形成することができる。レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエット
エッチングすると、導電膜８５ａ〜８５ｃが選択的にエッチングされる。この結果、導電
膜を等方的にエッチングするため、レジストマスク８６より面積の小さいソース電極及び
ドレイン電極９２ａ〜９２ｃを形成することができる。
次に、レジストマスク８６を用いて、一導電型を付与する不純物が添加された半導体膜
６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該
エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされ
たバッファ層をバッファ層８７と示す。なお、バッファ層８７には凹部が形成される。ソ
ース領域及びドレイン領域の形成工程と、バッファ層の窪み（溝）とを同一工程で形成す
ることができる。ここでは、バッファ層８７の一部が、レジストマスク８１と比較して面
積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン
領域８８の外側にバッファ層８７が突出した形状となる。この後、レジストマスク８６を
除去する。また、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及び
ドレイン領域８８の端部は一致せずずれており、ソース電極及びドレイン電極９２ａ〜９
２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。
なお、図１０（Ｃ）は、図１２（Ｂ）のＡ−Ｂの断面図に相当する。図１２（Ｂ）に示す
ように、ソース領域及びドレイン領域８８の端部は、ソース電極及びドレイン電極９２ｃ
の端部の外側に位置することが分かる。また、バッファ層８７の端部はソース電極及びド
レイン電極９２ｃ及びソース領域及びドレイン領域８８の端部の外側に位置する。また、
ソース電極及びドレイン電極の一方はソース領域及びドレイン領域の他方を囲む形状（具
体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加さ
せることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積
を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及
びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減
及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の
一方は、ソース配線またはドレイン配線としても機能する。
図１０（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソー
ス領域及びドレイン領域８８の端部は一致せずずれた形状となることで、ソース電極及び
ドレイン電極９２ａ〜９２ｃの端部の距離が離れるため、ソース電極及びドレイン電極間
のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極９
２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状で
あるため、ソース電極及びドレイン電極９２ａ〜９２ｃ及びソース領域及びドレイン領域
８８の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極９２ａ〜
９２ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐
圧の高い薄膜トランジスタを作製することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる
。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
次に、図１１（Ａ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃ、ソース
領域及びドレイン領域８８、バッファ層８７、ＬＰＳＡＳ膜９０、及びゲート絶縁膜５２
ｃ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃと同
じ作製方法で形成することができる。
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部を
エッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソー
ス電極またはドレイン電極９２ｃに接する画素電極７７を形成する。ここでは、画素電極
７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム
錫酸化物膜上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光
及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸
化物膜をエッチングして画素電極７７を形成する。なお、図１１（Ｂ）は、図１２（Ｃ）
のＡ−Ｂの断面図に相当する。
以上により、多階調マスクを用いてマスク数を減らし、表示装置に用いることが可能な素
子基板を形成することができる。
また、本実施の形態は、実施の形態１乃至４のいずれか一と自由に組み合わせることがで
きる。
（実施の形態６）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを
有する液晶表示装置について、以下に示す。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である
。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が
垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域
（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマ
ルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設
計が考慮された液晶表示装置について説明する。
図１４及び図１５は、それぞれ画素電極及び対向電極を示している。なお、図１４は画
素電極が形成される基板側の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造
を図１３に表している。また、図１５は対向電極が形成される基板側の平面図である。以
下の説明ではこれらの図を参照して説明する。
図１３は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形
成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせら
れ、液晶が注入された状態を示している。
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着
色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている
。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異
ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上
にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよ
い。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成して
もよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３
０が形成される。画素電極６２４は、ＴＦＴ６２８、配線、及び保持容量部６３０を覆う
絶縁膜６２０、絶縁膜を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２
３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１で示す薄膜トランジスタを適
宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と
同様に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線６１６、６１８と
同様に形成した第２の容量配線６１７で構成される。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
図１４に基板６００上の構造を示す。画素電極６２４は実施の形態１で示した材料を用い
て形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向
を制御するためのものである。
図１４に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８と画素電極６２４及び保持容量部６３０と同様に形成することがで
きる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶パネルの
画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極
６２４と画素電極６２６はサブピクセルである。
図１５に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている
。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対
向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６
３２の位置に合わせてスペーサ６４２が形成されている。
この画素構造の等価回路を図１６に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート
配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の
電位を異ならせることで、液層素子６５１と液晶素子６５２の動作を異ならせることがで
きる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液
晶の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起
６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図１７乃至図２０を用いて説明す
る。
図１７と図１８は、ＶＡ型液晶パネルの画素構造を示している。図１８は基板６００の
平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図１７に表している。以下
の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが
接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。す
なわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独
立して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続
している。また、画素電極６２６はコンタクトホール６２７において、配線６１９でＴＦ
Ｔ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配
線６０３には、異なるゲート信号を与えることができるように分離されている。一方、デ
ータ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられてい
る。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１で示す薄膜トランジスタを適宜用いるこ
とができる。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離
されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成さ
れている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、ＴＦＴ６２
８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造
の等価回路を図２０に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９は
ゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート
信号を与えることで、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることが
できる。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成され
ている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され
、液晶の配向乱れを防いでいる。図１９に対向基板側の構造を示す。対向電極６４０は異
なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このス
リット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み
合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することが
できる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角
を広げている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が
形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うこ
とで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素
子が設けられたマルチドメイン構造である。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図２１は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮
光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基
板６００側に有るので、対向基板６０１側には設けられていない。基板６００と対向基板
６０１の間に液晶層６５０が形成されている。
基板６００上には、第１の画素電極６０７及び第１の画素電極６０７に接続する容量配線
６０４、並びに及び実施の形態１で示すＴＦＴ６２８が形成される。第１の画素電極６０
７は、実施の形態１で示す画素電極７７と同様の材料を用いることができる。また、第１
の画素電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極６
０７及び容量配線６０４上にはゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると
同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１
８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線であ
る。
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上
には、絶縁膜６２０に形成されるコンタクトホールにおいて、配線６１８に接続する第２
の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と
同様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する第１の画素電極６２４
が形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形
成している。
図２２は、画素電極の構成を示す平面図である。画素電極６２４にはスリット６２５が
設けられる。スリット６２５は液晶の配向を制御するためのものである。この場合、電界
は第１の画素電極６０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７
と第２の画素電極６２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜
６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十
分薄いので、基板６００と平行な方向（水平方向）に電界が発生する。この電界により液
晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転
させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラス
トなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極６０７と第２
の画素電極６２４は共に透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図２３と図２４は、ＩＰＳ型の液晶表示装置の画素構造を示している。図２４は平面図
であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２３に表している。以下の説明
ではこの両図を参照して説明する。
図２３は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮
光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基
板６００側にあるので、対向基板６０１側には設けられていない。基板６００と対向基板
６０１の間に液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１で示すＴＦＴ６２８が形成され
る。共通電位線６０９は薄膜トランジスタ６２８のゲート配線６０２と同時に形成するこ
とができる。また、画素電極６２４は略画素の形状に区画化した形状で形成する。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると
同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１
８はソース及びドレインの他方の電極となり、画素電極６２４と接続する配線である。
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上
には、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続す
る画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と
同様の材料を用いて形成する。なお、図２４に示すように、画素電極６２４は、共通電位
線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素
電極６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合
うように形成される。
画素電極６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極６２４が形成
される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け
、それにより形成している。容量電極６１５と画素電極６２４はコンタクトホール６３３
を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図２５と図２６は、ＴＮ型の液晶表示装置の画素構造を示している。図２６は平面図で
あり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２５に表している。以下の説明で
はこの両図を参照して説明する。
画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続し
ている。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６
２８は実施の形態１に示すＴＦＴのいずれかを適用することができる。
画素電極６２４は、実施の形態１で示す画素電極７７を用いて形成されている。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成され
ている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され
、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に
形成されている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
また、基板６００または対向基板６０１にカラーフィルタや、ディスクリネーションを
防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板６０
０の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基
板６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく
。
対向電極６４０は、画素電極７７と同様の材料を適宜用いることができる。画素電極６
２４と液晶６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置
は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているた
め、コントラストが高く、視認性の高い液晶表示装置である。また、一導電型の不純物元
素を微量に含む微結晶半導体膜を用いてしきい値制御された薄膜トランジスタを用いてい
るため、視認性の高い液晶表示装置を生産性よく作製することができる。
（実施の形態７）
本実施の形態では、表示装置の一形態である発光装置について、図９乃至図１１、図２７
、及び図２８を用いて説明する。発光装置としては、ここではエレクトロルミネッセンス
を利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発
光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は
有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよ
うな発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。また、発光素子の駆動を制御する薄膜トランジスタとして、チャネルエッチ型の薄膜
トランジスタを用いて示す。
図９乃至図１１の工程を経て、図２７（Ａ）に示すように基板５０上に薄膜トランジスタ
８５，８６を形成し、薄膜トランジスタ８５，８６上に保護膜として機能する絶縁膜８７
を形成する。次に、絶縁膜８７上に平坦化膜１１１を形成し、平坦化膜１１１上に薄膜ト
ランジスタ８６のソース電極またはドレイン電極に接続する画素電極１１２を形成する。
平坦化膜１１１は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキ
サンを用いて形成することが好ましい。
図２７（Ａ）では画素の薄膜トランジスタがｎ型であるので、画素電極１１２として、
陰極を用いるのが望ましいが、逆にｐ型の場合は陽極を用いるのが望ましい。具体的には
、陰極としては、仕事関数が小さい公知の材料、例えば、カルシウム、アルミニウム、フ
ッ化カルシウム、マグネシウム銀合金、リチウムアルミニウム合金等を用いることができ
る。
次に図２７（Ｂ）に示すように、平坦化膜１１１及び画素電極１１２の端部上に、隔壁
１１３を形成する。隔壁１１３は開口部を有しており、該開口部において画素電極１１２
が露出している。隔壁１１３は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用
いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側
壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
次に、隔壁１１３の開口部において画素電極１１２と接するように、発光層１１４を形成
する。発光層１１４は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
そして発光層１１４を覆うように、陽極を用いた共通電極１１５を形成する。共通電極
１１５は、実施の形態１に画素電極７７として列挙した透光性を有する導電性材料を用い
た透光性導電膜で形成することができる。共通電極１１５として上記透光性導電膜の他に
、窒化チタン膜またはチタン膜を用いても良い。図２７（Ｂ）では、共通電極１１５とし
てインジウム錫酸化物を用いている。隔壁１１３の開口部において、画素電極１１２と発
光層１１４と共通電極１１５が重なり合うことで、発光素子１１７が形成されている。こ
の後、発光素子１１７に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極
１１５及び隔壁１１３上に保護膜１１６を形成することが好ましい。保護膜１１６として
は、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
さらに、実際には、図２７（Ｂ）まで完成したら、さらに外気に曝されないように気密
性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム
等）やカバー材でパッケージング（封入）することが好ましい。
次に、発光素子の構成について、図２８を用いて説明する。ここでは、駆動用ＴＦＴが
ｎ型の場合を例に挙げて、画素の断面構造について説明する。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。
そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射
出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２８（Ａ）を用いて説明する。
図２８（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光
が陽極７００５側に抜ける場合の、画素の断面図を示す。図２８（Ａ）では、発光素子７
００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３
上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小
さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、
カルシウム、アルミニウム、フッ化カルシウム、マグネシウム銀合金、リチウムアルミニ
ウム合金等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の
層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合
、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順
に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光
性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸
化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良
い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２
に相当する。図２８（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、
白抜きの矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２８（Ｂ）を用いて説明する。駆動用ＴＦＴ
７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合
の、画素の断面図を示す。図２８（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続され
た透光性を有する導電性材料７０１７上に、発光素子７０１２の陰極７０１３が成膜され
ており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、
陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するため
の遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２８（Ａ）の場合と同様
に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚
は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの
膜厚を有するＡｌを、陰極７０１３として用いることができる。そして発光層７０１４は
、図２８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構
成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２８（Ａ
）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７
０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。
例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１
２に相当する。図２８（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は
、白抜きの矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２８（Ｃ）を用いて説明する。図２８（Ｃ
）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電性材料７０２７
上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０
２４、陽極７０２５が順に積層されている。陰極７０２３は、図２８（Ａ）の場合と同様
に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚
は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３とし
て用いることができる。そして発光層７０２４は、図２８（Ａ）と同様に、単数の層で構
成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７
０２５は、図２８（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成
することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７
０２２に相当する。図２８（Ｃ）に示した画素の場合、発光素子７０２２から発せられる
光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）
と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電
流制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す発光装置は、図２８に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ
電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コン
トラストが高く、視認性の高い発光装置である。また、一導電型の不純物元素を微量に含
む微結晶半導体膜を用いてしきい値制御された薄膜トランジスタを用いているため、視認
性の高い発光装置を生産性よく作製することができる。
（実施の形態８）
本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
図２９（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成さ
れた画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線
駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結
晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線
駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆
動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半
導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを
用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走
査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介し
て供給される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良
い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が
形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにして
も良い。図２９（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に
形成された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示装置パネ
ルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用い
た薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介
して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、
走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介
して供給される。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用
いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部
と電気的に接続するようにしても良い。図２９（Ｃ）に、信号線駆動回路が有するアナロ
グスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１
上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成
して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路
６０３４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回
路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続
されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それ
ぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
図２９に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部
と同じ基板上に、ＬＰＳＡＳ膜を用いた薄膜トランジスタを用いて形成することができる
。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方
法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図２９に示した位置に限定されない。また
、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有す
る形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシ
フタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナロ
グスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路
のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりに
ラッチ等を用いても良い。
図３２に本発明の液晶表示装置のブロック図を示す。図３２に示す表示装置は、表示素
子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動回路７０２と
、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。
図３２において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７
０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパル
ス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ
）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログ
スイッチ７０５に入力される。
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えら
れている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフ
トレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有
していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に
供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。
そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッ
ファ７０７は大きな電流を流すことが可能なものが用いられる。
フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を
、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とア
ナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７
００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッ
チ７０５を画素部７０１と同じ基板上に形成することで、アナログスイッチ７０５を画素
部７０１と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子
の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
なお、図３２の走査線駆動回路７０２は、シフトレジスタ７０６、及びバッファ７０７を
有するが、シフトレジスタ７０６で走査線駆動回路７０２を構成してもよい。
なお、図３２に示す構成は、本発明の表示装置の一形態を示したに過ぎず、信号線駆動
回路と走査線駆動回路の構成はこれに限定されない。
次に、極性が全て同一のＬＰＳＡＳ膜を用いた薄膜トランジスタを含むシフトレジスタ
の一形態について図３３及び図３４を用いて説明する。図３３に、本実施の形態のシフト
レジスタの構成を示す。図３３に示すシフトレジスタは、複数のフリップフロップ７０１
＿ｉ（フリップフロップ７０１＿１〜７０１＿ｎのうちいずれか一）で構成される。また
、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力
されて動作する。
図３３のシフトレジスタの接続関係について説明する。図３３のシフトレジスタは、ｉ段
目のフリップフロップ７０１＿ｉ（フリップフロップ７０１＿１〜７０１＿ｎのうちいず
れか一）は、図３４に示した第１の配線５０１が第７の配線７１７＿ｉ−１に接続され、
図３４に示した第２の配線５０２が第７の配線７１７＿ｉ＋１に接続され、図３４に示し
た第３の配線５０３が第７の配線７１７＿ｉに接続され、図３４に示した第６の配線５０
６が第５の配線７１５に接続される。
また、図３４に示した第４の配線５０４が奇数段目のフリップフロップでは第２の配線７
１２に接続され、偶数段目のフリップフロップでは第３の配線７１３に接続され、図３４
に示した第５の配線５０５が第４の配線７１４に接続される。
ただし、１段目のフリップフロップ７０１＿１の図３４に示す第１の配線５０１は第１の
配線７１１に接続され、ｎ段目のフリップフロップ７０１＿ｎの図３４に示す第２の配線
５０２は第６の配線７１６に接続される。
なお、第１の配線７１１、第２の配線７１２、第３の配線７１３、第６の配線７１６を、
それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さ
らに、第４の配線７１４、第５の配線７１５を、それぞれ第１の電源線、第２の電源線と
呼んでもよい。
次に、図３３に示すフリップフロップの詳細について、図３４に示す。図３４に示すフリ
ップフロップは、第１の薄膜トランジスタ１７１、第２の薄膜トランジスタ１７２、第３
の薄膜トランジスタ１７３、第４の薄膜トランジスタ１７４、第５の薄膜トランジスタ１
７５、第６の薄膜トランジスタ１７６、第７の薄膜トランジスタ１７７及び第８の薄膜ト
ランジスタ１７８を有する。本実施の形態において、第１の薄膜トランジスタ１７１、第
２の薄膜トランジスタ１７２、第３の薄膜トランジスタ１７３、第４の薄膜トランジスタ
１７４、第５の薄膜トランジスタ１７５、第６の薄膜トランジスタ１７６、第７の薄膜ト
ランジスタ１７７及び第８の薄膜トランジスタ１７８は、ｎチャネル型トランジスタとし
、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態に
なるものとする。
次に、図３３に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ１７１の第１の電極（ソース電極またはドレイン電極の一方）が
第５の配線５０４に接続され、第１の薄膜トランジスタ１７１の第２の電極（ソース電極
またはドレイン電極の他方）が第３の配線５０３に接続される。
第２の薄膜トランジスタ１７２の第１の電極が第６の配線５０６に接続され、第２の薄膜
トランジスタ１７２の第２の電極が第３の配線５０３に接続される。
第３の薄膜トランジスタ１７３の第１の電極が第５の配線５０５に接続され、第３の薄膜
トランジスタ１７３の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続さ
れ、第３の薄膜トランジスタ１７３のゲート電極が第５の配線５０５に接続される。
第４の薄膜トランジスタ１７４の第１の電極が第６の配線５０６に接続され、第４の薄膜
トランジスタ１７４の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続さ
れ、第４の薄膜トランジスタ１７４のゲート電極が第１の薄膜トランジスタ１７１のゲー
ト電極に接続される。
第５の薄膜トランジスタ１７５の第１の電極が第５の配線５０５に接続され、第５の薄膜
トランジスタ１７５の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第５の薄膜トランジスタ１７５のゲート電極が第１の配線５０１に接続される。
第６の薄膜トランジスタ１７６の第１の電極が第６の配線５０６に接続され、第６の薄膜
トランジスタ１７６の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第６の薄膜トランジスタ１７６のゲート電極が第２の薄膜トランジスタ１７２のゲー
ト電極に接続される。
第７の薄膜トランジスタ１７７の第１の電極が第６の配線５０６に接続され、第７の薄膜
トランジスタ１７７の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第７の薄膜トランジスタ１７７のゲート電極が第２の配線５０２に接続される。第８
の薄膜トランジスタ１７８の第１の電極が第６の配線５０６に接続され、第８の薄膜トラ
ンジスタ１７８の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、
第８の薄膜トランジスタ１７８のゲート電極が第１の配線５０１に接続される。
なお、第１の薄膜トランジスタ１７１のゲート電極、第４の薄膜トランジスタ１７４のゲ
ート電極、第５の薄膜トランジスタ１７５の第２の電極、第６の薄膜トランジスタ１７６
の第２の電極及び第７の薄膜トランジスタ１７７の第２の電極の接続箇所をノード１４３
とする。さらに、第２の薄膜トランジスタ１７２のゲート電極、第３の薄膜トランジスタ
１７３の第２の電極、第４の薄膜トランジスタ１７４の第２の電極、第６の薄膜トランジ
スタ１７６のゲート電極及び第８の薄膜トランジスタ１７８の第２の電極の接続箇所をノ
ード１４４とする。
なお、第１の配線５０１、第２の配線５０２、第３の配線５０３及び第４の配線５０４を
、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでもよい。さ
らに、第５の配線５０５を第１の電源線、第６の配線５０６を第２の電源線と呼んでもよ
い。
図３４に示したフリップフロップの上面図の一例を図３５に示す。
導電膜９０１は、第１の薄膜トランジスタ１７１の第１の電極として機能する部分を含み
、画素電極と同時に形成される配線９５１を介して第４の配線５０４と接続される。
導電膜９０２は第１の薄膜トランジスタ１７１の第２の電極として機能する部分を含み、
画素電極と同時に形成される配線９５２を介して第３の配線５０３と接続される。
導電膜９０３は、第１のトランジスタのゲート電極、及び第４の薄膜トランジスタ１７４
のゲート電極として機能する部分を含む。
導電膜９０４は、第２の薄膜トランジスタ１７２の第１の電極、第６の薄膜トランジスタ
１７６の第１の電極、第４の薄膜トランジスタ１７４の第１の電極、及び第８の薄膜トラ
ンジスタ１７８の第１の電極として機能する部分を含み、第６の配線５０６と接続される
。
導電膜９０５は、第２の薄膜トランジスタ１７２の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５４を介して第３の配線５０３と接続される。
導電膜９０６は第２の薄膜トランジスタ１７２のゲート電極、及び第６のトランジスタの
ゲート電極として機能する部分を含む。
導電膜９０７は、第３の薄膜トランジスタ１７３の第１の電極として機能する部分を含み
、配線９５５を介して第５の配線５０５と接続される。
導電膜９０８は、第３の薄膜トランジスタ１７３の第２の電極、及び第４の薄膜トランジ
スタ１７４の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９
５６を介して導電膜９０６と接続される。
導電膜９０９は、第３の薄膜トランジスタ１７３のゲート電極として機能する部分を含み
、配線９５５を介して第５の配線５０５と接続される。
導電膜９１０は、第５の薄膜トランジスタ１７５の第１の電極として機能する部分を含み
、画素電極と同時に形成される配線９５９を介して第５の配線５０５と接続される。
導電膜９１１は、第５の薄膜トランジスタ１７５の第２の電極、及び第７の薄膜トランジ
スタ１７７の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９
５８を介して導電膜９０３と接続される。
導電膜９１２は、第５の薄膜トランジスタ１７５のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６０を介して第１の配線５０１と接続される。
導電膜９１３は、第６の薄膜トランジスタ１７６の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５７を介して導電膜９０３と接続される。
導電膜９１４は、第７の薄膜トランジスタ１７７のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６２を介して第２の配線５０２と接続される。
導電膜９１５は、第８の薄膜トランジスタ１７８のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６１を介して導電膜９１２と接続される。
導電膜９１６は、第８の薄膜トランジスタ１７８の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５３を介して導電膜９０６と接続される。
図３２乃至図３４に示したような回路を、微結晶半導体を用いたトランジスタで構成した
液晶表示装置は、回路を高速に動作させることが出来る。例えば、非晶質半導体膜を用い
た場合とＬＰＳＡＳ膜を用いた場合とを比較すると、ＬＰＳＡＳ膜を用いた場合の方が、
トランジスタの移動度が大きいため、駆動回路（例えば走査線駆動回路７０２のシフトレ
ジスタ７０６）の駆動周波数を高くすることが可能となる。走査線駆動回路７０２を高速
に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を
実現することなども実現することが出来る。
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成するこ
とが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このよう
に、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善さ
れ、滑らかな表示を行うことが出来る。例えば、２倍（例えば１２０ヘルツ、１００ヘル
ツ）以上、より好ましくは４倍（例えば４８０ヘルツ、４００ヘルツ）以上にすることに
より、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回
路７０２も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げるこ
とが出来る。
黒画面挿入を行う場合は、画像データもしくは黒表示となるデータを画素部７０１に供給
できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出
来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることによ
り、黒画面挿入を行うことが出来る。
さらに、走査線駆動回路７０２のトランジスタのチャネル幅を大きくすることや、複数の
走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現すること
が出来る。例えば８倍（例えば９６０ヘルツ、８００ヘルツ）以上のフレーム周波数とす
ることが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為
の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をそ
の反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る
。一例としては、第２の薄膜トランジスタ１７２のチャネル幅は、３００μｍ以上、より
望ましくは、１０００μｍ以上であることが望ましい。
なお、図３２乃至図３４に示したような回路を、微結晶半導体を用いたトランジスタで構
成することにより、レイアウト面積を小さくすることが出来る。そのため、表示装置の一
例である液晶表示装置の額縁を小さくすることができる。例えば、非晶質半導体膜を用い
た場合とＬＰＳＡＳ膜を用いた場合とを比較すると、ＬＰＳＡＳ膜を用いた場合の方が、
トランジスタの移動度が大きいため、トランジスタのチャネル幅を小さくすることが出来
る。その結果、液晶表示装置を狭額縁化させることが可能となる。一例としては、第２の
薄膜トランジスタ１７２のチャネル幅は、３０００μｍ以下、より望ましくは、２０００
μｍ以下であることが望ましい。
なお、図３４における第２の薄膜トランジスタ１７２は、第３の配線５０３にローレベル
の信号を出力する期間が長い。その間、第２の薄膜トランジスタ１７２は、ずっとオン状
態になっている。したがって、第２の薄膜トランジスタ１７２には、強いストレスが加わ
り、トランジスタ特性が劣化しやすくなっている。トランジスタ特性が劣化すると、しき
い値電圧が徐々に大きくなってくる。その結果、電流値が小さくなってくる。そこで、ト
ランジスタが劣化しても、十分な電流を供給できるようにするため、第２の薄膜トランジ
スタ１７２のチャネル幅は大きいことが望ましい。あるいは、トランジスタが劣化しても
、回路動作に支障がないように、補償されていることが望ましい。例えば、第２の薄膜ト
ランジスタ１７２と並列に、トランジスタを配置し、第２の薄膜トランジスタ１７２と交
互にオン状態となるようにすることによって、劣化の影響を受けにくくすることが望まし
い。
しかしながら、非晶質半導体膜を用いた場合とＬＰＳＡＳ膜を用いた場合とを比較すると
、ＬＰＳＡＳ膜を用いた場合の方が、劣化しにくい。したがって、ＬＰＳＡＳ膜を用いた
場合は、トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する補
償用の回路を配置しなくても正常に動作させることが出来る。これらにより、画素１つ当
たりのトランジスタの平面面積を小さくすることが出来る。
（実施の形態９）
本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図３６を
用いて説明する。図３６（Ａ）は、第１の基板４００１上に形成されたＬＰＳＡＳ膜を有
する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００６との間にシ
ール材４００５によって封止した、パネルの上面図であり、図３６（Ｂ）は、図３６（Ａ
）のＡ−Ａ’における断面図相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶
半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では
、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４０
０１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線
駆動回路を形成し、貼り合わせるようにしても良い。図３６では、信号線駆動回路４００
３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図３６（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０とを例示している。薄膜トランジスタ４０１０はＬＰＳＡＳ膜を
用いた薄膜トランジスタに相当する。
また４０１３は液晶素子に相当し、液晶素子４０１３が有する画素電極４０３０は、薄
膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極
４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３
１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的には
ステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとして
は、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、Ｐ
ＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂
フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエス
テルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の
距離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチン
グすることで得られるスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、
ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０
と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、薄膜トラ
ンジスタ４０１０のソース電極またはドレイン電極と同じ導電膜で形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
なお図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、
更にカラーフィルタや遮蔽膜を有していても良い。
また図３６では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装し
ている例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別
途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを
別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能で
ある。
（実施の形態１０）
次に、本発明の表示装置の一形態に相当する発光表示パネルの外観及び断面について、
図３７（Ａ）を用いて説明する。図３７は、第１の基板上に形成されたＬＰＳＡＳ膜を用
いた薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、
パネルの上面図であり、図３７（Ｂ）は、図３７（Ａ）のＡ−Ａ’における断面図に相当
する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシー
ル材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結
晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態で
は、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４
００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号
線駆動回路を形成し、貼り合わせるようにしても良い。図３７では、信号線駆動回路４０
０３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図３７（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０とを例示している。なお本実施の形態では、薄膜トランジスタ４
０１０が駆動用ＴＦＴであると仮定するが、薄膜トランジスタ４０１０は電流制御用ＴＦ
Ｔであっても良いし、消去用ＴＦＴであっても良い。薄膜トランジスタ４０１０はＬＰＳ
ＡＳ膜を用いた薄膜トランジスタに相当する。
また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極は、薄膜トラン
ジスタ４０１０のソース電極またはドレイン電極と、配線４０１７を介して電気的に接続
されている。そして本実施の形態では、発光素子４０１１の透光性を有する導電性材料４
０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施の形態に示し
た構成に限定されない。発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４
０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素
部４００２に与えられる各種信号及び電位は、引き回し配線４０１４及び４０１５を介し
て、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、配線４０１７が有する画素電極と同じ導電膜
から形成されている。また、引き回し配線４０１４、４０１５は、薄膜トランジスタ４０
１０のソース電極またはドレイン電極と同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
発光素子４０１１からの光の取り出し方向に位置する基板は、透明でなければならない
。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィ
ルムのような透光性を有する材料を用いる。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル
、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として
窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸によ
り反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
なお、図３７では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装
している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を
別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみ
を別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能で
ある。
（実施の形態１１）
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置モジュー
ルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実
施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書
籍等）などが挙げられる。それらの一例を図３０に示す。
図３０（Ａ）はテレビジョン装置である。表示モジュールを、図３０（Ａ）に示すよう
に、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付
けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２０
０３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えら
れている。このように、テレビジョン装置を完成させることができる。
図３０（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２
が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４
を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から
受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもで
きる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作
機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する
表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用
パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成
において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費
電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるた
めには、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し
、サブ画面は点滅可能とする構成としても良い。
図３１はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には
、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表
示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信
号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤
、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号を
ドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コ
ントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動
する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割し
て供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ
、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３
１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や
音声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の
表示媒体としても様々な用途に適用することができる。
図３０（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表
示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては
、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
また、図３０（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等
を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより
、量産性を高めることができる。
図３０（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３
、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１
に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け
型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量
産性を高めることができ、安価な卓上照明器具を提供することができる。
２３ａ：微結晶半導体膜
２３ｂ：ボロンを含む微結晶半導体膜
３３ａ：ＬＰＳＡＳ膜
３３ｂ：ボロンを含む微結晶半導体膜
４３：微結晶半導体膜
５０：基板
５１：ゲート電極
５２ａ、５２ｂ、５２ｃ：ゲート絶縁膜
５３：ＬＰＳＡＳ膜
５４：バッファ層
５５：一導電型を付与する不純物が添加された半導体膜
５６：レジストマスク
５９：多階調マスク
６１：ＬＰＳＡＳ膜
６２：バッファ層
６３：一導電型を付与する不純物が添加された半導体膜
６５ａ、６５ｂ、６５ｃ：導電膜
６６：レジストマスク
７１ａ、７１ｂ、７１ｃ：ソース電極及びドレイン電極
７２：ソース領域及びドレイン領域
７３：バッファ層
７４：薄膜トランジスタ
７６：絶縁膜
７７：画素電極
８０：レジスト
８１：レジストマスク
８３：薄膜トランジスタ
８５ａ〜８５ｃ：導電膜
８７：バッファ層
８６：レジストマスク
８８：ソース領域及びドレイン領域
９０：ＬＰＳＡＳ膜
９２ａ、９２ｂ、９２ｃ：ソース電極及びドレイン電極
１１１：平坦化膜

Claims (3)

  1. 第１の導電膜と、
    前記第１の導電膜上方のゲート絶縁膜と、
    前記ゲート絶縁膜上方の半導体膜と、
    前記半導体膜上方の第２の導電膜と、
    前記半導体膜上方の第３の導電膜と、
    前記半導体膜上方、前記第２の導電膜上方、及び前記第３の導電膜上方の絶縁膜と、
    前記絶縁膜上方の画素電極と、を画素に有し、
    前記第２の導電膜は、前記半導体膜と電気的に接続され、
    前記第３の導電膜は、前記半導体膜と電気的に接続され、
    前記画素電極は、前記絶縁膜の開口部を介して前記第３の導電膜と電気的に接続され、
    前記第２の導電膜は、第１の領域と、第２の領域と、を有し、
    前記第２の導電膜は、前記第１の領域において前記第１の導電膜と重なっており、
    前記第２の導電膜は、前記第１の領域において前記半導体膜と重なっており、
    前記第２の導電膜は、前記第２の領域において前記第１の導電膜と重なっておらず、
    前記第２の導電膜は、前記第２の領域において前記半導体膜と重なっており、
    前記開口部は、前記第１の導電膜と重なる領域に位置する表示装置。
  2. 第１の導電膜と、
    前記第１の導電膜上方のゲート絶縁膜と、
    前記ゲート絶縁膜上方の半導体膜と、
    前記半導体膜上方の第２の導電膜と、
    前記半導体膜上方の第３の導電膜と、
    前記半導体膜上方、前記第２の導電膜上方、及び前記第３の導電膜上方の絶縁膜と、
    前記絶縁膜上方の画素電極と、を画素に有し、
    前記第２の導電膜は、前記半導体膜と電気的に接続され、
    前記第３の導電膜は、前記半導体膜と電気的に接続され、
    前記画素電極は、前記絶縁膜の開口部を介して前記第３の導電膜と電気的に接続され、
    前記第２の導電膜は、第１の領域と、第２の領域と、を有し、
    前記第２の導電膜は、前記第１の領域において前記第１の導電膜と重なっており、
    前記第２の導電膜は、前記第１の領域において前記半導体膜と重なっており、
    前記第２の導電膜は、前記第２の領域において前記第１の導電膜と重なっておらず、
    前記第２の導電膜は、前記第２の領域において前記半導体膜と重なっており、
    前記開口部は、前記第１の導電膜と重なる領域に位置し、
    前記半導体膜は、第１の膜と、前記第１の膜上の第２の膜と、前記第２の膜上の第３の膜と、前記第２の膜上の第４の膜と、を有し、
    前記第３の膜の端部は、前記第２の導電膜の端部の外側に位置し、
    前記第４の膜の端部は、前記第３の導電膜の端部の外側に位置し、
    前記第２の膜の上部は、前記第３の膜と一致した端部を有し、
    前記第２の膜の下部は、前記第３の膜よりも突出した形状を有し、
    前記第２の膜は、前記第２の導電膜と前記第３の導電膜との間に凹部を有する表示装置。
  3. 請求項１または請求項２において、
    前記半導体膜は、結晶性を有する領域を有する表示装置。
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