JP2002329726A - Ｔｆｔアレイ基板及びこれを用いた液晶表示装置 - Google Patents
Ｔｆｔアレイ基板及びこれを用いた液晶表示装置Info
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- JP2002329726A JP2002329726A JP2001130008A JP2001130008A JP2002329726A JP 2002329726 A JP2002329726 A JP 2002329726A JP 2001130008 A JP2001130008 A JP 2001130008A JP 2001130008 A JP2001130008 A JP 2001130008A JP 2002329726 A JP2002329726 A JP 2002329726A
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Abstract
(57)【要約】
【課題】 写真製版装置のアライメントずれに起因する
ショットムラや輝度ムラ、または点欠陥等の表示不良が
発生しないＴＦＴアレイ基板を得る。 【解決手段】 ＴＦＴを構成する半導体層７は、ゲート
電極２端を越えて延びた領域を有し、この領域の半導体
層７端とゲート電極２端の距離すなわちゲート電極２か
らの半導体層７パターン延在量Ｌ１を３μｍ以上とす
る。これにより、写真製版装置のアライメントズレによ
りゲート電極２からの半導体層７パターン延在量Ｌ１に
ショット間で差が生じても、光によるＴＦＴリーク電流
やパネル透過率はほぼ一定であるため、ショットムラや
輝度ムラ等の表示不良が発生しない。また、ドレイン電
極８を全て半導体層７上に設け、且つドレイン電極８端
が半導体層７端と重ならないようにすることで、段差部
によるドレイン電極８及び画素電極９のカバレージ不足
が緩和し、断線や点欠陥等の不良が低減する。
ショットムラや輝度ムラ、または点欠陥等の表示不良が
発生しないＴＦＴアレイ基板を得る。 【解決手段】 ＴＦＴを構成する半導体層７は、ゲート
電極２端を越えて延びた領域を有し、この領域の半導体
層７端とゲート電極２端の距離すなわちゲート電極２か
らの半導体層７パターン延在量Ｌ１を３μｍ以上とす
る。これにより、写真製版装置のアライメントズレによ
りゲート電極２からの半導体層７パターン延在量Ｌ１に
ショット間で差が生じても、光によるＴＦＴリーク電流
やパネル透過率はほぼ一定であるため、ショットムラや
輝度ムラ等の表示不良が発生しない。また、ドレイン電
極８を全て半導体層７上に設け、且つドレイン電極８端
が半導体層７端と重ならないようにすることで、段差部
によるドレイン電極８及び画素電極９のカバレージ不足
が緩和し、断線や点欠陥等の不良が低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以後ＴＦＴと記す）をスイッチング素子として搭載し
たアクティブマトリクス型のＴＦＴアレイ基板及びこれ
を用いた液晶表示装置に関する。
（以後ＴＦＴと記す）をスイッチング素子として搭載し
たアクティブマトリクス型のＴＦＴアレイ基板及びこれ
を用いた液晶表示装置に関する。
【０００２】
【従来の技術】従来のＴＦＴアレイ基板の構造について
図７を用いて説明する。図７（ａ）は従来のＴＦＴアレ
イ基板の１画素を示す平面図、図７（ｂ）はスイッチン
グ素子であるＴＦＴ部の平面図、図７（ｃ）は図７
（ｂ）中Ｅ−Ｅで示す部分の断面図である。図におい
て、１は透明絶縁性基板、２はＴＦＴのゲート電極、３
は透明絶縁性基板１上に複数本形成されたゲート電極２
を有するゲート配線、４はソース電極、５はゲート電極
２を有するゲート配線３と交差する複数本のソース配
線、７はゲート電極２上にゲート絶縁膜６を介して設け
られた半導体層である。ＴＦＴは、ゲート電極２上に設
けられた半導体層７と、ソース電極４及びドレイン電極
８により構成されている。また、透明導電膜からなる画
素電極９は、層間絶縁膜１０に設けられたコンタクトホ
ール１１を介してドレイン電極８に接続されている。
図７を用いて説明する。図７（ａ）は従来のＴＦＴアレ
イ基板の１画素を示す平面図、図７（ｂ）はスイッチン
グ素子であるＴＦＴ部の平面図、図７（ｃ）は図７
（ｂ）中Ｅ−Ｅで示す部分の断面図である。図におい
て、１は透明絶縁性基板、２はＴＦＴのゲート電極、３
は透明絶縁性基板１上に複数本形成されたゲート電極２
を有するゲート配線、４はソース電極、５はゲート電極
２を有するゲート配線３と交差する複数本のソース配
線、７はゲート電極２上にゲート絶縁膜６を介して設け
られた半導体層である。ＴＦＴは、ゲート電極２上に設
けられた半導体層７と、ソース電極４及びドレイン電極
８により構成されている。また、透明導電膜からなる画
素電極９は、層間絶縁膜１０に設けられたコンタクトホ
ール１１を介してドレイン電極８に接続されている。
【０００３】以下に、ＴＦＴアレイ基板の製造方法を簡
単に説明する。まず、透明絶縁性基板１上にスパッタ法
等によりＣｒ等からなる金属膜を堆積後、写真製版等に
よりパターニングし、ゲート電極２及びゲート電極２を
有するゲート配線３を形成する。次に、プラズマＣＶＤ
法等によりゲート絶縁膜６と半導体層７を堆積し、半導
体層７をパターニングした後、金属膜を成膜しドレイン
電極８、ソース電極４及びソース配線５を形成する。こ
れにより、ＴＦＴが形成される。次に、窒化シリコン等
よりなる層間絶縁膜１０を成膜後、ＩＴＯ等の透明導電
膜をスパッタ法等により成膜し、パターニング形成され
た画素電極９をコンタクトホール１１を介してドレイン
電極８と接続する。これにより、液晶に電圧を印可する
複数の画素がマトリクス状に配置されているＴＦＴアレ
イ基板が完成する。
単に説明する。まず、透明絶縁性基板１上にスパッタ法
等によりＣｒ等からなる金属膜を堆積後、写真製版等に
よりパターニングし、ゲート電極２及びゲート電極２を
有するゲート配線３を形成する。次に、プラズマＣＶＤ
法等によりゲート絶縁膜６と半導体層７を堆積し、半導
体層７をパターニングした後、金属膜を成膜しドレイン
電極８、ソース電極４及びソース配線５を形成する。こ
れにより、ＴＦＴが形成される。次に、窒化シリコン等
よりなる層間絶縁膜１０を成膜後、ＩＴＯ等の透明導電
膜をスパッタ法等により成膜し、パターニング形成され
た画素電極９をコンタクトホール１１を介してドレイン
電極８と接続する。これにより、液晶に電圧を印可する
複数の画素がマトリクス状に配置されているＴＦＴアレ
イ基板が完成する。
【０００４】
【発明が解決しようとする課題】液晶表示装置は、上記
のようなＴＦＴアレイ基板と透明電極及びカラーフィル
タ等を有する対向電極基板の間に液晶を挟持し、この液
晶を電圧で制御することにより表示を行うものである
が、表示領域内において液晶への印加電圧にばらつきが
生じると、輝度ムラやショットムラ等の表示不良が発生
する。図８は、ゲート電圧１２、ソース電圧１３及び画
素電圧１４の関係を簡易的に示した図である。ＴＦＴを
オンさせるのに十分な電圧がゲート電極２に印加されて
いる充電期間中に、ソース電極４に印加された液晶駆動
電圧が、ドレイン電極８、コンタクトホール１１を介し
て画素電極９に伝達される。充電期間中、画素電圧１４
はソース電圧１３に到達しているが、充電期間から保持
期間ヘゲート電圧１２がターンオフするとき、容量カッ
プリング等により画素電圧１４が低下する。さらに、保
持期間中のＴＦＴリーク電流によって画素電圧１４が変
動する。ＴＦＴリーク電流と画素電圧１４変動量の関係
は、簡易的に下式で表せられる。なお、下式において、
△Ｖpix ：画素電圧変動量、ｔ：保持時間、Ｉoff ：保
持期間のＴＦＴリーク電流、Ｃs ：画素電極の補助容
量、Ｃlc：液晶容量をそれぞれ示している。 △Ｖpix ＝△Ｑpix ／（Ｃlc＋Ｃs ） △Ｑpix ＝∫Ｉoff ・dt △Ｖpix ＝（Ｉoff ×t ）／（Ｃlc＋Ｃs ）
のようなＴＦＴアレイ基板と透明電極及びカラーフィル
タ等を有する対向電極基板の間に液晶を挟持し、この液
晶を電圧で制御することにより表示を行うものである
が、表示領域内において液晶への印加電圧にばらつきが
生じると、輝度ムラやショットムラ等の表示不良が発生
する。図８は、ゲート電圧１２、ソース電圧１３及び画
素電圧１４の関係を簡易的に示した図である。ＴＦＴを
オンさせるのに十分な電圧がゲート電極２に印加されて
いる充電期間中に、ソース電極４に印加された液晶駆動
電圧が、ドレイン電極８、コンタクトホール１１を介し
て画素電極９に伝達される。充電期間中、画素電圧１４
はソース電圧１３に到達しているが、充電期間から保持
期間ヘゲート電圧１２がターンオフするとき、容量カッ
プリング等により画素電圧１４が低下する。さらに、保
持期間中のＴＦＴリーク電流によって画素電圧１４が変
動する。ＴＦＴリーク電流と画素電圧１４変動量の関係
は、簡易的に下式で表せられる。なお、下式において、
△Ｖpix ：画素電圧変動量、ｔ：保持時間、Ｉoff ：保
持期間のＴＦＴリーク電流、Ｃs ：画素電極の補助容
量、Ｃlc：液晶容量をそれぞれ示している。 △Ｖpix ＝△Ｑpix ／（Ｃlc＋Ｃs ） △Ｑpix ＝∫Ｉoff ・dt △Ｖpix ＝（Ｉoff ×t ）／（Ｃlc＋Ｃs ）
【０００５】ＴＦＴアレイ基板は、写真製版装置等を用
いて各パターンを形成しているが、各工程は複数のショ
ットから構成されているため、表示領域内にショットと
ショットのつなぎ目であるショット境界が存在する。こ
のため、ショット間で写真製版装置のアライメントズレ
が生じ、ゲート電極２からの半導体層７パターン延在量
Ｌ２がショット間で異なった場合、光が照射される半導
体層７の領域（面積）に差が生じる。半導体層７は、非
晶質Ｓi や結晶質Ｓi 等で形成されているため、半導体
層７に光が入射されるとキャリアが発生し電流パスを形
成する。これにより、ショット間で光によるＴＦＴリー
ク電流量に差が生じていた。表示領域内でＴＦＴリーク
電流に分布が発生すると、画素電圧すなわち液晶への印
加電圧にバラツキが生じるため、輝度ムラやショットム
ラ等の表示不良が発生するという問題があった。特に、
照射される光量が大きい高輝度な液晶表示装置において
は、ＴＦＴリーク電流値が増加するため、わずかなアラ
イメントズレに対してもショットムラが顕著に視認され
る。さらに、図７（ｂ）に示す従来のＴＦＴ構造では、
ゲート電極２からの半導体層７パターン延在量Ｌ２が短
く、ゲート電極２端と半導体層７端が近いため、段差部
が急勾配であり、ドレイン電極８のカバレージ不足によ
る点欠陥等の不良が発生するという問題もあった。
いて各パターンを形成しているが、各工程は複数のショ
ットから構成されているため、表示領域内にショットと
ショットのつなぎ目であるショット境界が存在する。こ
のため、ショット間で写真製版装置のアライメントズレ
が生じ、ゲート電極２からの半導体層７パターン延在量
Ｌ２がショット間で異なった場合、光が照射される半導
体層７の領域（面積）に差が生じる。半導体層７は、非
晶質Ｓi や結晶質Ｓi 等で形成されているため、半導体
層７に光が入射されるとキャリアが発生し電流パスを形
成する。これにより、ショット間で光によるＴＦＴリー
ク電流量に差が生じていた。表示領域内でＴＦＴリーク
電流に分布が発生すると、画素電圧すなわち液晶への印
加電圧にバラツキが生じるため、輝度ムラやショットム
ラ等の表示不良が発生するという問題があった。特に、
照射される光量が大きい高輝度な液晶表示装置において
は、ＴＦＴリーク電流値が増加するため、わずかなアラ
イメントズレに対してもショットムラが顕著に視認され
る。さらに、図７（ｂ）に示す従来のＴＦＴ構造では、
ゲート電極２からの半導体層７パターン延在量Ｌ２が短
く、ゲート電極２端と半導体層７端が近いため、段差部
が急勾配であり、ドレイン電極８のカバレージ不足によ
る点欠陥等の不良が発生するという問題もあった。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、写真製版装置のアライメントず
れに起因するショットムラや輝度ムラ、または点欠陥等
の表示不良が発生しないＴＦＴアレイ基板及びこれを用
いた液晶表示装置を得ることを目的とする。
ためになされたもので、写真製版装置のアライメントず
れに起因するショットムラや輝度ムラ、または点欠陥等
の表示不良が発生しないＴＦＴアレイ基板及びこれを用
いた液晶表示装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係わるＴＦＴア
レイ基板は、絶縁性基板上に複数本形成されたゲート電
極を備えたゲート配線と、ゲート配線と交差する複数本
のソース電極を備えたソース配線と、ゲート電極上にゲ
ート絶縁膜を介して設けられた半導体層とソース電極及
びドレイン電極よりなる薄膜トランジスタと、ドレイン
電極と電気的に接続された画素電極を備えたＴＦＴアレ
イ基板において、半導体層は、ゲート電極端を越えて延
びた領域を有し、この領域の半導体層端とゲート電極端
の距離を３μｍ以上としたものである。また、半導体層
のゲート電極端を越えて延びた領域の上部は、ドレイン
電極または画素電極の少なくとも一方にほぼ覆われてい
るものである。また、ドレイン電極は、全て半導体層上
に設けられているものである。さらに、ドレイン電極端
は、半導体層端と重ならないように設けられているもの
である。
レイ基板は、絶縁性基板上に複数本形成されたゲート電
極を備えたゲート配線と、ゲート配線と交差する複数本
のソース電極を備えたソース配線と、ゲート電極上にゲ
ート絶縁膜を介して設けられた半導体層とソース電極及
びドレイン電極よりなる薄膜トランジスタと、ドレイン
電極と電気的に接続された画素電極を備えたＴＦＴアレ
イ基板において、半導体層は、ゲート電極端を越えて延
びた領域を有し、この領域の半導体層端とゲート電極端
の距離を３μｍ以上としたものである。また、半導体層
のゲート電極端を越えて延びた領域の上部は、ドレイン
電極または画素電極の少なくとも一方にほぼ覆われてい
るものである。また、ドレイン電極は、全て半導体層上
に設けられているものである。さらに、ドレイン電極端
は、半導体層端と重ならないように設けられているもの
である。
【０００８】また、ドレイン電極は、全てゲート電極上
またはゲート電極を有するゲート配線上に設けられてい
るものである。また、薄膜トランジスタ上には層間絶縁
膜が設けられており、この層間絶縁膜は、ドレイン電極
と画素電極を接続するためのコンタクトホールを有する
ものである。また、ゲート電極端を越えて延びた領域の
半導体層端と、ゲート電極端の距離を５μｍ以上とした
ものである。さらに、ゲート電極を越えて延びた領域の
半導体層端と、ゲート電極端の距離を７μｍ以上とした
ものである。
またはゲート電極を有するゲート配線上に設けられてい
るものである。また、薄膜トランジスタ上には層間絶縁
膜が設けられており、この層間絶縁膜は、ドレイン電極
と画素電極を接続するためのコンタクトホールを有する
ものである。また、ゲート電極端を越えて延びた領域の
半導体層端と、ゲート電極端の距離を５μｍ以上とした
ものである。さらに、ゲート電極を越えて延びた領域の
半導体層端と、ゲート電極端の距離を７μｍ以上とした
ものである。
【０００９】また、本発明に係わる液晶表示装置は、上
記いずれかのＴＦＴアレイ基板と、透明電極を有する対
向電極基板の間に液晶が配置されているものである。
記いずれかのＴＦＴアレイ基板と、透明電極を有する対
向電極基板の間に液晶が配置されているものである。
【００１０】
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図面に基づいて説明する。図１（ａ）は、
本発明の実施の形態１であるＴＦＴアレイ基板のスイッ
チング素子であるＴＦＴを示す平面図、図１（ｂ）は図
１（ａ）中Ａ−Ａで示す部分の断面図である。図におい
て、１は透明絶縁性基板、３は透明絶縁性基板１上に複
数本形成されたゲート電極２を有するゲート配線で、本
実施の形態ではゲート電極２を有するゲート配線３の一
部をゲート電極２として用いている。また、５はゲート
電極２を有するゲート配線３と交差する複数本のソース
配線で、ソース電極４を備えている。７はゲート電極２
上にゲート絶縁膜６を介して設けられた半導体層で、こ
の半導体層７とソース電極４及びドレイン電極８により
ＴＦＴが構成されている。９はドレイン電極８と電気的
に接続された画素電極、１０はＴＦＴ上に設けられた層
間絶縁膜であり、ドレイン電極８と画素電極９を接続す
るためのコンタクトホール１１を有する。また、Ｌ１は
ゲート電極２からの半導体層７パターン延在量を示して
いる。本実施の形態では、ＴＦＴを構成する半導体層７
は、ゲート電極２端を越えて延びた領域を有し、この領
域の半導体層７端とゲート電極２端の距離すなわちゲー
ト電極２からの半導体層７パターン延在量Ｌ１を３μｍ
以上とした。なお、本実施の形態におけるＴＦＴアレイ
基板は、透明電極及びカラーフィルタ等を有する対向電
極基板との間に液晶が配置され、アクティブ・マトリク
ス型液晶表示装置を構成するものである。
実施の形態を図面に基づいて説明する。図１（ａ）は、
本発明の実施の形態１であるＴＦＴアレイ基板のスイッ
チング素子であるＴＦＴを示す平面図、図１（ｂ）は図
１（ａ）中Ａ−Ａで示す部分の断面図である。図におい
て、１は透明絶縁性基板、３は透明絶縁性基板１上に複
数本形成されたゲート電極２を有するゲート配線で、本
実施の形態ではゲート電極２を有するゲート配線３の一
部をゲート電極２として用いている。また、５はゲート
電極２を有するゲート配線３と交差する複数本のソース
配線で、ソース電極４を備えている。７はゲート電極２
上にゲート絶縁膜６を介して設けられた半導体層で、こ
の半導体層７とソース電極４及びドレイン電極８により
ＴＦＴが構成されている。９はドレイン電極８と電気的
に接続された画素電極、１０はＴＦＴ上に設けられた層
間絶縁膜であり、ドレイン電極８と画素電極９を接続す
るためのコンタクトホール１１を有する。また、Ｌ１は
ゲート電極２からの半導体層７パターン延在量を示して
いる。本実施の形態では、ＴＦＴを構成する半導体層７
は、ゲート電極２端を越えて延びた領域を有し、この領
域の半導体層７端とゲート電極２端の距離すなわちゲー
ト電極２からの半導体層７パターン延在量Ｌ１を３μｍ
以上とした。なお、本実施の形態におけるＴＦＴアレイ
基板は、透明電極及びカラーフィルタ等を有する対向電
極基板との間に液晶が配置され、アクティブ・マトリク
ス型液晶表示装置を構成するものである。
【００１１】本実施の形態におけるＴＦＴアレイ基板の
製造方法を簡単に説明する。まず、透明絶縁性基板１上
にスパッタ法等によりＣｒ等からなる金属膜を堆積した
後、写真製版法等によりレジストを露光後パターニング
してゲート電極２及びゲート電極２を有するゲート配線
３を形成する。次に、プラズマＣＶＤ法等によりゲート
絶縁膜６、半導体層７を堆積後、半導体層７をパターニ
ングする。次にＣｒ等からなる金属膜をスパッタ法等に
より堆積し、パターニングしてドレイン電極８、ソース
電極４及びソース配線５を形成する。続いて、シリコン
窒化膜等からなる層間絶縁膜１０を成膜し、ドレイン電
極８上にコンタクトホール１１を設ける。さらに、スパ
ッタ法等によりＩＴＯ等を成膜、パターニングして画素
電極９を形成し、先のコンタクトホール１１を介してド
レイン電極８と接続する。これにより、液晶に電圧を印
可する画素が形成され、本実施の形態におけるＴＦＴア
レイ基板が完成する。
製造方法を簡単に説明する。まず、透明絶縁性基板１上
にスパッタ法等によりＣｒ等からなる金属膜を堆積した
後、写真製版法等によりレジストを露光後パターニング
してゲート電極２及びゲート電極２を有するゲート配線
３を形成する。次に、プラズマＣＶＤ法等によりゲート
絶縁膜６、半導体層７を堆積後、半導体層７をパターニ
ングする。次にＣｒ等からなる金属膜をスパッタ法等に
より堆積し、パターニングしてドレイン電極８、ソース
電極４及びソース配線５を形成する。続いて、シリコン
窒化膜等からなる層間絶縁膜１０を成膜し、ドレイン電
極８上にコンタクトホール１１を設ける。さらに、スパ
ッタ法等によりＩＴＯ等を成膜、パターニングして画素
電極９を形成し、先のコンタクトホール１１を介してド
レイン電極８と接続する。これにより、液晶に電圧を印
可する画素が形成され、本実施の形態におけるＴＦＴア
レイ基板が完成する。
【００１２】本実施の形態によるＴＦＴ構造は、図７に
示す従来のＴＦＴ構造に比べ、半導体層７がゲート電極
２端を越えて延びた領域が広く、Ｌ１＞Ｌ２となってい
る。なお、この半導体層７のゲート電極２を越えて延び
た領域の上部は、ドレイン電極８にほぼ覆われている。
本実施の形態において、ゲート電極２からの半導体層７
パターン延在量Ｌ１を３μｍ以上とした理由について、
図５及び図６を用いて説明する。図５は、光によるＴＦ
Ｔリーク電流とゲート電極２からの半導体層７パターン
延在量（Ｌ１）の関係を示している。ＴＦＴリーク電流
は、半導体層７パターン延在量に依存して増加傾向を示
しているが、３μｍを越えたところからほぼ一定の値に
飽和している。また、図６は、パネル透過率とゲート電
極２からの半導体層７パターン延在量（Ｌ１）の関係を
示している。パネル透過率もＴＦＴリーク電流と同様な
傾向を示しており、ゲート電極２からの半導体層７パタ
ーン延在量が３μｍを越えたところからほぼ飽和してい
る。このことは、ゲ一ト電極２からの半導体層７パター
ン延在量Ｌ１を３μｍ以上に設計した場合、写真製版装
置のアライメントズレによりゲート電極２からの半導体
層７パターン延在量Ｌ１にショット間で差が生じても、
光によるＴＦＴリーク電流やパネル透過率はほぼ一定で
あるため、ショットムラや輝度ムラ等の表示不良が視認
され難いことを示している。一方、図７に示す従来のＴ
ＦＴ構造では、ゲート電極２からの半導体層７パターン
延在量Ｌ２が３μｍ以下と短く、ＴＦＴリ一ク電流や透
過率が変動する領域内に設計されている。このため、ア
ライメントズレによりゲート電極２からの半導体層７パ
ターン延在量Ｌ２にショット間で差が生じると、光によ
るＴＦＴリーク電流差に起因するショットムラや輝度ム
ラが視認され易い。
示す従来のＴＦＴ構造に比べ、半導体層７がゲート電極
２端を越えて延びた領域が広く、Ｌ１＞Ｌ２となってい
る。なお、この半導体層７のゲート電極２を越えて延び
た領域の上部は、ドレイン電極８にほぼ覆われている。
本実施の形態において、ゲート電極２からの半導体層７
パターン延在量Ｌ１を３μｍ以上とした理由について、
図５及び図６を用いて説明する。図５は、光によるＴＦ
Ｔリーク電流とゲート電極２からの半導体層７パターン
延在量（Ｌ１）の関係を示している。ＴＦＴリーク電流
は、半導体層７パターン延在量に依存して増加傾向を示
しているが、３μｍを越えたところからほぼ一定の値に
飽和している。また、図６は、パネル透過率とゲート電
極２からの半導体層７パターン延在量（Ｌ１）の関係を
示している。パネル透過率もＴＦＴリーク電流と同様な
傾向を示しており、ゲート電極２からの半導体層７パタ
ーン延在量が３μｍを越えたところからほぼ飽和してい
る。このことは、ゲ一ト電極２からの半導体層７パター
ン延在量Ｌ１を３μｍ以上に設計した場合、写真製版装
置のアライメントズレによりゲート電極２からの半導体
層７パターン延在量Ｌ１にショット間で差が生じても、
光によるＴＦＴリーク電流やパネル透過率はほぼ一定で
あるため、ショットムラや輝度ムラ等の表示不良が視認
され難いことを示している。一方、図７に示す従来のＴ
ＦＴ構造では、ゲート電極２からの半導体層７パターン
延在量Ｌ２が３μｍ以下と短く、ＴＦＴリ一ク電流や透
過率が変動する領域内に設計されている。このため、ア
ライメントズレによりゲート電極２からの半導体層７パ
ターン延在量Ｌ２にショット間で差が生じると、光によ
るＴＦＴリーク電流差に起因するショットムラや輝度ム
ラが視認され易い。
【００１３】以上のように、本実施の形態によれば、ゲ
ート電極２からの半導体層７パターン延在量Ｌ１を３μ
ｍ以上とすることにより、写真製版装置のアレイメント
ズレに起因するショットムラや輝度ムラ等の表示不良を
抑制することができる。さらに、ゲート電極２端と半導
体層７端の間に３μｍ以上の距離があることから、ドレ
イン電極８に対するカバレージが緩和され、輝点等の点
欠陥の多発を抑制できる効果がある。
ート電極２からの半導体層７パターン延在量Ｌ１を３μ
ｍ以上とすることにより、写真製版装置のアレイメント
ズレに起因するショットムラや輝度ムラ等の表示不良を
抑制することができる。さらに、ゲート電極２端と半導
体層７端の間に３μｍ以上の距離があることから、ドレ
イン電極８に対するカバレージが緩和され、輝点等の点
欠陥の多発を抑制できる効果がある。
【００１４】実施の形態２．図２（ａ）は、本発明の実
施の形態２であるＴＦＴアレイ基板のスイッチング素子
であるＴＦＴを示す平面図、図２（ｂ）は図２（ａ）中
Ｂ−Ｂで示す部分の断面図である。なお、図中、同一、
相当部分には同一符号を付し、説明を省略する。上記実
施の形態１では、ゲート電極２端を越えて延びた半導体
層７による段差部により、カバレージ不足によるドレイ
ン電極８断線の可能性がある。そこで、本実施の形態で
は、ドレイン電極８に対して半導体層７による段差部を
設けないようにゲート電極２端を越えて延びた半導体層
７パターンをドレイン電極８端まで延ばした。すなわ
ち、ドレイン電極８は、全て半導体層７上に設けられて
いる。よって、半導体層７のゲート電極２と重ならない
領域の上部は、ドレイン電極８及び画素電極９にほぼ覆
われている。本実施の形態によれば、上記実施の形態１
と同様の効果に加え、ドレイン電極８のカバレージ不良
による断線や点欠陥等の表示不良が低減できる。また、
本実施の形態では、上記実施の形態１よりもゲート電極
２からの半導体層７パターン延在量Ｌ１が大きくなって
いることから、写真製版装置のアライメントズレによる
ショット間のＴＦＴのリーク電流差がさらに低減でき、
ショットムラや輝度ムラ等の表示不良をさらに抑制する
ことができる。
施の形態２であるＴＦＴアレイ基板のスイッチング素子
であるＴＦＴを示す平面図、図２（ｂ）は図２（ａ）中
Ｂ−Ｂで示す部分の断面図である。なお、図中、同一、
相当部分には同一符号を付し、説明を省略する。上記実
施の形態１では、ゲート電極２端を越えて延びた半導体
層７による段差部により、カバレージ不足によるドレイ
ン電極８断線の可能性がある。そこで、本実施の形態で
は、ドレイン電極８に対して半導体層７による段差部を
設けないようにゲート電極２端を越えて延びた半導体層
７パターンをドレイン電極８端まで延ばした。すなわ
ち、ドレイン電極８は、全て半導体層７上に設けられて
いる。よって、半導体層７のゲート電極２と重ならない
領域の上部は、ドレイン電極８及び画素電極９にほぼ覆
われている。本実施の形態によれば、上記実施の形態１
と同様の効果に加え、ドレイン電極８のカバレージ不良
による断線や点欠陥等の表示不良が低減できる。また、
本実施の形態では、上記実施の形態１よりもゲート電極
２からの半導体層７パターン延在量Ｌ１が大きくなって
いることから、写真製版装置のアライメントズレによる
ショット間のＴＦＴのリーク電流差がさらに低減でき、
ショットムラや輝度ムラ等の表示不良をさらに抑制する
ことができる。
【００１５】実施の形態３．図３（ａ）は、本発明の実
施の形態３であるＴＦＴアレイ基板のスイッチング素子
であるＴＦＴを示す平面図、図３（ｂ）は図３（ａ）中
Ｃ−Ｃで示す部分の断面図である。なお、図中、同一、
相当部分には同一符号を付し、説明を省略する。上記実
施の形態２では、ゲート電極２端を越えて延びた半導体
層７端とドレイン電極８端が接しているため、半導体層
７及びドレイン電極８上に形成される画素電極９に対し
て大きな段差部を設けることになる。このため、画素電
極９のカバレージ不良を誘発し、パターン断線や充電不
良等の点欠陥不良を発生させる可能性がある。そこで、
本実施の形態では、ドレイン電極８を全て半導体層７上
に設け、且つドレイン電極８端が半導体層７端と重なら
ないようにした。なお、半導体層７のゲート電極２と重
ならない領域の上部は、ドレイン電極８または画素電極
９にほぼ覆われている。本実施の形態によれば、上記実
施の形態２と同様の効果に加え、半導体層７及びドレイ
ン電極８の段差部による画素電極９のカバレージ不良が
低減でき、パターン断線や充電不良等の点欠陥不良を抑
制することができる。
施の形態３であるＴＦＴアレイ基板のスイッチング素子
であるＴＦＴを示す平面図、図３（ｂ）は図３（ａ）中
Ｃ−Ｃで示す部分の断面図である。なお、図中、同一、
相当部分には同一符号を付し、説明を省略する。上記実
施の形態２では、ゲート電極２端を越えて延びた半導体
層７端とドレイン電極８端が接しているため、半導体層
７及びドレイン電極８上に形成される画素電極９に対し
て大きな段差部を設けることになる。このため、画素電
極９のカバレージ不良を誘発し、パターン断線や充電不
良等の点欠陥不良を発生させる可能性がある。そこで、
本実施の形態では、ドレイン電極８を全て半導体層７上
に設け、且つドレイン電極８端が半導体層７端と重なら
ないようにした。なお、半導体層７のゲート電極２と重
ならない領域の上部は、ドレイン電極８または画素電極
９にほぼ覆われている。本実施の形態によれば、上記実
施の形態２と同様の効果に加え、半導体層７及びドレイ
ン電極８の段差部による画素電極９のカバレージ不良が
低減でき、パターン断線や充電不良等の点欠陥不良を抑
制することができる。
【００１６】実施の形態４．図４（ａ）は、本発明の実
施の形態４であるＴＦＴアレイ基板のスイッチング素子
であるＴＦＴを示す平面図、図４（ｂ）は図４（ａ）中
Ｄ−Ｄで示す部分の断面図である。なお、図中、同一、
相当部分には同一符号を付し、説明を省略する。本実施
の形態では、ドレイン電極８は、全てゲート電極２上ま
たはゲート電極２を有するゲート配線３上に設けられて
おり、画素電極９とドレイン電極８を電気的に接続する
コンタクトホール１１をゲート電極２上に形成してい
る。このため、上記実施の形態１から実施の形態３にお
けるＴＦＴアレイ基板に比べ、開口率が向上する。ま
た、ゲート電極２やドレイン電極８による段差部は、半
導体層７端とゲート電極２端を遠ざけることにより緩和
されている。これにより、画素電極９のカバレージ不足
による表示不良が軽減される。本実施の形態によれば、
上記実施の形態１〜実施の形態３と同様の効果に加え、
開口率が向上する。
施の形態４であるＴＦＴアレイ基板のスイッチング素子
であるＴＦＴを示す平面図、図４（ｂ）は図４（ａ）中
Ｄ−Ｄで示す部分の断面図である。なお、図中、同一、
相当部分には同一符号を付し、説明を省略する。本実施
の形態では、ドレイン電極８は、全てゲート電極２上ま
たはゲート電極２を有するゲート配線３上に設けられて
おり、画素電極９とドレイン電極８を電気的に接続する
コンタクトホール１１をゲート電極２上に形成してい
る。このため、上記実施の形態１から実施の形態３にお
けるＴＦＴアレイ基板に比べ、開口率が向上する。ま
た、ゲート電極２やドレイン電極８による段差部は、半
導体層７端とゲート電極２端を遠ざけることにより緩和
されている。これにより、画素電極９のカバレージ不足
による表示不良が軽減される。本実施の形態によれば、
上記実施の形態１〜実施の形態３と同様の効果に加え、
開口率が向上する。
【００１７】実施の形態５．上記実施の形態１におい
て、ＴＦＴを構成する半導体層７について、ゲート電極
２からの半導体層７パターン延在量Ｌ１を３μｍで設計
した場合、製造装置のアライメント精度を考慮すると、
実際の半導体層７パターン延在量Ｌ１の仕上がりは３μ
ｍ以下となる場合がある。このため、光によるＴＦＴリ
ーク電流差に起因するショットムラや輝度ムラ等の表示
不良が発生する可能性がある。そこで、製造装置のアラ
イメント精度を考慮した設計では、ゲート電極２と重な
らない領域の半導体層７端とゲート電極２端の距離すな
わちゲート電極２からの半導体層７パターン延在量Ｌ１
を５μｍ以上とすることが望ましい。
て、ＴＦＴを構成する半導体層７について、ゲート電極
２からの半導体層７パターン延在量Ｌ１を３μｍで設計
した場合、製造装置のアライメント精度を考慮すると、
実際の半導体層７パターン延在量Ｌ１の仕上がりは３μ
ｍ以下となる場合がある。このため、光によるＴＦＴリ
ーク電流差に起因するショットムラや輝度ムラ等の表示
不良が発生する可能性がある。そこで、製造装置のアラ
イメント精度を考慮した設計では、ゲート電極２と重な
らない領域の半導体層７端とゲート電極２端の距離すな
わちゲート電極２からの半導体層７パターン延在量Ｌ１
を５μｍ以上とすることが望ましい。
【００１８】また、ＴＦＴアレイ基板の生産数増加に従
い、基板サイズの大型化は必須であり、それに伴い基板
内における各層のサイドエッチ量分布が拡大する傾向に
ある。基板の大型化によりサイドエッチ量分布が拡大し
た場合、ゲート電極２からの半導体層７パターン延在量
Ｌ１を５μｍと設計しても、光によるＴＦＴリーク電流
差に起因するショットムラが発生する可能性がある。そ
こで、基板内の半導体層７のサイドエッチ量分布を考慮
した設計では、ゲート電極２と重ならない領域の半導体
層７端とゲート電極２端の距離すなわちゲート電極２か
らの半導体層７パターン延在量Ｌ１を７μｍ以上とする
ことが望ましい。
い、基板サイズの大型化は必須であり、それに伴い基板
内における各層のサイドエッチ量分布が拡大する傾向に
ある。基板の大型化によりサイドエッチ量分布が拡大し
た場合、ゲート電極２からの半導体層７パターン延在量
Ｌ１を５μｍと設計しても、光によるＴＦＴリーク電流
差に起因するショットムラが発生する可能性がある。そ
こで、基板内の半導体層７のサイドエッチ量分布を考慮
した設計では、ゲート電極２と重ならない領域の半導体
層７端とゲート電極２端の距離すなわちゲート電極２か
らの半導体層７パターン延在量Ｌ１を７μｍ以上とする
ことが望ましい。
【００１９】以上本発明を上記実施の形態１〜実施の形
態５に基づいて説明したが、本発明は上記実施の形態１
〜実施の形態５に限定されるものではなく、その要旨を
逸脱しない範囲において種々変更可能である。例えば、
本発明の実施の形態ではＴＦＴ構造にチャンネルエッチ
型を用いているが、エッチストッパー型等でも同様の効
果が得られる。
態５に基づいて説明したが、本発明は上記実施の形態１
〜実施の形態５に限定されるものではなく、その要旨を
逸脱しない範囲において種々変更可能である。例えば、
本発明の実施の形態ではＴＦＴ構造にチャンネルエッチ
型を用いているが、エッチストッパー型等でも同様の効
果が得られる。
【００２０】
【発明の効果】以上のように、本発明によれば、薄膜ト
ランジスタを構成する半導体層がゲート電極端を越えて
延びた領域を有し、この領域の半導体層端とゲート電極
端の距離を３μｍ以上とすることにより、製造工程での
写真製版装置のアレイメントズレに起因するショット間
のＴＦＴリーク電流分布の発生を抑制できる。よって、
本発明によるＴＦＴアレイ基板を用いることにより、シ
ョットムラや輝度ムラ等の表示不良が発生しない表示特
性に優れた液晶表示装置を得ることが可能である。
ランジスタを構成する半導体層がゲート電極端を越えて
延びた領域を有し、この領域の半導体層端とゲート電極
端の距離を３μｍ以上とすることにより、製造工程での
写真製版装置のアレイメントズレに起因するショット間
のＴＦＴリーク電流分布の発生を抑制できる。よって、
本発明によるＴＦＴアレイ基板を用いることにより、シ
ョットムラや輝度ムラ等の表示不良が発生しない表示特
性に優れた液晶表示装置を得ることが可能である。
【００２１】また、ドレイン電極を全て半導体層上に設
け、さらにドレイン電極端が半導体層端と重ならないよ
うにすることで、段差部によるドレイン電極及び画素電
極のカバレージ不足を緩和させ、断線や点欠陥等の不良
が低減する効果がある。
け、さらにドレイン電極端が半導体層端と重ならないよ
うにすることで、段差部によるドレイン電極及び画素電
極のカバレージ不足を緩和させ、断線や点欠陥等の不良
が低減する効果がある。
【００２２】さらに、ドレイン電極を全てゲート電極上
またはゲート電極を有するゲート配線上に設けることに
より、開口率の高い液晶表示装置が得られる。
またはゲート電極を有するゲート配線上に設けることに
より、開口率の高い液晶表示装置が得られる。
【図１】 本発明の実施の形態１であるＴＦＴアレイ基
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
【図２】 本発明の実施の形態２であるＴＦＴアレイ基
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
【図３】 本発明の実施の形態３であるＴＦＴアレイ基
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
【図４】 本発明の実施の形態４であるＴＦＴアレイ基
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
板のスイッチング素子であるＴＦＴを示す平面図及び断
面図である。
【図５】 光によるＴＦＴリーク電流とゲート電極から
の半導体層パターン延在量の関係を示す図である。
の半導体層パターン延在量の関係を示す図である。
【図６】 パネル透過率とゲート電極からの半導体層パ
ターン延在量の関係を示す図である。
ターン延在量の関係を示す図である。
【図７】 従来のＴＦＴアレイ基板の構造を示す平面図
及び断面図である。
及び断面図である。
【図８】 ゲート電圧、ソース電圧及び画素電圧の関係
を簡易的に示す図である。
を簡易的に示す図である。
１ 透明絶縁性基板、２ ゲート電極、３ ゲート配
線、４ ソース電極、５ ソース配線、６ ゲート絶縁
膜、７ 半導体層、８ ドレイン電極、９ 画素電極、
１０ 層間絶縁膜、１１ コンタクトホール、１２ ゲ
ート電圧、１３ ソース電圧、１４ 画素電圧。
線、４ ソース電極、５ ソース配線、６ ゲート絶縁
膜、７ 半導体層、８ ドレイン電極、９ 画素電極、
１０ 層間絶縁膜、１１ コンタクトホール、１２ ゲ
ート電圧、１３ ソース電圧、１４ 画素電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｔ Ｆターム(参考） 2H092 HA04 JA24 JA34 JA38 JA41 JA44 JA46 NA01 NA07 NA15 NA16 NA21 PA08 5C094 AA04 AA08 AA10 AA25 AA32 AA42 AA43 AA48 AA53 AA55 BA03 BA43 CA19 CA24 DA13 DB01 DB04 EA04 EA05 EA06 ED03 ED15 FA01 FA02 FB12 FB14 FB15 GB10 JA08 5F110 AA06 AA16 AA26 BB01 CC07 EE04 EE44 FF30 GG26 GG45 HK04 HK33 HL07 HL23 HM05 HM19 NN02 NN24 QQ01
Claims (9)
- 【請求項１】 絶縁性基板上に複数本形成されたゲート
電極を有するゲート配線、上記ゲート配線と交差する複
数本のソース電極を備えたソース配線、上記ゲート電極
上にゲート絶縁膜を介して設けられた半導体層と上記ソ
ース電極及びドレイン電極よりなる薄膜トランジスタ、
上記ドレイン電極と電気的に接続された画素電極を備え
たＴＦＴアレイ基板において、上記半導体層は、上記ゲ
ート電極端を越えて延びた領域を有し、この領域の半導
体層端と上記ゲート電極端の距離を３μｍ以上としたこ
とを特徴とするＴＦＴアレイ基板。 - 【請求項２】 上記半導体層のゲート電極を越えて延び
た領域の上部は、ドレイン電極または画素電極の少なく
とも一方にほぼ覆われていることを特徴とする請求項１
記載のＴＦＴアレイ基板。 - 【請求項３】 上記ドレイン電極は、全て半導体層上に
設けられていることを特徴とする請求項１または請求項
２に記載のＴＦＴアレイ基板。 - 【請求項４】 上記ドレイン電極端は、上記半導体層端
と重ならないように設けられていることを特徴とする請
求項３記載のＴＦＴアレイ基板。 - 【請求項５】 上記ドレイン電極は、全てゲート電極上
またはゲート電極を有するゲート配線上に設けられてい
ることを特徴とする請求項１〜請求項４のいずれか一項
に記載のＴＦＴアレイ基板。 - 【請求項６】 上記薄膜トランジスタ上には層間絶縁膜
が設けられており、この層間絶縁膜は、上記ドレイン電
極と画素電極を接続するためのコンタクトホールを有す
ることを特徴とする請求項１〜請求項５のいずれか一項
に記載のＴＦＴアレイ基板。 - 【請求項７】 上記ゲート電極端を越えて延びた領域の
半導体層端と、上記ゲート電極端の距離を５μｍ以上と
したことを特徴とする請求項１〜請求項６のいずれか一
項に記載のＴＦＴアレイ基板。 - 【請求項８】 上記ゲート電極端を越えて延びた領域の
半導体層端と、上記ゲート電極端の距離を７μｍ以上と
したことを特徴とする請求項１〜請求項７のいずれか一
項に記載のＴＦＴアレイ基板。 - 【請求項９】 請求項１〜請求項８のいずれか一項に記
載のＴＦＴアレイ基板と、透明電極を有する対向電極基
板の間に液晶が配置されていることを特徴とする液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130008A JP2002329726A (ja) | 2001-04-26 | 2001-04-26 | Ｔｆｔアレイ基板及びこれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130008A JP2002329726A (ja) | 2001-04-26 | 2001-04-26 | Ｔｆｔアレイ基板及びこれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329726A true JP2002329726A (ja) | 2002-11-15 |
Family
ID=18978452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001130008A Pending JP2002329726A (ja) | 2001-04-26 | 2001-04-26 | Ｔｆｔアレイ基板及びこれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002329726A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069362A1 (ja) * | 2005-12-15 | 2007-06-21 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| CN100437311C (zh) * | 2006-05-30 | 2008-11-26 | 中华映管股份有限公司 | 画素结构 |
| US8455877B2 (en) | 2009-03-19 | 2013-06-04 | Au Optronics Corporation | Thin film transistor array substrate |
| JP2013109347A (ja) * | 2011-11-17 | 2013-06-06 | Lg Display Co Ltd | Ｆｆｓ方式液晶表示装置用アレイ基板及びその製造方法 |
| JP2018082216A (ja) * | 2007-07-27 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
2001
- 2001-04-26 JP JP2001130008A patent/JP2002329726A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069362A1 (ja) * | 2005-12-15 | 2007-06-21 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| JPWO2007069362A1 (ja) * | 2005-12-15 | 2009-05-21 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| JP4668280B2 (ja) * | 2005-12-15 | 2011-04-13 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| US8089574B2 (en) | 2005-12-15 | 2012-01-03 | Sharp Kabushiki Kaisha | Active matrix substrate, display, and television receiver |
| CN100437311C (zh) * | 2006-05-30 | 2008-11-26 | 中华映管股份有限公司 | 画素结构 |
| JP2018082216A (ja) * | 2007-07-27 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2020144371A (ja) * | 2007-07-27 | 2020-09-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US8455877B2 (en) | 2009-03-19 | 2013-06-04 | Au Optronics Corporation | Thin film transistor array substrate |
| JP2013109347A (ja) * | 2011-11-17 | 2013-06-06 | Lg Display Co Ltd | Ｆｆｓ方式液晶表示装置用アレイ基板及びその製造方法 |
| US8852975B2 (en) | 2011-11-17 | 2014-10-07 | Lg Display Co., Ltd. | Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same |
| US9190423B2 (en) | 2011-11-17 | 2015-11-17 | Lg Display Co., Ltd. | Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same |
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