JP3881160B2 - Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以後ＴＦＴと記す）をスイッチング素子として搭載したアクティブマトリクス型のＴＦＴアレイ基板およびこれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
従来のＴＦＴアレイ基板の構造を図７を用いて説明する。図７（ａ）は従来のＴＦＴアレイ基板の１画素を示す平面図、図７（ｂ）はスイッチング素子であるＴＦＴ部を示す平面図、図７（ｃ）は図７（ｂ）中Ｄ−Ｄ’で示す部分の断面図である。図において、１は透明絶縁性基板、２は透明絶縁性基板１上に複数本形成されたゲート配線およびこのゲート配線に備えられたゲート電極、３はゲート配線２と交差する複数本のソース電極７を備えたソース配線、５はゲート電極２上にゲート絶縁膜４を介して設けられた半導体層であり、この半導体層５に接続されたソース電極７及びドレイン電極６によりＴＦＴが構成されている。また、８は透明導電膜よりなる画素電極で、層間絶縁膜９に設けられたコンタクトホール１０を介してドレイン電極６に接続されている。なお、１１はチャネル幅を示している。
以下に、従来のＴＦＴアレイ基板の製造方法を簡単に説明する。まず、透明絶縁性基板１上に、スパッタ法等によりＣｒ等からなる金属膜を堆積後、写真製版法等によりパターニングし、ゲート電極を備えたゲート配線２を形成する。次に、プラズマＣＶＤ法等によりゲート絶縁膜４と半導体層５を連続して堆積し、半導体層５をパターニングした後、金属膜を堆積しドレイン電極６、ソース電極７およびソース配線３を形成する。次に、ＴＦＴを覆うように窒化シリコン等よりなる層間絶縁膜９を成膜し、コンタクトホール１０を形成後、スパッタ法等によりＩＴＯ等の透明導電膜よりなる画素電極８を形成し、ＴＦＴアレイ基板が完成する。
【０００３】
【発明が解決しようとする課題】
液晶表示装置は、上記のＴＦＴアレイ基板と対向電極基板の間に配置された液晶を、アレイ基板上の画素電極８と対向電極に印加した電圧で制御することにより映像表示を行うものである。この時、画素電極８への印加電圧が表示エリア内で異なると、輝度ムラやショットムラ、フリッカー等の表示不良を起こす。
図８に画素電極電圧と各信号電圧の関係を示す。図において、Ａはゲート電極電圧、Ｂは画素電極電圧、Ｃはソース電極電圧を示している。ゲート電極電圧ＡがＴＦＴをオンさせる充電期間に、画像電極電圧Ｂがソース電極７に印加され、ドレイン電極６を介して画素電極８に伝達される。画素電極電圧Ｂは充電期間中にソース電極電圧Ｃに到達しているが、充電期間から保持期間ヘゲート電極電圧Ａがターンオフするとき、容量カップリング等により画素電極電圧Ｂが低下している。この画素電極８の電圧降下はフィードスルー電圧Ｄであり、以下の式で簡易的に表せられる。なお、式中、△Ｖgd：フィードスルー電圧、Ｃgd：ゲート電極とドレイン電極の寄生容量、Ｃs ：画素電極の補助容量、Ｃlc：液晶容量をそれぞれ示している。
△Ｖgd＝△Ｖ×Ｃgd／（Ｃlc＋Ｃs ＋Ｃgd）
【０００４】
表示エリア内でフィードスルー電圧に差が起る原因のひとつに、ゲート電極２とドレイン電極６の寄生容量（以下Ｃgdと記す）の変動がある。画素やＴＦＴがマトリクス状に配置されているアレイ基板は、写真製版法を用いて各パターンを形成しており、複数のショットを適用して１つの工程が完了する。各ショットにおいて写真製版装置のアライメントずれが生じた場合、ゲート電極２、半導体層５、ソース電極７およびドレイン電極６等のパターン配置関係が各ショット間で異なる。このためゲート電極２とドレイン電極６の重なり面積によって決定されるＣgdがショット間で異なり、その結果各ショット間でフィードスルー電圧に差が生じ、ショットムラやフリッカー等が視認され易くなる。また、ゲート電極電圧Ａがターンオフされるまで、ゲート電極２上のドレイン電極６の外部に形成された半導体層５がドレイン電極６と同電位になり、これもＣgd変動に寄与している。
図７に示す従来のＴＦＴ構造では、ＴＦＴのチャネル幅１１に平行な方向へのアライメントずれによるゲート配線２とドレイン電極６および半導体層５の重なり面積の変動は小さいが、チャネル幅１１に垂直な方向へのアライメントずれに対しては配慮がなされておらず面積の変動が大きいという問題があった。さらに、従来構造では、ゲート配線２に対する負荷容量が大きく、低減することが望ましかった。
また、例えば特開平２−１０３３１号公報では、ゲート電極により生じる段差部上でゲート絶縁膜を介して設けられるドレイン電極の段差部上の長さを、他の部分のドレイン電極幅よりも狭くすることにより、段差部に起因する上下層の短絡発生を低減したＴＦＴアレイ基板が提案されているが、同段差部上の半導体層の幅については記載されていなかった。
【０００５】
本発明は、上記のような問題点を解消するためになされたもので、アレイ基板製造工程における写真製版装置のアライメントずれに起因するショットムラやフリッカー等の表示不良が低減されると共に、ゲート配線に対する負荷容量が低減される高開口率のＴＦＴアレイ基板およびこれを用いた液晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係わるＴＦＴアレイ基板は、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極から延びたドレイン配線に接続された画素電極を備えたＴＦＴアレイ基板において、薄膜トランジスタのソース電極とドレイン電極が対向するチャネル幅の方向がゲート配線と平行な方向に設けられ、ドレイン配線はソース配線と平行な方向に延びており、また、半導体層はこれに重なるドレイン電極およびドレイン配線の部分では、チャネル部分を除いてドレイン電極およびドレイン配線の形状に沿って形成されており、半導体層およびこれに重なるドレイン配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたものである。
さらに、ドレイン電極およびドレイン配線は、ゲート電極上において半導体層と重ならない部分を有するものである。
【０００７】
また、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極に接続された画素配線を有する画素電極を備えたＴＦＴアレイ基板において、ドレイン電極はゲート電極上にのみ設けられ、半導体層およびこれに重なる画素配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたものである。
さらに、ドレイン電極および画素配線は、ゲート電極上において半導体層と重ならない部分を有するものである。
【０００８】
また、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極に接続された画素配線を有する画素電極を備えたＴＦＴアレイ基板において、ドレイン電極はゲート電極上にのみ設けられ、画素配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたものである。
さらに、ドレイン電極は、ゲート電極上において半導体層と重ならない部分を有するものである。
【０００９】
また、本発明に係わる液晶表示装置は、上記いずれかのＴＦＴアレイ基板と、透明電極およびカラーフィルタ等を有する対向電極基板または透明電極を有する対向電極基板の間に液晶が配置されているものである。
【００１０】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図面に基づいて説明する。図１（ａ）は、本発明の実施の形態１におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図、図１（ｂ）は図１（ａ）中Ａ−Ａ’で示す部分の断面図である。図において、１は透明絶縁性基板、２は透明絶縁性基板１上に複数本形成されたゲート配線およびこのゲート配線に備えられたゲート電極、３はゲート配線２と交差する複数本のソース配線で、ソース電極７を備えている。５はゲート電極２上にゲート絶縁膜４を介して設けられた半導体層であり、この半導体層５に接続されたソース電極７及びドレイン電極６によりＴＦＴが構成されている。また、８は透明導電膜よりなる画素電極で、層間絶縁膜９に設けられたコンタクトホール１０を介してドレイン電極６から延びたドレイン配線６ａに接続されている。また、１１はＴＦＴのチャネル幅を示している。本実施の形態では、図１（ａ）に示すように、ＴＦＴのソース電極７とドレイン電極６が対向するチャネル幅１１の方向が、ゲート配線２と平行な方向に設けられ、ドレイン配線６ａはソース配線３と平行な方向に延びている。また、半導体層５はこれに重なるドレイン電極６およびドレイン配線６ａの部分では、チャネル部分を除いてドレイン電極６およびドレイン配線６ａの形状に沿って形成されており、半導体層５およびこれに重なるドレイン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けたものである。
【００１１】
本実施の形態におけるＴＦＴアレイ基板の製造方法を簡単に説明する。まず、透明絶縁性基板１上に、スパッタ法等によりＣｒ等からなる金属膜を堆積後、写真製版法等によりレジストを露光後パターニングし、ゲート電極を備えたゲート配線２を形成する。次に、プラズマＣＶＤ法等によりゲート絶縁膜４と半導体層５を連続して堆積し、半導体層５をパターニングした後、Ｃｒ等からなる金属膜をスパッタ法等により堆積し、ドレイン電極６及びドレイン配線６ａ、ソース配線３およびソース電極７を形成する。次に、ＴＦＴを覆うように窒化シリコン等よりなる層間絶縁膜９を成膜し、ドレイン配線６ａと画素電極８を接続するコンタクトホール１０を形成後、スパッタ法等によりＩＴＯ等の透明導電膜を成膜し、画素電極８をパターン形成して本実施の形態におけるＴＦＴアレイ基板が完成する。さらに、このＴＦＴアレイ基板と、透明電極およびカラーフィルタ等を有する対向電極基板または透明電極を有する対向電極基板の間に液晶を配置することにより、本実施の形態における液晶表示装置が得られる。
【００１２】
本実施の形態では、半導体層５およびこれに重なるドレイン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けた。これにより、ゲート電極２、ドレイン電極６およびソース電極７をパターン形成する際に用いる写真製版装置のアライメントずれにより生じる各ショット間のゲート電極２とドレイン電極６の重なり面積の差が、従来のＴＦＴ構造（図７（ｂ）参照）に比べ小さくなるため、フィードスルー電圧のパラメータであるＣgdの変動を低減でき、ショットムラやフリッカー等の表示不良の発生を抑制できる。また、Ｃgdに寄与するゲート電極２端を跨ぐ半導体層５の幅も狭く設けることにより、Ｃgd変動を防ぐことができる。特に、従来のＴＦＴ構造では、チャネル幅に平行な方向のアライメントずれしか考慮されていなかったが、本実施の形態では垂直方向のアライメントずれを考慮したことにより、あらゆる方向のアライメントずれによるＣgdの変動を低減できるものである。
なお、ゲート電極２上に形成された半導体層５はＣgdに寄与しており、図１（ａ）中Ｌ１で示すドレイン電極６の一辺と半導体層５の一辺の距離について、Ｌ１が約５μｍ以上になると半導体層５に起因するフィードスルー電圧が急激に増加するため、Ｌ１は５μｍ以下に設計することが望ましい。
また、従来のＴＦＴ構造では、ドレイン電極６がゲート絶縁膜４を介してゲート電極２端を跨ぐ段差部分において、ゲート電極２とドレイン電極６の短絡が発生しやすいという問題があったが、本実施の形態ではドレイン配線６ａを採用することにより段差部分におけるドレイン電極の幅を狭くしたので、短絡の発生確率が減少し、さらにドレイン配線６ａの膜厚を厚くすることにより断線も防止できる。
【００１３】
実施の形態２．
図２は、本発明の実施の形態２におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図である。図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態では、上記実施の形態１と同様に、半導体層５およびこれに重なるドレイン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設け、さらに、ドレイン電極６およびドレイン配線６ａがゲート電極２上において半導体層５と重ならない部分を有するようにした。これにより、ゲート電極２上においてドレイン電極６からはみ出した半導体層５の面積を上記実施の形態１よりも小さくしている。
【００１４】
上記実施の形態１に示したＴＦＴ構造（図１（ａ））では、ゲート電極２上において、ドレイン電極６からはみ出した半導体層５の面積が大きいため、フィードスルー電圧に影響を与える可能性がある。そこで、本実施の形態では、ゲート電極２上においてドレイン電極６及びドレイン配線６ａの一部を半導体層５と重ならないように配置し、ドレイン電極６からはみ出した半導体層５すなわちドレイン電極６と同電位になる半導体層５の面積を小さくすることで、フィードスルー電圧のパラメーターであるＣgdの値がドレイン電極６とゲート電極２の重なり面積でほぼ決定されるようにしたものである。
【００１５】
本実施の形態によれば、上記実施の形態１と同様の効果に加え、ドレイン電極６からはみ出した半導体層５の面積を小さくすることにより、Ｃgdに寄与するドレイン電極６からはみ出した半導体層５とゲート電極２で形成される容量を小さくすることができるため、フィードスルー電圧の増加を抑制でき、ショットムラやフリッカーの発生をさらに抑制できる。
【００１６】
実施の形態３．
図３（ａ）は、本発明の実施の形態３におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図、図３（ｂ）は図３（ａ）中Ｂ−Ｂ’で示す部分の断面図である。図において、８ａは画素電極８から延びてドレイン電極６に接続された画素配線である。なお、図中、同一、相当部分には同一符号を付している。また、本実施の形態におけるＴＦＴアレイ基板の製造方法は、画素配線８ａを有する画素電極８をパターン形成し、コンタクトホール１０にてドレイン電極６と画素配線８ａを接続する以外は上記実施の形態１とほぼ同様であるため説明を省略する。
【００１７】
本実施の形態では、ＴＦＴのドレイン電極６をゲート電極２上の半導体層５上に設け、このドレイン電極６上にコンタクトホール１０を設け、ドレイン電極６と画素配線８ａを電気的に接続したＴＦＴアレイ基板において、ドレイン電極６はゲート電極２上にのみ設けられ、半導体層５およびこれに重なる画素配線８ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けたものである。これにより、従来のＴＦＴ構造（図７（ｂ）参照）に比べ、写真製版装置のアライメントずれにより生じる各ショット間のゲート電極２とドレイン電極６（および画素配線８ａ）の重なり面積の差が小さくなるため、フィードスルー電圧のパラメータであるＣgdの変動を低減でき、ショットムラやフリッカーの発生を抑制できる。
なお、ゲート電極２上に形成された半導体層５はＣgdに寄与しており、図３（ａ）中Ｌ２で示すドレイン電極６の一辺と半導体層５の一辺の距離について、Ｌ２が約５μｍ以上になると半導体層５に起因するフィードスルー電圧が急激に増加するため、Ｌ２は５μｍ以下に設計することが望ましい。
【００１８】
実施の形態４
図４は、本発明の実施の形態４におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図である。図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態では、上記実施の形態３と同様に、半導体層５およびこれに重なる画素配線８ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設け、さらに、ドレイン電極６および画素配線８ａがゲート電極２上において半導体層５と重ならない部分を有するようにした。これにより、ゲート電極２上においてドレイン電極６および画素配線８ａからはみ出した半導体層５の面積を上記実施の形態３よりも小さくしている。
本実施の形態によれば、上記実施の形態３と同様の効果に加え、Ｃgdの要因となるドレイン電極６および画素配線８ａからはみ出した半導体層５とゲート電極２で形成される容量を小さくすることができるため、フィードスルー電圧の増加を抑制でき、ショットムラやフリッカーの発生をさらに抑制できる。
【００１９】
実施の形態５．
図５（ａ）は、本発明の実施の形態５におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図、図５（ｂ）は図５（ａ）中Ｃ−Ｃ’で示す部分の断面図である。図中、同一、相当部分には同一符号を付し説明を省略する。
本実施の形態では、ＴＦＴのドレイン電極６をゲート電極２上の半導体層５上に設け、このドレイン電極６上にコンタクトホール１０を設け、ドレイン電極６と画素配線８ａを電気的に接続したＴＦＴアレイ基板において、ドレイン電極６はゲート電極２上にのみ設けられ、画素配線８ａのゲート電極２端を跨ぐ段差部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けたものである。これにより、従来のＴＦＴ構造（図７（ｂ）参照）に比べ、写真製版装置のアライメントずれにより生じる各ショット間のゲート電極２とドレイン電極６（および画素配線８ａ）の重なり面積の差が小さくなるため、フィードスルー電圧のパラメータであるＣgd変動を低減でき、ショットムラやフリッカーの発生を抑制できる。
なお、ゲート電極２上に形成された半導体層５はＣgdに寄与しており、図５（ａ）中Ｌ３で示すドレイン電極６の一辺と半導体層５の一辺の距離について、Ｌ３が約５μｍ以上になると半導体層５に起因するフィードスルー電圧が急激に増加するため、Ｌ３は５μｍ以下に設計することが望ましい。
【００２０】
実施の形態６．
図６は、本発明の実施の形態６におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図である。図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態では、上記実施の形態５と同様に、画素配線８ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設け、さらに、ドレイン電極６がゲート電極２上において半導体層５と重ならない部分を有するようにした。これにより、ゲート電極２上においてドレイン電極６からはみ出した半導体層５の面積を上記実施の形態５よりも小さくしている。
本実施の形態によれば、上記実施の形態５と同様の効果に加え、Ｃgdに寄与するドレイン電極６からはみ出した半導体層５とゲート電極２で形成される容量を小さくすることができるため、フィードスルー電圧の増加を抑制でき、ショットムラやフリッカーの発生をさらに抑制できる。
【００２１】
なお、上記実施の形態１〜実施の形態６におけるドレイン電極６、ドレイン配線６ａおよび画素配線８ａ、半導体層５の形状は、図に示す形状に限定されるものではなく、ドレイン配線６ａまたは画素配線８ａのゲート電極２端を跨ぐ部分の幅がＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けられていれば、任意のパターンでも同様の効果が期待できる。
また、ＴＦＴを形成するゲート電極２、半導体層５およびドレイン電極６のパターンを設計するにあたり、ショット間のアライメントずれ発生によるフィードスルー電圧の変化を約１５０ｍＶ以下にすることが望ましい。
また、本発明は上記実施の形態１〜実施の形態６で説明したＴＦＴ構造にのみ適用されるものではなく、例えば、ゲート配線から突起状に引き出されたゲート電極上にドレイン電極およびソース電極を形成して構築したＴＦＴにおいても、ゲート電極による段差部上の画素と電気的に接続されているドレイン配線または画素配線等の金属パターンと半導体層の幅をＴＦＴのチャネル幅よりも狭く設けることにより、同様の効果が得られる。
【００２２】
【発明の効果】
以上のように、本発明によれば、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極から延びたドレイン配線に接続された画素電極を備えたＴＦＴアレイ基板において、薄膜トランジスタのソース電極とドレイン電極が対向するチャネル幅の方向がゲート配線と平行な方向に設けられ、ドレイン配線はソース配線と平行な方向に延びており、また、半導体層はこれに重なるドレイン電極およびドレイン配線の部分では、チャネル部分を除いてドレイン電極およびドレイン配線の形状に沿って形成されており、半導体層およびこれに重なるドレイン配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたので、ゲート配線、ドレイン電極およびソース電極をパターン形成する際に用いる写真製版装置のアライメントずれにより生じる各ショット間のゲート電極とドレイン電極の重なり面積の差が小さくなり、これによりフィードスルー電圧のパラメーターであるゲート電極とドレイン電極の寄生容量の変動を低減できるため、ショットムラやフリッカー等の表示不良の発生を抑制できると共に、ゲート配線に対する負荷容量が低減される高開口率のＴＦＴアレイ基板を得ることができる。
【００２３】
また、ドレイン電極およびドレイン配線がゲート電極上において半導体層と重ならない部分を有するようにし、これによりゲート電極上においてドレイン電極およびドレイン配線からはみ出した半導体層の面積を小さくしたので、ドレイン電極からはみ出した半導体層とゲート電極で形成される容量が小さくなり、フィールドスルー電圧にほとんど影響を与えないため、ショットムラやフリッカー等の表示不良の発生をさらに抑制できる。また、本発明によれば、従来のＴＦＴ構造よりもゲート配線に対する負荷容量を低減することができる。さらに、画素配線を採用することにより、従来よりも高開口率のＴＦＴアレイ基板を得ることができ、表示特性に優れた液晶表示装置が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１であるＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図２】 本発明の実施の形態２であるＴＦＴアレイ基板の構造を示す平面図である。
【図３】 本発明の実施の形態３であるＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図４】 本発明の実施の形態４であるＴＦＴアレイ基板の構造を示す平面図である。
【図５】 本発明の実施の形態５であるＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図６】 本発明の実施の形態６であるＴＦＴアレイ基板の構造を示す平面図である。
【図７】 従来のＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図８】 画素電極電圧と各信号電圧の関係を示す図である。
【符号の説明】
１ 透明絶縁性基板、２ ゲート電極およびゲート配線、３ ソース配線、
４ ゲート絶縁膜、５ 半導体層、６ ドレイン電極、６ａ ドレイン配線、
７ ソース電極、８ 画素電極、８ａ 画素配線、９ 層間絶縁膜、
１０ コンタクトホール、１１ チャネル幅。
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以後ＴＦＴと記す）をスイッチング素子として搭載したアクティブマトリクス型のＴＦＴアレイ基板およびこれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
従来のＴＦＴアレイ基板の構造を図７を用いて説明する。図７（ａ）は従来のＴＦＴアレイ基板の１画素を示す平面図、図７（ｂ）はスイッチング素子であるＴＦＴ部を示す平面図、図７（ｃ）は図７（ｂ）中Ｄ−Ｄ’で示す部分の断面図である。図において、１は透明絶縁性基板、２は透明絶縁性基板１上に複数本形成されたゲート配線およびこのゲート配線に備えられたゲート電極、３はゲート配線２と交差する複数本のソース電極７を備えたソース配線、５はゲート電極２上にゲート絶縁膜４を介して設けられた半導体層であり、この半導体層５に接続されたソース電極７及びドレイン電極６によりＴＦＴが構成されている。また、８は透明導電膜よりなる画素電極で、層間絶縁膜９に設けられたコンタクトホール１０を介してドレイン電極６に接続されている。なお、１１はチャネル幅を示している。
以下に、従来のＴＦＴアレイ基板の製造方法を簡単に説明する。まず、透明絶縁性基板１上に、スパッタ法等によりＣｒ等からなる金属膜を堆積後、写真製版法等によりパターニングし、ゲート電極を備えたゲート配線２を形成する。次に、プラズマＣＶＤ法等によりゲート絶縁膜４と半導体層５を連続して堆積し、半導体層５をパターニングした後、金属膜を堆積しドレイン電極６、ソース電極７およびソース配線３を形成する。次に、ＴＦＴを覆うように窒化シリコン等よりなる層間絶縁膜９を成膜し、コンタクトホール１０を形成後、スパッタ法等によりＩＴＯ等の透明導電膜よりなる画素電極８を形成し、ＴＦＴアレイ基板が完成する。
【０００３】
【発明が解決しようとする課題】
液晶表示装置は、上記のＴＦＴアレイ基板と対向電極基板の間に配置された液晶を、アレイ基板上の画素電極８と対向電極に印加した電圧で制御することにより映像表示を行うものである。この時、画素電極８への印加電圧が表示エリア内で異なると、輝度ムラやショットムラ、フリッカー等の表示不良を起こす。
図８に画素電極電圧と各信号電圧の関係を示す。図において、Ａはゲート電極電圧、Ｂは画素電極電圧、Ｃはソース電極電圧を示している。ゲート電極電圧ＡがＴＦＴをオンさせる充電期間に、画像電極電圧Ｂがソース電極７に印加され、ドレイン電極６を介して画素電極８に伝達される。画素電極電圧Ｂは充電期間中にソース電極電圧Ｃに到達しているが、充電期間から保持期間ヘゲート電極電圧Ａがターンオフするとき、容量カップリング等により画素電極電圧Ｂが低下している。この画素電極８の電圧降下はフィードスルー電圧Ｄであり、以下の式で簡易的に表せられる。なお、式中、△Ｖgd：フィードスルー電圧、Ｃgd：ゲート電極とドレイン電極の寄生容量、Ｃs ：画素電極の補助容量、Ｃlc：液晶容量をそれぞれ示している。
△Ｖgd＝△Ｖ×Ｃgd／（Ｃlc＋Ｃs ＋Ｃgd）
【０００４】
表示エリア内でフィードスルー電圧に差が起る原因のひとつに、ゲート電極２とドレイン電極６の寄生容量（以下Ｃgdと記す）の変動がある。画素やＴＦＴがマトリクス状に配置されているアレイ基板は、写真製版法を用いて各パターンを形成しており、複数のショットを適用して１つの工程が完了する。各ショットにおいて写真製版装置のアライメントずれが生じた場合、ゲート電極２、半導体層５、ソース電極７およびドレイン電極６等のパターン配置関係が各ショット間で異なる。このためゲート電極２とドレイン電極６の重なり面積によって決定されるＣgdがショット間で異なり、その結果各ショット間でフィードスルー電圧に差が生じ、ショットムラやフリッカー等が視認され易くなる。また、ゲート電極電圧Ａがターンオフされるまで、ゲート電極２上のドレイン電極６の外部に形成された半導体層５がドレイン電極６と同電位になり、これもＣgd変動に寄与している。
図７に示す従来のＴＦＴ構造では、ＴＦＴのチャネル幅１１に平行な方向へのアライメントずれによるゲート配線２とドレイン電極６および半導体層５の重なり面積の変動は小さいが、チャネル幅１１に垂直な方向へのアライメントずれに対しては配慮がなされておらず面積の変動が大きいという問題があった。さらに、従来構造では、ゲート配線２に対する負荷容量が大きく、低減することが望ましかった。
また、例えば特開平２−１０３３１号公報では、ゲート電極により生じる段差部上でゲート絶縁膜を介して設けられるドレイン電極の段差部上の長さを、他の部分のドレイン電極幅よりも狭くすることにより、段差部に起因する上下層の短絡発生を低減したＴＦＴアレイ基板が提案されているが、同段差部上の半導体層の幅については記載されていなかった。
【０００５】
本発明は、上記のような問題点を解消するためになされたもので、アレイ基板製造工程における写真製版装置のアライメントずれに起因するショットムラやフリッカー等の表示不良が低減されると共に、ゲート配線に対する負荷容量が低減される高開口率のＴＦＴアレイ基板およびこれを用いた液晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係わるＴＦＴアレイ基板は、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極から延びたドレイン配線に接続された画素電極を備えたＴＦＴアレイ基板において、薄膜トランジスタのソース電極とドレイン電極が対向するチャネル幅の方向がゲート配線と平行な方向に設けられ、ドレイン配線はソース配線と平行な方向に延びており、また、半導体層はこれに重なるドレイン電極およびドレイン配線の部分では、チャネル部分を除いてドレイン電極およびドレイン配線の形状に沿って形成されており、半導体層およびこれに重なるドレイン配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたものである。
さらに、ドレイン電極およびドレイン配線は、ゲート電極上において半導体層と重ならない部分を有するものである。
【０００７】
また、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極に接続された画素配線を有する画素電極を備えたＴＦＴアレイ基板において、ドレイン電極はゲート電極上にのみ設けられ、半導体層およびこれに重なる画素配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたものである。
さらに、ドレイン電極および画素配線は、ゲート電極上において半導体層と重ならない部分を有するものである。
【０００８】
また、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極に接続された画素配線を有する画素電極を備えたＴＦＴアレイ基板において、ドレイン電極はゲート電極上にのみ設けられ、画素配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたものである。
さらに、ドレイン電極は、ゲート電極上において半導体層と重ならない部分を有するものである。
【０００９】
また、本発明に係わる液晶表示装置は、上記いずれかのＴＦＴアレイ基板と、透明電極およびカラーフィルタ等を有する対向電極基板または透明電極を有する対向電極基板の間に液晶が配置されているものである。
【００１０】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図面に基づいて説明する。図１（ａ）は、本発明の実施の形態１におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図、図１（ｂ）は図１（ａ）中Ａ−Ａ’で示す部分の断面図である。図において、１は透明絶縁性基板、２は透明絶縁性基板１上に複数本形成されたゲート配線およびこのゲート配線に備えられたゲート電極、３はゲート配線２と交差する複数本のソース配線で、ソース電極７を備えている。５はゲート電極２上にゲート絶縁膜４を介して設けられた半導体層であり、この半導体層５に接続されたソース電極７及びドレイン電極６によりＴＦＴが構成されている。また、８は透明導電膜よりなる画素電極で、層間絶縁膜９に設けられたコンタクトホール１０を介してドレイン電極６から延びたドレイン配線６ａに接続されている。また、１１はＴＦＴのチャネル幅を示している。本実施の形態では、図１（ａ）に示すように、ＴＦＴのソース電極７とドレイン電極６が対向するチャネル幅１１の方向が、ゲート配線２と平行な方向に設けられ、ドレイン配線６ａはソース配線３と平行な方向に延びている。また、半導体層５はこれに重なるドレイン電極６およびドレイン配線６ａの部分では、チャネル部分を除いてドレイン電極６およびドレイン配線６ａの形状に沿って形成されており、半導体層５およびこれに重なるドレイン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けたものである。
【００１１】
本実施の形態におけるＴＦＴアレイ基板の製造方法を簡単に説明する。まず、透明絶縁性基板１上に、スパッタ法等によりＣｒ等からなる金属膜を堆積後、写真製版法等によりレジストを露光後パターニングし、ゲート電極を備えたゲート配線２を形成する。次に、プラズマＣＶＤ法等によりゲート絶縁膜４と半導体層５を連続して堆積し、半導体層５をパターニングした後、Ｃｒ等からなる金属膜をスパッタ法等により堆積し、ドレイン電極６及びドレイン配線６ａ、ソース配線３およびソース電極７を形成する。次に、ＴＦＴを覆うように窒化シリコン等よりなる層間絶縁膜９を成膜し、ドレイン配線６ａと画素電極８を接続するコンタクトホール１０を形成後、スパッタ法等によりＩＴＯ等の透明導電膜を成膜し、画素電極８をパターン形成して本実施の形態におけるＴＦＴアレイ基板が完成する。さらに、このＴＦＴアレイ基板と、透明電極およびカラーフィルタ等を有する対向電極基板または透明電極を有する対向電極基板の間に液晶を配置することにより、本実施の形態における液晶表示装置が得られる。
【００１２】
本実施の形態では、半導体層５およびこれに重なるドレイン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けた。これにより、ゲート電極２、ドレイン電極６およびソース電極７をパターン形成する際に用いる写真製版装置のアライメントずれにより生じる各ショット間のゲート電極２とドレイン電極６の重なり面積の差が、従来のＴＦＴ構造（図７（ｂ）参照）に比べ小さくなるため、フィードスルー電圧のパラメータであるＣgdの変動を低減でき、ショットムラやフリッカー等の表示不良の発生を抑制できる。また、Ｃgdに寄与するゲート電極２端を跨ぐ半導体層５の幅も狭く設けることにより、Ｃgd変動を防ぐことができる。特に、従来のＴＦＴ構造では、チャネル幅に平行な方向のアライメントずれしか考慮されていなかったが、本実施の形態では垂直方向のアライメントずれを考慮したことにより、あらゆる方向のアライメントずれによるＣgdの変動を低減できるものである。
なお、ゲート電極２上に形成された半導体層５はＣgdに寄与しており、図１（ａ）中Ｌ１で示すドレイン電極６の一辺と半導体層５の一辺の距離について、Ｌ１が約５μｍ以上になると半導体層５に起因するフィードスルー電圧が急激に増加するため、Ｌ１は５μｍ以下に設計することが望ましい。
また、従来のＴＦＴ構造では、ドレイン電極６がゲート絶縁膜４を介してゲート電極２端を跨ぐ段差部分において、ゲート電極２とドレイン電極６の短絡が発生しやすいという問題があったが、本実施の形態ではドレイン配線６ａを採用することにより段差部分におけるドレイン電極の幅を狭くしたので、短絡の発生確率が減少し、さらにドレイン配線６ａの膜厚を厚くすることにより断線も防止できる。
【００１３】
実施の形態２．
図２は、本発明の実施の形態２におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図である。図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態では、上記実施の形態１と同様に、半導体層５およびこれに重なるドレイン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設け、さらに、ドレイン電極６およびドレイン配線６ａがゲート電極２上において半導体層５と重ならない部分を有するようにした。これにより、ゲート電極２上においてドレイン電極６からはみ出した半導体層５の面積を上記実施の形態１よりも小さくしている。
【００１４】
上記実施の形態１に示したＴＦＴ構造（図１（ａ））では、ゲート電極２上において、ドレイン電極６からはみ出した半導体層５の面積が大きいため、フィードスルー電圧に影響を与える可能性がある。そこで、本実施の形態では、ゲート電極２上においてドレイン電極６及びドレイン配線６ａの一部を半導体層５と重ならないように配置し、ドレイン電極６からはみ出した半導体層５すなわちドレイン電極６と同電位になる半導体層５の面積を小さくすることで、フィードスルー電圧のパラメーターであるＣgdの値がドレイン電極６とゲート電極２の重なり面積でほぼ決定されるようにしたものである。
【００１５】
本実施の形態によれば、上記実施の形態１と同様の効果に加え、ドレイン電極６からはみ出した半導体層５の面積を小さくすることにより、Ｃgdに寄与するドレイン電極６からはみ出した半導体層５とゲート電極２で形成される容量を小さくすることができるため、フィードスルー電圧の増加を抑制でき、ショットムラやフリッカーの発生をさらに抑制できる。
【００１６】
実施の形態３．
図３（ａ）は、本発明の実施の形態３におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図、図３（ｂ）は図３（ａ）中Ｂ−Ｂ’で示す部分の断面図である。図において、８ａは画素電極８から延びてドレイン電極６に接続された画素配線である。なお、図中、同一、相当部分には同一符号を付している。また、本実施の形態におけるＴＦＴアレイ基板の製造方法は、画素配線８ａを有する画素電極８をパターン形成し、コンタクトホール１０にてドレイン電極６と画素配線８ａを接続する以外は上記実施の形態１とほぼ同様であるため説明を省略する。
【００１７】
本実施の形態では、ＴＦＴのドレイン電極６をゲート電極２上の半導体層５上に設け、このドレイン電極６上にコンタクトホール１０を設け、ドレイン電極６と画素配線８ａを電気的に接続したＴＦＴアレイ基板において、ドレイン電極６はゲート電極２上にのみ設けられ、半導体層５およびこれに重なる画素配線８ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けたものである。これにより、従来のＴＦＴ構造（図７（ｂ）参照）に比べ、写真製版装置のアライメントずれにより生じる各ショット間のゲート電極２とドレイン電極６（および画素配線８ａ）の重なり面積の差が小さくなるため、フィードスルー電圧のパラメータであるＣgdの変動を低減でき、ショットムラやフリッカーの発生を抑制できる。
なお、ゲート電極２上に形成された半導体層５はＣgdに寄与しており、図３（ａ）中Ｌ２で示すドレイン電極６の一辺と半導体層５の一辺の距離について、Ｌ２が約５μｍ以上になると半導体層５に起因するフィードスルー電圧が急激に増加するため、Ｌ２は５μｍ以下に設計することが望ましい。
【００１８】
実施の形態４
図４は、本発明の実施の形態４におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図である。図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態では、上記実施の形態３と同様に、半導体層５およびこれに重なる画素配線８ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設け、さらに、ドレイン電極６および画素配線８ａがゲート電極２上において半導体層５と重ならない部分を有するようにした。これにより、ゲート電極２上においてドレイン電極６および画素配線８ａからはみ出した半導体層５の面積を上記実施の形態３よりも小さくしている。
本実施の形態によれば、上記実施の形態３と同様の効果に加え、Ｃgdの要因となるドレイン電極６および画素配線８ａからはみ出した半導体層５とゲート電極２で形成される容量を小さくすることができるため、フィードスルー電圧の増加を抑制でき、ショットムラやフリッカーの発生をさらに抑制できる。
【００１９】
実施の形態５．
図５（ａ）は、本発明の実施の形態５におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図、図５（ｂ）は図５（ａ）中Ｃ−Ｃ’で示す部分の断面図である。図中、同一、相当部分には同一符号を付し説明を省略する。
本実施の形態では、ＴＦＴのドレイン電極６をゲート電極２上の半導体層５上に設け、このドレイン電極６上にコンタクトホール１０を設け、ドレイン電極６と画素配線８ａを電気的に接続したＴＦＴアレイ基板において、ドレイン電極６はゲート電極２上にのみ設けられ、画素配線８ａのゲート電極２端を跨ぐ段差部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けたものである。これにより、従来のＴＦＴ構造（図７（ｂ）参照）に比べ、写真製版装置のアライメントずれにより生じる各ショット間のゲート電極２とドレイン電極６（および画素配線８ａ）の重なり面積の差が小さくなるため、フィードスルー電圧のパラメータであるＣgd変動を低減でき、ショットムラやフリッカーの発生を抑制できる。
なお、ゲート電極２上に形成された半導体層５はＣgdに寄与しており、図５（ａ）中Ｌ３で示すドレイン電極６の一辺と半導体層５の一辺の距離について、Ｌ３が約５μｍ以上になると半導体層５に起因するフィードスルー電圧が急激に増加するため、Ｌ３は５μｍ以下に設計することが望ましい。
【００２０】
実施の形態６．
図６は、本発明の実施の形態６におけるＴＦＴアレイ基板のスイッチング素子であるＴＦＴ部を示す平面図である。図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態では、上記実施の形態５と同様に、画素配線８ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設け、さらに、ドレイン電極６がゲート電極２上において半導体層５と重ならない部分を有するようにした。これにより、ゲート電極２上においてドレイン電極６からはみ出した半導体層５の面積を上記実施の形態５よりも小さくしている。
本実施の形態によれば、上記実施の形態５と同様の効果に加え、Ｃgdに寄与するドレイン電極６からはみ出した半導体層５とゲート電極２で形成される容量を小さくすることができるため、フィードスルー電圧の増加を抑制でき、ショットムラやフリッカーの発生をさらに抑制できる。
【００２１】
なお、上記実施の形態１〜実施の形態６におけるドレイン電極６、ドレイン配線６ａおよび画素配線８ａ、半導体層５の形状は、図に示す形状に限定されるものではなく、ドレイン配線６ａまたは画素配線８ａのゲート電極２端を跨ぐ部分の幅がＴＦＴのチャネル幅１１であるドレイン電極６の幅よりも狭く設けられていれば、任意のパターンでも同様の効果が期待できる。
また、ＴＦＴを形成するゲート電極２、半導体層５およびドレイン電極６のパターンを設計するにあたり、ショット間のアライメントずれ発生によるフィードスルー電圧の変化を約１５０ｍＶ以下にすることが望ましい。
また、本発明は上記実施の形態１〜実施の形態６で説明したＴＦＴ構造にのみ適用されるものではなく、例えば、ゲート配線から突起状に引き出されたゲート電極上にドレイン電極およびソース電極を形成して構築したＴＦＴにおいても、ゲート電極による段差部上の画素と電気的に接続されているドレイン配線または画素配線等の金属パターンと半導体層の幅をＴＦＴのチャネル幅よりも狭く設けることにより、同様の効果が得られる。
【００２２】
【発明の効果】
以上のように、本発明によれば、絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線と、このゲート配線と交差する複数本のソース電極を備えたソース配線と、ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続されたソース電極及びドレイン電極よりなる薄膜トランジスタと、ドレイン電極から延びたドレイン配線に接続された画素電極を備えたＴＦＴアレイ基板において、薄膜トランジスタのソース電極とドレイン電極が対向するチャネル幅の方向がゲート配線と平行な方向に設けられ、ドレイン配線はソース配線と平行な方向に延びており、また、半導体層はこれに重なるドレイン電極およびドレイン配線の部分では、チャネル部分を除いてドレイン電極およびドレイン配線の形状に沿って形成されており、半導体層およびこれに重なるドレイン配線のゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅であるドレイン電極幅よりも狭く設けたので、ゲート配線、ドレイン電極およびソース電極をパターン形成する際に用いる写真製版装置のアライメントずれにより生じる各ショット間のゲート電極とドレイン電極の重なり面積の差が小さくなり、これによりフィードスルー電圧のパラメーターであるゲート電極とドレイン電極の寄生容量の変動を低減できるため、ショットムラやフリッカー等の表示不良の発生を抑制できると共に、ゲート配線に対する負荷容量が低減される高開口率のＴＦＴアレイ基板を得ることができる。
【００２３】
また、ドレイン電極およびドレイン配線がゲート電極上において半導体層と重ならない部分を有するようにし、これによりゲート電極上においてドレイン電極およびドレイン配線からはみ出した半導体層の面積を小さくしたので、ドレイン電極からはみ出した半導体層とゲート電極で形成される容量が小さくなり、フィールドスルー電圧にほとんど影響を与えないため、ショットムラやフリッカー等の表示不良の発生をさらに抑制できる。また、本発明によれば、従来のＴＦＴ構造よりもゲート配線に対する負荷容量を低減することができる。さらに、画素配線を採用することにより、従来よりも高開口率のＴＦＴアレイ基板を得ることができ、表示特性に優れた液晶表示装置が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１であるＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図２】 本発明の実施の形態２であるＴＦＴアレイ基板の構造を示す平面図である。
【図３】 本発明の実施の形態３であるＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図４】 本発明の実施の形態４であるＴＦＴアレイ基板の構造を示す平面図である。
【図５】 本発明の実施の形態５であるＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図６】 本発明の実施の形態６であるＴＦＴアレイ基板の構造を示す平面図である。
【図７】 従来のＴＦＴアレイ基板の構造を示す平面図および断面図である。
【図８】 画素電極電圧と各信号電圧の関係を示す図である。
【符号の説明】
１ 透明絶縁性基板、２ ゲート電極およびゲート配線、３ ソース配線、
４ ゲート絶縁膜、５ 半導体層、６ ドレイン電極、６ａ ドレイン配線、
７ ソース電極、８ 画素電極、８ａ 画素配線、９ 層間絶縁膜、
１０ コンタクトホール、１１ チャネル幅。
Claims (7)
- 絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線、上記ゲート配線と交差する複数本のソース電極を備えたソース配線、上記ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続された上記ソース電極及びドレイン電極よりなる薄膜トランジスタ、上記ドレイン電極から延びたドレイン配線に接続された画素電極を備えたＴＦＴアレイ基板において、
上記薄膜トランジスタの上記ソース電極と上記ドレイン電極が対向するチャネル幅の方向が上記ゲート配線と平行な方向に設けられ、上記ドレイン配線は上記ソース配線と平行な方向に延びており、また、上記半導体層はこれに重なる上記ドレイン電極および上記ドレイン配線の部分では、上記チャネル部分を除いて上記ドレイン電極および上記ドレイン配線の形状に沿って形成されており、上記半導体層およびこれに重なる上記ドレイン配線の上記ゲート電極端を跨ぐ部分の幅を、上記薄膜トランジスタのチャネル幅である上記ドレイン電極幅よりも狭く設けたことを特徴とするＴＦＴアレイ基板。 - ドレイン電極およびドレイン配線は、ゲート電極上において半導体層と重ならない部分を有することを特徴とする請求項１記載のＴＦＴアレイ基板。
- 絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線、上記ゲート配線と交差する複数本のソース電極を備えたソース配線、上記ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続された上記ソース電極及びドレイン電極よりなる薄膜トランジスタ、上記ドレイン電極に接続された画素配線を有する画素電極を備えたＴＦＴアレイ基板において、
上記ドレイン電極は上記ゲート電極上にのみ設けられ、上記半導体層およびこれに重なる上記画素配線の上記ゲート電極端を跨ぐ部分の幅を、上記薄膜トランジスタのチャネル幅である上記ドレイン電極幅よりも狭く設けたことを特徴とするＴＦＴアレイ基板。 - ドレイン電極および画素配線は、ゲート電極上において半導体層と重ならない部分を有することを特徴とする請求項３記載のＴＦＴアレイ基板。
- 絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線、上記ゲート配線と交差する複数本のソース電極を備えたソース配線、上記ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続された上記ソース電極及びドレイン電極よりなる薄膜トランジスタ、上記ドレイン電極に接続された画素配線を有する画素電極を備えたＴＦＴアレイ基板において、
上記ドレイン電極は上記ゲート電極上にのみ設けられ、上記画素配線の上記ゲート電極端を跨ぐ部分の幅を、上記薄膜トランジスタのチャネル幅である上記ドレイン電極幅よりも狭く設けたことを特徴とするＴＦＴアレイ基板。 - ドレイン電極は、ゲート電極上において半導体層と重ならない部分を有することを特徴とする請求項５記載のＴＦＴアレイ基板。
- 請求項１〜請求項６のいずれか一項に記載のＴＦＴアレイ基板と、透明電極およびカラーフィルタ等を有する対向電極基板または透明電極を有する対向電極基板の間に液晶が配置されていることを特徴とする液晶表示装置。
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