JP2005084416A - アクティブマトリクス基板およびそれを用いた表示装置 - Google Patents

アクティブマトリクス基板およびそれを用いた表示装置 Download PDF

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Abstract

【課題】 半導体層の大きさや形状あるいはその形成位置にばらつきが発生しても各ＴＦＴのゲート・ドレイン間容量ｃｇｄの変化（ばらつき）を抑制することができ、高い表示特性を実現しうるアクティブマトリクス基板を提供する。
【解決手段】 ゲート電極１１上に形成された半導体層５並びに該半導体層５に重畳するように形成された、ソース電極７およびドレイン電極６を備えたＴＦＴ１３と、上記ドレイン電極６に接続された画素電極８とを有するアクティブマトリクス基板１であって、２本のソース電極７ａ・７ｂの間に挟まれたドレイン電極形成用領域が上記半導体層５の形成領域に対応して設けられ、該ドレイン電極形成用領域内に、ドレイン電極６が画素電極８との接続部から延び出している。
【選択図】 図２

Description

本発明は、例えば、液晶テレビ、液晶モニタ、ノートパソコン等の液晶表示装置あるいは有機ＥＬ等を用いる表示装置に供されるアクティブマトリクス型基板に関する。
液晶表示装置は、ノートパソコン、液晶モニタ、液晶テレビ等に応用されており、現在最も普及している平面薄型の表示装置である。一般的な液晶表示装置は、２つのガラス基板上に透明電極を配置し、この間に液晶層を挟み込んでいる。液晶層は上下２つの電極間に印加される電圧によって透過率が変化するため、任意の座標の電極に電圧を印加することによって所望の画像を表示することができる。
現在では、ノートパソコン、液晶ＴＶなどカラー液晶表示装置を必要とする製品のほとんどが、ＴＦＴ等のスイッチング素子を用いたアクティブマトリクス型の液晶表示装置を採用している。このアクティブマトリクス型の液晶表示装置には、直交する信号配線と走査配線との交点近傍にＴＦＴ等のスイッチング素子と画素電極とがマトリクス状に配置されたアクティブマトリクス基板が用いられており、上記画素電極にＴＦＴ等のスイッチング素子を介して電圧を書き込むことによって画像を表示する。上記スイッチング素子を用いることで、液晶層に印加する電圧の制御が容易となる。これにより、表示装置のコントラストを高めたりあるいは階調表示色を増加させることが可能となり、スイッチング素子を用いないパッシブマトリクス型に比較して飛躍的に視認性を向上させることができる。
ここで、図１０（ａ）・（ｂ）および図１１、図１２に基づいて、従来のアクティブマトリクス基板（以下、第１従来技術と称する）について説明する。図１０（ａ）は第１従来技術のアクティブマトリクス基板の構造を示す平面透過図、図１０（ｂ）は図１０（ａ）中のＥ−Ｅ’線に沿う断面を示す説明図、図１１および図１２は図１０（ｂ）に示すアクティブマトリクス基板のＴＦＴ１３０（薄膜トランジスタ）を拡大して示す平面透過図である。
図１０（ａ）・（ｂ）に示すように、アクティブマトリクス基板１０１は、透明絶縁性基板１００（図１０（ｂ）参照）上に、信号配線３０、走査配線１２０、画素電極８０、ゲート電極１１０、半導体層５０、ドレイン電極６０、ソース電極７０を備えている。
ゲート電極１１０上には、ゲート絶縁膜４０を介して半導体層５０が設けられており、この半導体層５０における信号配線３０側の端部の上にｎ型半導体層２０ｂが形成され、画素電極８０側の端部の上には同じくｎ型半導体層２０ａが形成されている。このｎ型半導体層２０ａ上にはドレイン電極６０が形成され、ｎ型半導体層２０ｂ上にはソース電極７０が形成されており、３端子素子のＴＦＴ（薄膜トランジスタ）が構成されている。
図１１に示すように、ドレイン電極６０とソース電極７０とは走査配線１２０の延伸方向に若干の間隔をおいて対向しており、ゲート電極１１０によりソース電極７０とドレイン電極６０との間の導通が制御される。例えば、ゲート電極１１０に電圧が印加されると、ｎ型半導体層２０ａおよびｎ型半導体層２０ｂを介して半導体層５０にチャンネルが形成されて抵抗値が低下し、ドレイン電極６０とソース電極７０との間が導通する。
なお、ゲート電極１１０は走査配線１２０と接続され、ソース電極７０は信号配線３０に接続されており、ドレイン電極６０は画素電極８０に接続されている。なお、ドレイン電極６０およびソース電極７０並びに対向するドレイン電極６０とソース電極７０との間に露出する半導体層５０の上には、これらを覆うように形成された層間絶縁膜９５が設けられている。
ここで、ドレイン電極６０の少なくとも一部分とソース電極７０の少なくとも一部分とは、ゲート絶縁膜４０および半導体層５０を介して、ゲート電極１１０に重なっている（ゲート電極１１０上に位置する）必要があり、この半導体層５０に重なる、ドレイン電極６０とゲート電極１１０の重畳部分およびその近傍部分（ｃｇｄ寄与領域）９０の面積によってゲート・ドレイン間容量ｃｇｄが決定される。このゲート・ドレイン間容量ｃｇｄは液晶表示装置の表示特性に大きな影響を与える。
したがって、アクティブマトリクス基板１０１に形成される各ＴＦＴについて、上記ｃｇｄ寄与領域９０の面積の変化（バラツキ）を抑える必要があり、そのためには、ドレイン電極６０とソース電極７０とが形成された電極層およびゲート電極１１０が形成された電極層間の位置合わせ精度を±数μｍ以下に制御しなければならない（なお、実際の生産工程においては、露光装置の上記位置合わせ精度は±１μｍ以下である）。
さて、近年、インクジェットプリンティングを用いてアクティブマトリクス基板１０１を形成する動きが出ている。
このインクジェットプリンティングにおいては、フォトリソグラフィーを用いた従来の製法と異なり、液滴の着弾位置のずれや液滴の形状のばらつき等により、アライメントのずれだけでなくパターンの大きさや形状が変化することが考えられる。
例えば、半導体層５０の形成工程でインクジェットプリンティングを用いてレジストパターンを形成すると、アライメントのずれだけでなくパターンの大きさや形状そのものが変化することによって、半導体層５０に重なる、ドレイン電極６０とゲート電極１１０との重畳部分およびその近傍部分（ｃｇｄ寄与領域）９０の面積が変化し、ｃｇｄが変化することが考えられる。これによってゲート・ドレイン間容量ｃｇｄが変化すると、液晶表示装置の表示特性に大きな影響がでることになる。
したがって、上記のようにインクジェットプリンティングを用いてアクティブマトリクス基板１０１を形成する場合には、アライメントのずれあるいはパターンの大きさや形状が変化した場合でも、ｃｇｄ寄与領域９０の面積があまり変化しないような構成が要求される。
しかしながら、上記の第１従来技術では、アライメントのずれが発生した場合に、ｃｇｄ寄与領域９０の面積が大きく変化してしまう。
例えば、図１２に示すように、半導体層５０の形状が変化（信号配線３０に沿った方向に縮小した場合）した場合、ｃｇｄ寄与領域９０の面積は大きく変化する。
また、図１１において、半導体層５０の形成位置が、図中矢印で示すｘだけソース電極７０側にずれた場合、ドレイン電極６０とゲート電極１１０との重畳部の面積のほぼ半分が減少することになり、また、図中矢印で示すｙだけソース電極７０側にずれた場合にはドレイン電極６０とソース電極７０間のチャンネル形成が不可能になり、液晶表示装置の表示特性に大きな影響がでることになる。
ここで、レイヤー間のアライメントずれを考慮し、そのマージンを拡げる構成としては、例えば、特許文献１に記載された構成（以下、第２従来技術と称する）がある。
図１３（ａ）は第２従来技術のアクティブマトリクス基板１０１の構造を示す平面透過図、図１３（ｂ）は図１３（ａ）中Ｆ−Ｆ’線に沿う断面を示す説明図、図１４〜１６は図１３（ａ）に示すアクティブマトリクス基板１０１のＴＦＴ１３０（薄膜トランジスタ）を拡大して示す平面透過図である。なお、説明の便宜上、以下の説明においては、図１０（ａ）（ｂ）に示すアクティブマトリクス基板の構成と同一の機能を有する構成には、同一の部材番号を付して説明する。
第２従来技術が上記第１従来技術と異なる点は、ドレイン電極６０の形状と半導体層５０の形状（形成範囲）である。すなわち、ドレイン電極６０は、図１４に示すように、ソース電極７０と対向する対向部６０ａおよびこの対向部６０ａと画素電極８０とを結ぶ接続部６０ｂを有し、この接続部６０ｂの幅が上記対向部６０ａの幅より狭い、いわばＴ字形状に形成されている。また、半導体層５０は、上記ソース電極７０およびドレイン電極６０の下部領域に、これらを取り囲むような形状、すなわち、ソース電極７０とドレイン電極６０の対向部６０ａとを取り囲む領域５０ａおよびドレイン電極６０の接続部６０ｂを取り囲む領域５０ｂを有する形状に形成されている。
これにより、ゲート電極１１０、ドレイン電極６０およびソース電極７０をパターン形成する際に、写真製版装置のアライメントずれが発生しても、上記したドレイン電極６０とゲート電極１１０との重なり面積の変化を、第１従来技術より小さくすることができる。
例えば、図１４において、半導体層５０の形成位置が、図中矢印で示すｘだけソース電極７０側にずれた場合、上記重なり面積は減少するものの、ドレイン電極６０の接続部６０ｂの幅が、その対向部６０ａより小さいため、第１従来技術の場合に比較するとその減少量は小さい。また、半導体層５０が図中矢印で示すｙだけソース電極７０側にずれた場合にも、半導体層５０が上記接続部６０ｂを取り囲む領域５０ｂを有するため、上記第１従来技術と異なりチャンネル形成は可能となる。
これにより、上記のアライメントずれが発生しても表示不良の発生を抑制することができる。
しかしながら、上記第２従来技術にも、半導体層５０のパターンの大きさや形状が変化した場合には、上記ゲート・ドレイン間容量ｃｇｄの変化を抑制する効果がほとんどない。
例えば、図１５に示すように、半導体層５０の大きさが変化（信号配線３０に沿った方向に縮小）した場合、あるいは、図１６に示すように、半導体層５０の形状が変化した（円形形状になった）場合、ｃｇｄ寄与領域９０の面積は大きく変化する。
特開２００２−１４３７１号公報（公開日：２００２年１月１８日）
以上のように、上記従来技術の構成では、例えばインクジェットプリンティングを用いてアクティブマトリクス基板を形成する場合のように、半導体層の大きさや形状が変化する場合にゲート・ドレイン間容量ｃｇｄの変化を抑制することができない。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体層の大きさや形状に変化（ばらつき）が発生しても各ＴＦＴのゲート・ドレイン間容量ｃｇｄの変化（ばらつき）を抑制することができ、高い表示特性を実現しうるアクティブマトリクス基板を提供する点にある。
発明に係るアクティブマトリクス基板およびそれを用いた表示装置は、上記課題を解決するために、基板上に形成され、ゲート電極を備えた走査配線と、上記ゲート電極上に形成された半導体層並びに該半導体層に重畳するように形成された、ソース電極およびドレイン電極を備えた薄膜トランジスタと、上記ソース電極に接続され、上記走査配線と交差する信号配線と、上記ドレイン電極に接続された画素電極とを有するアクティブマトリクス基板であって、ソース電極によって囲まれた、又は複数のソース電極の間に挟まれたドレイン電極形成用領域が上記半導体層の形成領域に対応して設けられ、このドレイン電極形成用領域内に、上記ドレイン電極が画素電極との接続部から延び出していることを特徴としている。
また、本発明のアクティブマトリクス基板においては、上記ゲート電極は上記走査配線から上記半導体層の形成領域へ延設され、その始端部分と終端部分とが上記半導体層からはみ出していることが好ましい。
また、本発明のアクティブマトリクス基板においては、２本の帯状のソース電極によって挟まれたドレイン電極形成用領域を備え、該ドレイン電極形成用領域内のドレイン電極の形状が帯状であることが好ましい。
また、本発明のアクティブマトリクス基板においては、上記ドレイン電極形成用領域を囲むソース電極の形状は略英文字Ｃの形状を有していることが好ましい。
また、本発明のアクティブマトリクス基板においては、上記半導体層は円形に形成されていることが好ましい。
また、本発明の表示装置は、上記アクティブマトリクス基板を用いたことを特徴としている。
本発明に係るアクティブマトリクス基板は、以上のように、ソース電極によって囲まれた、又は複数のソース電極の間に挟まれたドレイン電極形成用領域が上記半導体層の形成領域に対応して設けられ、このドレイン電極形成用領域内に、上記ドレイン電極が画素電極との接続部から延び出している。
アクティブマトリクス基板は、薄膜トランジスタ等のスイッチング素子を用いて信号配線からのデータを画素電極に書き込むものである。すなわち、走査配線からの信号を受けたゲート電極によって半導体層にソース・ドレイン間チャンネルが形成され、信号配線からのデータ（電圧）がソース電極およびドレイン電極を介して画素電極に与えられる。
上記構成においては、画素電極との接続部から延び出したドレイン電極がソース電極によって囲まれた、又は複数のソース電極の間に挟まれたドレイン電極形成用領域内に達しており、ドレイン電極の周囲（あるいは両側）にソース電極が形成されている。そして、このソース電極およびドレイン電極と重畳するように半導体層が形成され、主として上記ドレイン電極の周囲（あるいは両側）に該当する領域にチャンネルが形成される。
したがって、ゲート電極とドレイン電極との重畳部分およびその近傍部分を半導体層に投射して得られる領域（半導体層に重なる、ドレイン電極とゲート電極との重畳部分およびその近傍部分）が上記従来技術に比較して小さくなるとともに半導体層のほぼ中央部分に位置することになり、半導体層の大きさや形状あるいはその形成位置にばらつきが発生しても、上記領域（ｃｇｄ寄与領域）の面積の変化を回避できるかあるいは非常に小さくすることができる。
これにより、半導体層の形成精度に起因する各薄膜トランジスタのゲート・ドレイン間容量ｃｇｄの変化（ばらつき）を抑制することができ、ひいては高い表示特性を実現することができる。
なお、上記ドレイン電極は、画素電極との接続部から上記ドレイン電極形成用領域内へ延び出していればよく、上記接続部から真っ直ぐ延び出して上記ドレイン電極形成用領域に達していてもよいし、中途から曲がり、あるいは湾曲しつつ上記ドレイン電極形成用領域に達していても構わない。
また、本発明のアクティブマトリクス基板は、以上のように、上記ゲート電極は上記走査配線から半導体層の形成領域へ延設され、その始端部分と終端部分とが半導体層からはみ出していることが好ましい。
上記構成によれば、ゲート電極によって、下部領域にゲート電極が形成されていない領域がソース電極側（信号配線側）とドレイン電極側（画素電極側）とに分断された形となる。
それゆえ、例えばバックライト等によって上記領域（下部領域にゲート電極が形成されていない領域）に形成された半導体層が照射され、電気抵抗値が低下しても、ソース電極側（信号配線側）とドレイン電極側（画素電極側）との間にリーク電流が発生することを防止できる。これにより、画素電極の電位変化を抑制することができる。
なお、上記ゲート電極は走査配線から半導体層の形成領域へ延設されていればよく、例えば始端部分から終端部分へ帯状に延設された形状でも良いし、始端部分と終端部分とが帯状でそれらの間が円形であるような形状であっても良い。また、始端部分と終端部分との中途から曲がり終端部分へ向かうような形状であったり、始端部分から湾曲しつつ終端部分へ向かうような形状であっても構わない。
また、本発明のアクティブマトリクス基板は、以上のように、２本の帯状のソース電極によって挟まれたドレイン電極形成用領域を備え、該ドレイン電極形成用領域内のドレイン電極の形状が帯状であることが好ましい。
上記構成によれば、半導体層の形成領域に対応して設けられたドレイン電極形成用領域内のドレイン電極の形状が帯状となっている。このため、上記した従来技術の構成に比較してドレイン電極の幅（ドレイン電極の延伸方向と直交する方向の長さ）を狭くでき、半導体層の大きさや形状あるいはその形成位置にドレイン電極の延伸方向のばらつきが発生しても、上記領域（ｃｇｄ寄与領域）の面積の変化を抑制することができる。
また、上記構成においては、ソース電極あるいはドレイン電極を帯状に延びた簡易な形状とすることが可能であり、電極形成（ソース電極あるいはドレイン電極のパターニング）が容易となる。
また、本発明のアクティブマトリクス基板は、以上のように、上記ドレイン電極形成用領域を囲むソース電極の形状は略英文字Ｃの形状であってもよい。
上記構成によれば、英文字Ｃの形状を有するソース電極によって囲まれたドレイン電極の周囲に、効率的にチャンネルを形成することができる。
これにより、ソース電極（ドレイン電極）および半導体層の形成領域を減少させることができ、薄膜トランジスタを小さく形成することができる。
また、本発明のアクティブマトリクス基板は、以上のように、上記半導体層を円形に形成してもよい。
上記構成によれば、インクジェットプリンティングの手法を用いて半導体層（半導体層のレジストパターン）を形成することが容易となる。
また、ドレイン電極形成用領域を囲むソース電極を円形形状（例えば、英文字Ｃの形状）に形成した場合には、最小限の面積の半導体層でもって上記ソース電極を取り囲むことができるため、例えば半導体層を四角形に形成する場合と比較してその形成領域を縮小させることができる。
本発明の一実施形態について、図面に基づいて説明すれば、以下の通りである。
最初に、本実施形態におけるアクティブマトリクス基板の製造方法を図１（ａ）（ｂ）に基づいて簡単に説明する。
ここで、図１（ａ）は本発明のアクティブマトリクス基板を示す平面透過図、図１（ｂ）は図１（ａ）中Ａ−Ａ’線に沿う矢視断面を示す説明図である。
まず、透明絶縁性基板１０（図１（ｂ）参照）上にスパッタ法等によりＴｉ，Ｔａ等からなる金属膜を成膜後、フォトリソグラフィーを用いてパターニングし、走査配線１２およびゲート電極１１を形成する。
次に、プラズマＣＶＤ法等により、ゲート絶縁膜４と半導体層とｎ型半導体層を連続して堆積し、インクジェットプリンティングを用いてレジストパターンを形成後、エッチングによって半導体層を半導体層５にパターニングするとともに、ｎ型半導体層をｎ型半導体層２ａ・２ｂにパターニングする。なお、このｎ型半導体層２ａ・２ｂおよび半導体層５の形成時のレジストパターン形成にはフォトリソグラフィーの手法を用いてもよい。
次に、ＩＴＯ等の透明導電膜とＴｉ，Ｔａ等からなる金属膜を連続して成膜し、フォトリソグラフィーを用いてドレイン電極６、ソース電極７、信号配線３を形成後、再びフォトリソグラフィーを用いて画素電極８を形成する。
次に、ドレイン電極６やソース電極７を覆うように窒化シリコン等よりなる層間絶縁膜を成膜し、フォトリソグラフィーを用いてパターニングすることにより、層間絶縁膜９を形成する。
これにより、アクティブマトリクス基板１が完成する。
そして、このアクティブマトリクス基板１と、透明電極（図示せず）およびカラーフィルタ等（図示せず）を有する対向電極基板、あるいは透明電極を有する対向電極基板との間に液晶を配置することにより本実施形態における液晶表示装置を構成することができる。
次に、アクティブマトリクス基板１の構成について、図１（ａ）（ｂ）、図２、図３（ａ）・（ｂ）、図４、図９を用いて説明する。
ここで、図２は図１（ａ）に示すアクティブマトリクス基板１のＴＦＴ（薄膜トランジスタ）１３を拡大して示す平面透過図である。
図１（ａ）（ｂ）に示すように、上記アクティブマトリクス基板１には、透明絶縁性基板１０（基板、図１（ｂ）参照）上に、信号配線３、走査配線１２、画素電極８、ゲート電極１１、半導体層５、ドレイン電極６、ソース電極７（７ａ・７ｂ）、補助容量としてのＣｓ（蓄積キャパシタ−）１４が形成されている。
信号配線３および走査配線１２はゲート絶縁膜４（図１（ｂ）参照）を介して直交しており、その交差点近傍に、ゲート電極１１、ドレイン電極６、ソース電極７を含む３端子素子のＴＦＴ１３（薄膜トランジスタ）が形成されている。また、このＴＦＴ１３に隣接して画素電極８が形成されており、該画素電極８はＴＦＴ１３を間に挟んで信号配線３と対向する部分を有している。なお、ＴＦＴ１３のゲート電極１１は、走査配線１２が信号配線３の延伸方向に突き出した形状を有している。また、ドレイン電極６は、画素電極８と電気的に接続され、ソース電極７は信号配線３に電気的に接続されている。
アクティブマトリクス基板１はＴＦＴ１３をスイッチング素子としており、走査配線１２に与えられた信号（アドレス信号）により、信号配線３からのデータ（電圧）がソース電極７およびドレイン電極６を介して画素電極８に書き込まれる。
以下にＴＦＴ１３の構造を説明する。なお、図１（ｂ）は、図中点線Ｌより左側（信号配線３側）がソース電極７（７ｂ）に沿った部分の断面を示し、図中点線Ｌ’より右側（上記画素電極８側）がドレイン電極６に沿った部分の断面を示している。
ＴＦＴ１３は、図１（ｂ）に示すように、透明絶縁性基板１０上にゲート電極１１が形成され、その上にゲート絶縁膜４を介して半導体層５が形成されており、この半導体層５の上部にｎ型半導体層２ａ・２ｂが形成されている。このｎ型半導体層２ａ上にはドレイン電極６が形成され、ｎ型半導体層２ｂ上にはソース電極７が形成されており、このドレイン電極６、ソース電極７はそれぞれ画素電極８、信号配線３と接続している。また、ドレイン電極６およびソース電極７上には、これらを覆うように層間絶縁膜９が形成されている。
ここで、本実施形態で形成されるＴＦＴ１３においては、図２に示すように１本のドレイン電極６が、画素電極８より走査配線１２に沿う方向に延ばされ、細長い長方形形状（帯状）に形成されている。なお、該ドレイン電極６の先端部は、半導体層５の形成領域の中央部分を信号配線３側に越える位置まで達している。
一方、信号配線３からは、同じく走査配線１２に沿う方向で、ドレイン電極６の延び出し方向とは逆方向に２本のソース電極７ａ・７ｂが引き出され、それぞれ細長い長方形形状（帯状）に形成されている。なお、該ソース電極７（７ａ・７ｂ）の先端部は、半導体層５の形成領域の中央部分を画素電極８側に越える位置まで達している。
そして、このように信号配線３から半導体層５の形成領域へ細長い長方形形状(帯状)に延び出した２本のソース電極７ａ・７ｂの一部７ａ’・７ｂ’の間（ドレイン電極形成用領域）内に、上記した画素電極８との接続部から延び出した細長い長方形形状(帯状)のドレイン電極６が位置している。
換言すれば、半導体層５の形成領域内において、このドレイン電極６の両側には、２本のソース電極７ａ・７ｂの一部７ａ’・７ｂ’が形成されており、主にドレイン電極６とソース電極７ａ’との間がチャンネル領域１５ａとなり、主にドレイン電極６とソース電極７ｂ’との間がチャンネル領域１５ｂとなる。
そして、これらソース電極７の一部７ａ’・７ｂ’およびチャンネル領域１５ａ・１５ｂを取り囲む（重畳する）ように、半導体層５が四角形形状にて形成されている。また、この半導体層５の下部層には、同じくソース電極７の一部７ａ’・７ｂ’およびチャンネル領域１５ａ・１５ｂを取り囲む（重畳する）ように走査配線１２から引き出されたゲート電極１１が形成されている。
上記構成では、走査配線１２に接続されたゲート電極１１によって並列する２本のソース電極７ａ・７ｂとその間のドレイン電極６との間の導通が制御される。例えば、走査配線１２を介してゲート電極１１に電圧が印加されると、ｎ型半導体層２ａ・２ｂ（図１（ｂ）参照）を介して半導体層５のチャンネル領域１５ａ・１５ｂにソース・ドレイン間チャンネルが形成され、ドレイン電極６とソース電極７との間が導通する。
本実施形態によれば、図２に示すように、ゲート電極１１とドレイン電極６との重畳部分およびその近傍部分を半導体層５に投射して得られる領域６’（半導体層５に重なる、ドレイン電極６とゲート電極１１との重畳部分およびその近傍部分）が上記した従来技術（図１１・１４参照）に比較して小さくなるとともに半導体層５の中央部に位置することになり、半導体層５の大きさや形状あるいはその形成位置が信号配線３に沿った方向（チャンネル方向）に変化しても上記領域（ｃｇｄ寄与領域）６’の面積を大幅に抑制することができる。
また、走査配線１２に沿った方向（チャンネル形成方向と直交する方向）に関しても、ドレイン電極６が半導体層５の形成領域内で帯状に形成されているため、従来技術の構成に比較してドレイン電極６の幅（信号配線３に沿った方向の長さ）を狭くでき、半導体層５の大きさや形状あるいはその形成位置が走査配線１２に沿った方向に変化しても上記領域（ｃｇｄ寄与領域）６’の面積の変化を抑制することができる。
以上から、本実施形態では、半導体層５の大きさや形状あるいはその形成位置が走査配線１２に沿う方向および信号配線３に沿う方向のどちらに変化しても、上記ｃｇｄ寄与領域の面積の変化を回避できるか、非常に小さくすることができる。
これにより、半導体層５の形成精度に起因する各薄膜トランジスタ１３のゲート・ドレイン間容量ｃｇｄの変化（ばらつき）を抑制でき、高い表示特性を実現することができる。
また、上記ソース電極７（７ａ・７ｂ）は、信号配線３から半導体層５の形成領域へ細長い長方形形状(帯状)に延び出した簡易な形状であるため、その形成（パターニング）が容易である。
なお、本実施形態においては、液晶表示等に用いられるバックライトからの照射光によって半導体層５の抵抗値が低下し、ドレイン電極６側とソース電極７側に意図しない電流（リーク電流）が流れてしまうことを防止するため、ゲート電極１１によって、下部領域にゲート電極１１が形成されていない領域をソース電極７側（信号配線３側）とドレイン電極６側（画素電極８側）とに分断することが好ましい。
本実施形態においては、図２に示すように、ゲート電極１１は走査配線１２から半導体層５の形成領域へ延設されており、ゲート電極１１における走査配線１２との接続部分（始端部分）１１ａおよびドレイン電極６を挟んで上記接続部分と対向するゲート電極１１の先端部分（終端部分）１１ｂが半導体層５からはみ出るように形成されており、上記領域（下部領域にゲート電極１１が形成されていない領域）に該当するドレイン電極６側の半導体層５とソース電極７側の半導体層５とが分断されている。これにより、ドレイン電極６とソース電極７とのリークを防止し、画素電極８の電位変化を回避することができる。
本実施の形態記載の構造を有するアクティブマトリクス基板１および上記第１従来技術の構造を有するアクティブマトリクス基板１０１（図１０（ａ）参照）を、半導体層５（５０）の大きさおよび形成位置を意図的に変化させて作製した。すなわち、半導体層５（５０）の１辺を設計値から±３μｍ変化させ、形成位置を設計値から±３μｍあらゆる方向にずらせてアクティブマトリクス基板１および１０１を作成した。
この結果、第１従来技術の構造によって作製したアクティブマトリクス基板１０１を液晶表示装置にした結果、フリッカ現象が見られた。しかし、本実施形態を用いたアクティブマトリクス基板１を液晶表示装置にした場合、フリッカによる表示不良は上記の場合より大幅に減少した。
なお、本実施形態においては、２本のソース電極７を直接信号配線３に接続する構成に限定されない。例えば、図９に示すように、これら並列する２本のソース電極７を結ぶ、信号配線３に沿った接続部を形成し、該接続部と信号配線３とを結ぶような構成にすることもできる。
また、半導体層５の形状は、上記したような四角形（長方形）に限定されない。半導体層５のパターニング時に、インクジェットプリンティングを用いてレジストパターンを形成する場合、半導体層５の形状は四角形（長方形）より円形の方が形成しやすいことが考えられる。
そこで、本実施形態において、半導体層５を円形に形成した構成を図３（ａ）（ｂ）および図４に示す。ここで、図３（ａ）は上記構成のアクティブマトリクス基板１の構造を示す平面透過図、図３（ｂ）は図３（ａ）中Ｂ−Ｂ’線に沿う矢視断面を示す説明図、図４は図３（ａ）に示すアクティブマトリクス基板１のＴＦＴ（薄膜トランジスタ）１３を拡大して示す平面透過図である。
なお、図３（ｂ）においては、図中点線Ｌより左側（信号配線３側）がソース電極７（７ｂ）に沿った部分の断面を示し、図中点線Ｌ’より右側（上記画素電極８側）がドレイン電極６に沿った部分の断面を示している。
この場合、図３（ｂ）に示すように、ＴＦＴ１３の積層構造は上記した構成（図１（（ｂ）参照）と同じである。また、ソース電極７およびドレイン電極６の形状も上記した構成と同じである。すなわち、信号配線３から走査配線１２に沿った方向に引き出された２本のソース電極７ａと７ｂとの間（ドレイン電極形成用領域）に、画素電極８に接続する１本のドレイン電極６が形成され、各ソース電極７ａ・７ｂの一部７ａ’・７ｂ’とドレイン電極６の間がそれぞれチャンネル領域１５ａ・１５ｂとなっており、これを取り囲むように、走査配線１２から引き出されたゲート電極１１が形成されている。
ここでは、該ゲート電極１１上に、上記チャンネル領域１５ａ・１５ｂを取り囲むように半導体層５が円形形状に形成されている。
このように半導体層５を円形形状にすることで、半導体層５の形成工程において、インクジェットプリンティングを用いたレジストパターンの形成が容易となる。
この点、従来技術の構成おいては、半導体層５を円形に形成した場合（図１６参照）、半導体層５０の大きさの変化や位置ずれが発生すると、ゲート・ドレイン間容量ｃｇｄが大きく変化し、フリッカの原因となる。
しかし、本実施形態によれば、２本のソース電極７ａ・７ｂの間にドレイン電極６が形成され、ゲート電極１１とドレイン電極６との重畳部分およびその近傍部分を半導体層５に投射して得られる領域６’が従来の構成に比較して小さくなるとともに円形の半導体層５の中央部に位置することになり、半導体層５の大きさや形状あるいはその形成位置がどのような方向に変化しても、ゲート・ドレイン間容量ｃｇｄの変化を大幅に抑制することが可能となる。
ここで、半導体層５のレジストパターン形成時にインクジェットプリンティングを用い、半導体層５が円形形状となるように、本実施形態および第１従来技術の構成を有するアクティブマトリクス基板１および１０１（図１０（ａ）参照）を作製した。
ただし、半導体層５のレジストパターン形成時の条件は、液適量を３ｐｌ、塗布後の焼成条件を１２０°Ｃにて３０ｍｉｎとした。その結果、第１従来技術の構成によって作製したアクティブマトリクス基板１０１を用いた液晶表示装置には、フリッカ現象が見られた。しかし、本実施形態を用いたアクティブマトリクス基板１を用いた液晶表示装置は、第１従来技術のアクティブマトリクス基板１０１を用いた液晶表示装置に比較してフリッカによる表示不良が大幅に減少した。
なお、本実施形態に係るＴＦＴ１３のドレイン電極６・ソース電極７の構成は、ＴＦＴ１３のゲート電極１１上のドレイン電極６を、ゲート電極１１上のソース電極７によって囲みこむように形成し、かつ半導体層５を、ゲート電極上１１のソース電極７およびドレイン電極６を囲みこむように形成している構成ともいえる。また、上記ソース電極７は、ドレイン電極６の両側に、該ドレイン電極６と対向する部分を有している構成ともいえる。
なお、本実施形態に係る構成は、液晶表示装置に限定して適用されるものではなく、例えば有機ＥＬ、無機ＥＬを用いた表示装置においても適用可能であり、上記の効果と同様の効果を得ることができるものである。
つぎに、本発明の他の実施形態について、図面に基づいて説明すれば、以下の通りである。
まず、本実施形態におけるアクティブマトリクス基板１の製造方法は、上記した実施形態の場合と同様である。
次に、アクティブマトリクス基板１の構成について、図５（ａ）（ｂ）、図６、図７（ａ）（ｂ）、図８を用いて説明する。
ここで、図５（ａ）は本発明のアクティブマトリクス基板１を示す平面透過図、図５（ｂ）は図５（ａ）中Ｃ−Ｃ’線に沿う断面を示す説明図、図６は図５（ａ）に示すアクティブマトリクス基板１のＴＦＴ（薄膜トランジスタ）１３を拡大して示す平面透過図である。
図５（ａ）（ｂ）、図６に示すように、上記アクティブマトリクス基板１には、透明絶縁性基板１０（図５（ｂ）参照）上に、信号配線３、走査配線１２、画素電極８、ゲート電極１１、半導体層５、ドレイン電極６、ソース電極７、Ｃｓ（蓄積キャパシタ−）１４が形成されている。
信号配線３および走査配線１２は交差しており、その交点近傍に、ゲート電極１１、ドレイン電極６、ソース電極７を含む３端子素子のＴＦＴ１３（薄膜トランジスタ）が形成され、このＴＦＴ１３を挟んで信号配線３の反対側には画素（サブ画素）電極８が形成されている。すなわち、ＴＦＴ１３は走査配線１２と信号配線３と画素電極８とによって囲まれた構成となっている。
このＴＦＴ１３は、透明絶縁性基板１０上にゲート電極１１が形成され、その上にゲート絶縁膜４０を介して半導体層５が長方形形状に形成されており、この半導体層５の上部にｎ型半導体層２ａ・２ｂが形成されている。このｎ型半導体層２ａ上にはドレイン電極６が形成され、ｎ型半導体層２ｂ上にはソース電極７が形成されており、このドレイン電極６、ソース電極７はそれぞれ画素電極８、信号配線３と接続している。また、ドレイン電極６およびソース電極７上には、これらを覆うように層間絶縁膜９が形成されている。
ここで、本実施形態で形成されるＴＦＴ１３のドレイン電極６は、図６に示すように、画素電極８側から走査配線１２に沿う方向に細長く延びた部分（長方形形状部分６ｃ）と該長方形形状部分６ｃの端部に位置する円形部分６ｄとを有するマッチ棒のような形状に形成されている。
また、ソース電極７は、信号配線３側から画素電極８側に走査配線１２に沿う方向に細長く延びた長方形形状の部分（細長の長方形形状部分７ｃ）と、この端部から２方向に分かれ、それぞれが上記ドレイン電極６の円形部分をとり囲むように湾曲した部分（アルファベットのＣの字形状部分７ｄ）とを有する形状に形成されている。
すなわち、ソース電極７のＣの字形状部分７ｄの内部（ソース電極７のＣの字形状部分７ｄに囲まれたドレイン電極形成用領域）にドレイン電極６の円形部分６ｄが形成され、ドレイン電極６の長方形形状部分６ｃが、ソース電極７のＣの字形状部分７ｄの欠損部を通ってその円形形状部６ｄと画素電極８とを結んでいるような構成である。また、ソース電極７のＣの字形状部分７ｄを取り囲むように円形形状のゲート電極１１が形成され、該ゲート電極１１上には、同じくソース電極７のＣの字形状部分７ｄを取り囲むように、四角形（長方形）形状の半導体層５が形成されている。なお、上記ゲート電極１１は走査配線１２に接続されている。
上記構成において、ゲート電極１１によりソース電極７のＣの字形状部分７ｄとドレイン電極６との間の導通が制御される。例えば、走査配線１２を介してゲート電極１１に電圧が印加されると、ｎ型半導体層２ａ・２ｂ（図５（ｂ）参照）を介して半導体層５に、例えば、図中矢印１５ｃや１５ｄで示すような様々な方向のチャンネルが形成され、ドレイン電極６とソース電極７との間が導通する。
本実施形態によれば、図６に示すように、ゲート電極１１とドレイン電極６との重畳部分およびその近傍部分を半導体層５に投射して得られる領域６’（半導体層５に重なる、ドレイン電極６とゲート電極１１との重畳部分およびその近傍部分）が従来の構成に比較して小さくなるとともに半導体層５の中央部に位置することになり、半導体層５の大きさや形状あるいはその形成位置が変化しても上記領域（ｃｇｄ寄与領域）６’の面積を大幅に抑制することができる。
さらに、ドレイン電極６の円形形状部分６ｄをソース電極７のＣの字形状部分７ｄが取り囲んでいるため、ドレイン電極６の円形形状部６ｄの周囲に効率的にチャネルが形成され、ＴＦＴ１３のサイズを縮小することができる。
また、本実施形態においては、図６に示すように、上記ゲート電極１１は走査配線１２から半導体層５の形成領域へ延設され、ゲート電極１１における走査配線１２との接続部分（始端部分）１１ａおよびドレイン電極６を挟んで上記接続部分と対向するゲート電極１１の先端部分（終端部分）１１ｂが半導体層５からはみ出るように形成されており、下部領域にゲート電極１１が形成されていない領域に該当するドレイン電極６側の半導体層５とソース電極７側の半導体層５とが分断されている。これにより、バックライト等からの照射光によって半導体層５の抵抗値が低下してもドレイン電極６とソース電極７とのリークがなく、画素電極８の電位変化を回避することができる。
本実施形態の構造を有するアクティブマトリクス基板１および上記第１従来技術の構造を有するアクティブマトリクス基板１０１（図１０（ａ）参照）を、半導体層５（５０）の大きさおよび形成位置を意図的に変化させて作製した。すなわち、半導体層５（５０）の１辺を設計値から±３μｍ変化させ、形成位置を設計値から±３μｍあらゆる方向にずらせてアクティブマトリクス基板１および１０１を作成した。
この結果、第１従来技術の構造によって作製したアクティブマトリクス基板１０１を液晶表示装置にした結果、フリッカ現象が見られた。しかし、本実施形態を用いたアクティブマトリクス基板１を液晶表示装置にした場合、フリッカによる表示不良は上記の場合より大幅に減少した。
さらに、第１従来技術の構造と比べてＴＦＴ１３の領域を約１０％縮小することができた。これは、ソース電極７を円形（英字Ｃ字形状）に形成することによってドレイン電極６の周囲を効率的にチャネル形成領域にすることができ、これによってソース電極７の形成領域および半導体層５の形成領域を縮小できたためである。
なお、上記したＴＦＴ１３の構成は、ＴＦＴ１３のゲート電極１１上のドレイン電極６を、ゲート電極１１上のソース電極７によって囲みこむように形成し、かつ半導体層５を、ゲート電極上１１のソース電極７およびドレイン電極６を囲みこむように形成している構成ともいえ、また、ソース電極７およびドレイン電極６のチャネルに接する部分が円形に形成されている構成ともいえる。
また、半導体層５の形状は、上記したような四角形（長方形）に限定されない。半導体層５のパターニング時に、インクジェットプリンティングを用いてレジストパターンを形成する場合、半導体層５の形状は四角形（長方形）より円形の方が形成しやすいことが考えられる。
そこで、本実施形態において、半導体層５を円形に形成した構成を図７（ａ）（ｂ）および図８に示す。ここで、図７（ａ）は本実施形態のアクティブマトリクス基板１の構造を示す平面透過図、図７（ｂ）は図７（ａ）中Ｄ−Ｄ’線に沿う断面を示す説明図、図８は図７（ａ）に示すアクティブマトリクス基板１のＴＦＴ（薄膜トランジスタ）１３を拡大して示す平面透過図である。
この場合、上図に示すように、ＴＦＴ１３の積層構造は上記した構成と同じである。また、ソース電極７およびドレイン電極６の形状も上記した構成と同じである。すなわち、ソース電極７のＣの字形状部分７ｄの内部にドレイン電極６の円形部分６ｄが形成され、ドレイン電極６の長方形形状部分６ｃが、ソース電極７のＣの字形状部分７ｄの欠損部を通ってその円形形状部６ｄと画素電極８とを結んでいるような構成である。また、走査配線１２から引き出されたゲート電極１１は上記ソース電極７のＣの字形状部分７ｄを取り囲むように円形に形成されている。
ここでは、ゲート電極１１上に、ソース電極７のＣの字形状部分７ｄを取り囲むように、半導体層５が円形形状に形成されている。
このように半導体層５を円形形状にすることで、半導体層５の形成工程において、インクジェットプリンティングを用いたレジストパターンの形成が容易となる。
この点、従来技術の構成おいては、半導体層５を円形に形成した場合（図１６参照）、半導体層５の大きさの変化や位置ずれが発生すると、ゲート・ドレイン間容量ｃｇｄが大きく変化し、フリッカの原因となる。
しかし、本実施形態では、ソース電極７のＣの字形状部分７ｄの内部にドレイン電極６の円形形状部分６ｄが形成され、ゲート電極１１とドレイン電極６との重畳部分およびその近傍部分を半導体層５に投射して得られる領域６’が従来の構成に比較して小さくなるとともに円形の半導体層５の中央部に位置することになり、半導体層５の大きさや形状あるいはその形成位置がどのような方向に変化しても、ゲート・ドレイン間容量ｃｇｄの変化を大幅に抑制することができる。
ここで、半導体層５のレジストパターン形成時にインクジェットプリンティングを用い、半導体層５が円形形状となるように、本実施形態および第１従来技術の構成を有するアクティブマトリクス基板１および１０１（図１０（a）参照）を作製した。
ただし、半導体層５のレジストパターン形成時の条件は、液適量を３ｐｌ、塗布後焼成の条件を１２０°Ｃで３０ｍｉｎとした。その結果、第１従来技術の構成によって作製したアクティブマトリクス基板１０１を用いた液晶表示装置には、フリッカ現象が見られた。しかし、本実施形態を用いたアクティブマトリクス基板１を用いた液晶表示装置は、第１従来技術のアクティブマトリクス基板１０１を用いた液晶表示装置に比較してフリッカによる表示不良が大幅に減少した。
さらに、第１従来技術の構造と比べてＴＦＴ１３の領域を約１３％縮小することができた。これは、ソース電極７のＣの字形状部分７ｄを円形の半導体層５が取り囲んでいるため、半導体層５の形成領域を、図６に示す構成より更に縮小できたためである。
また、本実施形態に係る構成は、液晶表示装置に限定して適用されるものではなく、例えば有機ＥＬ、無機ＥＬを用いた表示装置においても適用可能であり、上記の効果と同様の効果を得ることができるものである。
なお、上記の実施形態におけるドレイン電極６、ソース電極７は、それぞれ、ドレインコンタクト、ソースコンタクトであってもかまわない。
また、上記の実施形態（本発明）のアクティブマトリクス基板１も、上記構成に限定されない。アクティブ素子（ＴＦＴ１３）や格子状配線（信号配線３や走査配線１２）を、上部に設ける層間絶縁膜で覆い、該層間絶縁膜上に画素電極８を形成したような構成（例えば、配線（信号配線３や走査配線１２）と画素電極（絵素電極）８との間に層間絶縁膜を配し、信号配線３や走査配線１２の配線と画素電極８とを相関絶縁膜を介して別平面に形成したような構成）であってもよい。
また、上記の実施形態においては、画素電極８との接続部から延び出したドレイン電極６が中途から曲がり、あるいは湾曲しつつ上記ドレイン電極形成用領域（図２・４における、２本のソース電極７ａ・７ｂの一部７ａ’・７ｂ’の間や図６・８における、ソース電極７のＣの字形状部分７ｄの内側部分）に達していても構わない。
また、上記の実施形態においては、延設されたゲート電極１１の始端部分（走査配線１２との接続部分）１１ａと終端部分１１ｂとが対向する構成に限定されない。例えば、上記終端部分１１ａと終端部分１１ｂとの中途から曲がり終端部分１１ｂへ向かうような形状であったり、始端部分１１ａから湾曲しつつ終端部分１１ｂへ向かうような形状であっても構わない。
なお、上記した本発明の構成は、基板１０上に複数の平行な走査配線１２と、走査配線１２と層間絶縁膜４を介し直交する複数の信号配線３と、前記走査配線１２と前記信号配線３の交点近傍に位置する薄膜トランジスタ１３と、該薄膜トランジスタ１３のドレイン電極６と接続される画素電極８とからなるアクティブマトリクス基板１において、薄膜トランジスタ１３のゲート電極１１上のドレイン電極６を、ゲート電極１１上のソ−スコンタクト７によって囲みこむごとく、且つ半導体層５はゲート電極１１上のソースコンタクト７およびドレインコンタクト６を囲みこんで形成し、ソース・ドレイン間に存在する半導体は、ゲート電極１１によってソース側とドレイン側に分断されている構成ともいえる。
また、上記した本発明の構成は、基板１０上に形成され、ゲート電極１１を備えた走査配線１２と、上記ゲート電極１１上に形成された半導体層５並びに該半導体層５に重畳するように形成された、ソース電極７およびドレイン電極６を備えた薄膜トランジスタ１３と、上記ソース電極７に接続され、上記走査配線１２と交差する信号配線３と、上記ドレイン電極６に接続された画素電極８とを有するアクティブマトリクス基板１であって、上記画素電極８より延ばされた上記ドレイン電極６の両側に、上記ソース電極７の一部が形成されている構成ともいえる。
また、上記した本発明の構成は、基板１０上に形成され、ゲート電極１１を備えた走査配線１２と、上記ゲート電極１１上に形成された半導体層５並びに該半導体層５に重畳するように形成された、ソース電極７およびドレイン電極６を備えた薄膜トランジスタ１３と、上記ソース電極７に接続され、上記走査配線１２と交差する信号配線３と、上記ドレイン電極６に接続された画素電極８とを有するアクティブマトリクス基板１であって、画素電極８との接続部分から半導体層５の形成領域へ帯状に延ばされたドレイン電極６の一部と、上記信号配線３から引き出されたソース電極７の一部とが並列関係にある構成ともいえる。
上記構成は、ドレイン電極６の一部とソース電極７の一部とを、電極形成面上においてドレイン電極６の延伸方向と直交する方向に並列するように形成し、それらの間に該当する領域にチャンネルを形成させるものである。
したがって、ゲート電極１１とドレイン電極６との重畳部分およびその近傍部分を半導体層５に投射して得られる領域（半導体層５に重なる、ドレイン電極６とゲート電極１１との重畳部分およびその近傍部分）が上記した従来技術に比較して小さくなるとともに半導体層５の中央部分に位置することになり、半導体層５の大きさや形状あるいはその形成位置にばらつきが発生しても、上記領域（ｃｇｄ寄与領域）の面積の変化を回避できるかあるいは非常に小さくすることができる。
これにより、半導体層５の形成精度に起因する各薄膜トランジスタ１３のゲート・ドレイン間容量ｃｇｄの変化（ばらつき）を抑制することができ、ひいては高い表示特性を実現することができる。
（ａ）は本発明のアクティブマトリクス基板の構成を示す平面透過図、 （ｂ）は図１（ａ）中Ａ−Ａ’線に沿う矢視断面を示す説明図である。 図１（ａ）に示すアクティブマトリクス基板のＴＦＴの構造を拡大して示す平面透過図である。 （ａ）は本発明のアクティブマトリクス基板の他の構成を示す平面透過図、 （ｂ）は図３（ａ）中Ｂ−Ｂ’線に沿う矢視断面を示す説明図である。 図３（ａ）に示すアクティブマトリクス基板のＴＦＴの構造を拡大して示す平面透過図である。 （ａ）は本発明のアクティブマトリクス基板の他の構成を示す平面透過図、 （ｂ）は図５（ａ）中Ｃ−Ｃ’線に沿う断面を示す説明図である。 図５（ａ）に示すアクティブマトリクス基板のＴＦＴの構造を拡大して示す平面透過図である。 （ａ）は本発明のアクティブマトリクス基板の他の構成を示す平面透過図、 （ｂ）は図７（ａ）中Ｄ−Ｄ’線に沿う断面を示す説明図である。 図７（ａ）に示すアクティブマトリクス基板のＴＦＴの構造を拡大して示す平面透過図である。 図１（ａ）に示すアクティブマトリクス基板におけるＴＦＴの他の構成を示す模式的な平面透過図である。 （ａ）は第１従来技術のアクティブマトリクス基板の構成を示す平面透過図、 （ｂ）は図１０（ａ）中Ｅ−Ｅ’線に沿う断面を示す説明図である。 図１０（ａ）に示すアクティブマトリクス基板のＴＦＴの構造を拡大して示す平面透過図である。 図１０（ａ）に示すアクティブマトリクス基板における半導体層の大きさの変化を説明する平面透過図である。 （ａ）は第２従来技術のアクティブマトリクス基板の構成を示す平面透過図、 （ｂ）は図１２（ａ）中Ｆ−Ｆ’線に沿う断面を示す説明図である。 図１３（ａ）に示すアクティブマトリクス基板のＴＦＴの構造を拡大して示す平面透過図である。 図１３（ａ）に示すアクティブマトリクス基板における半導体層の大きさの変化を説明する平面透過図である。 図１３（ａ）に示すアクティブマトリクス基板における半導体層の形状変化を説明する平面透過図である。
符号の説明
１ アクティブマトリクス基板
３ 信号配線
５ 半導体層
６ ドレイン電極
７ ソース電極
８ 画素電極
１０ 透明絶縁性基板（基板）
１１ ゲート電極
１１ａ ゲート電極の始端部分
１１ｂ ゲート電極の終端部分
１２ 走査配線
１３ ＴＦＴ（薄膜トランジスタ）

Claims (6)

  1. 基板上に形成され、ゲート電極を備えた走査配線と、
    上記ゲート電極上に形成された半導体層並びに該半導体層に重畳するように形成された、ソース電極およびドレイン電極を備えた薄膜トランジスタと、
    上記ソース電極に接続され、上記走査配線と交差する信号配線と、
    上記ドレイン電極に接続された画素電極とを有するアクティブマトリクス基板であって、
    ソース電極によって囲まれた、又は複数のソース電極の間に挟まれたドレイン電極形成用領域が上記半導体層の形成領域に対応して設けられ、このドレイン電極形成用領域内に、上記ドレイン電極が画素電極との接続部から延び出していることを特徴とするアクティブマトリクス基板。
  2. 上記ゲート電極は上記走査配線から上記半導体層の形成領域へ延設され、その始端部分と終端部分とが上記半導体層からはみ出していることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. ２本の帯状のソース電極によって挟まれたドレイン電極形成用領域を備え、該ドレイン電極形成用領域内のドレイン電極の形状が帯状であることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  4. 上記ドレイン電極形成用領域を囲むソース電極の形状は略英文字Ｃの形状を有していることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
  5. 上記半導体層は円形に形成されていることを特徴とする請求項１〜４のいずれか１項に記載のアクティブマトリクス基板。
  6. 請求項１〜５のいずれか１項に記載のアクティブマトリクス基板を用いたことを特徴とする表示装置。
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