JP2014209648A - 半導体装置 - Google Patents

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Abstract

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を
提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワ
ー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと
、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界
効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が
小さい半導体装置である。
【選択図】図１

Description

本発明は、半導体装置に関する。または半導体装置の駆動方法に関する。または半導体装
置を具備する電子機器に関する。
また、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。例えば、パワーデバイス、当該パワーデバイスを有する表示装置及び集積回
路等は半導体装置に含まれる。
パワーデバイスとして用いられる半導体装置には、シリコン系の材料を用いて作製される
パワーデバイスが広く流通している。シリコンを用いたパワーデバイスはバンドギャップ
が小さいため、高温での動作範囲に限界がある。このため、近年ではバンドギャップが広
いＳｉＣやＧａＮを用いたパワーデバイスの開発がされている（例えば特許文献１を参照
）。
特開２００９−１０１４２号公報
ＧａＮを用いたパワーデバイスとしてＨＦＥＴ（ヘテロ接合電界効果トランジスタ）があ
る。ＨＦＥＴは、ＳｉＣ基板上に、緩衝層であるＡｌＮ層、ＧａＮ層、ＡｌＧａＮ層が積
層され、ＡｌＧａＮ層上にソース電極、ゲート電極、及びドレイン電極が設けられた構造
を有する。また、ＧａＮ層及びＡｌＧａＮ層のバンドギャップの違いにより、ＧａＮ層及
びＡｌＧａＮ層の界面に高濃度の二次元電子ガス層が形成される。二次元電子ガス層の伝
導帯はフェルミ準位よりエネルギー準位が低くなるため、ＨＦＥＴでは二次元電子ガス層
がチャネルとなり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオ
ン状態となり、駆動回路や保護回路が複雑になるため問題となっている。パワーデバイス
をノーマリーオフ化させるために単純に電子濃度を減少させると、今度は素子の抵抗が増
加するため、ノーマリーオフ化と低抵抗化の両立は非常に困難である。またデバイス構造
を工夫してノーマリーオフ化を実現しようとする試みもなされているが、デバイスの構造
が複雑化して製造コストが増大するといった問題がある。
そこで本発明の一形態は、消費電力の増加を招くことなく、オフの状態を実現することの
できる半導体装置を提供することを課題とする。
本発明の一形態は、ゲートに電圧が印加されていない状態でオン状態であるパワー素子と
、パワー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジ
スタと、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用
の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ
電流が小さい半導体装置である。また、上記スイッチング用の電界効果トランジスタは、
チャネル領域がｉ型化または実質的にｉ型化された酸化物半導体層で形成される半導体装
置である。スイッチング用の電界効果トランジスタにより、パワー素子のゲートに高電位
または低電位を印加して、パワー素子のオン状態及びオフ状態を得る。
本発明の一形態は、第１のゲート及び第２のゲートを有し、チャネル領域がｎ型である酸
化物半導体層で形成されるパワーＭＯＳＦＥＴと、パワーＭＯＳＦＥＴの第１のゲート及
び第２のゲートに正電圧を印加するためのスイッチング用の電界効果トランジスタと、パ
ワーＭＯＳＦＥＴの第１のゲート及び第２のゲートに負電圧を印加するためのスイッチン
グ用の電界効果トランジスタとを有し、パワーＭＯＳＦＥＴの第１のゲート及び第２のゲ
ートのノードはスイッチング用の電界効果トランジスタに接続し、上記スイッチング用の
電界効果トランジスタのチャネル領域がｉ型化または実質的にｉ型化された酸化物半導体
層で形成される半導体装置である。スイッチング用の電界効果トランジスタにより、パワ
ーＭＯＳＦＥＴの第１のゲート及び第２のゲートに高電位または低電位を印加して、パワ
ーＭＯＳＦＥＴのオン状態及びオフ状態を得る。
また、本発明の一形態は、高電圧発生源に接続する第１の電界効果トランジスタと、第１
の電界効果トランジスタに接続する第２の電界効果トランジスタと、第２の電界効果トラ
ンジスタに接続し、且つ低電圧発生源に接続する第３の電界効果トランジスタと、第２の
電界効果トランジスタ及び第３の電界効果トランジスタに接続する容量素子と、第１の電
界効果トランジスタ及び第２の電界効果トランジスタに接続するパワーＭＯＳＦＥＴとを
有し、パワーＭＯＳＦＥＴは、第１のゲート及び第２のゲートと、第１のゲートに接する
第１の絶縁層と、第２のゲートに接する第２の絶縁層と、第１の絶縁層及び第２の絶縁層
の間に形成される酸化物半導体層と、酸化物半導体層に接するソース領域及びドレイン領
域として機能する第１の端子及び第２の端子を有し、第１のゲート及び第２のゲートのノ
ードは、第１の電界効果トランジスタ及び第２の電界効果トランジスタに接続し、第１の
電界効果トランジスタ乃至第３の電界効果トランジスタのチャネル形成領域は、ｉ型化さ
れた酸化物半導体層で形成され、パワーＭＯＳＦＥＴの前記酸化物半導体層は、ｎ型であ
る半導体装置である。
パワーＭＯＳＦＥＴの酸化物半導体層のキャリア濃度は１×１０１６ｃｍ−３以上１×１
０２０ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下で
ある。
スイッチング用の電界効果トランジスタ、第１の電界効果トラジスタ乃至第３の電界効果
トランジスタの酸化物半導体層のキャリア濃度は５×１０１４ｃｍ−３未満である。
パワーＭＯＳＦＥＴの第１のゲートまたは第２のゲートは、第１の端子及び第２の端子の
一方と重畳し、他方と重畳しなくともよい。
本発明の一形態によれば、消費電力の増加を招くことなくオフの状態を実現できるパワー
デバイス及びそれを有する半導体装置を提供することができる。
本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する断面図及び上面図である。 本発明の一態様の半導体装置を説明する断面図である。 本発明の一態様の半導体装置の作製工程を説明する断面図である。 本発明の一態様の半導体装置を説明する断面図である。 本発明の一態様の半導体装置を説明する断面図及び上面図である。 本発明の一態様の半導体装置を説明する断面図である。 本発明の一態様の半導体装置の作製工程を説明する断面図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 本発明の一態様の半導体装置を説明する等価回路図である。 電子機器を説明する図である。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。
また、本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
また、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電層、層、など）であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
（実施の形態１）
本実施の形態では、パワーデバイスである半導体装置の回路構成およびその動作について
説明する。
図１で示す半導体装置は、パワー素子１１０及び制御回路１００を有する。制御回路１０
０は、電界効果トランジスタ１０２（第１のトランジスタともいう。）、電界効果トラン
ジスタ１０３（第２のトランジスタともいう。）、電界効果トランジスタ１０４（第３の
トランジスタともいう。）、容量素子１０５、過電圧検出回路１０６、リフレッシュ制御
回路１０７、高電圧発生源１０８、及び低電圧発生源１０９を有する。
制御回路１００は、パワー素子１１０に印加する電圧を、高電圧発生源１０８で発生させ
た高電圧または低電圧発生源１０９で発生させた低電圧に切り替えると共に、入力端子Ｉ
Ｎ及び出力端子ＯＵＴの間に過電圧が印加された際に、パワー素子１１０を流れる電流量
を制御する。
電界効果トランジスタ１０２は、ゲートが過電圧検出回路１０６に接続され、第１の端子
が高電圧発生源１０８に接続され、第２の端子がパワー素子１１０に接続される。電界効
果トランジスタ１０２は、第２の端子に接続されたパワー素子１１０への高電位の印加を
制御する。
電界効果トランジスタ１０３は、ゲートが過電圧検出回路１０６に接続され、第１の端子
が容量素子１０５及び電界効果トランジスタ１０４の第２の端子に接続され、第２の端子
がパワー素子１１０に接続される。
電界効果トランジスタ１０３は、低電圧発生源１０９から容量素子１０５に充電された低
電位を、第２の端子に接続されたパワー素子１１０に印加することを制御する。
なお、本明細書で説明するオフ電流とは、電界効果トランジスタが非導通のときに、ソー
スとドレインとの間、すなわち第１の端子と第２の端子との間に流れる電流をいう。
電界効果トランジスタ１０４は、ゲートがリフレッシュ制御回路１０７に接続され、第１
の端子が低電圧発生源１０９に接続され、第２の端子が容量素子１０５及び電界効果トラ
ンジスタ１０３の第１の端子に接続される。電界効果トランジスタ１０４は、第２の端子
に接続された容量素子１０５の低電位の充電を制御する。
電界効果トランジスタ１０２乃至電界効果トランジスタ１０４のチャネル領域は、ｉ型化
または実質的にｉ型化された酸化物半導体層で形成される。ｉ型化または実質的にｉ型化
された酸化物半導体層は、キャリア密度が５×１０１４ｃｍ−３未満、好ましくは１×１
０１２ｃｍ−３未満、より好ましくは１×１０１１ｃｍ−３以下である。また、ドナーと
して寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が１×１０１６ｃｍ−３
以下が好ましい。なお、キャリア密度は、ホール効果測定により得られる。また、より低
濃度のキャリア密度の測定は、ＣＶ測定（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ−Ｍ
ｅａｓｕｒｅｍｅｎｔ）の測定結果により得られる。また、酸化物半導体層中の水素濃度
測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓ
ｐｅｃｔｒｏｍｅｔｒｙ）により得られる。
ｉ型化または実質的にｉ型化された酸化物半導体をチャネル領域に用いた電界効果トラン
ジスタ１０２は、オフ電流が１×１０−１６Ａ／μｍ以下、さらには１×１０−１９Ａ／
μｍ以下と小さくすることができる。ｉ型化または実質的にｉ型化された酸化物半導体は
、バンドギャップが広く、電子の励起のために大きな熱エネルギーが必要であるため、直
接再結合及び間接再結合が生じにくい。このため、ゲート電極に負の電位が印加された状
態（オフ状態）では、少数キャリアであるホールは実質的にゼロであるため、直接再結合
及び間接再結合が生じにくく、電流は限りなく小さくなる。この結果、電界効果トランジ
スタの非導通（オフ、ＯＦＦともいう。）状態において、酸化物半導体層は絶縁体とみな
せて回路設計を行うことができる。一方で、ｉ型化または実質的にｉ型化された酸化物半
導体層は、電界効果トランジスタの導通状態においては、非晶質シリコンで形成される半
導体層よりも高い電流供給能力を見込むことができる。このため、電界効果トランジスタ
１０２乃至電界効果トランジスタ１０４は、エンハンスメント型であり、オフ状態では極
めてリーク電流の小さくノーマリーオフ状態となり、優れたスイッチング特性を有する。
容量素子１０５は、間欠的な電界効果トランジスタ１０４の導通（オン、ＯＮともいう。
）により、パワー素子１１０に印加する低電位を保持するための素子である。容量素子１
０５としては、絶縁層を導電体で挟持する構造により形成すればよい。
過電圧検出回路１０６は、入力端子ＩＮ及び出力端子ＯＵＴの間の電圧に応じて、電界効
果トランジスタ１０２及び電界効果トランジスタ１０３の導通または非導通を制御するた
めの回路である。具体的には、入力端子ＩＮ及び出力端子ＯＵＴの間に過電圧が印加され
た際に、電界効果トランジスタ１０２を導通、電界効果トランジスタ１０３を非導通とし
、高電圧発生源１０８からパワー素子１１０への高電位の印加を制御する。また、入力端
子ＩＮ及び出力端子ＯＵＴの間に過電圧が印加されない際には、電界効果トランジスタ１
０２を非導通、電界効果トランジスタ１０３を導通とし、パワー素子１１０への低電圧発
生源１０９から容量素子１０５に充電された低電位の印加を制御する。
リフレッシュ制御回路１０７は、低電圧発生源１０９から容量素子１０５への低電位の充
電を制御するために、電界効果トランジスタ１０４の導通または非導通を制御する回路で
ある。具体的には、低電圧発生源１０９から容量素子１０５への充電により保持される低
電位がパワー素子１１０へ放電する前に、間欠的に電界効果トランジスタ１０４を導通と
し、低電位の充電をするための回路である。
パワー素子１１０は、ゲートに電圧を印加しない状態でオン状態となるパワー素子を用い
る。パワー素子１１０としては、Ｓｉ、ＳｉＣ、ＧａＮ、酸化物半導体を用いた、バイポ
ーラトランジスタ、電界効果トランジスタ（ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ））、ゲートターンオフサイリスタ、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）等を適宜用いることができる。また、電界効果トランジスタにおいては、パ
ワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）、
ＨＦＥＴ、ＪＦＥＴ（ジャンクション接合型電界効果トランジスタ）等を適宜用いること
ができる。３端子のパワー素子１２１の等価回路を図２（Ａ）に示す。パワー素子１２１
のゲートが電界効果トランジスタ１０２及び電界効果トランジスタ１０３に接続する。ま
た、パワー素子１２１のソース端子及びドレイン端子の一方を第１の端子とし、ソース端
子及びドレイン端子の他方を第２の端子とすると、第１の端子が入力端子ＩＮに接続し、
第２の端子が出力端子ＯＵＴに接続する。
本実施の形態では、これ以降、パワー素子１１０の代表例として、図２（Ｂ）に示すよう
に、４端子のパワーＭＯＳＦＥＴ１０１を用いて説明する。
パワーＭＯＳＦＥＴ１０１は、四つの端子、代表的には、第１のゲート端子（第１のゲー
トという）と、第２のゲート端子（第２のゲートという）と、ドレイン端子（ドレインと
もいう）と、ソース端子（ソースともいう）と有する。パワーＭＯＳＦＥＴ１０１は、チ
ャネル領域の上下に、第１のゲート及び第２のゲートが配置され、第１のゲート及び第２
のゲートに、パワーＭＯＳＦＥＴ１０１のスイッチングを制御する信号が供給される。
チャネル領域の上下に第１のゲート２０１及び第２のゲート２０６が配置されるパワーＭ
ＯＳＦＥＴ１０１の回路記号を図２（Ｃ）に示す。図２（Ｃ）に示すように、パワーＭＯ
ＳＦＥＴ１０１は、第１のゲート２０１と、第２のゲート２０６と、第１の端子２０４Ａ
と、第２の端子２０４Ｂとを有する。パワーＭＯＳＦＥＴ１０１は、第１のゲート２０１
及び第２のゲート２０６に高電圧発生源１０８または低電圧発生源１０９から出力される
信号（図２（Ｃ）に示す信号Ｇ）が入力される。高電圧発生源１０８または低電圧発生源
１０９から出力される信号より、パワーＭＯＳＦＥＴ１０１の第１の端子２０４Ａ及び第
２の端子２０４Ｂの間における導通または非導通といったスイッチングが制御される。
パワーＭＯＳＦＥＴ１０１のチャネル領域は、ｎ型である酸化物半導体層で形成されても
よい。ｎ型である酸化物半導体層は、キャリア密度が１×１０１６ｃｍ−３以上１×１０
２０ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下であ
る。また、酸化物半導体において、水素及び酸素欠損がドナーとして寄与するため、水素
濃度が１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３であることが好ましい。
パワーＭＯＳＦＥＴ１０１は、チャネル領域にｎ型である酸化物半導体層を有するため、
チャネル領域にｉ型である酸化物半導体層を有するパワーＭＯＳＦＥＴと比較してオン抵
抗を低減することが可能であり、大電流を流すことが可能である。しかしながら、ｎ型で
ある酸化物半導体層をチャネル領域に有するため、デプレッション型であり、ゲートに電
圧を印加しない状態であっても電流が流れるノーマリーオンである。本実施の形態に示す
パワーＭＯＳＦＥＴは、第１のゲート２０１と共に、第２のゲート２０６を有し、第１の
ゲート２０１及び第２のゲート２０６に負の電圧を印加することでオフさせることが可能
である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーＭＯＳＦＥＴ
をオフさせることができる。一方、第１のゲート２０１及び第２のゲート２０６に正の電
圧を印加することでオンさせることが可能である。また、パワーＭＯＳＦＥＴ１０１は第
１のゲート２０１及び第２のゲート２０６を有するため、シングルゲートのパワーＭＯＳ
ＦＥＴと比較して、チャネル領域の厚さを厚くすることでしきい値電圧がより負になり、
オン電流を大きくすることが可能である。
次に、図２（Ｂ）に示す半導体装置の動作について図３及び図４を用いて説明する。図３
及び図４での説明において、点線矢印は、パワーＭＯＳＦＥＴ１０１及び各電界効果トラ
ンジスタの導通または非導通による信号の流れをわかりやすくするために可視化して示し
たものである。また、半導体装置を構成するパワーＭＯＳＦＥＴ１０１のチャネル領域に
はｎ型となる酸化物半導体層を用いており、高電圧発生源１０８からの高電位により導通
、低電圧発生源１０９からの低電位により非導通、となるものである。なお、図２（Ａ）
に示す半導体装置の動作は、図３及び図４に示す等価回路において、パワーＭＯＳＦＥＴ
１０１をパワー素子１２１に置換えればよい。
図３（Ａ）では、パワーＭＯＳＦＥＴ１０１を導通とする際の動作について説明する。過
電圧検出回路１０６の制御により、電界効果トランジスタ１０２を導通、電界効果トラン
ジスタ１０３を非導通とし、リフレッシュ制御回路１０７の制御により電界効果トランジ
スタ１０４を非導通とさせる。電界効果トランジスタ１０２を導通とさせることにより、
高電圧発生源１０８から高電位がパワーＭＯＳＦＥＴ１０１の第１のゲート及び第２のゲ
ートに印加され、パワーＭＯＳＦＥＴ１０１が導通する。
図３（Ｂ）では、パワーＭＯＳＦＥＴ１０１を非導通とさせる際の動作について説明する
。過電圧検出回路１０６の制御により、電界効果トランジスタ１０２を非導通、電界効果
トランジスタ１０３を導通とし、リフレッシュ制御回路１０７の制御により、電界効果ト
ランジスタ１０４を非導通とさせる。図３（Ｂ）に示すように、電界効果トランジスタ１
０３を導通とさせることにより、低電圧発生源１０９から容量素子１０５に充電された低
電位がパワーＭＯＳＦＥＴ１０１の第１のゲート及び第２のゲートに印加され、パワーＭ
ＯＳＦＥＴ１０１が非導通となる。
図３（Ｃ）では、図３（Ｂ）で述べた容量素子１０５に低電位を充電する動作について説
明する。過電圧検出回路１０６の制御により、電界効果トランジスタ１０２を非導通、電
界効果トランジスタ１０３を導通とし、リフレッシュ制御回路１０７の制御により、電界
効果トランジスタ１０４を導通とし、低電圧発生源１０９から容量素子１０５への低電位
の充電を行う。
なお、図３（Ｃ）で述べた容量素子１０５への低電位の充電は、リフレッシュ制御回路１
０７の制御により、一定の周期で行われる。具体的には、低電圧発生源１０９からの充電
により容量素子１０５でパワーＭＯＳＦＥＴ１０１を非導通とさせる低電位を保持してい
る間、半導体装置は図３（Ｂ）の状態を保持する。そして、間欠的に図３（Ｃ）の状態と
して、電界効果トランジスタ１０４を導通とし、低電位を容量素子１０５に充電する。例
えば、図３（Ｃ）の動作は、１分に１回の割合で、充電に十分な時間をかけて行えばよい
。
上記説明のように本実施の形態の構成では、図３（Ａ）の状態または図３（Ｂ）の状態と
、図３（Ｃ）の状態とを繰り返すものの、図３（Ｂ）の状態を保持する期間が長くなる。
ここで、図４（Ａ）を用いて本実施の形態の効果について詳述する。図４（Ａ）は、上述
した図３（Ｂ）の状態におけるパワーＭＯＳＦＥＴ１０１の第１のゲート及び第２のゲー
トに接続されたノード、電界効果トランジスタ１０３、並びに容量素子１０５の一方の端
子を実線で表して示し、それ以外の接続を破線で示したものである。
電界効果トランジスタ１０２及び電界効果トランジスタ１０４が非導通となることにより
、パワーＭＯＳＦＥＴ１０１の第１のゲート及び第２のゲートに接続されたノードは、電
気的に浮遊状態（フローティング状態）となる。上述したように電界効果トランジスタ１
０２及び電界効果トランジスタ１０４は、チャネル領域をｉ型化または実質的にｉ型化さ
れた酸化物半導体層で構成しているため、オフ電流が極めて小さい。このため、パワーＭ
ＯＳＦＥＴ１０１の第１のゲート及び第２のゲートに接続されたノードは、低電圧発生源
１０９から容量素子１０５に充電された低電位を長期間保持することができる。恒常的に
容量素子に低電位を印加せず、間欠的に容量素子に低電位を印加すればよい。また、パワ
ーＭＯＳＦＥＴ１０１の第１のゲート及び第２のゲートに低電位が印加されるとパワーＭ
ＯＳＦＥＴ１０１はオフ状態となる。このため、本実施の形態の半導体装置は、消費電力
の増加を招くことなく、パワーＭＯＳＦＥＴ１０１のオフの状態を実現することができる
。
また、図２（Ｃ）に示す半導体装置において、パワーＭＯＳＦＥＴ１０１の第１のゲート
及び第２のゲートに接続されたノードの電位の保持特性を高めるために、図４（Ｂ）に示
すように別途、第１のゲート及び第２のゲートに接続されたノードに容量素子４０１を設
ける構成としてもよい。なお、図２（Ａ）及び図２（Ｂ）に示す半導体装置においては、
パワーＭＯＳＦＥＴ１０１、パワー素子１２１のゲートに容量素子４０１を設ける構成と
してもよい。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、または置き換えなどを自由に行うことができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すパワーＭＯＳＦＥＴ１０１の構造及び作製方法に
ついて、図５乃至図７を用いて説明する。
図５（Ａ）に、実施の形態１に示すパワーＭＯＳＦＥＴ１０１の断面構成の一形態を示し
、図５（Ｂ）にパワーＭＯＳＦＥＴ１０１の上面図を示す。図５（Ｂ）のＡ−Ｂの断面図
が図５（Ａ）に相当する。
図５（Ａ）に示すパワーＭＯＳＦＥＴ１０１は、基板２００上に導電層でなる第１のゲー
ト２０１が設けられ、第１のゲート２０１上にゲート絶縁層２０２が設けられ、ゲート絶
縁層２０２上にｎ型である酸化物半導体層２０３が設けられ、酸化物半導体層２０３上を
一部覆って導電層でなる第１の端子２０４Ａ及び第２の端子２０４Ｂが設けられ、酸化物
半導体層２０３、第１の端子２０４Ａ、及び第２の端子２０４Ｂを覆って絶縁層２０５が
設けられ、絶縁層２０５上に、第１の端子２０４Ａ及び第２の端子２０４Ｂそれぞれの一
部に重畳する導電層でなる第２のゲート２０６が設けられるように形成される。
基板２００は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必
要となる。基板２００としてガラス基板を用いる場合、歪み点が７３０℃以上のものを用
いることが好ましい。ガラス基板には、例えば、アルミノシリケートガラス、アルミノホ
ウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。なお、Ｂ２
Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いることができる。他にも、結晶化ガラスなどを用いることができる
。さらには、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表
面に絶縁層を形成したものを用いることもできる。
なお、図５（Ａ）には図示してないが、基板２００及び第１のゲート２０１の間に熱伝導
率の高い絶縁層を形成することで、耐熱性の高いパワーＭＯＳＦＥＴ１０１を作製するこ
とができる。熱伝導率の高い絶縁層としては、窒化アルミウム層、窒化酸化アルミニウム
層、窒化シリコン層等がある。
第１のゲート２０１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述し
た金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マ
グネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素
を用いてもよい。また、第１のゲート２０１は、単層構造でも、二層以上の積層構造とし
てもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタ
ン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層
上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する
二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタ
ン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タング
ステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複
数組み合わせた合金層、もしくは窒化物層を用いてもよい。
また、第１のゲート２０１は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加
したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ゲート絶縁層２０２は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸
化シリコン層、または酸化アルミニウム層を単層でまたは積層して形成することができる
。ゲート絶縁層２０２は、酸化物半導体層２０３と接する部分が酸素を含むことが好まし
く、特に好ましくは酸化シリコン層により形成する。酸化シリコン層を用いることで、酸
化物半導体層２０３に酸素を供給することができ、特性を良好にすることができる。
また、ゲート絶縁層２０２は、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材
料を用いることでゲートリーク電流を低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化
シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化ア
ルミニウム層のいずれか一以上との積層構造とすることができる。ゲート絶縁層２０２の
厚さは１００ｎｍ以上３００ｎｍとすることができる。
ｎ型である酸化物半導体層２０３は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−
Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−
Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−
Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化
物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化
物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属
酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物などを用いることができる。ここでは、ｎ元系金属
酸化物はｎ種類の金属酸化物で構成される。なお、酸化物半導体層には、不純物として、
主成分とする金属酸化物以外の元素が１％、好ましくは０．１％入ってもよい。
また、ｎ型である酸化物半導体層２０３は、三元系金属酸化物であり、ＩｎＭＸＺｎＹＯ
Ｚ（Ｙ＝０．５〜５）で表現される金属酸化物を用いてもよい。ここで、Ｍは、ガリウム
（Ｇａ）やアルミニウム（Ａｌ）やボロン（Ｂ）などの１３族元素から選択される一また
は複数種類の元素を表す。なお、Ｉｎ、Ｍ、Ｚｎ、及びＯの含有量は任意であり、Ｍの含
有量がゼロ（即ち、ｘ＝０）の場合を含む。一方、Ｉｎ及びＺｎの含有量はゼロではない
。すなわち、上述の表記には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物やＩｎ−Ｚｎ−Ｏ系金
属酸化物半導体などが含まれる。
また、ｎ型である酸化物半導体層２０３を形成する金属酸化物は、エネルギーギャップが
２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
ｎ型である酸化物半導体層２０３は、非晶質構造、微結晶構造、多結晶構造、または単結
晶構造の酸化物半導体を適宜用いることができる。また、表面に垂直な方向にｃ軸がほぼ
平行な結晶を有する酸化物半導体を用いることができる。
ｎ型である酸化物半導体層２０３は、キャリア密度が１×１０１６ｃｍ−３以上１×１０
２０ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下であ
る。酸化物半導体において、水素及び酸素欠損がドナーとして寄与するため、水素濃度が
１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３であることが好ましい。
また、ｎ型である酸化物半導体層２０３の厚さは、第１のゲート及び第２のゲートに負の
電圧が印加されたときに、空乏層がチャネル領域に広がり、パワーＭＯＳＦＥＴ１０１を
オフ状態とすることが可能な厚さとする。キャリア密度が１×１０１６ｃｍ−３以上１×
１０２０ｃｍ−３以下、誘電率が１５、バンドギャップが３．１５、伝導帯の実効状態密
度がＮｃ＝２．８×１０１９ｃｍ−３、価電子帯の実効状態密度がＮｖ＝１．０４×１０
１９ｃｍ−３であり、酸化物半導体層の一方の面側にゲートがある場合、最大空乏層幅は
７ｎｍ以上６７７ｎｍ以下である。図５（Ａ）に示すパワーＭＯＳＦＥＴは第１のゲート
２０１及び第２のゲート２０６を有するため、ｎ型である酸化物半導体層２０３の厚さを
１４ｎｍ以上１３５４ｎｍ以下とすることができる。また、キャリア密度が１×１０１７
ｃｍ−３以上１×１０２０ｃｍ−３以下の場合、最大空乏層幅は７ｎｍ以上２１８ｎｍ以
下である。この場合は、ｎ型である酸化物半導体層２０３の厚さを１４ｎｍ以上４３６ｎ
ｍ以下とすることができる。
第１の端子２０４Ａ及び第２の端子２０４Ｂは、アルミニウム、クロム、銅、タンタル、
チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とす
る合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる
。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数か
ら選択された金属元素を用いてもよい。また、第１の端子２０４Ａ及び第２の端子２０４
Ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミ
ニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上
にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、
窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上に
アルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また
、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、
スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層
を用いてもよい。
また、第１の端子２０４Ａ及び第２の端子２０４Ｂは、インジウム錫酸化物、酸化タング
ステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チ
タンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸
化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用
することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造と
することもできる。
絶縁層２０５は、ゲート絶縁層２０２に示す材料を適宜用いることができる。
第２のゲート２０６は、第１のゲート２０１に示す材料を適宜用いることができる。
図５に示すパワーＭＯＳＦＥＴ１０１は、チャネル領域にｎ型である酸化物半導体層を有
するため、オン抵抗を低減することが可能であり、大電流を流すことが可能である。しか
しながら、ｎ型である酸化物半導体層をチャネル領域に有するため、デプレッション型で
あり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態である
。本実施の形態に示すパワーＭＯＳＦＥＴは、第１のゲート２０１と共に、第２のゲート
２０６を有し、第１のゲート２０１及び第２のゲート２０６に負の電圧を印加することで
オフさせることが可能である。このため、オン抵抗が低く、大電流を流すことが可能であ
るパワーＭＯＳＦＥＴのオフ状態を実現させることができる。一方、第１のゲート２０１
及び第２のゲート２０６に正の電圧を印加することでオンさせることが可能である。また
、パワーＭＯＳＦＥＴ１０１は第１のゲート２０１及び第２のゲート２０６を有するため
、シングルゲートのパワーＭＯＳＦＥＴと比較して、チャネル領域の厚さを厚くすること
が可能であり、大電流を流すことが可能である。
また、図５（Ｂ）に示すように、パワーＭＯＳＦＥＴ１０１を並列に接続することで、ト
ランジスタのチャネル幅Ｗを大きくするように設計することができる。このため、大電流
を流すことが可能なパワーデバイスを作製することができる。
次に、図６に、図５とは異なるパワーＭＯＳＦＥＴの断面構成を示す。図６（Ａ）に示す
パワーＭＯＳＦＥＴ１０１Ａは、第２のゲート２０６Ａが第１の端子２０４Ａ及び第２の
端子２０４Ｂの一方と重畳し、他方と重畳しないことを特徴とする。
図６（Ａ）に示すパワーＭＯＳＦＥＴ１０１Ａは、基板２００上に導電層でなる第１のゲ
ート２０１が設けられ、第１のゲート２０１上にゲート絶縁層２０２が設けられ、ゲート
絶縁層２０２上にｎ型である酸化物半導体層２０３が設けられ、酸化物半導体層２０３上
を一部覆って導電層でなる第１の端子２０４Ａ、第２の端子２０４Ｂが設けられ、酸化物
半導体層２０３、第１の端子２０４Ａ、及び第２の端子２０４Ｂを覆って絶縁層２０５が
設けられるように形成される。また、絶縁層２０５上に、第１の端子２０４Ａ及び第２の
端子２０４Ｂ一方に重畳し、他方に重畳しない、導電層でなる第２のゲート２０６Ａが設
けられるように形成される。即ち、酸化物半導体層２０３が、第２のゲート２０６Ａと、
第１の端子２０４Ａと、第２の端子２０４Ｂと重畳しない領域２０８が形成される。
第２のゲート２０６Ａは、図５に示す第２のゲート２０６と同様の材料及び作製方法を用
いて形成することができる。
図６（Ｂ）に示すパワーＭＯＳＦＥＴ１０１Ｂは、基板２００上に導電層でなる第１のゲ
ート２０１Ａが設けられ、第１のゲート２０１Ａ上にゲート絶縁層２０２が設けられ、ゲ
ート絶縁層２０２上にｎ型である酸化物半導体層２０３が設けられ、酸化物半導体層２０
３上を一部覆って導電層でなる第１の端子２０４Ａ、第２の端子２０４Ｂが設けられ、酸
化物半導体層２０３、第１の端子２０４Ａ、及び第２の端子２０４Ｂを覆って絶縁層２０
５が設けられるように形成される。また、絶縁層２０５上に、第１の端子２０４Ａ及び第
２の端子２０４Ｂ一方に重畳し、他方に重畳しない、導電層でなる第２のゲート２０６Ａ
が設けられるように形成される。即ち、酸化物半導体層２０３が、第１のゲート２０１Ａ
と、第２のゲート２０６Ａと、第１の端子２０４Ａと、第２の端子２０４Ｂと重畳しない
オフセット領域２０９が形成される。
第１のゲート２０１Ａは、図５に示す第１のゲート２０１と同様の材料及び作製方法を用
いて形成することができる。
図６に示すパワーＭＯＳＦＥＴ１０１Ａ及びパワーＭＯＳＦＥＴ１０１Ｂは、ｎ型である
酸化物半導体層２０３をチャネル領域に有するため、オン抵抗を低減することが可能であ
り、大電流を流すことが可能である。しかしながら、ｎ型である酸化物半導体層をチャネ
ル領域に有するため、デプレッション型であり、ゲートに電圧を印加しない状態であって
も電流が流れるノーマリーオン状態である。本実施の形態に示すパワーＭＯＳＦＥＴは、
第１のゲート２０１または２０１Ａと共に、第２のゲート２０６Ａを有し、第１のゲート
２０１または２０１Ａ及び第２のゲート２０６Ａに負の電圧を印加することでオフさせる
ことが可能であり、第１のゲート２０１または２０１Ａ及び第２のゲート２０６Ａに正の
電圧を印加することでオンさせることが可能である。このため、オン抵抗が低く、大電流
を流すことが可能であるパワーＭＯＳＦＥＴのオフ状態を実現させることができる。また
、第１のゲート２０１または２０１Ａ及び第２のゲート２０６Ａを有するため、シングル
ゲートのパワーＭＯＳＦＥＴと比較して、チャネル領域の厚さを厚くすることが可能であ
り、大電流を流すことが可能である。更に、図６（Ｂ）に示すパワーＭＯＳＦＥＴ１０１
Ｂおいては、ｎ型である酸化物半導体において、第１のゲート２０１Ａ、第２のゲート２
０６Ａ、第１の端子２０４Ａ、及び第２の端子２０４Ｂに覆われないオフセット領域２０
９を有するため、図５（Ａ）に示すパワーＭＯＳＦＥＴ１０１と比較して、ドレイン耐圧
を高めることが可能であり、第１の端子２０４Ａまたは第２の端子２０４Ｂに高い電圧を
印加することができる。
ここで、図５に示すパワーＭＯＳＦＥＴ１０１の作製方法について、図７を用いて説明す
る。
図７（Ａ）に示すように、基板２００上に、第１のゲート２０１を形成する。次に、第１
のゲート２０１上に、ゲート絶縁層２０２を形成する。
第１のゲート２０１は、印刷法、インクジェット法等を用いて作製することで、工程数を
削減することができる。または、スパッタリング法、ＣＶＤ法、蒸着法等により導電層を
形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして導電層をエ
ッチングして、第１のゲート２０１を形成することができる。なお、第１のゲート２０１
は端部がテーパー形状であると、のちに形成する絶縁層、半導体層、及び導電層の被覆率
を高めることができるため好ましい。また、基板２００と第１のゲート２０１の間に、熱
伝導率の高い絶縁層を、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により形成する
ことが好ましい。
ゲート絶縁層２０２は、スパッタリング法、ＣＶＤ法、印刷法、塗布法等により形成する
ことができる。または、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマ
ＣＶＤにより、緻密で絶縁耐圧の高い高品質なゲート絶縁層２０２を形成できる。酸化物
半導体層と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性
を良好とすることができる。また、高密度プラズマＣＶＤにより得られたゲート絶縁層２
０２は、一定の厚さで形成できるため、段差被覆性に優れている。また、高密度プラズマ
ＣＶＤにより得られるゲート絶縁層２０２は、厚さを精密に制御することができる。
次に、図７（Ｂ）に示すように、ゲート絶縁層２０２上にｎ型である酸化物半導体層２０
３を形成する。ｎ型である酸化物半導体層２０３は、印刷法、インクジェット法等を用い
て作製することで、工程数を削減することができる。または、ゲート絶縁層２０２上に、
スパッタリング法、ＣＶＤ法、塗布法、パルスレーザー蒸着法等によりｎ型である酸化物
半導体層を形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして
上記酸化物半導体層をエッチングして、島状のｎ型である酸化物半導体層２０３を形成す
ることができる。
酸化物半導体層のキャリア密度は、成膜条件における原料ガス及びターゲットの水素濃度
及び酸素濃度、成膜する材料及びその組成などに依存する。酸化物半導体層の水素濃度を
高くする、または、酸化物半導体層の酸素濃度を低くし酸素欠損を含ませることで、ドナ
ーとして寄与する水素または酸素欠損を酸化物半導体層に含有させることが可能であるた
め、ｎ型である酸化物半導体層を形成することができる。
なお、酸化物半導体層２０３を形成した後、加熱処理を行って、微結晶構造、多結晶構造
、または単結晶構造の酸化物半導体層としてもよい。また、表面に垂直な方向にｃ軸がほ
ぼ平行な結晶を有する結晶構造の酸化物半導体層としてもよい。
次に、図７（Ｃ）に示すように、ソース電極及びドレイン電極として機能する第１の端子
２０４Ａ及び第２の端子２０４Ｂを形成する。第１の端子２０４Ａ、及び第２の端子２０
４Ｂは、印刷法、インクジェット法等を用いて作製することで、工程数を削減することが
できる。または、ゲート絶縁層２０２及び酸化物半導体層２０３上に、スパッタリング法
、ＣＶＤ法、蒸着法等により導電層を形成した後、フォトリソグラフィ工程により形成し
たレジストをマスクとして上記導電層をエッチングして、第１の端子２０４Ａ及び第２の
端子２０４Ｂを形成することができる。
次に、図７（Ｄ）に示すように、ゲート絶縁層２０２、酸化物半導体層２０３、第１の端
子２０４Ａ、及び第２の端子２０４Ｂ上に絶縁層２０５を形成する。絶縁層２０５は、ゲ
ート絶縁層２０２と同様に形成することができる。次に、絶縁層２０５上に第２のゲート
２０６を形成する。第２のゲート２０６は、第１のゲートと同様に形成することができる
。
以上の工程により、ｎ型である酸化物半導体層をチャネル領域に有し、デプレッション型
であるパワーＭＯＳＦＥＴ１０１を作製することができる。なお、上記作製工程において
、第２のゲートのレイアウトを変更することで、図６（Ａ）に示すパワーＭＯＳＦＥＴ１
０１Ａ又は図６（Ｂ）に示すパワーＭＯＳＦＥＴ１０１Ｂを作製することができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示すパワーＭＯＳＦＥＴ１０１の代
わりに用いることが可能なパワーＭＯＳＦＥＴの構造について、図８及び図９を用いて説
明する。
図８及び図９に示すパワーＭＯＳＦＥＴは、図６に示すパワーＭＯＳＦＥＴと比較して、
基板２００及び酸化物半導体層２１３の間にゲートを有さない点が異なる。
図８に示すパワーＭＯＳＦＥＴ１１１Ａは、基板２００上にｎ型である酸化物半導体層２
１３が設けられ、酸化物半導体層２１３上を一部覆って導電層でなる第１の端子２０４Ａ
、第２の端子２０４Ｂが設けられ、酸化物半導体層２１３、第１の端子２０４Ａ、及び第
２の端子２０４Ｂを覆ってゲート絶縁層２１２が設けられ、ゲート絶縁層２１２上に、第
１の端子２０４Ａ及び第２の端子２０４Ｂの一方の一部に重畳する導電層でなるゲート２
１１が設けられるように形成される。即ち、酸化物半導体層２１３が、ゲート２１１と、
第１の端子２０４Ａと、第２の端子２０４Ｂと重畳しない領域２０８が形成される。
なお、実施の形態２に示すパワーＭＯＳＦＥＴ１０１と同様に、基板２００及び酸化物半
導体層２１３の間に熱伝導率の高い絶縁層を形成することで、耐熱性の高いパワーＭＯＳ
ＦＥＴ１１１Ａを作製することができる。また、第１の端子２０４Ａ、及び第２の端子２
０４Ｂを、基板２００及び酸化物半導体層２１３の間に設けてもよい。また、図５（Ａ）
と同様に、領域２０８を有さず、第１の端子２０４Ａ及び第２の端子２０４Ｂそれぞれの
一部に重畳する導電層でなるゲート２１１が設けられてもよい。
図９（Ａ）に示すパワーＭＯＳＦＥＴ１１１Ｂは、基板２００上に導電層でなる第１の端
子２０４Ａが設けられ、導電層でなる第１の端子２０４Ａを覆ってｎ型である酸化物半導
体層２１３が設けられ、酸化物半導体層２１３上を一部覆って導電層でなる第２の端子２
０４Ｂが設けられ、酸化物半導体層２１３及び第２の端子２０４Ｂを覆ってゲート絶縁層
２１２が設けられ、ゲート絶縁層２１２上に、導電層でなるゲート２１１と、第１の端子
２０４Ａに接続する配線２１４と、第２の端子２０４Ｂに接続する配線２１５とが設けら
れるように形成される。
図９（Ｂ）は、図９（Ａ）に示すパワーＭＯＳＦＥＴ１１１Ｂの上面図である。図９（Ｂ
）のＡ−Ｂの断面図が図９（Ａ）に相当する。図９（Ｂ）に示すように、第２の端子２０
４Ｂ、及び第２の端子２０４Ｂに接続する配線２１５の周囲にゲート２１１が配置される
。また、ゲート２１１の周囲に、第１の端子２０４Ａ、及び第１の端子２０４Ａに接続す
る配線２１４が配置される。
即ち、第１の端子２０４Ａと、第２の端子２０４Ｂとは、重畳しない。ゲート２１１は、
第１の端子２０４Ａ及び第２の端子２０４Ｂと重畳しない領域を含む領域に設けられる。
また、ゲート２１１の一部（端部）は、第１の端子２０４Ａ及び第２の端子２０４Ｂの一
方または両方と重畳してもよい。
なお、実施の形態２に示すパワーＭＯＳＦＥＴ１０１と同様に、基板２００と、第１の端
子２０４Ａ及び酸化物半導体層２１３の間に熱伝導率の高い絶縁層を形成することで、耐
熱性の高いパワーＭＯＳＦＥＴ１１１Ｂを作製することができる。
図８及び図９に示す酸化物半導体層２１３は、実施の形態２に示す酸化物半導体層２０３
と同様の材料を用いて形成することができる。なお、図８に示すパワーＭＯＳＦＥＴ１１
１Ａ及び図９に示すパワーＭＯＳＦＥＴ１１１Ｂは、ゲート２１１が酸化物半導体層２１
３の一方の面側にしか形成されない。このため、酸化物半導体層２１３の厚さは、ゲート
２１１に負の電圧が印加されたときに、空乏層がチャネル領域に広がり、パワーＭＯＳＦ
ＥＴ１１１Ｂをオフ状態とすることが可能な厚さとするが、本実施の形態ではゲートの数
が実施の形態２に示すパワーＭＯＳＦＥＴ１０１の半分のため、キャリア密度が１×１０
１６ｃｍ−３以上１×１０２０ｃｍ−３以下の場合、最大空乏層幅は７ｎｍ以上６７７ｎ
ｍ以下である。このため、ｎ型である酸化物半導体層２１３の厚さを７ｎｍ以上６７７ｎ
ｍ以下とすることができる。また、キャリア密度が１×１０１７ｃｍ−３以上１×１０２
０ｃｍ−３以下の場合、最大空乏層幅は７ｎｍ以上２１８ｎｍ以下である。この場合は、
ｎ型である酸化物半導体層２１３の厚さを７ｎｍ以上２１８ｎｍ以下とすることができる
。
なお、図８及び図９に示すパワーＭＯＳＦＥＴの作製方法は、図８及び図９に示す構成に
あわせて、実施の形態２に示すパワーＭＯＳＦＥＴの作製方法を適宜用いることができる
。
図８及び図９に示すパワーＭＯＳＦＥＴは、チャネル領域にｎ型である酸化物半導体層を
有するため、オン抵抗を低減することが可能であり、大電流を流すことが可能である。し
かしながら、ｎ型である酸化物半導体層をチャネル領域に有するため、デプレッション型
であり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態であ
る。本実施の形態に示すパワーＭＯＳＦＥＴは、ゲート２１１に負の電圧を印加すること
でオフさせることが可能であり、ゲート２１１に正の電圧を印加することでオンさせるこ
とが可能である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーＭＯ
ＳＦＥＴのオフ状態を実現させることができる。
（実施の形態４）
本実施の形態では、実施の形態１に示す電界効果トランジスタ１０２乃至電界効果トラン
ジスタ１０４の構造及び作製方法について、図１０及び図１１を用いて説明する。電界効
果トランジスタ１０２乃至電界効果トランジスタ１０４は、同じ構造でよいため、ここで
は代表例として電界効果トランジスタ１０２を用いて説明する。
図１０に示す電界効果トランジスタ１０２は、基板２５０上に導電層でなるゲート２５１
が設けられ、ゲート２５１上にゲート絶縁層２５２が設けられ、ゲート絶縁層２５２上に
ｉ型化または実質的にｉ型化された酸化物半導体層２５３が設けられ、酸化物半導体層２
５３上を一部覆って導電層でなる第１の端子２５４Ａ及び第２の端子２５４Ｂが設けられ
、酸化物半導体層２５３、第１の端子２５４Ａ、及び第２の端子２５４Ｂを覆って絶縁層
２５５が設けられるように形成される。
基板２５０は、実施の形態２に示す基板２００を適宜用いることができる。
ゲート２５１は、実施の形態２に示す第１のゲート２０１に示す材料を適宜用いることが
できる。
ゲート絶縁層２５２は、実施の形態２に示すゲート絶縁層２０２に示す材料を適宜用いる
ことができる。ゲート絶縁層２５２の厚さは、５０ｎｍ以上５００ｎｍ以下とすることが
できる。ゲート絶縁層２５２の厚さを厚くすることで、ゲートリーク電流を低減すること
ができる。
酸化物半導体層２５３は、実施の形態２に示す酸化物半導体層２０３に示す金属酸化物を
用いることができる。また、非晶質構造、多結晶構造、または単結晶構造の酸化物半導体
を適宜用いることができる。また、表面に垂直な方向にｃ軸がほぼ平行な結晶を有する結
晶構造の酸化物半導体を用いることができる。但し、酸化物半導体層２５３はｉ型化また
は実質的にｉ型化されているため、キャリア密度が５×１０１４ｃｍ−３未満、好ましく
は１×１０１２ｃｍ−３未満、より好ましくは１×１０１１ｃｍ−３以下である。また、
ドナーとして寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が１×１０１６
ｃｍ−３以下が好ましい。
水素を徹底的に除去することにより高純度化され、酸素欠損を低減し化学量論比を満たす
ことでｉ型化または実質的にｉ型化された酸化物半導体層をチャネル領域に用いた電界効
果トランジスタ１０２は、オフ電流が１×１０−１６Ａ以下とすることができる。つまり
、電界効果トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路
設計を行うことができる。一方で、酸化物半導体層２５３は、電界効果トランジスタの導
通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込
むことができる。このため電界効果トランジスタ１０２は、エンハンスメント型であり、
オフ状態では極めてリーク電流の小さいノーマリーオフ状態となり、優れたスイッチング
特性を有する。
第１の端子２５４Ａ及び第２の端子２５４Ｂは、実施の形態２に示す第１の端子２０４Ａ
及び第２の端子２０４Ｂに示す材料を適宜用いることができる。
絶縁層２５５は、酸化絶縁層で形成することが好ましい。酸化絶縁層の代表例としては、
酸化シリコン層、酸化窒化シリコン層、または酸化アルミニウム層がある。なお、絶縁層
２０５を酸化絶縁層及び窒化絶縁層の積層構造としてもよい。窒化絶縁層の代表例として
は、窒化シリコン層、窒化酸化シリコン層、または窒化アルミニウム層がある。絶縁層２
５５において、酸化物半導体層２５３と接する領域を酸化絶縁層で形成することで、酸化
物半導体層の酸素欠損を低減し、化学量論比を満たすことができる。
なお、電界効果トランジスタ１０２は、様々な形態をとることができ、特定の構成に限定
されない。例えば、ゲートが２個以上のマルチゲート構造を適用することができる。また
、チャネル領域の上下にゲート電極が配置されている構造とすることができる。なお、チ
ャネル領域の上下にゲートが配置される構成にすることにより、２つの電界効果トランジ
スタが並列に接続されたような構成とすることも可能である。
ここで、図１０に示す電界効果トランジスタ１０２の作製方法について、図１１を用いて
説明する。
図１１（Ａ）に示すように、基板２５０上に、ゲート２５１を形成する。次に、ゲート２
５１上に、ゲート絶縁層２５２を形成する。
ゲート２５１は、実施の形態２に示す第１のゲート２０１の作製方法を適宜用いることが
できる。また、ゲート絶縁層２５２は、実施の形態２に示すゲート絶縁層２０２の作製方
法を適宜用いることができる。なお、ｉ型化または実質的にｉ型化された酸化物半導体層
は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層２５２を、μ波を用
いた高密度プラズマＣＶＤで形成することで、界面準位を低減して界面特性を良好とする
ことができる。
なお、ゲート絶縁層２５２を形成する際に、基板２００を加熱することで、ゲート絶縁層
２５２に含まれる水素、水、水酸基、水素化物などを低減することができる。
また、ゲート絶縁層２５２に含まれる水素、水、水酸基、水素化物などを低減するため、
スパッタリング法でゲート絶縁層２５２を形成する場合は、処理室内に残留する水素、水
、水酸基または水素化物などを除去しつつゲート絶縁層２５２を形成することが好ましい
。処理室内に残留する水素、水、水酸基、水素化物などを除去するためには、吸着型の真
空ポンプを用いることが好ましい。吸着型の真空ポンプの代表例は、クライオポンプ、イ
オンポンプ、チタンサブリメーションポンプである。また、排気手段としては、ターボポ
ンプにコールドトラップを加えたものを用いることができる。
また、ゲート絶縁層２５２を形成する際に用いるスパッタリングガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度
を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることで、ゲート絶縁層２５２に含
まれる水素、水、水酸基、水素化物などを低減することができる。
次に、図１１（Ｂ）に示すように、ゲート絶縁層２０２上に酸化物半導体層２５３Ａを形
成する。酸化物半導体層２５３Ａは、印刷法、インクジェット法等を用いて形成すること
ができる。または、ゲート絶縁層２５２上に、スパッタリング法、ＣＶＤ法、塗布法、パ
ルスレーザー蒸着法等により酸化物半導体層を形成し、フォトリソグラフィ工程により形
成したレジストをマスクとして上記酸化物半導体層をエッチングして、島状の酸化物半導
体層２５３Ａを形成することができる。
酸化物半導体層のキャリア密度は、成膜条件における原料ガス及びターゲットの水素濃度
及び酸素濃度、成膜する材料及びその組成、加熱処理条件などに依存する。酸化物半導体
層の水素濃度を低くする、または、酸化物半導体層の酸素濃度を高くし酸素欠損を低減さ
せることで、酸化物半導体層は、ｉ型または実質的にｉ型となる。本実施の形態では、酸
化物半導体層をｉ型化または実質的にｉ型化する処理を後に行うため、酸化物半導体層２
５３Ａはｉ型でもｎ型でもよい。
なお、酸化物半導体層をスパッタリング法で形成する場合、基板を加熱することで、酸化
物半導体層に含まれる水素、水、水酸基、水素化物などの不純物を低減することができる
。また、第１の加熱処理において、結晶成長を促すことができる。
また、酸化物半導体層をスパッタリング法で形成する場合、金属酸化物ターゲット中の金
属酸化物の相対密度を８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％
以上とすることで、酸化物半導体層中の不純物濃度を低減することができ、電気特性、及
び信頼性の高いトランジスタを得ることができる。
また、酸化物半導体層を形成する前にプレヒート処理を行うことで、スパッタリング装置
内壁や、ターゲット表面やターゲット材料中に残存している水素、水、水酸基、水素化物
等を除去できるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純
物を低減することができる。
また、ゲート絶縁層２５２と同様に、酸化物半導体層を形成する前、または形成中、また
は形成後に、スパッタリング装置内に残存している水素、水、水酸基、水素化物などを除
去するために、吸着型の真空ポンプを用いることが好ましい。この結果、水素、水、水酸
基、水素化物などが排気されるため、酸化物半導体層に含まれる水素、水、水酸基、水素
化物などの濃度を低減できる。
次に、第１の加熱処理を行い、酸化物半導体層２５３Ａに含まれる水素、水、水酸基、水
素化物などの不純物を除去する。即ち、脱水化及び脱水素化の少なくとも一方を行うこと
ができる。なお、第１の加熱処理において、酸化物半導体層２５３Ａの酸素欠損も形成さ
れる。第１の加熱処理により、水素、水、水酸基、水素化物などの不純物が除去された酸
化物半導体層を、図１１（Ｃ）において、酸化物半導体層２５３Ｂと示す。
第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪
み点未満とする。加熱処理装置として、第１の加熱処理に用いる加熱処理装置は特に限ら
れず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する
装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いる
ことができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアー
クランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプ
から発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は
、高温のガスを用いて加熱処理を行う装置である。
第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴンなどの希ガスに、
水素、水、水酸基または水素化物などなどが含まれないことが好ましい。または、加熱処
理装置に導入する窒素、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ
（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物
濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理において、昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の
内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が
行われた後、雰囲気を切り替えて酸素雰囲気にすることで酸化物半導体層内部に酸素を補
給でき、水素濃度が低減され、且つ酸素欠損が形成された酸化物半導体層の酸素欠損に酸
素を供給することが可能であり、ｉ型化または実質的にｉ型化された酸化物半導体層を形
成することができる。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
２５３Ａは結晶化し、結晶を有する酸化物半導体層となる場合もある。例えば、結晶化率
が９０％以上、または８０％以上の結晶を有する酸化物半導体層となる場合もある。
また、第１の加熱条件、または酸化物半導体層の材料によっては、非晶質の酸化物半導体
層の表層部に、表面に垂直な方向にｃ軸がほぼ平行な結晶を有する結晶構造が形成される
酸化物半導体層となる場合もある。
なお、第１の加熱処理は、酸化物半導体層上に第１の端子及び第２の端子を形成した後に
行ってもよい。
ここでは、電気炉に基板を導入し、窒素、希ガスなどの不活性ガス雰囲気において４５０
℃で１時間の加熱処理を行う。
次に、図１１（Ｃ）に示すように、ソース電極及びドレイン電極として機能する第１の端
子２５４Ａ及び第２の端子２５４Ｂを形成する。
第１の端子２５４Ａ及び第２の端子２５４Ｂは、実施の形態２に示す第１の端子２０４Ａ
及び第２の端子２０４Ｂと同様に形成することができる。
次に、図１１（Ｄ）に示すように、ゲート絶縁層２５２、酸化物半導体層２５３Ｂ、第１
の端子２５４Ａ及び第２の端子２５４Ｂ上に絶縁層２５５を形成する。絶縁層２５５は、
スパッタリング法、ＣＶＤ法、印刷法、塗布法等により形成することができる。なお、絶
縁層２５５として、スパッタリング法により酸化シリコン層を形成すると、酸化シリコン
層から第１の加熱処理で発生した酸化物半導体層２５３Ａに含まれる酸素欠損に酸素を供
給することが可能であり、ドナーとして寄与する酸素欠損を低減し、化学量論比を満たす
構成とすることが可能である。この結果、ｉ型化または実質的にｉ型化された酸化物半導
体層２５３を形成することができる。
次に、不活性ガス雰囲気、または酸素ガス雰囲気で、第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。第２の加熱処理は、絶
縁層２５５上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。当該加熱処理に
より、絶縁層２５５の酸化絶縁層から第１の加熱処理で発生した酸化物半導体層に含まれ
る酸素欠損に酸素を供給することが可能であり、ドナーとして寄与する酸素欠損を低減し
、化学量論比を満たす構成とすることが可能である。この結果、よりｉ型化または実質的
にｉ型化された酸化物半導体層２５３を形成することができる。
本実施の形態では、窒素雰囲気において２５０℃で１時間の第２の加熱処理を行う。
さらに、大気中で１００℃以上２００℃以下の加熱処理を１時間以上３０時間以下、行っ
てもよい。当該加熱処理により、電界効果トランジスタの信頼性を高めることができる。
以上の工程により、ｉ型化または実質的にｉ型化された酸化物半導体層をチャネル領域に
有し、オフ電流が極めて小さく、エンハンスメント型である電界効果トランジスタ１０２
を作製することができる。
（実施の形態５）
図１２に、実施の形態１乃至実施の形態３に示すパワー素子を保護素子に用いた半導体装
置の一形態を示す。保護素子は、電源端子に過電圧が入力された際に、保護素子であるパ
ワー素子に電流を流して、保護対象回路に過電流が流れないように機能する。保護対象回
路は過電圧の印加により破壊される耐圧の低い回路を全て含む。本実施の形態では、パワ
ー素子の一例として、実施の形態１及び実施の形態２に示す４端子のパワーＭＯＳＦＥＴ
を用いて説明する。
図１２は、パワーＭＯＳＦＥＴ５０１、制御回路５０２、保護対象回路５０３、入力端子
５０４、及び出力端子５０５を有する半導体装置である。制御回路５０２は、入力端子５
０４または出力端子５０５に印加された過電圧を検知して、保護素子となるパワーＭＯＳ
ＦＥＴ５０１の動作を制御するものである。
図１３は、制御回路５０２に詳細を示したものである。制御回路５０２は、過電圧検出回
路５１１、インバータ５１２、正電源５１３、スイッチトランジスタ５１４、５１５、５
１６、容量素子５１７、負電圧発生回路５１８、発振回路５１９、分周回路５２０、遅延
回路５２１、ＡＮＤ回路５２２より構成されている。正電源５１３は、実施の形態１に示
す高電圧発生源１０８に相当する。スイッチトランジスタ５１４、５１５、５１６はそれ
ぞれ、実施の形態１に示す電界効果トランジスタ１０２、１０３、１０４に相当する。容
量素子５１７は、実施の形態１に示す容量素子１０５に相当する。また、負電圧発生回路
５１８は実施の形態１に示す低電圧発生源１０９に相当する。発振回路５１９、分周回路
５２０、遅延回路５２１、及びＡＮＤ回路５２２は、実施の形態１に示すリフレッシュ制
御回路１０７に相当する。なお、制御回路５０２は当該構成に限定されるものではない。
次に、図１３に示す制御回路５０２及びパワーＭＯＳＦＥＴ５０１の動作について説明す
る。過電圧検出回路５１１は通常の電源電圧を大きく超えるような過電圧が入力端子５０
４に入力されたときに動作する回路であり、本実施の形態では過電圧が入力された際にハ
イのパルスを出力する機能を有する。
過電圧検出回路５１１の出力端子は、スイッチトランジスタ５１４のゲート端子及びイン
バータ５１２の入力端子に接続される。インバータ５１２の出力端子は、スイッチトラン
ジスタ５１５のゲート端子に接続される。これによって、過電圧が入力されるとスイッチ
トランジスタ５１４がオンして、パワーＭＯＳＦＥＴ５０１のゲート端子は、正電源５１
３に接続され、パワーＭＯＳＦＥＴ５０１はオンする。これによって入力端子５０４から
出力端子５０５に電流が流れ、図１２に示す保護対象回路５０３に過電流が流れるのを防
止する。
過電圧が印加されていないときには、過電圧検出回路５１１の出力はロウであり、スイッ
チトランジスタ５１４はオフ、スイッチトランジスタ５１５はオンとなる。負電圧発生回
路５１８は、図１７に示すチャージポンプ回路などで構成され、負電圧を発生させる。
保護回路は頻繁に動作する回路ではないので、恒常的に大電流を流すようにするのは消費
電力の面から適切ではない。従って小さな電流能力で、容量素子５１７にチャージを蓄え
ることが、消費電力削減に有効である。従って、間欠的に負電圧発生回路５１８よりスイ
ッチトランジスタ５１６を介して容量素子５１７に充電を行うことで消費電力を低減する
ことができる。
発振回路５１９によって得られた発振信号を分周回路５２０で分周し、分周された信号は
、スイッチトランジスタ５１６のゲート端子に供給される。即ち、分周回路５２０の出力
端子の一方は、ＡＮＤ回路５２２の第１の入力端子に接続する。また、分周回路５２０の
出力端子の他方は、遅延回路５２１を介してＡＮＤ回路５２２の第２の入力端子に接続す
る。このようにして、遅延回路５２１の遅延時間分のパルス幅を有し、周期が分周回路５
２０の出力と同様のパルスを得ることができる。当該パルスを用いることによって、スイ
ッチトランジスタ５１６のゲート端子を制御することができる。
発振回路５１９は、一般的な発振回路、例えばリングオシレータなどを使用することがで
きるがその種類は限定しない。また、分周回路５２０は、フリップフロップを使用するこ
とができる。遅延回路５２１は、インバータを使った回路、ＣＲ遅延回路を使った回路等
が使用できるが特に限定されない。また、パルスの形成方法はこれ以外の方法を用いるこ
ともできる。
このようにして、容量素子５１７には負電圧が保持され、過電圧が印加されないときには
、スイッチトランジスタ５１５を介してパワーＭＯＳＦＥＴ５０１に負電圧が印加される
。パワーＭＯＳＦＥＴ５０１のゲート端子に負電圧が印加されている間は、パワーＭＯＳ
ＦＥＴ５０１はオフになり電流を流さない。
図１４は、パワーＭＯＳＦＥＴを保護対象回路と直列に接続した半導体装置である。図１
２とは異なり、入力端子に過電圧が印加されたときには、パワーＭＯＳＦＥＴ６０１がオ
フとなり保護対象回路６０３に過電圧がかかることを防止する。
図１４に示す半導体装置は、パワーＭＯＳＦＥＴ６０１、制御回路６０２、保護対象回路
６０３、入力端子６０４、出力端子６０５からなっている。制御回路６０２は、入力端子
６０４または出力端子６０５に印加された過電圧を検知して、保護素子となるパワーＭＯ
ＳＦＥＴ６０１を制御するものである。
図１５に制御回路６０２詳細を示す。制御回路６０２は、過電圧検出回路６１１、インバ
ータ６１２、正電源６１３、スイッチトランジスタ６１４、６１５、６１６、容量素子６
１７、負電圧発生回路６１８、発振回路６１９、分周回路６２０、遅延回路６２１、ＡＮ
Ｄ回路６２２より構成されている。正電源６１３は、実施の形態１に示す高電圧発生源１
０８に相当する。スイッチトランジスタ６１４、６１５、６１６はそれぞれ、実施の形態
１に示す電界効果トランジスタ１０３、１０２、１０４に相当する。容量素子６１７は、
実施の形態１に示す容量素子１０５に相当する。また、負電圧発生回路６１８は実施の形
態１に示す低電圧発生源１０９に相当する。発振回路６１９、分周回路６２０、遅延回路
６２１、及びＡＮＤ回路６２２は、実施の形態１に示すリフレッシュ制御回路１０７に相
当する。なお、制御回路６０２は当該構成に限定されるものではない。
次に、図１５に示す制御回路６０２及びパワーＭＯＳＦＥＴ６０１の動作について説明す
る。過電圧検出回路６１１は通常の電源電圧を大きく超えるような過電圧が入力端子６０
４に入力されたときに動作する回路であり、本実施の形態では過電圧が入力された際にハ
イのパルスを出力する機能を有する。
過電圧検出回路６１１の出力端子は、スイッチトランジスタ６１５のゲート端子とインバ
ータ６１２に接続される。インバータ６１２の出力端子は、スイッチトランジスタ６１４
のゲート端子に接続される。これによって、入力端子６０４に過電圧が入力されると、ス
イッチトランジスタ６１５がオンして、パワーＭＯＳＦＥＴ６０１のゲート端子は、負電
圧発生回路６１８に接続され、オフする。これによって入力端子６０４及び保護対象回路
６０３は分断され、保護対象回路６０３に過電流が流れるのを防止する。負電圧発生回路
６１８は、図１７に示すチャージポンプ回路などで構成され、負電圧を発生させる。
過電圧が印加されていないときには、過電圧検出回路６１１の出力はロウであり、スイッ
チトランジスタ６１５はオフ、スイッチトランジスタ６１４はオンとなり、パワーＭＯＳ
ＦＥＴ６０１のゲート端子は容量素子６１７に接続される。容量素子６１７には後述する
ように正電源から正電圧が保持されているため、パワーＭＯＳＦＥＴ６０１はオンする。
保護回路は頻繁に動作する回路ではないので、恒常的に大電流を流すようにするのは消費
電力の面から適切ではない。従って、小さな電流能力で、容量素子６１７にチャージを蓄
えることが、消費電力削減に有効である。従って、間欠的に正電源６１３よりスイッチト
ランジスタ６１６を介して容量素子６１７に充電を行うことで消費電力を低減することが
できる。
発振回路６１９によって得られた発振信号を分周回路６２０で分周し、分周した信号は、
スイッチトランジスタ６１６のゲート端子に供給される。即ち、分周回路６２０の出力端
子の一方は、ＡＮＤ回路６２２の第１の入力端子に接続する。また、分周回路６２０の出
力端子の他方は、遅延回路６２１を介してＡＮＤ回路６２２の第２の入力端子に接続する
。このようにして遅延回路６２１の遅延時間分のパルス幅を有し、周期が分周回路６２０
の出力と同様のパルスを得ることができる。当該パルスを用いることによって、スイッチ
トランジスタ６１６のゲート端子を制御することができる。
発振回路６１９は、一般的な発振回路たとえばリングオシレータなどが使用することがで
きるがその種類は限定しない。また、分周回路６２０は、フリップフロップを使用するこ
とができる。遅延回路６２１は、インバータを使った回路、ＣＲ遅延回路を使った回路等
が使用できるが特に限定されない。また、パルスの形成方法はこれ以外の方法を用いたも
のでも良い。
このようにして、容量素子６１７には正電圧が保持され、過電圧が加えられないときには
、スイッチトランジスタ６１４を介して正電圧がパワーＭＯＳＦＥＴ６０１に印加される
。パワーＭＯＳＦＥＴ６０１のゲート端子に正電圧が印加されている間は、パワーＭＯＳ
ＦＥＴ６０１はオンになり、入力端子６０４と図１４に示す保護対象回路６０３が接続さ
れる。
図１６は、過電圧検出回路５１１、６１１の一構成例である。図１６はトランジスタ７０
１〜７０５をダイオード接続したダイオードチェーンと、トランジスタ７０７、抵抗７０
６、インバータ７０８より構成される。ダイオードチェーンの段数をｎ段としたとき、ト
ランジスタのしきい値電圧をＶｔｈとすると、通常の動作電圧＜ｎＶｔｈとなるようにｎ
を設定し、過電圧が印加された場合にトランジスタ７０１〜７０５がオンして、ダイオー
ドチェーンに電流が流れるようにする。トランジスタ７０５がオンすると、トランジスタ
７０７もオンし、インバータ７０８の出力からハイが出力される。
本実施の形態では、バンドギャップが大きい酸化物半導体層をチャネル領域に用いた、ノ
ーマリーオンのパワーＭＯＳＦＥＴを保護素子に用いて、過電圧の印加による半導体装置
の破壊を防止することができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明したパワーデバイスの用途について説明する。
上記実施の形態で説明したパワーデバイスである半導体装置は、例えば、コンピュータ等
の画像を表示しうるディスプレイなどの電子機器のバッテリーの保護回路の他、電磁調理
器または固定電源の電力で駆動する乗物類（自転車等）等に設けるバッテリーの保護回路
として使用することができる。
図１８を参照して、パワーデバイスであって保護回路として機能する半導体装置を備えた
応用例の一例について説明する。
図１８（Ａ）は、保護回路として機能する半導体装置を備えた応用例として、電磁調理器
１０００を示している。電磁調理器１０００は、コイル部１００１に電流を流すことによ
って生じる電磁誘導を利用して調理器等に加熱するものである。また電磁調理器１０００
は、コイル部１００１に流す電流を供給するためのバッテリー１００２、保護回路として
機能する半導体装置１００３、及びバッテリー１００２を充電するための太陽電池１００
４を有する。なお図１８（Ａ）では、バッテリー１００２を充電するための手段として太
陽電池１００４を示したが他の手段で充電する構成でもよい。保護回路として機能する半
導体装置１００３は、バッテリー１００２への過電圧の印加を低減でき、保護回路の機能
が非動作時における低消費電力化を図ることができる。
図１８（Ｂ）は、保護回路として機能する半導体装置を備えた応用例として、電動自転車
１０１０を示している。電動自転車１０１０は、モーター部１０１１に電流を流すことに
よって動力を得るものである。また電動自転車１０１０は、モーター部１０１１に流す電
流を供給するためのバッテリー１０１２、及び保護回路として機能する半導体装置１０１
３を有する。なお図１８（Ｂ）では、バッテリー１０１２を充電するための手段として特
に図示しないが、別途発電機等を設けて充電する構成でもよい。保護回路として機能する
半導体装置１０１３は、充電時におけるバッテリー１０１２への過電圧の印加を低減でき
、保護回路の機能が非動作時における低消費電力化を図ることができる。なお、図１８（
Ｂ）ではペダルを図示したが、なくてもよい。
図１８（Ｃ）は、保護回路として機能する半導体装置を備えた応用例として、電気自動車
１０２０を示している。電気自動車１０２０は、モーター部１０２１に電流を流すことに
よって動力を得るものである。また電気自動車１０２０は、モーター部１０２１に流す電
流を供給するためのバッテリー１０２２、及び保護回路として機能する半導体装置１０２
３を有する。なお図１８（Ｃ）では、バッテリー１０２２を充電するための手段として特
に図示しないが、別途発電機等を設けて充電する構成でもよい。保護回路として機能する
半導体装置１０２３は、充電時におけるバッテリー１０２２への過電圧の印加を低減でき
、保護回路の機能が非動作時における低消費電力化を図ることができる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、または置き換えなどを自由に行うことができる。

Claims (2)

  1. 酸化物半導体層と、
    ゲート電極と、
    前記酸化物半導体層と電気的に接続された、第１の配線と、
    前記酸化物半導体層と電気的に接続された、第２の配線とを有し、
    前記酸化物半導体層は、円形状を有し、
    前記第１の配線は、前記円形状の酸化物半導体層の外側に配置され、
    前記第２の配線は、前記円形状の酸化物半導体層の内側に配置され、
    前記ゲート電極は、前記第１の配線と、前記第２の配線との間の領域を有することを特徴とする半導体装置。
  2. 酸化物半導体層と、
    ゲート電極と、
    前記酸化物半導体層と電気的に接続された、第１の配線と、
    前記酸化物半導体層と電気的に接続された、第２の配線とを有し、
    前記酸化物半導体層は、円形状を有し、
    前記第１の配線は、前記円形状の酸化物半導体層の外側に配置され、
    前記第２の配線は、前記円形状の酸化物半導体層の内側に配置され、
    前記ゲート電極は、前記第２の配線の周囲に配置され、
    前記第１の配線は、前記ゲート電極の周囲に配置されることを特徴とする半導体装置。
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