JP7122872B2 - 半導体装置 - Google Patents

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Description

本発明の一実施形態は、酸化物半導体を含む半導体装置、およびその製造方法に関する。
従来、液晶表示装置、又は有機ＥＬ表示装置などの表示装置において、半導体層としてシリコンを用いたトランジスタが用いられてきた。近年、表示装置では、大面積化、高解像度化、高フレームレート化などの要求が高まってきており、これらの要求を満たすための取り組みが盛んに行われている。
そこで、最近では、シリコンに替わって、酸化物半導体を用いたトランジスタの開発が進められている。酸化物半導体を用いたトランジスタは、高移動度を実現できることが期待されている。また、酸化物半導体を用いたトランジスタは、オフリーク電流が非常に小さいため、保持容量からの電荷の漏れが少なく、表示素子の低周波駆動を可能とし、低消費電力化を実現できる。
特開２０１６－１８４７６４号公報 特開２０１５－１３３４８２号公報
一方で、酸化物半導体は水素や水分に弱いため、表示装置の製造工程を経た後、酸化物半導体を用いたトランジスタの特性が変動してしまうという問題がある。特に、酸化物半導体を用いたトランジスタでは、酸化物半導体層の上に設けられる保護膜や封止膜などに多量に固定電荷が含まれることで、トランジスタの特性が変動してしまうという問題がある。
上記問題に鑑み、トランジスタの信頼性が向上した半導体装置を提供することを目的の一つとする。
本発明の一実施形態に係る半導体装置は、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート電極上にゲート絶縁膜を介して設けられる酸化物半導体層と、酸化物半導体層上に設けられたソース電極及びドレイン電極と、ソース電極及びドレイン電極上に設けられた保護膜と、保護膜上に設けられ、酸化物半導体層と重畳する導電層と、を含むトランジスタを有し、保護膜は、第１酸化シリコン膜と第１窒化シリコン膜とが積層され、第１酸化シリコン膜は、酸化物半導体層と接しており、ゲート絶縁膜は、第２窒化シリコン膜と第２酸化シリコン膜とが積層され、第２酸化シリコン膜は、酸化物半導体層と接しており、平面視において、酸化物半導体層は、ソース電極とドレイン電極との間に位置する第１領域を有し、第１領域の一部は、導電層と重畳する。
本発明の一実施形態に係る半導体装置の平面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の製造方法の断面図である。 本発明の一実施形態に係る半導体装置の平面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の平面図である。 本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る表示装置の平面図である。 本発明の一実施形態に係る表示装置の画素の断面図である。 本発明の一実施形態に係る表示装置の画素の断面図である。 実施例１に係る半導体装置の上面図である。 実施例１に係る半導体装置の断面図である。 シミュレーション結果を示すグラフである。 シミュレーション結果を示すグラフである。
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
本実施形態では、本発明の一実施形態に係る半導体装置に関し、図１Ａ乃至図２Ｅを参照して説明する。本実施形態では、ボトムゲート型トランジスタの構造について説明する。
＜半導体装置の構成＞
図１Ａは、本実施形態に係る半導体装置１００の平面図であり、図１Ｂは、図１ＡのＡ１－Ａ２線に沿って切断した断面図である。半導体装置１００は、基板１０１と、基板１０１上のゲート電極１１１と、ゲート電極１１１上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上でゲート電極１１１と重畳する酸化物半導体層１１３と、酸化物半導体層１１３上にソース電極又はドレイン電極１１４、１１５と、ソース電極又はドレイン電極１１４、１１５上の保護膜１１６と、導電層１１８と、を有する。また、ゲート電極１１１、ゲート絶縁膜１１２、酸化物半導体層１１３、ソース電極又はドレイン電極１１４、１１５によって、トランジスタ１１０が構成される。
基板１０１として、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。フレキシブル基板を用いることにより、半導体装置１００を折り曲げることが可能となる。
ゲート電極１１１として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの金属の合金を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の透光性を有する導電性酸化物を使用してもよい。また、これらの膜を積層した構造としてもよい。
なお、基板１０１として、フレキシブル基板を用いる場合には、基板１０１上にアンダーコート層（図示しない）を設けることが好ましい。基板１０１に含まれる水分や水素が、酸化物半導体層１１３などに拡散することを防止する機能を有する膜である。アンダーコート層は、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯx）、窒化酸化シリコン（ＳｉＮxＯy）、窒化アルミニウム（ＡｌＮx）、窒化酸化アルミニウム（ＡｌＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などを使用することができる（ｘ、ｙは任意の整数）。
ゲート絶縁膜１１２として、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化アルミニウム（ＡｌＮx）、窒化酸化アルミニウム（ＡｌＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などを使用することができる（ｘ、ｙは任意の整数）。ゲート絶縁膜１１２は、上記の材料を用いて、単層構造又は積層構造で設けることができる。なお、酸化物半導体層１１３と接する絶縁層は、酸化シリコン膜などの酸素を含む絶縁層であることが好ましい。
酸化物半導体層１１３として、インジウムやガリウムなどの第１３族元素を含むことができる。異なる複数の第１３族元素を含有してもよく、インジウムとガリウムの化合物（ＩＧＯ）でもよい。酸化物半導体層１１３は、さらに、第１２族元素を含んでいてもよく、例えば、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が挙げられる。酸化物半導体層１１３は、その他の元素を含むことができ、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでいてもよい。
酸化物半導体層１１３として、具体的には、ＩｎＯx、ＺｎＯx、ＳｎＯｘ、Ｉｎ－Ｇａ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｏ、Ｉｎ－Ｚｒ－Ｏ、Ｉｎ－Ｗ－Ｏ、Ｉｎ－Ｙ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ、Ｉｎ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ａｌ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ等の材料を用いることができる。酸化物半導体層１１３の結晶性も限定はなく、単結晶、多結晶、微結晶、又は非晶質でもよい。酸化物半導体層１１３は、酸素欠損などの結晶欠陥が少ないことが好ましい。また、酸化物半導体層１１３は、水素の濃度が低いことが好ましい。
ソース電極又はドレイン電極１１４、１１５として、ゲート電極１１１と同様に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの金属の合金を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の透光性を有する導電性酸化物を使用してもよい。また、これらの膜を積層した構造としてもよい。
保護膜１１６として、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化アルミニウム（ＡｌＮx）、窒化酸化アルミニウム（ＡｌＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などを使用することができる（ｘ、ｙは任意の整数）。保護膜１１６は、上記の材料を用いて、単層構造又は積層構造で設けることができる。なお、酸化物半導体層１１３と接する絶縁層は、酸化シリコン膜などの酸素を含む絶縁層であることが好ましい。
導電層１１８は、ゲート電極１１１と同様に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの金属の合金を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の透光性を有する導電性酸化物を使用してもよい。また、これらの膜を積層した構造としてもよい。
酸化物半導体は水素や水分に弱いため、表示装置の製造工程を経た後、酸化物半導体を用いたトランジスタの特性が変動してしまうという問題がある。特に、酸化物半導体を用いたトランジスタでは、酸化物半導体層上に設けられる保護膜や封止膜などに多量に固定電荷が含まれることで、トランジスタの特性が変動してしまうという問題がある。
例えば、酸化物半導体を用いたトランジスタを形成する場合、酸化物半導体層に水分が侵入することを防止するために、窒化シリコン膜を用いる。酸化物半導体層よりも上層に設けられる窒化シリコン膜として、水素が低減された窒化シリコン膜を用いることが好ましい。しかしながら、水素が低減された窒化シリコン膜は、非常に多くの正の固定電荷を含んでいる。非常に多くの正の固定電荷は、トランジスタの閾値電圧をマイナスシフトさせてしまう大きな要因となっている。また、トランジスタの閾値電圧がマイナスシフトすることで、トランジスタの信頼性が低下する。
そこで、本発明の一実施形態では、トランジスタの信頼性が向上した半導体装置を提供することを目的の一つとする。また、本発明の一実施形態では、トランジスタが有する酸化物半導体層の保護膜側の固定電荷の影響が低減された半導体装置を提供することを目的の一つとする。
具体的に、トランジスタの酸化物半導体層１１３の保護膜１１６側の固定電荷の影響を低減するために、酸化物半導体層１１３の上方に、保護膜１１６を介して導電層１１８を設ける。トランジスタの酸化物半導体層１１３の保護膜１１６側に導電層１１８を設けることにより、保護膜１１６に含まれる非常に多量の正の固定電荷の影響を低減することができる。これにより、酸化物半導体を用いたトランジスタの特性の変動を抑制することができる。
図１Ａに示すように、平面視において、酸化物半導体層１１３は、ソース電極又はドレイン電極１１４と、ソース電極又はドレイン電極１１５との間に位置する領域１２０を有する。領域１２０は、ソース電極又はドレイン電極１１４とソース電極又はドレイン電極１１５との間の長さの辺Ｌ１と、ソース電極又はドレイン電極１１４、１１５の幅の辺Ｗ１、Ｗ２とによって形成される領域に相当する。また、図１Ｂに示すように、断面視において、酸化物半導体層１１３における領域１２０のゲート電極１１１側には、チャネルが形成される。また、領域１２０の一部は、導電層１１８と重畳する。図１Ａ及び図１Ｂに示すように、領域１２０が導電層１１８と一部重畳しない領域があっても、導電層１１８によって保護膜１１６に含まれる正の固定電荷の影響を低減することができる。
上述したように、図１Ａ及び図１Ｂに示すように、領域１２０の一部は、導電層１１８と重畳している。一方、本発明の一実施形態では、保護膜１１６に含まれる正の固定電荷の影響を低減できればよいため、導電層１１８が、チャネルが形成される領域の全てと重畳する必要はない。
また、領域１２０の面積に対して導電層１１８の面積が、０．２５よりも大きく、好ましくは０．４以上、より好ましくは０．５３以上重畳するとよい。導電層１１８と領域１２０とが重畳する領域は、図１Ａに示すように、導電層の長さの辺Ｌ２と、幅の辺Ｗ２とによって形成される領域である。導電層１１８の面積は、領域１２０に対して、０．４未満であると、保護膜１１６に含まれる固定電荷の影響を低減することが困難となる。なお、導電層１１８の面積が、領域１２０の面積と同じであってもよい。
したがって、導電層１１８は、ソース電極又はドレイン電極の一方と重畳し、ソース電極又はドレイン電極の他方とは重畳しなくてもよい。
図１Ｂに示すように、ゲート絶縁膜１１２の容量Ｃ１に対する保護膜１１６の容量Ｃ２の比率（Ｃ２／Ｃ１）は、０．５以上１．５以下であることが好ましい。図１Ｂでは、ゲート絶縁膜１１２の膜厚は、保護膜１１６の膜厚よりも厚い半導体装置を示している。
また、酸化物半導体層１１３上に設けられる保護膜１１６は、例えば、酸化シリコン膜と窒化シリコン膜とが積層されていることが好ましい。保護膜１１６に窒化シリコン膜が含まれることにより、外部から不純物が混入しても、窒化シリコン膜によって酸化物半導体層１１３に侵入することを防止することができる。一方、酸化物半導体層１１３が窒化シリコン膜と接すると、窒化シリコン膜に含まれる固定電荷の影響を受けやすくなる恐れがある。そのため、酸化物半導体層１１３と窒化シリコン膜との間に、酸化シリコンを挟むことにより、窒化シリコン膜に含まれる固定電荷の影響を低減することができる。
同様に、酸化物半導体層１１３の下に設けられるゲート絶縁膜１１２は、例えば、窒化シリコン膜と酸化シリコン膜とが積層されることが好ましい。ゲート絶縁膜１１２に、窒化シリコン膜が含まれることにより、外部から不純物が侵入しても、窒化シリコン膜によって、後に形成される酸化物半導体層１１３に侵入することを防止することができる。酸化物半導体層１１３と窒化シリコン膜との間に、酸化シリコン膜を挟むことにより、窒化シリコン膜に含まれる固定電荷の影響を低減することができる。
以上説明した通り、本発明の一実施形態に係る半導体装置１００では、領域１２０の一部と重なるように導電層１１８を設けることで、保護膜１１６に含まれる固定電荷の影響を低減することができる。これにより、トランジスタ１１０の閾値電圧がマイナスシフトしてしまうことを抑制することができる。また、トランジスタの閾値電圧の変動を抑制することができるため、半導体装置１００の信頼性を向上させることができる。
＜半導体装置の製造方法＞
次に、本発明の一実施形態に係る半導体装置１００の製造方法について、図２Ａ乃至図２Ｅを参照して説明する。
図２Ａは、基板１０１上に、ゲート電極１１１及びゲート絶縁膜１１２を形成する工程を説明する図である。
ゲート電極１１１は、基板１０１上に導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。また、ゲート電極１１１の膜厚は、１００ｎｍ以上５００ｎｍ以下とすることが好ましい。
次に、ゲート電極１１１上に、ゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法又はプラズマＣＶＤ法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。ゲート絶縁膜１１２の膜厚は、１００ｎｍ以上６００ｎｍ以下とすることが好ましい。ゲート絶縁膜１１２の膜厚が１００ｎｍ未満であると、酸化物半導体層１１３に水や水素が拡散することを抑制することが困難となる。ゲート絶縁膜１１２は、例えば、窒化シリコン膜と酸化シリコン膜とが積層されることが好ましい。ゲート絶縁膜１１２に、窒化シリコン膜が含まれることにより、外部から不純物が侵入しても、窒化シリコン膜によって、後に形成される酸化物半導体層１１３に侵入することを防止することができる。また、ゲート絶縁膜１１２として、加熱処理により酸素を放出することができる材料を用いることが好ましい。加熱処理により酸素を放出する材料として、例えば、酸化シリコン膜を用いることが好ましい。ゲート絶縁膜１１２に接して酸化物半導体層１１３を設けた後、加熱処理を行うことにより、ゲート絶縁膜１１２から酸素が放出される。
図２Ｂは、酸化物半導体層１１３を形成する工程を説明する図である。酸化物半導体層１１３は、ゲート絶縁膜１１２上に酸化物半導体膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。酸化物半導体膜は、例えば、スパッタリング法により、３０ｎｍ以上１００ｎｍ以下で形成することが好ましい。
酸化物半導体ターゲットに印加する電源は、直流電流（ＤＣ）でも交流電源（ＡＣ）でもよく、酸化物半導体ターゲットの形状や組成などによって決定することができる。酸化物半導体ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ2Ｏ3：Ｇａ2Ｏ3：ＺｎＯ＝１：１：２）などを使用することができる。また、組成比は、トランジスタの特性などの目的に応じて決定することができる。
酸化物半導体膜を成膜するためのスパッタリングガスとして、酸素ガス、酸素及び希ガスの混合ガス、又は希ガスを用いることができる。酸化物半導体膜を成膜するためのスパッタリングガスとして、酸素及び希ガスの混合ガス雰囲気で行うことが好ましく、希ガスに対する酸素ガス流量比が５％以上であることがより好ましい。
また、酸化物半導体層１１３に対して、加熱処理を行ってもよい。加熱処理は、酸化物半導体膜のパターニング前に行ってもよく、パターニング後に行ってもよい。酸化物半導体層１１３は、加熱処理によって体積が小さくなる（シュリンクする）場合があるので、パターニング前に加熱処理を行うことが好ましい。また、酸化物半導体層１１３に加熱処理を行うことにより、酸化物半導体層１１３の水素濃度の低減、密度向上など、膜質の改善を行うことができる。
酸化物半導体層１１３に対して行う加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱温度は、２５０℃乃至５００℃、好ましくは３５０℃乃至４５０℃で行う。また、加熱時間は、例えば、１５分以上１時間以下で行う。加熱処理により、酸化物半導体層１１３の酸素欠損に酸素が導入される又は酸素が移動することで、結晶欠陥が少なく、結晶性が高い酸化物半導体層１１３が得られる。また、加熱処理により、酸化物半導体層１１３の水素濃度を低減することができる。
図２Ｃは、酸化物半導体層１１３上に、ソース電極又はドレイン電極１１４、１１５を形成する工程を説明する図である。ソース電極又はドレイン電極１１４、１１５は、酸化物半導体層１１３上に、導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。また、ソース電極又はドレイン電極１１４、１１５の膜厚は、１００ｎｍ以上８００ｎｍ以下とすることが好ましい。
酸化物半導体層１１３上の導電膜を所望の形状に加工する際に、酸化物半導体層１１３の表面にダメージが生じる場合がある。ダメージが生じた領域１２１には、酸素欠損が多く含まれている。また、図１Ａに示すように、酸化物半導体層１１３がソース電極又はドレイン電極１１４、１１５から露出した領域である。当該領域１２１に、酸素欠損が多く含まれていると、トランジスタの特性が劣化するおそれがある。
よって、酸化物半導体層１１３にダメージが生じた領域１２１に対して、酸素を供給することにより、酸素欠損を補填することが好ましい。これにより、酸化物半導体層１１３に含まれる酸素欠損を低減することができる。
本実施形態では、酸化物半導体層１１３上に、保護膜１１６を成膜する。図２Ｄは、酸化物半導体層１１３上に保護膜１１６を形成する工程を説明する図である。保護膜１１６は、プラズマＣＶＤ法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。保護膜１１６の膜厚は、１００ｎｍ以上６００ｎｍ以下とすることが好ましい。保護膜１１６の膜厚が１００ｎｍ未満であると、酸化物半導体層１１３に水や水素が拡散することを抑制することが困難となる。保護膜１１６は、例えば、酸化シリコン膜と窒化シリコン膜とが積層されることが好ましい。保護膜１１６として、加熱処理により酸素を放出することができる材料を用いることが好ましい。保護膜１１６として、例えば、酸化シリコン膜を用いることが好ましい。酸化物半導体層１１３に接して保護膜１１６を設けた後、加熱処理を行うことにより、保護膜１１６から酸素が放出される。放出された酸素によって、酸化物半導体層１１３のダメージが生じた領域１２１に酸素を補填することができる。これにより、酸化物半導体層１１３に含まれる酸素欠損を低減することができる。また、保護膜１１６に、窒化シリコン膜が含まれることにより、外部から不純物が侵入しても、窒化シリコン膜によって、酸化物半導体層１１３に侵入することを防止することができる。
次に、保護膜１１６に加熱処理を行う。加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱処理の温度は、３００℃乃至４００℃で行う。また、加熱時間は、例えば、１５分以上１時間以下で行う。
加熱処理により、保護膜１１６から酸素が放出される。これにより、酸化物半導体層１１３にダメージが生じた領域１２１に酸素が供給される。また、領域１２１に含まれる酸素欠損に酸素が補填されるため、酸素欠損を低減させることができる。
保護膜１１６に含まれる窒化シリコン膜は、水素が低減された窒化シリコン膜を用いることが好ましい。しかしながら、水素が低減された窒化シリコン膜は、非常に多くの正の固定電荷を含んでいる。非常に多くの正の固定電荷は、トランジスタの閾値電圧をマイナスシフトさせてしまう大きな要因となっている。
次に、トランジスタ１１０において、酸化物半導体層１１３の保護膜１１６との界面付近における固定電荷の影響を低減するために、酸化物半導体層の上方に、保護膜１１６を介して導電層１１８を形成する。図２Ｅは、酸化物半導体層１１３の上方に、保護膜１１６を介して導電層１１８を形成する工程を示す図である。導電層１１８は、保護膜１１６上に、導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成される。導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。また、導電層１１８の膜厚は、１００ｎｍ以上８００ｎｍ以下とすることが好ましい。
以上の工程により、図１Ａ及び図１Ｂに示す半導体装置を製造することができる。保護膜１１６上に、領域１２０の一部と重畳するように導電層１１８を設けることにより、保護膜１１６に含まれる非常に多量の正の固定電荷の影響を低減することができる。これにより、酸化物半導体を用いたトランジスタの特性の変動を抑制することができるため、半導体装置の信頼性を向上させることができる。
（第２実施形態）
本実施形態では、発明の一実施形態に係る半導体装置１００Ａに関し、図３Ａ及び図３Ｂを参照して説明する。なお、第１実施形態に係る半導体装置と同様の構造や工程については、説明を省略する。
＜半導体装置の構成＞
図３Ａは、本実施形態に係る半導体装置１００Ａの平面図であり、図３Ｂは、図３ＡのＢ１－Ｂ２線に沿って切断した断面図である。半導体装置１００Ａは、基板１０１Ａと、基板１０１Ａ上のゲート電極１１１Ａと、ゲート電極１１１Ａ上のゲート絶縁膜１１２Ａと、ゲート絶縁膜１１２Ａ上でゲート電極１１１Ａと重畳する酸化物半導体層１１３Ａと、酸化物半導体層１１３Ａ上のソース電極又はドレイン電極１１４Ａ、１１５Ａと、ソース電極又はドレイン電極１１４Ａ、１１５Ａ上の保護膜１１６Ａと、導電層１１８Ａを有する。また、ゲート電極１１１Ａ、ゲート絶縁膜１１２Ａ、酸化物半導体層１１３Ａ、ソース電極又はドレイン電極１１４Ａ、１１５Ａによって、トランジスタ１１０Ａが構成される。本実施形態に係る半導体装置１００Ａは、第１実施形態と同様に、平面視において、酸化物半導体層１１３Ａは、ソース電極又はドレイン電極１１４Ａと、ソース電極又はドレイン電極１１５Ａとの間に位置する領域１２０Ａを有する。また、領域１２０Ａの一部は、導電層１１８Ａと重畳している。
また、図３Ａ及び図３Ｂに示すように、導電層１１８Ａは、領域１２０Ａに対して、１／４以上重畳することが好ましい。導電層１１８Ａと領域１２０Ａとが重畳する領域は、図３Ａに示すように、導電層の長さの辺Ｌ２と、幅の辺Ｗ２とによって形成される領域である。導電層１１８Ａの面積が領域１２０Ａに対して、１／４未満であると、保護膜１１６Ａに含まれる固定電荷の影響を低減することが困難となる。
したがって、図３Ａに示すように、導電層１１８Ａが、ソース電極及びドレイン電極の双方と重畳していなくてもよい。
図３Ｂに示すように、ゲート絶縁膜１１２Ａの容量Ｃ１に対する保護膜１１６Ａの容量Ｃ２の比率（Ｃ２／Ｃ１）は、０．５以上１．５以下であることが好ましい。図３Ｂでは、ゲート絶縁膜１１２Ａの膜厚は、保護膜１１６Ａの膜厚よりも厚い半導体装置を示している。
また、酸化物半導体層１１３Ａ上に設けられる保護膜１１６Ａは、例えば、酸化シリコン膜と窒化シリコン膜とが積層されていることが好ましい。保護膜１１６Ａに窒化シリコン膜が含まれることにより、外部から不純物が混入しても、窒化シリコン膜によって酸化物半導体層１１３Ａに侵入することを防止することができる。一方、酸化物半導体層１１３Ａが窒化シリコン膜と接すると、窒化シリコン膜に含まれる固定電荷の影響を受けやすくなる恐れがある。そのため、酸化物半導体層１１３Ａと窒化シリコン膜との間に、酸化シリコンを挟むことにより、窒化シリコン膜に含まれる固定電荷の影響を低減することができる。
同様に、酸化物半導体層１１３Ａの下に設けられるゲート絶縁膜１１２Ａは、例えば、窒化シリコン膜と酸化シリコン膜とが積層されることが好ましい。ゲート絶縁膜に、窒化シリコン膜が含まれることにより、外部から不純物が侵入しても、窒化シリコン膜によって、後に形成される酸化物半導体層１１３Ａに侵入することを防止することができる。酸化物半導体層１１３Ａと窒化シリコン膜との間に、酸化シリコン膜を挟むことにより、窒化シリコン膜に含まれる固定電荷の影響を低減することができる。
本実施形態で説明したように、導電層１１８Ａが、ソース電極又はドレイン電極１１４Ａ、１１５Ａの双方と重畳していない場合であっても、保護膜１１６Ａに含まれる固定電荷の影響を低減することができる。したがって、酸化物半導体を用いたトランジスタの特性の変動を抑制することができるため、半導体装置１００Ａの信頼性を向上させることができる。
（第３実施形態）
本実施形態では、発明の一実施形態に係る半導体装置１００Ｂに関し、図４Ａ及び図４Ｂを参照して説明する。なお、第１実施形態に係る半導体装置と同様の構造や工程については、説明を省略する。
＜半導体装置の構成＞
図４Ａは、本実施形態に係る半導体装置１００Ｂの平面図であり、図４Ｂは、図４ＡのＣ１－Ｃ２線に沿って切断した断面図である。半導体装置１００Ｂは、基板１０１Ｂと、基板１０１Ｂ上のゲート電極１１１Ｂと、ゲート電極１１１Ｂ上のゲート絶縁膜１１２Ｂと、ゲート絶縁膜１１２Ｂ上でゲート電極１１１Ｂと重畳する酸化物半導体層１１３Ｂと、酸化物半導体層１１３Ｂ上のソース電極又はドレイン電極１１４Ｂ、１１５Ｂと、ソース電極又はドレイン電極１１４Ｂ、１１５Ｂ上の保護膜１１６Ｂと、導電層１１８Ｂを有する。また、ゲート電極１１１Ｂ、ゲート絶縁膜１１２Ｂ、酸化物半導体層１１３Ｂ、ソース電極又はドレイン電極１１４Ｂ、１１５Ｂによって、トランジスタ１１０Ｂが構成される。本実施形態に係る半導体装置１００Ｂは、第１実施形態と同様に、平面視において、酸化物半導体層１１３Ｂは、ソース電極又はドレイン電極１１４Ｂと、ソース電極又はドレイン電極１１５Ｂとの間に位置する領域１２０Ｂを有する。また、領域１２０Ｂの一部は、導電層１１８Ｂと重畳している。
また、図４Ａ及び図４Ｂに示すように、領域１２０Ｂの面積に対して導電層１１８Ｂの面積が、０．２５よりも大きく、好ましくは０．４以上、より好ましくは０．５３以上重畳するとよい。導電層１１８Ｂと領域１２０Ｂとが重畳する領域は、図４Ａに示すように、導電層の長さの辺Ｌ２と、幅の辺Ｗ２とによって形成される領域である。導電層１１８Ｂの面積は、領域１２０Ｂに対して、０．４未満であると、保護膜１１６Ｂに含まれる固定電荷の影響を低減することが困難となる。
したがって、図４Ａに示すように、領域１２０Ｂが導電層１１８Ｂから露出していれば、導電層１１８Ｂが、ソース電極及びドレイン電極の双方と重畳していてもよい。
図４Ｂに示すように、ゲート絶縁膜１１２Ｂの容量Ｃ１に対する保護膜１１６Ｂの容量Ｃ２の比率（Ｃ２／Ｃ１）は、０．５以上１．５以下であることが好ましい。図４Ｂでは、ゲート絶縁膜１１２Ｂの膜厚は、保護膜１１６Ｂの膜厚よりも薄い半導体装置を示している。
また、酸化物半導体層１１３Ｂ上に設けられる保護膜１１６Ｂは、例えば、酸化シリコン膜と窒化シリコン膜とが積層されていることが好ましい。保護膜１１６Ｂに窒化シリコン膜が含まれることにより、外部から不純物が混入しても、窒化シリコン膜によって酸化物半導体層１１３Ｂに侵入することを防止することができる。一方、酸化物半導体層１１３Ｂが窒化シリコン膜と接すると、窒化シリコン膜に含まれる固定電荷の影響を受けやすくなる恐れがある。そのため、酸化物半導体層１１３Ｂと窒化シリコン膜との間に、酸化シリコンを挟むことにより、窒化シリコン膜に含まれる固定電荷の影響を低減することができる。
同様に、酸化物半導体層１１３Ｂの下に設けられるゲート絶縁膜１１２Ｂは、例えば、窒化シリコン膜と酸化シリコン膜とが積層されることが好ましい。ゲート絶縁膜１１２Ｂに、窒化シリコン膜が含まれることにより、外部から不純物が侵入しても、窒化シリコン膜によって、後に形成される酸化物半導体層１１３Ｂに侵入することを防止することができる。酸化物半導体層１１３Ｂと窒化シリコン膜との間に、酸化シリコン膜を挟むことにより、窒化シリコン膜に含まれる固定電荷の影響を低減することができる。
本実施形態で説明したように、導電層１１８Ｂが、ソース電極又はドレイン電極１１４、１１５の双方と重畳している場合であっても、保護膜１１６Ａに含まれる固定電荷の影響を低減することができる。したがって、酸化物半導体を用いたトランジスタの特性の変動を抑制することができるため、半導体装置の信頼性を向上させることができる。
（第４実施形態）
本実施形態では、本発明の一実施形態に係る表示装置２００について、図５及び図６を参照して説明する。表示装置２００は、第１実施形態に係る半導体装置１００を用いた表示装置の一例である。ただし、表示装置２００に用いるトランジスタとして、第２実施形態及び第３実施形態の半導体装置１００Ａ及び半導体装置１００Ｂを用いてもよい。
＜表示装置２００の概要＞
図５は、本発明の一実施形態に係る表示装置２００の概要を示す平面図である。図５は、トランジスタや配線が配置されたトランジスタアレイ基板の簡易的な回路図を示している。トランジスタアレイ基板は、Ｍ行Ｎ列（Ｍ及びＮは自然数）のマトリクス状に配置された複数の画素２０８を有している。各画素２０８は、コモン配線２１４に接続されている。また、複数の画素２０８が設けられた領域を、表示領域２０２と呼ぶ。
ゲートドライバ回路２０３は、各画素２０８の階調に対応するデータ信号を供給する行を選択するドライバ回路である。ゲートドライバ回路２０３に第１方向Ｄ１に延在するゲート線２１１が接続されている。ゲート線２１１は、各画素２０８にデータ信号を供給するドライバ回路である。データドライバ回路２０４に第２方向Ｄ２に延在するデータ線２１２が接続されている。データ線２１２は、各画素２０８に対応して設けられている。コモン配線２１４は、各画素２０８に共通する電圧が供給される配線である。また、コモン配線２１４は、第１方向Ｄ１に延在するコモン線２１３を介して各画素２０８に共通して接続されている。データドライバ回路２０４は、ゲートドライバ回路２０３によって選択された行の画素に対して、順次データ信号を供給する。
ゲートドライバ回路２０３及びデータドライバ回路２０４は、それぞれ配線を介してドライバＩＣ２０５に接続される。なお、データドライバ回路２０４は、ドライバＩＣ２０５の内部に設けられていてもよい。コモン配線２１４もドライバＩＣ２０５に接続される。ドライバＩＣ２０５は、端子を介してＦＰＣ２０６に接続される。ＦＰＣ２０６には外部機器と接続するための外部端子２０７が設けられている。
＜画素２０８の構成１＞
本実施形態では、表示装置として、トップエミッション型の有機ＥＬ表示装置である場合について説明する。図６は、画素２０８の断面図である。画素２０８は、基板１０１上に、第１実施形態に係るトランジスタ１１０と、発光素子３３０と、を少なくとも有する。
図６では、基板１０１とゲート電極１１１との間にアンダーコート層１０２が設けられている。アンダーコート層１０２を設けることにより、基板１０１から水分や水素が、酸化物半導体層１１３などに拡散することを抑制することができる。
トランジスタ１１０上には、保護膜１１６が設けられている。また、保護膜１１６上には、導電層１１８が設けられている。図１Ａ及び図１Ｂで説明したように、トランジスタ１１０の領域１２０の一部は、導電層１１８と重畳している。なお、図６において、トランジスタ１１０の領域１２０については図示していない。トランジスタ１１０の領域１２０の詳細については、図１Ａを参照すればよい。
保護膜１１６及び導電層１１８上には、平坦化膜３１８が設けられている。平坦化膜３１８として、ポリイミド、ポリアミド、アクリル、エポキシ等を用いることができる。これらの材料は、溶液塗布法により膜を形成することが可能であり、平坦化効果が高いという特長がある。また、保護膜１１６及び平坦化膜３１８には、開口部が設けられている。
平坦化膜３１８上に、透明導電層３１９、３２１が設けられている。透明導電層３１９は、開口部を介して、ソース電極又はドレイン電極１１５と接続されている。透明導電層３１９、３２１として、例えば、酸化インジウム系透明導電膜（例えばＩＴＯ）や、酸化亜鉛系透明導電膜（例えばＩＺＯ、ＺｎＯ）を用いることができる。透明導電層３１９、３２１上には、絶縁層３２２が設けられている。絶縁層３２２として、酸化シリコン膜又は窒化シリコン膜を用いることができる。
絶縁層３２２上には、画素電極３２３が設けられている。本実施形態では、画素電極３２３は、アノードとして機能する。例えば、トップエミッション型である場合、画素電極３２３として反射率の高い金属膜を用いることができる。または、画素電極３２３として、酸化インジウム系透明導電層（例えばＩＴＯ）や酸化亜鉛系透明導電層（例えばＩＺＯ、ＺｎＯ）等の仕事関数の高い透明導電層と金属膜との積層構造を用いることができる。ボトムエミッション型である場合、画素電極３２３として、上述した透明導電層を用いることができる。
画素電極３２３上には、絶縁層３２４が設けられる。絶縁層３２４として、ポリイミド系、ポリアミド系、アクリル系、エポキシ系、又はシロキサン系などの有機樹脂を用いることができる。絶縁層３２４は、画素電極３２３上の一部に開口部を有する。絶縁層３２４は、画素電極３２３の端部を覆うように設けられ、隣接する画素電極３２３を隔離する部材として機能する。このため、絶縁層３２４は、一般的に、「隔壁」、「バンク」とも呼ばれる。絶縁層３２４から露出された画素電極３２３の一部が、発光素子３３０の発光領域となる。絶縁層３２４の開口部は、内壁がテーパー形状となるように形成されることが好ましい。これにより、後に形成される有機層の形成時に、カバレッジ不良を低減することができる。絶縁層２３４は、画素電極３２３の端部を覆うだけでなく、平坦化膜３１８及び絶縁層３２２が有する開口部に起因する凹部を埋める充填材として機能させてもよい。
画素電極３２３上には、有機層３２５が設けられる。有機層３２５は、少なくとも有機材料で構成される発光層を有し、発光素子３３０の発光部として機能する。有機層３２５には、発光層以外に、電子注入層、電子輸送層、正孔注入層、正孔輸送層といった各種の電荷輸送層も含まれる。有機層３２５は、発光領域を覆うように、すなわち、発光領域における絶縁層３２４の開口部を覆うように設けられる。
本実施形態では、有機層３２５は、所望の色の光を発する発光層を含む。また、各画素電極上に、異なる発光層を有する有機層３２５を設ける。これにより、表示装置は、ＲＧＢの各色を表示することができる。つまり、本実施形態において、有機層３２５に含まれる発光層は、隣接する画素電極３２３の間では不連続である。また、図示しないが、有機層３２５に含まれる各種の電荷輸送層は、隣接する画素電極３２３の間では連続していてもよい。有機層３２５には、公知の構造や公知の材料を用いることが可能であり、特に限定されない。また、有機層３２５は、白色光を発する発光層を有し、表示装置は、カラーフィルタを通してＲＧＢの各色を表示してもよい。この場合、有機層３２５は、絶縁層３２４上にも設けられていてもよい。
絶縁層３２４及び有機層３２５上には、対向電極３２６が設けられる。本実施形態では、対向電極３２６は、カソードとして機能する。本実施形態の表示装置２００は、トップエミッション型であるため、対向電極３２６として透明電極を用いる。透明電極を構成する薄膜としては、ＭｇＡｇ薄膜又は透明導電層（ＩＴＯやＩＺＯ）を用いる。対向電極３２６は、各画素間をまたいで、絶縁層３２４上にも設けられる。対向電極３２６は、表示領域の端部付近の周辺領域において下層の導電層を介して外部端子へと電気的に接続される。
本実施形態では、画素電極３２３（アノード）と、有機層３２５と、対向電極３２６（カソード）と、によって発光素子３３０が構成される。
対向電極３２６上に、無機絶縁層３３１、有機絶縁層３３２、及び無機絶縁層３３３が設けられている。無機絶縁層３３１、有機絶縁層３３２、及び無機絶縁層３３３は、発光素子３３０に水分や酸素が侵入することを防止するための封止膜として機能する。発光素子３３０上に封止膜を設けることにより、発光素子３３０に水分や酸素が侵入することを防止することができる。これにより、表示装置２００の信頼性を向上させることができる。
無機絶縁層３３１及び無機絶縁層３３３として、例えば、窒化シリコン（ＳｉxＮy）、酸化窒化シリコン（ＳｉＯxＮy）、窒化酸化シリコン（ＳｉＮxＯy）、酸化アルミニウム（ＡｌxＯy）、窒化アルミニウム（ＡｌxＮy）、酸化窒化アルミニウム（ＡｌxＯyＮz）、窒化酸化アルミニウム（ＡｌxＮyＯz）等の膜などを用いることができる（ｘ、ｙ、ｚは任意の整数）。有機絶縁層３３２として、ポリイミド、アクリル、エポキシ、シリコーン、フッ素、シロキサンなどの有機樹脂を用いることができる。
無機絶縁層３３３上には、粘着材３３４を介して基板３３５が設けられている。粘着材３３４として、例えば、アクリル系、ゴム系、シリコーン系、ウレタン系などの粘着材を用いることができる。また、粘着材３３４には、カルシウムやゼオライトなどの吸湿物質が含まれていてもよい。粘着材３３４に吸湿物質が含まれることにより、表示装置２００の内部に水分が侵入した場合であっても、発光素子３３０に水分が到達することを遅らせることができる。
基板３３５は、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。
また、粘着材３３４には、基板１０１と基板３３５との間の間隙を確保するためにスペーサを設けてもよい。このようなスペーサは、粘着材３３４に混ぜてもよいし、基板１０１上に樹脂等により形成してもよい。
本発明の一実施形態に係る表示装置では、領域１２０の一部と重畳するように導電層１１８を設けることで、保護膜１１６に含まれる固定電荷の影響を低減することができる。また、本発明の一本実施形態に係る表示装置２００に用いられる封止膜には、無機絶縁層３３１および無機絶縁層３３３が含まれている。無機絶縁層３３１及び無機絶縁層３３３についても、水素が低減された窒化シリコン膜を用いることが好ましい。しかしながら、先の実施形態で説明したように、水素が低減された窒化シリコン膜は、非常に多くの正の固定電荷を含んでいる。封止膜に含まれる窒化シリコン膜に対しても、領域１２０の一部と重なるように設けられた導電層１１８により、固定電荷の影響を低減することができる。これにより、酸化物半導体を用いたトランジスタの特性の変動を抑制することができる。また、当該トランジスタを用いた表示装置の信頼性を向上させることができる。
（第５実施形態）
本実施形態では、本発明の一実施形態に係る表示装置について、図５及び図７を参照して説明する。本実施形態では、図５に示す画素２０８として、液晶素子を用いる場合について説明する。また、画素２０８では、第１実施形態に係る半導体装置１００を用いる例について説明するが、第２実施形態及び第３実施形態の半導体装置１００Ａ及び半導体装置１００Ｂを用いてもよい。
＜画素２０８の構成２＞
本実施形態では、表示装置として、液晶表示装置である場合について説明する。図７は、画素２０８の断面図である。画素２０８は、基板１０１上に、第１実施形態に係るトランジスタ１１０と、液晶素子４３０と、を少なくとも有する。
トランジスタ１１０上には、保護膜１１６が設けられている。また、保護膜１１６上には、導電層１１８が設けられている。図１Ａ及び図１Ｂで説明したように、トランジスタ１１０の領域１２０の一部は、導電層１１８と重畳している。なお、図７において、トランジスタ１１０の領域１２０については図示していない。トランジスタ１１０の領域１２０の詳細については、図１Ａを参照すればよい。
平坦化膜４１８が設けられている。平坦化膜４１８として、ポリイミド、ポリアミド、アクリル、エポキシ等を用いることができる。これらの材料は、溶液塗布法により膜を形成することが可能であり、平坦化効果が高いという特長がある。また、保護膜１１６及び平坦化膜４１８には、開口部が設けられている。
平坦化膜４１８上に、画素電極４２１が設けられている。画素電極４２１として、例えば、酸化インジウム系透明導電膜（例えばＩＴＯ）や、酸化亜鉛系透明導電膜（例えばＩＺＯ、ＺｎＯ）を用いることができる。画素電極４２１は、開口部を介して、ソース電極又はドレイン電極１１５と接続されている。なお、画素電極４２１は、平面視したとき、画素ごとに分離され、かつ櫛歯状に設けられている。
画素電極４２１上には、絶縁層４２２が設けられている。絶縁層４２２として、酸化シリコン膜又は窒化シリコン膜を用いることができる。絶縁層４２２上には、共通電極４２３が設けられている。共通電極４２３として、画素電極４２１と同様の材料を用いることができる。また、共通電極４２３は、平面視したとき、各画素に跨って設けられ、かつトランジスタ１１０と重畳する領域に開口部が設けられている。
基板４２７には、カラーフィルタ４２６と、平坦化膜４２５が設けられている。また、平坦化膜４２５と、共通電極４２３との間には液晶層４２４が設けられている。画素電極４２１、共通電極４２３、及び液晶層４２４により、液晶素子４３０が構成される。
本発明の一実施形態に係る表示装置では、酸化物半導体層１１３の領域１２０の一部と重なるように導電層１１８を設けることで、保護膜１１６に含まれる固定電荷の影響を低減することができる。また、本発明の一本実施形態に係る表示装置に用いられる絶縁層４２２として窒化シリコン膜を用いる場合、水素が低減された窒化シリコン膜を用いることが好ましい。しかしながら、先の実施形態で説明したように、水素が低減された窒化シリコン膜は、非常に多くの正の固定電荷を含んでいる。絶縁層４２２に含まれる窒化シリコン膜に対しても、トランジスタ１１０のバックチャネルに相当する領域１２０の一部と重なるように設けられた導電層１１８により、固定電荷の影響を低減することができる。これにより、酸化物半導体を用いたトランジスタの特性の変動を抑制することができる。また、当該トランジスタを用いた表示装置の信頼性を向上させることができる。
本実施例では、本発明の一実施形態に係る半導体装置について、シミュレーションを行った結果について説明する。
図８Ａ、図８Ｂは、シミュレーションに使用した半導体装置５００のモデルの一例である。図８Ａは、シミュレーションに使用した半導体装置５００の上面図の一例であり、図８Ｂは、図８Ａに示すＡ１－Ａ２線に沿って切断した断面図である。
図８Ｂに示すように、半導体装置５００は、ゲート電極５１１と、ゲート電極５１１上のゲート絶縁膜５１２と、ゲート絶縁膜５１２上に、ゲート電極５１１と重畳する酸化物半導体層５１３と、酸化物半導体層５１３上のソース電極又はドレイン電極５１４、５１５と、ソース電極又はドレイン電極５１４、５１５上には、保護膜５１６と、導電層５１８と、を有する。また、ゲート電極５１１、ゲート絶縁膜５１２、酸化物半導体層５１３、ソース電極又はドレイン電極５１４、５１５によって、トランジスタ５１０が構成される。
また、図８Ａに示すように、酸化物半導体層５１３は、ソース電極又はドレイン電極５１４と、ソース電極又はドレイン電極５１５との間に位置する領域５２０を有する。領域５２０は、ソース電極又はドレイン電極５１４とソース電極又はドレイン電極５１５との間の長さの辺Ｌ１と、ソース電極又はドレイン電極５１４、５１５の幅の辺Ｗ１、Ｗ２とによって形成される領域に相当する。
本実施例では、領域５２０の面積に対する導電層５１８の面積の比を面積比と呼ぶ。また、ゲート絶縁膜５１２の容量（Ｃ１）に対する保護膜５１６の容量（Ｃ２）の比を容量比（Ｃ２／Ｃ１）と呼ぶ。
シミュレーションを行うために、面積比が、０、０．２５、０．５．０．７５、０．９、１．０となるように、半導体装置５００Ａ～５００Ｆを設定した。
表１に、ゲート絶縁膜５１２及び保護膜５１６のそれぞれの膜厚及び容量、並びに容量比を示す。なお、ゲート絶縁膜５１２は、窒化シリコン膜上に酸化シリコン膜が積層されており、保護膜５１６は、酸化シリコン膜上に窒化シリコン膜が積層されている。
Figure 0007122872000001
半導体装置５００Ａ～５００Ｆのそれぞれに対して、条件１～５のそれぞれを適用することで、シミュレーションのモデルを作成した。このように設定されたシミュレーションのモデルに対して、保護膜５１６に帯電する固定電荷Ｑが０［ｃｍ-3］のときの閾値電圧と、５×１０16［ｃｍ-3］のときの閾値電圧とを計算した。
図９は、半導体装置５００Ａ～５００Ｆに、条件１～５を適用しての閾値電圧を計算した結果である。図９において、Ｘ軸は、面積比であり、Ｙ軸は、保護膜５１６に帯電する固定電荷Ｑが０［ｃｍ-3］のときと、５×１０16［ｃｍ-3］のときの閾値電圧の差（ΔＶｔｈ）である。
図９に示すように、面積比が０の場合、つまり領域５２０に導電層５１８が重畳しない場合は、条件１～条件５のいずれの場合であっても、保護膜５１６に固定電荷Ｑが５×１０16［ｃｍ-3］帯電すると、トランジスタの閾値電圧の変動に対して大きく影響することがわかる。また、図９に示すように、面積比が少なくとも０．２５よりも大きく、好ましくは０．５３以上の場合は、条件１～条件５のいずれの場合においても、保護膜５１６に固定電荷Ｑが帯電していても、トランジスタの閾値電圧の変動に影響を与えないことがわかる。
次に、図９に示す結果を用いて、面積比がトランジスタの閾値電圧にどの程度影響するかについて検証した。
図１０は、面積比が０、０．２５、０．５、０．７５、０．９のときのそれぞれの閾値電圧と、面積比が１のときの閾値電圧との差を求めた結果である。図１０において、Ｘ軸は面積比であり、Ｙ軸は、０、０．２５、０．５、０．７５、０．９のときのそれぞれの閾値電圧と、面積比が１のときの閾値電圧の差（ΔＶｔｈ）である。
図１０に示すように、面積比が１のときの閾値電圧と、面積比が０．２５のときの閾値電圧とを比較すると、条件４の場合、閾値電圧は、－０．３６Ｖ変動してしまうことがわかる。また、面積比が１のときの閾値電圧と、面積比が０．５３のときの閾値電圧と、を比較すると、条件１～条件５のいずれの場合も、閾値電圧は、－０．２Ｖ未満の変動で収まることが示された。
図９及び図１０の結果から、面積比が０．２５よりも大きく、好ましくは０．５３以上であって、容量比が０．５３～１．４８の範囲であれば、半導体装置の閾値電圧の変動を抑制することができることが示された。
１００：半導体装置、１０１：基板、１０２：アンダーコート層、１１０：トランジスタ、１１１：ゲート電極、１１２：ゲート絶縁膜、１１３：酸化物半導体層、１１４：ソース電極又はドレイン電極、１１５：ソース電極又はドレイン電極、１１６：保護膜、１１８：導電層、１２０：領域、１２１：領域、２００：表示装置、２０２：表示領域、２０３：ゲートドライバ回路、２０４：データドライバ回路、２０７：外部端子、２０８：画素、２１１：ゲート線、２１２：データ線、２１３：コモン線、２１４：コモン配線、２３４：絶縁層、３０１：基板、３１８：平坦化膜、３１９：透明導電層、３２１：透明導電層、３２２：絶縁層、３２３：画素電極、３２４：絶縁層、３２５：有機層、３２６：対向電極、３３０：発光素子、３３１：無機絶縁層、３３２：有機絶縁層、３３３：無機絶縁層、３３４：粘着材、３３５：基板、４１８：平坦化膜、４２１：画素電極、４２２：絶縁層、４２３：共通電極、４２４：液晶層、４２５：平坦化膜、４２６：カラーフィルタ、４２７：基板、４３０：液晶素子

Claims (5)

  1. 基板上に設けられたゲート電極と、
    前記ゲート電極上に設けられたゲート絶縁膜と、
    前記ゲート電極上に前記ゲート絶縁膜を介して設けられる酸化物半導体層と、
    前記酸化物半導体層上に設けられたソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極上に設けられた保護膜と、
    前記保護膜上に設けられ、前記酸化物半導体層と重畳する導電層と、を含むトランジスタを有し、
    前記保護膜は、第１酸化シリコン膜と第１窒化シリコン膜とが積層され、前記第１酸化シリコン膜は、前記酸化物半導体層と接しており、
    前記ゲート絶縁膜は、第２窒化シリコン膜と第２酸化シリコン膜とが積層され、前記第２酸化シリコン膜は、前記酸化物半導体層と接しており、
    平面視において、前記酸化物半導体層は、前記ソース電極と前記ドレイン電極との間に位置する第１領域を有し、
    前記第１領域の一部は、前記導電層と重畳し、
    前記ゲート絶縁膜の容量Ｃ１に対する前記保護膜の容量Ｃ２の比率（Ｃ２／Ｃ１）は、０．５以上１．５以下である、半導体装置。
  2. 前記導電層の面積は、前記第１領域の面積に対して０．４以上重畳する、請求項１に記載の半導体装置。
  3. 前記導電層は、前記ソース電極及び前記ドレイン電極の一方と重畳し、前記ソース電極及び前記ドレイン電極の他方とは重畳しない、請求項２に記載の半導体装置。
  4. 前記導電層は、前記ソース電極及び前記ドレイン電極の双方と重畳しない、請求項２に記載の半導体装置。
  5. 前記導電層は、前記ソース電極及び前記ドレイン電極の双方と重畳する、請求項２に記載の半導体装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011172217A (ja) 2010-01-22 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
US20140061636A1 (en) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016177284A (ja) 2015-03-19 2016-10-06 株式会社半導体エネルギー研究所 液晶表示装置及び該液晶表示装置を用いた電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101844972B1 (ko) * 2009-11-27 2018-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
JP2012146805A (ja) * 2011-01-12 2012-08-02 Sony Corp 放射線撮像装置、放射線撮像表示システムおよびトランジスタ
JP2015195327A (ja) * 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011172217A (ja) 2010-01-22 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
US20140061636A1 (en) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014199403A (ja) 2012-08-28 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
JP2016177284A (ja) 2015-03-19 2016-10-06 株式会社半導体エネルギー研究所 液晶表示装置及び該液晶表示装置を用いた電子機器

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