KR20180014171A - 반도체 장치 - Google Patents

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šœ뻬이 야마자끼
준 고야마
마사히로 다까하시
히데유끼 기시다
아끼하루 미야나가
야스오 나까무라
준뻬이 스가오
히데끼 우오찌
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Abstract

본 발명의 목적은, 반도체층과 전극의 접속부에 생기는 기생 저항을 억제하고, 배선 저항에 기인하는 전압 강하 등의 악영향, 화소에의 신호 기입 불량, 계조 불량 등을 방지하는, 표시 품질이 좋은 표시 장치로 대표되는 반도체 장치를 제공하는 것이다. 상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는 산소 친화성이 강한 금속을 포함하는 소스 전극 및 드레인 전극과, 불순물 농도를 억제한 산화물 반도체층을 접속한 박막 트랜지스터에 저저항의 배선을 접속하는 반도체 장치를 구성을 가질 수 있다. 또한, 산화물 반도체를 포함하는 박막 트랜지스터를 절연막으로 둘러싸서 밀봉할 수도 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 박막 트랜지스터(이하, TFT라고도 한다)를 포함하는 반도체 장치에 관한 것이다.
본 명세서에서, 반도체 장치란 전반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(대략 수nm 내지 수백nm의 두께를 가진다)을 사용하여 박막 트랜지스터(TFT라고도 한다)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC 또는 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 사용되는 박막 트랜지스터의 신속한 개발이 추진되고 있다.
박막 트랜지스터로서는 주로 아몰퍼스 실리콘 또는 다결정 실리콘 등의 반도체 재료를 사용하여 제작된다. 아몰퍼스 실리콘을 사용한 TFT는 전계 효과 이동도가 낮지만, 큰 글래스 기판 위에 형성될 수 있다. 한편, 다결정 실리콘을 사용한 TFT는 전계 효과 이동도가 높지만, 레이저 어닐링 등의 결정화 공정이 필요하여 큰 글래스 기판 위에 형성되기에 항상 적합한 것은 아니다.
따라서, 반도체 재료로서 산화물 반도체를 사용하여 TFT가 형성되어, 전자 디바이스 또는 광학 장치에 응용되는 기술이 주목받고 있다. 예를 들면, 반도체 재료로서 산화 아연 또는 In-Ga-Zn-O계 산화물 반도체를 사용하여 TFT를 형성하고, 화상 표시 장치에서 스위칭 소자 등으로 이용하는 기술이 특허 문헌 1 및 2에 개시되어 있다.
산화물 반도체에 채널 형성 영역(채널 영역이라고도 한다)을 설치한 TFT는 아몰퍼스 실리콘을 사용한 TFT보다도 높은 전계 효과 이동도를 가질 수 있다. 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서 형성될 수 있으며, 다결정 실리콘을 사용한 TFT보다 더 간단한 제조 공정을 가진다.
이러한 산화물 반도체를 사용하여 글래스 기판, 플라스틱 기판 등의 위에 형성된 TFT는, 액정 디스플레이, 일렉트로루미네센스 디스플레이(EL 디스플레이라고도 한다) 및 전자 페이퍼 등의 표시 장치에 응용될 것이 기대되고 있다.
또한, 액정 표시 장치로 대표되는 액티브 매트릭스형 반도체 장치에서는, 예를 들면 60인치의 대각 화면과 같은 대형 화면화되는 경향이 있고, 또한, 액티브 매트릭스형 반도체 장치의 개발은 120 인치 이상의 대각의 화면 사이즈 또한 목표로 하고 있다. 덧붙여, 화면의 해상도도, 예를 들면 HD(high-definition) 화질(1366×768) 또는 FHD(full high-definition) 화질(1920×1080)과 같이 고정밀화되는 경향이 있으며, 해상도가 3840×2048 또는 4096×2180인, 소위 4K 디지털 시네마용 표시 장치의 개발도 서두르고 있다.
표시 장치의 고정밀화에 수반하여, 필요한 화소수가 현저하게 증가하고 있다. 그 결과, 1 화소당의 기입 시간이 짧아져서, 박막 트랜지스터에는 고속의 동작 특성, 큰 온 전류 등이 요구되고 있다. 한편, 최근의 에너지의 고갈 문제는 소비 전력이 억제된 표시 장치를 요구되고 있다. 그 때문에, 박막 트랜지스터에는 오프 전류가 낮고, 불필요한 누설 전류가 억제될 것이 요구되고 있다.
화면 사이즈의 대형화나 고정밀화는, 표시부 내의 배선 저항을 증가시킨다. 배선 저항의 증가는, 신호선의 종단으로의 신호 전달의 지연, 전원선의 전압 강하 등을 야기시킨다. 그 결과, 표시 불균일 또는 계조 불량 등의 표시 품질의 저하, 또는 소비 전력의 증가가 야기된다.
배선 저항의 증대를 억제하기 위해서, 구리(Cu)를 사용한 저저항 배선층을 형성하는 기술이 검토되고 있다(예를 들면, 특허 문헌 3 및 4 참조).
일본 특허 공개 제2007-123861호 일본 특허 공개 제2007-96055호 일본 특허 공개 제2004-133422호 일본 특허 공개 제2004-163901호
박막 트랜지스터의 소스 전극과 반도체층, 및 드레인 전극과 반도체층의 사이에 생기는 기생 저항은 온 전류의 저하를 초래하여, 기생 저항을 낮추는 기술이 검토되고 있다. 특히, 산화물 반도체층을 포함하는 박막 트랜지스터는, 산화물 반도체와 금속 간의 접속 계면에 고저항의 산화막이 형성된다는 점에서 문제점이 있다.
또한, 박막 트랜지스터의 오프 전류를 억제하는 기술이 검토되고 있다. 특히, 산화물 반도체층을 포함하는 박막 트랜지스터는, 산화물 반도체층에 남는 캐리어가 트랜지스터 특성에 영향을 미친다는 점에서 문제점이 있다. 또한, 장기간의 사용 후에 외부로부터 박막 트랜지스터의 내부로 불순물이 침입하여, 임계값 등의 트랜지스터 특성의 변화를 야기한다는 점에서 문제점이 있다.
배선 저항의 증가를 방지하기 위해서, 구리(Cu)를 사용하여 저저항의 배선층을 형성하는 기술이 검토되고 있다. 그러나, Cu는 반도체 또는 산화 규소 내로 확산되기 쉬워, 반도체 장치의 동작을 불안정하게 하여 수율이 현저하게 저하될 것이다.
본 발명의 일 양태의 목적은, 배선 저항에 의한 전압 강하의 악영향, 화소로의 신호 기입 불량, 계조 불량 등을 방지하고, 보다 표시 품질이 좋은 표시 장치를 특지으로 하는 반도체 장치를 제공하는 것이다.
본 발명의 일 양태의 다른 목적은, 반도체 장치의 고속 동작을 구현하는 것이다.
본 발명의 일 양태의 다른 목적은, 반도체 장치의 전력 소비의 감소를 구현하는 것이다.
본 발명의 일 양태의 다른 목적은, 안정적으로 동작하는 박막 트랜지스터 및 그러한 박막 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 양태의 다른 목적은, 생산성이 우수한 반도체 장치를 구현하는 것이다.
상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치는, 산소 친화성이 강한 금속을 포함하는 소스 전극 및 드레인 전극이 불순물 농도를 억제한 산화물 반도체층에 접속된 박막 트랜지스터와, 저저항의 배선이 접속된 구성을 가질 수 있다. 또한, 산화물 반도체를 사용한 박막 트랜지스터는 절연막으로 둘러싸여 밀봉될 수 있다.
즉, 본 명세서에서 개시하는 본 발명의 일 양태는, 기판 위의, 질화 규소를 포함하는 제1 절연층과, 저저항의 제1 도전층을 이용하여 형성되고, 제1 절연층 위에 제공되는 게이트 배선과, 제1 도전층을 이용하여 형성되는 게이트 전극층과, 게이트 전극층 위의, 질화 규소를 포함하는 제2 절연층과, 제2 절연층 위의, 산화 규소를 포함하는 제3 절연층과, 제3 절연층 위의, 섬 형상의 산화물 반도체층과, 섬 형상의 산화물 반도체층 위에 제공되며, 소스 전극 및 드레인 전극으로서 기능하는 제2 도전층과, 제2 도전층과 산화물 반도체층 위의, 산화 규소를 포함하는 제4 절연층과, 제4 절연층 위의, 질화 규소를 포함하는 제5 절연층과, 제4 절연층과 제5 절연층에 제공된 개구부를 통하여, 소스 전극 및 드레인 전극으로서 기능하는 제2 도전층 중 하나와 전기적으로 접촉하는 제3 도전층과, 제3 도전층 및 제5 절연층을 덮는, 질화 규소를 포함하는 제6 절연층과, 제4 절연층, 제5 절연층 및 제6 절연층에 제공된 개구부를 통하여, 소스 전극 및 드레인 전극으로서 기능하는 제2 도전층 중 다른 하나와 전기적으로 접촉하는 제4 도전층을 포함하고, 제2 도전층이 산소 친화성을 갖는 반도체 장치이다.
본 명세서에서 개시하는 본 발명의 다른 양태는, 게이트 배선이 제1 절연층 위의, Cu를 포함하는 도전층 및 Cu를 포함하는 도전층을 덮는 고융점 금속을 포함하는 도전층을 이용하여 형성되고, 상기 게이트 전극층이 고융점 금속을 이용하여 형성되는 상기 반도체 장치이다.
본 명세서에서 개시하는 본 발명의 다른 양태는, 제2 절연층과 제3 절연층이 제1 도전층과 제2 도전층 사이에 개재되는 축적 용량부를 포함하는 상기 반도체 장치이다.
본 명세서에서 개시하는 본 발명의 다른 양태는, 산화물 반도체층이 인듐, 갈륨, 및 아연 중 적어도 하나를 포함하는 상기 반도체 장치이다.
본 명세서에서 개시하는 본 발명의 다른 양태는, 제2 도전층이, W, Ta, Mo, Ti, Cr, Al, Zr 및 Ca로부터 선택되는 원소 중 적어도 하나의 원소를 포함하는 상기 반도체 장치이다.
본 명세서에서 개시하는 본 발명의 다른 양태는, 기판 위에 질화 규소를 포함하는 제1 절연층을 형성하는 단계와, 제1 절연층 위에 저저항의 제1 도전층을 사용하여 게이트 배선 및 게이트 전극층을 형성하는 단계와, 게이트 전극층 위에 질화 규소를 포함하는 제2 절연층을 형성하는 단계와, 제2 절연층 위에 산화 규소를 포함하는 제3 절연층을 형성하는 단계와, 기판을 100℃ 이상 600℃ 이하의 온도로 가열하면서 제3 절연층 위에 산화물 반도체층을 형성하는 단계와, 산화물 반도체층 위에 산소 친화성을 갖는 도전층을 사용하여 소스 전극 및 드레인 전극으로서 기능하는 제2 도전층을 형성하는 단계와, 제2 도전층과 산화물 반도체층 위에 산화 규소를 포함하는 제4 절연층을 형성하는 단계와, 제4 절연층 위에 질화 규소를 포함하는 제5 절연층을 형성하는 단계와, 제4 절연층과 제5 절연층에 개구부를 형성하는 단계와, 개구부를 통하여 소스 전극 및 드레인 전극으로서 기능하는 제2 도전층 중 어느 하나에 전기적으로 접촉하는 제3 도전층을 형성하는 단계와, 제3 도전층과 제5 절연층을 덮는 질화 규소를 포함하는 제6 절연층을 형성하는 단계와, 제4 절연층, 제5 절연층 및 제6 절연층에 개구부를 형성하는 단계와, 개구부를 통하여 소스 전극 및 드레인 전극으로서 기능하는 제2 도전층의 다른 하나와 전기적으로 접촉하는 제4 도전층을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다.
본 명세서에서 게이트는, 게이트 전극 및 게이트 배선의 전부 또는 일부를 지칭한다. 게이트 배선은, 적어도 하나의 트랜지스터의 게이트 전극과, 다른 전극 또는 다른 배선을 전기적으로 접속시키기 위한 배선을 말하며, 예를 들면 표시 장치에서의 주사선도 그 범주 내에 포함한다.
소스는, 소스 영역, 소스 전극 및 소스 배선의 전부 또는 일부를 지칭한다. 소스 영역은, 반도체층에서 저항율이 소정의 값 이하인 영역을 지칭한다. 소스 전극은, 소스 영역에 접속되는 도전층의 부분을 지칭한다. 소스 배선은, 적어도 하나의 트랜지스터의 소스 전극과, 다른 전극 또는 다른 배선을 전기적으로 접속시키기 위한 배선을 지칭한다. 예를 들면, 표시 장치에서 신호선이 소스 전극에 전기적으로 접속되는 경우에는 소스 배선은 신호선을 그 범주 내에 포함한다.
드레인은, 드레인 영역, 드레인 전극 및 드레인 배선의 전부 또는 일부를 지칭한다. 드레인 영역은, 반도체층에서 저항율이 소정의 값 이하인 영역을 지칭한다. 드레인 전극은, 드레인 영역에 접속되는 도전층의 일부를 지칭한다. 드레인 배선은, 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극 또는 다른 배선을 전기적으로 접속시키기 위한 배선을 지칭한다. 예를 들면, 표시 장치에서 신호선이 드레인 전극에 전기적으로 접속되는 경우에는 드레인 배선은 신호선을 그 범주 내에 포함한다.
또한, 본 문서(명세서, 특허청구범위, 도면 등)에서, 트랜지스터의 소스와 드레인은, 트랜지스터의 구조, 동작 조건 등에 따라 서로 교체되므로, 어느 것이 소스이고 어느 것이 드레인인지를 결정하는 것은 곤란하다. 따라서, 본 문서(명세서, 특허청구범위, 도면 등)에서, 소스 및 드레인으로부터 자유롭게 선택된 한쪽의 단자를 소스 및 드레인 중 하나로 지칭하고, 다른 단자를 소스 및 드레인 중 다른 쪽으로 지칭한다.
본 명세서에서 발광 장치는 화상 표시 장치, 발광 장치, 또는 광원(조명 장치를 포함함)을 의미한다. 또한, 발광 장치는 이하의 모듈, 즉 커넥터, 예를 들면 FPC(flexible printed circuit), TAB(tape automated bonding) 테이프, 또는 TCP(tape carrier package)가 발광 장치에 부착될 수 있는 모듈과, TAB 테이프 또는 TCP의 단부에 프린트 배선판이 설치된 모듈과, 발광 소자가 형성된 기판 위에 COG(chip on glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈 중 임의의 것을 포함한다.
고속 동작이 가능한 반도체 장치를 제공한다. 또한, 소비 전력이 낮은 반도체 장치를 제공한다. 또한, 안정적으로 동작하는 신뢰성이 높은 반도체 장치를 제공한다.
도 1a 및 도 1b는 일 실시 형태에 따른 표시 장치의 구성을 도시하는 도면.
도 2a 내지 도 2b는 일 실시 형태에 따른 표시 장치의 화소 구성의 일 예를 도시하는 도면.
도 3은 일 실시 형태에 따른 표시 장치의 화소 구성의 일 예를 도시하는 도면.
도 4a 내지 도 4d는 일 실시 형태에 따른 표시 장치의 화소부의 제작 공정을 도시하는 도면.
도 5a 내지 도 5c는 일 실시 형태에 따른 표시 장치의 화소부의 제작 공정을 도시하는 도면.
도 6a 내지 도 6d는 그레이톤(gray-tone) 마스크 및 하프톤(half-tone) 마스크를 도시하는 도면.
도 7a 내지 도 7e는 일 실시 형태에 따른 표시 장치의 화소부의 제작 공정을 도시하는 도면.
도 8a 내지 도 8c는 일 실시 형태에 따른 인버터 회로를 도시하는 도면.
도 9a 및 도 9b는 일 실시 형태에 따른 보호 회로를 도시하는 도면.
도 10은 일 실시 형태에 따른 보호 회로를 도시하는 도면.
도 11a 및 도 11b는 일 실시 형태에 따른 접속부를 도시하는 도면.
도 12a의 (1), 도 12a의 (2), 도 12b의 (1) 및 도 12b의 (2)는 일 실시 형태에 따른 단자부를 도시하는 도면.
도 13a의 (1), 도 13a의 (2), 도 13b의 (1) 및 도 13b의 (2)는 일 실시 형태에 따른 단자부를 도시하는 도면.
도 14a의 (1), 도 14a의 (2) 및 도 14b는 반도체 장치를 도시하는 도면.
도 15a 및 도 15b는 반도체 장치를 도시하는 도면.
도 16은 반도체 장치의 화소 등가 회로를 도시하는 도면.
도 17a 내지 도 17c는 반도체 장치를 도시하는 도면.
도 18a 및 도 18b는 표시 장치를 각각 도시하는 블록도.
도 19a는 신호선 구동 회로의 구성을 도시하는 도면이며, 도 19b는 그 동작을 도시하는 타이밍 차트.
도 20a 내지 도 20c는 시프트 레지스터의 구성을 도시하는 회로도이다.
도 21a는 시프트 레지스터의 회로도이고, 도 21b는 그 동작을 도시하는 타이밍 차트.
도 22는 반도체 장치를 도시하는 도면.
도 23은 반도체 장치를 도시하는 도면.
도 24a 및 도 24b는 전자 페이퍼의 응용을 도시하는 도면.
도 25는 전자 서적 리더(reader)의 일 예를 도시하는 외관도.
도 26a 및 도 26b는 텔레비전 장치 및 디지털 포토프레임을 각각 도시하는 외관도.
도 27a 및 도 27b는 게임기의 일 예를 도시하는 외관도.
도 28a 및 도 28b는 휴대형 컴퓨터의 일 예 및 휴대 전화기의 일 예를 각각 도시하는 외관도.
도 29는 반도체 장치를 도시하는 도면.
도 30은 반도체 장치를 도시하는 도면.
도 31은 반도체 장치를 도시하는 도면.
도 32는 반도체 장치를 도시하는 도면.
도 33은 반도체 장치를 도시하는 도면.
도 34는 반도체 장치를 도시하는 도면.
도 35는 반도체 장치를 도시하는 도면.
도 36은 반도체 장치를 도시하는 도면.
도 37은 반도체 장치를 도시하는 도면.
도 38은 일 실시 형태에 따른 표시 장치의 화소 구성의 일 예를 도시하는 도면.
도 39a 내지 도 39c는 일 실시 형태에 따른 표시 장치의 화소 구성의 일 예를 도시하는 도면.
도 40a 내지 도 40c는 일 실시 형태에 따른 표시 장치의 화소부의 제작 공정을 도시하는 도면.
도 41a 내지 도 41c는 IGZO에서의 금속과 산소의 결정 구조를 도시하는 도면.
도 42a 및 도 42b는 텅스텐막과 산화물 반도체막 간의 계면 근방에서의 금속 원자와 산소 원자의 구조 모델을 도시하는 도면.
도 43a 및 도 43b는 몰리브덴막과 산화물 반도체막 간의 계면 근방에서의 금속 원자와 산소 원자의 구조 모델을 도시하는 도면.
도 44a 및 도 44b는 티타늄막과 산화물 반도체막 간의 계면 근방에서의 금속 원자와 산소 원자의 구조 모델을 도시하는 도면.
도 45는 루틸 구조를 갖는 이산화티탄의 결정 구조를 도시하는 도면.
도 46은 루틸 구조를 갖는 이산화티탄의 상태 밀도를 도시하는 도면.
도 47은 산소 결손 상태에서의 이산화티탄의 상태 밀도를 도시하는 도면.
도 48은 일산화티탄의 상태 밀도를 도시하는 도면.
도 49는 본 발명의 일 양태의 밴드(band)를 도시하는 도면.
실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양한 방식으로 변경할 수 있음을 당업자라면 용이하게 이해할 것이다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되어서는 안된다. 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 유사한 기능을 갖는 부분은 다른 도면에서도 동일한 참조 부호를 사용하고, 그러한 부분의 설명은 반복되지 않는다.
(실시 형태 1)
본 실시 형태에서는, 화소부와, 산화물 반도체를 포함하며 화소부 주변에 설치되는 반도체 소자가 형성된 표시 장치의 일 양태가 도 1a, 및 도 1b를 참조하여 설명된다.
도 1a는 표시 장치(30)의 구성을 도시한다. 표시 장치(30)는 기판(100) 위에 게이트 단자부(7) 및 소스 단자부(8)를 포함한다. 표시 장치(30)에는 게이트 배선(20_1) 및 게이트 배선(20_2)을 포함하는 게이트 배선(20_1 내지 20_n(단, n은 자연수))과, 소스 배선(60_1) 및 소스 배선(60_2)을 포함하는 소스 배선(60_1 내지 60_m(단, m은 자연수))이 설치되어 있다. 또한, 표시 장치(30)의 화소 영역(94)에는, 화소(93)가 매트릭스 형상으로 배열되어 있다. 각 화소(93)는 적어도 하나의 게이트 배선 및 하나의 소스 배선에 접속되어 있다.
또한, 표시 장치(30)는 공통 배선(44), 공통 배선(45), 공통 배선(46) 및 공통 배선(65)을 갖는다. 예를 들면, 공통 배선(45)은 접속부(95)를 통해 공통 배선(65)과 접속된다. 공통 배선은 서로 전기적으로 접속되어 등전위를 가진다.
또한, 공통 배선(44), 공통 배선(45), 공통 배선(46) 및 공통 배선(65)는 단자(71), 단자(75), 단자(81) 및 단자(85)와 각각 접속되어 있다. 공통 배선은 대향 기판과 전기적으로 접속될 수 있는 공통 접속부(96)를 각각 포함한다.
또한, 게이트 단자부(7)의 각각의 게이트 신호선 단자(70_1 내지 70_i(단, i는 자연수))는 게이트 구동 회로(91)(이하, 주사선 구동 회로라고도 한다)와 접속되고, 보호 회로(97)를 통하여 공통 배선(46)과 접속되어 있다. 또한, 단자(74)는 게이트 구동 회로(91)와 접속되고, (도시되지 않은) 외부 전원과 게이트 구동 회로(91)를 접속한다. 각각의 게이트 배선(20_1 내지 20_n(단, n은 자연수))은 보호 회로(97)를 통하여 공통 배선(65)과 접속되어 있다.
또한, 소스 단자부(8)의 각각의 소스 신호선 단자(80_1 내지 80_k(단, k는 자연수))는 소스 구동 회로(92)(이하, 신호선 구동 회로라고도 한다)와 접속되고, 보호 회로(97)를 통하여 공통 배선(44)과 접속되어 있다. 또한, 단자(84)는 소스 구동 회로(92)와 접속되고, (도시되지 않은) 외부 전원과 소스 구동 회로(92)를 접속한다. 각각의 소스 배선(60_1 내지 60_m(단, m은 자연수))은 보호 회로(97)를 통하여 공통 배선(45)과 접속되어 있다.
게이트 구동 회로 및 소스 구동 회로는, 본 명세서에서 개시하는 박막 트랜지스터를 사용하여 화소 영역과 동시에 형성할 수 있다. 또한, 게이트 구동 회로 및 소스 구동 회로 중 어느 하나, 또는 양자 모두를, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성하고，그 후에 COG법, 와이어 본딩법, TAB법 등을 이용하여 실장할 수도 있다.
화소(93)에 적용할 수 있는 등가 회로의 일 예를 도 1b에 도시한다. 도 1b에 도시하는 등가 회로는, 액정 소자가 화소(93)의 표시 소자로서 사용되는 경우의 일 예이다.
다음으로, 도 1a 및 도 1b에 도시된 표시 장치의 화소 구성의 일 예에 대하여 도 2a 내지 도 2c를 참조하여 설명한다. 도 2a는 화소의 평면 구성을 나타내는 평면도이며, 도 2b 및 도 2c는 화소의 적층 구성을 각각 나타내는 단면도이다. 도 2a의 쇄선 A1-A2, B1-B2 및 C1-C2는 도 2b의 단면 A1-A2, B1-B2 및 C1-C2에 각각 대응한다. 도 2a의 쇄선 D1-D2는 도 2c의 단면 D1-D2에 대응한다.
단면 A1-A2 및 단면 D1-D2에서, 화소부에 사용되는 박막 트랜지스터(250)의 적층 구조를 나타내고 있다. 박막 트랜지스터(250)는 보텀(bottom) 게이트 구조를 가지는 박막 트랜지스터의 일 양태이다.
단면 A1-A2 및 단면 D1-D2에서, 기판(200) 위에 설치된 절연층(201), 절연층(201) 위에 설치된 게이트 배선(202), 게이트 배선(202) 위에 설치된 게이트 배선(203), 게이트 배선(203) 위에 설치된 절연층(204), 절연층(204) 위에 설치된 반도체층(205), 반도체층(205) 위에 설치된 한 쌍의 전극(207a 및 207b), 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208), 절연층(208)에 설치된 개구부를 통하여 전극(207a)에 접촉하는 소스 배선(209), 소스 배선(209) 위에 설치된 소스 배선(210), 소스 배선(210) 위에 설치된 절연층(211), 절연층(211) 및 절연층(208)에 설치된 개구부를 통하여 전극(207b)에 접촉하는 전극(212)이 도시된다.
또한, 단면 B1-B2에서, 축적 용량(Cs 용량이라고도 한다)의 적층 구조를 도시한다. 단면 B1-B2에서, 기판(200) 위의 절연층(201), 절연층(201) 위의 축적 용량 배선(213), 축적 용량 배선(213) 위의 축적 용량 배선(214), 축적 용량 배선(214) 위의 절연층(204), 절연층(204) 위의 전극(207b), 전극(207b) 위의 절연층(208), 절연층(208) 위의 절연층(211), 절연층(211) 위의 전극(212)이 도시된다.
또한, 단면 C1-C2에서, 게이트 배선과 소스 배선의 배선 교차부의 적층 구조가 도시되어 있다. 단면 C1-C2에서, 기판(200) 위의 절연층(201), 절연층(201) 위의 게이트 배선(202), 게이트 배선(202) 위의 게이트 배선(203), 게이트 배선(203) 위의 절연층(204), 절연층(204) 위의 절연층(208), 절연층(208) 위의 소스 배선(209), 소스 배선(209) 위의 소스 배선(210), 및 소스 배선(210) 위의 절연층(211)이 도시된다. 배선 교차부에서, 절연층(204)과 절연층(208)의 사이에 반도체층이 형성될 수도 있다.
또한, 본 발명의 일 양태는 도 2b에 도시하는 화소 구성에 한정되지 않는다. 도 2b와는 상이한 화소 구성의 일 예를 도 3에 도시한다. 도 3에 도시한 박막 트랜지스터(251)는, 보텀 게이트 구조를 가지는 박막 트랜지스터의 일 양태이며, 채널 보호형 박막 트랜지스터라고 부를 수 있다.
박막 트랜지스터(251)는, 기판(200) 위에 설치된 절연층(201), 절연층(201) 위에 설치된 게이트 배선(202), 게이트 배선(202) 위에 설치된 게이트 배선(203), 게이트 배선(203) 위에 설치된 절연층(204), 절연층(204) 위에 설치된 반도체층(205), 반도체층(205) 위에 설치된 채널 보호층(225), 채널 보호층(225) 위에 설치된 한 쌍의 전극(207a 및 207b), 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208), 절연층(208)에 설치된 개구부를 통하여 전극(207a)에 접촉하는 소스 배선(209), 소스 배선(209) 위에 설치된 소스 배선(210), 소스 배선(210) 위에 설치된 절연층(211), 절연층(211) 및 절연층(208)에 설치된 개구부를 통하여 전극(207b)에 접촉하는 전극(212)을 포함한다.
도 2b 또는 도 3에 도시된 화소 구성과는 상이한 화소 구성을 도 39a 내지 도 39c에 도시한다. 도 39a 내지 도 39c에 예시한 박막 트랜지스터(252)는, 기판(200) 위에 설치된 절연층(201), 절연층(201) 위에 설치된 게이트 배선(203), 게이트 배선(203) 위에 설치된 절연층(204), 절연층(204) 위에 설치된 반도체층(205), 반도체층(205) 위에 설치된 한 쌍의 전극(207a 및 207b), 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208), 절연층(208)에 설치된 개구부를 통하여 전극(207a)에 접촉하는 소스 배선(209), 소스 배선(209) 위에 설치된 절연층(211), 절연층(211) 및 절연층(208)에 설치된 개구부를 통하여 전극(207b)에 접촉하는 전극(212)을 포함한다.
배선 재료는 표시 장치가 요구되는 성능에 따라 적절히 선택될 수 있다. 예를 들면, 게이트 배선보다 높은 전달 특성이 요구되는 소스 배선(209)만을 Cu를 포함하는 배선을 사용하여 형성할 수도 있다.
배선 재료로서 전기 저항이 낮은 Al을 주성분으로 포함하는 도전막을 게이트 배선(203)으로 이용할 경우, 도 39a 내지 도 39c에 도시한 바와 같이 박막 트랜지스터의 게이트 전극은 게이트 배선(203)과 동일한 구성을 가질 수 있다.
본 실시 형태에서 예시하는 화소의 축적 용량은, 절연층(204)이 게이트 배선과 동일한 층을 이용하여 형성하는 축적 용량 배선과 전극(207b) 사이에 개재되도록 형성한다. 전극(212) 및 소스 배선(210)과 비교하여, 전극(207b)은 축적 용량 배선에 두께 방향으로 근접하여 있으므로, 전극(207b)는 축적 용량에 적합하다.
Cu를 포함하는 도전 재료를 사용하여 게이트 배선(202) 및 소스 배선(210)을 형성함으로써 배선 저항의 증가를 방지할 수 있다. 또한, W, Ta, Mo, Ti 또는 Cr 등의 Cu보다 융점이 높은 원소를 포함하는 도전 재료를 사용하여, 게이트 배선(202)에 접촉하며 피복하도록 게이트 배선(203)을 형성하는 경우, 게이트 배선(202)의 마이그레이션(migration)을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한，Cu를 포함하는 도전층의 위와 아래에 위치하는 절연층으로서 질화 규소를 포함하는 절연층을 제공하여, Cu를 포함하는 게이트 배선(202)이 절연층 사이에 개재되거나, 둘러싸도록 함으로써, Cu 확산을 방지할 수 있다.
또한, 게이트 배선(202)은, 박막 트랜지스터의 채널이 형성되는 반도체층(205)과 중첩하지 않고, 게이트 배선(202)과 접촉하는 게이트 배선(203)의 일부를 연신하여 반도체층(205)과 중첩시켜 게이트 전극으로서 기능하도록 하는 방식으로 제공된다. 이러한 구성으로, 게이트 배선(202)에 포함되는 Cu가 박막 트랜지스터에 영향을 미치는 것을 방지할 수 있다.
배선 교차부에서 게이트 배선과 소스 배선 사이에 적어도 절연층(204)과 절연층(208)을 개재시키도록 하여, 배선 사이의 두께 방향의 간격을 넓힐 수 있다. 그 결과, 배선 교차부의 기생 용량을 작게 할 수 있다.
본 실시 형태는 본 명세서의 임의의 다른 실시 형태와 적절하게 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에서 설명한 표시 장치의 화소부의 제작 공정에 대해 도 4a 내지 도 4d 및 도 5a 내지 도 5c를 참조하여 설명한다. 도 4a 내지 도 4d, 및 도 5a 내지 도 5c에서의 단면 A1-A2, 단면 B1-B2, 단면 C1-C2 및 단면 D1-D2는, 각각 도 2a에서의 쇄선 A1-A2, B1-B2, C1-C2 및 D1-D2를 따라 취해진 단면도이다.
우선, 기판(200) 위에 질화 규소를 포함하는 절연층(201)을 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하의 두께로 형성한다. 기판(200)으로서, 글래스 기판 및 세라믹 기판 외에, 본 제작 공정의 처리 온도를 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 기판에 투광성을 필요로 하지 않을 경우에는, 표면 위에 절연층이 제공된 스테인레스강 합금 기판 등의 금속 기판이 사용될 수 있다. 글래스 기판으로서, 예를 들면, 바륨 붕규산 글래스, 알루미노 붕규산 글래스, 알루미노 규산 글래스 등의 무알칼리 글래스 기판을 사용할 수도 있다. 이와 달리, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 기판(200)으로서, 제3 세대(550mm×650mm), 제3.5 세대(600mm×720mm 또는 620mm×750mm), 제4 세대(680mm×880mm 또는 730mm×920mm), 제5 세대(1100mm×1300mm), 제6 세대(1500mm×1850mm), 제7 세대(1870mm×2200mm), 제8 세대(2200mm×2400mm), 제9 세대(2400mm×2800mm 또는 2450mm×3050mm) 또는 제10 세대(2950mm×3400mm) 사이즈 중 임의의 것을 가지는 글래스 기판을 이용할 수 있다. 본 실시 형태에서는 기판(200)으로 알루미노 붕규산 글래스를 사용한다.
절연층(201)은 질화 규소막 및/또는 질화 산화 규소막을 단일층 또는 적층하여 형성할 수 있다. 본 명세서에서, 질화 산화 규소는 산소보다 질소를 더 포함하는 것을 지칭하며, RBS 및 HFS를 이용하여 측정한 경우에, 산소, 질소, 규소 및 수소가 각각 5 원자% 내지 30 원자%, 20 원자% 내지 55 원자%, 25 원자% 내지 35 원자% 및 10 원자% 내지 30 원자%의 범위의 농도로 포함하는 것을 지칭한다. 절연층(201)은 스퍼터링법, CVD법, 도포법, 인쇄법 등에 의해 적절하게 형성될 수 있다. 본 실시 형태에서는, 절연층(201)으로서 100nm 두께의 질화 규소막을 형성한다. 막은 인(P) 또는 붕소(B)로 도핑될 수도 있다.
다음으로, 절연층(201) 위에 스퍼터링법, 진공 증착법 또는 도금법에 의해 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 Cu를 포함하는 도전막을 형성한다. 도전막 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 마스크를 사용하여 도전막을 에칭해서 게이트 배선(202) 및 축적 용량 배선(213)을 형성할 수 있다. 게이트 배선(202)의 밀착성을 개선하기 위해서, W, Ta, Mo, Ti, Cr 등을 포함하는 금속층, 혹은 이들의 임의의 조합을 포함하는 합금층, 혹은 이들 중 임의의 것의 질화물이나 산화물의 층을 절연층(201)과 게이트 배선(202)의 사이에 형성할 수도 있다.
레지스트 마스크를 잉크젯법에 의해 형성할 경우, 포토마스크를 사용하지 않아 제조 비용을 저감시킬 수 있다. 또한, 구리 등의 도전성 나노 페이스트를 잉크젯법에 의해 기판 위에 토출시키고 소성할 경우, 저비용으로 게이트 배선(202) 및 축적 용량 배선(213)을 형성할 수 있다.
본 실시 형태에서는, 절연층(201) 위에 두께 250nm의 Cu막을 형성하고, 제1 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용하여 Cu막을 선택적으로 에칭하여, 게이트 배선(202) 및 축적 용량 배선(213)을 형성한다(도 4a 참조).
다음으로, 게이트 배선(202) 위에 스퍼터링법, 진공 증착법 등에 의해 W, Ta, Mo, Ti 또는 Cr 등의 Cu보다 융점이 높은 원소, 또는 이등 원소의 임의의 것의 조합을 포함하는 합금 등의 도전막을, 5nm 이상 200nm 이하, 바람직하게는 10nm 이상 100nm 이하의 두께로 형성한다. 도전막은, 상술한 원소 중 임의의 것을 포함하는 단일층에 한정되지 않고, 2 이상의 층의 적층막일 수 있다. 본 실시 형태에서는, 두께 200nm의 텅스텐 단일층을 도전막으로서 형성한다.
다음에, 도전막 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 그 후에 마스크를 사용하여 도전막을 에칭해서 게이트 배선(203) 및 축적 용량 배선(214)을 형성할 수 있다. 본 실시 형태에서는, 제2 포토리소그래피 공정에 의해 형성된 레지스트 마스크를 사용하여 도전막을 선택적으로 에칭하여, 게이트 배선(203) 및 축적 용량 배선(214)을 형성한다(도 ４b 참조).
게이트 배선 및 축적 용량 배선은, Cu보다 융점이 높은 원소를 포함하는 도전층이 Cu를 포함하는 도전 재료를 덮는 구조를 가지도록 형성된다. 이러한 구성으로, Cu를 포함하는 층의 마이그레이션을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
다음에, 게이트 배선(203) 위에, 게이트 절연층으로서 기능하는 절연층(204)을 50nm 이상 800nm 이하, 바람직하게는 100nm 이상 600nm 이하의 두께로 형성한다. 본 실시 형태에서는, 절연층(204a) 및 절연층(204b)을 이 순서대로 적층하여 절연층(204)을 형성한다. 스퍼터링법에 의해 질화 규소층(SiNy(y＞0))을 절연층(204a)으로서 형성하고, 산화 규소층(SiOx(x＞0))을 절연층(204a) 위에 절연층(204b)으로서 형성하여, 막 두께 100nm의 게이트 절연층(204)을 형성한다.
절연층(204)은 보호층으로서도 기능한다. Cu를 포함하는 도전층의 위와 아래의 절연층으로서 질화 규소를 포함하는 절연층을 제공함으로써, 절연층에 의해 Cu를 포함하는 도전층을 개재하거나, 또는 둘러쌈으로써, Cu 확산을 방지할 수 있다.
다음에, 절연층(204) 위에 반도체층(205)을 형성한다. 반도체층(205)의 역할을 하는 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막 또는 Zn-O계 산화물 반도체막을 사용한다. 또한, 산화물 반도체막은 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소의 혼합 분위기 하에서의 스퍼터법에 의해 형성할 수 있다.
스퍼터법을 이용할 경우, 산화 규소(SiO2)를 2중량% 이상 10중량% 이하로 포함하는 타깃을 사용하여 성막을 행하여 산화물 반도체막에 결정화를 저해하는 SiOx(x＞0)을 포함시켜서 결정화를 억제할 수 있다. 이것은 이후의 공정에서 가열 처리를 행할 경우에 특히 효과적이다.
여기에서는, In, Ga 및 Zn을 포함하는 금속 산화물 타깃(조성비: In2O3:Ga2O3:ZnO=1:1:1 [mol%], In:Ga:Zn=1:1:0.5 [at.%])을 사용하여, 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량비율 100%) 분위기하에서 성막한다. 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분말형 물질(파티클 또는 먼지라고도 한다)을 경감시킬 수 있고, 막 두께 분포도 균일해지므로 바람직하다. 본 실시 형태에서는, 산화물 반도체막으로서, In-Ga-Zn-O계 금속 산화물 타깃을 사용하여 스퍼터법에 의해 In-Ga-Zn-O계 막을 성막한다.
산화물 반도체 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 산화물 반도체 타깃을 사용함으로써, 치밀한 산화물 반도체막이 성막된다.
산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하의 두께를 가진다. 산화물 반도체 재료에 따라 적절한 두께는 상이하고, 재료에 따라서 적절하게 두께를 설정할 수 있다.
본 실시 형태에서, 산화물 반도체막을 게이트 절연층(204) 위에 연속 성막한다. 여기에서 사용하는 멀티챔버 스퍼터링 장치는, 규소 혹은 산화 규소(인공 석영)의 타깃과, 산화물 반도체막용의 타깃을 구비하고 있다. 산화물 반도체막용의 타깃을 설치한 성막실은 적어도 배기 유닛으로서 크라이오 펌프(cryopump)를 더 구비한다. 크라이오 펌프 대신에 터보 분자 펌프를 사용하고, 터보 분자 펌프의 흡기구에 수분 등을 흡착시키기 위해 콜드 트랩을 설치할 수도 있다.
크라이오 펌프를 사용하여 배기시킨 성막실에서는, 수소 원자, H2O 등 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 제거되므로, 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 반도체막은 기판을 가열한 상태에서 성막한다. 본 실시 형태에서는, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 설정한다. 기판을 가열한 상태에서 산화물 반도체막을 성막함으로써, 성막된 산화물 반도체막에 포함되는 불순물 농도를 저감시킬 수 있다. 또한, 산화물 반도체에 포함되는 원소의 조성비를 제어하기 위해서, 가열 온도는 가능한 한 저온인 것이 바람직하다. 예를 들면, 아연을 포함하는 산화물 반도체의 경우, 아연은 증기압이 높기 때문에, 고온에서 성막된 반도체층에 포함되는 아연의 비율이 저하된다. 스퍼터링 조건은 산화물 반도체막에 손상을 주지 않도록, 가능한 한 온화한 조건으로 설정한다.
스퍼터법의 예는, 스퍼터 전원으로서 고주파 전원을 사용하는 RF 스퍼터법, DC 스퍼터법 및 펄스 방식으로 바이어스를 인가하는 펄스 DC 스퍼터법을 포함한다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터법은 주로 금속 도전막을 성막하는 경우에 이용된다.
또한, 상이한 재료의 복수의 타깃을 설정할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일 챔버에서 상이한 재료막을 적층 성막하거나, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜서 성막할 수 있다.
또한, 챔버 내부에 자석 기구를 구비하고, 마그네트론 스퍼터법에 이용되는 스퍼터 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터법에 이용되는 스퍼터 장치가 있다.
또한, 스퍼터에 의한 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 서로 화학 반응시켜서 그것들의 화합물 박막을 형성하는 반응성 스퍼터법과, 성막 중에 기판에도 전압이 인가되는 바이어스 스퍼터법도 있다.
산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터를 행하여, 게이트 절연층(204)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터는, 아르곤 분위기에서 기판 측에 RF 전원을 이용하여 전압을 인가하고, 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법을 지칭한다. 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수도 있다.
다음에, 산화물 반도체막 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭해서 섬 형상의 반도체층(205)을 형성한다. 본 실시 형태에서는, 제3 포토리소그래피 공정에 의해 형성된 레지스트 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭해서, 섬 형상의 반도체층(205)이 된다(도 4c 참조).
다음에, 도 2a 내지 도 2c, 도 3, 도 4a 내지 도 4d, 및 도 5a 내지 도 5c에 도시하지 않지만, 게이트 배선(203)과, 후에 설명하는 전극(207a) 또는 전극(207b)을 접속하기 위한 개구부(컨택트 홀이라고도 한다)를 절연층(204)에 형성한다. 절연층(204) 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 그 후에 마스크를 사용하여 절연층(204)을 선택적으로 에칭해서 컨택트 홀을 형성한다. 여기에서는, 제4 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 절연층(204)을 선택적으로 에칭하여, 컨택트 홀을 형성한다.
제4 포토리소그래피 공정에 의한 컨택트 홀의 형성은, 절연층(204)의 형성 후, 반도체층(205) 형성 전에 행할 수도 있다.
다음에, 산화물 반도체층(205) 위에 도전막을 형성한다. 도전막으로는, W, Ta, Mo, Ti, Cr, Al, 이들 원소의 조합을 포함하는 합금 등을 사용할 수 있다. 이와 달리, 도전막으로서 질화 티타늄, 질화 탄탈, 또는 질화 텅스텐 등의 금속 질화물을 사용할 수도 있다. 도전막은 2층 이상의 적층 구조를 가질 수 있다.
200℃ 내지 600℃에서 열처리를 행할 경우에는, 도전막이 이 열처리에 견디는 내열성을 가지는 것이 바람직하다. 예를 들면, 힐록(hillock) 방지 원소가 첨가된 알루미늄 합금이나, 내열성 도전막과 적층한 도전막을 사용하는 것이 바람직하다.
산화물 반도체층(205)에 접촉하는 도전막은 산소 친화성이 높은 금속을 포함하는 재료가 바람직하다.
산소 친화성이 높은 금속으로는, 티타늄(Ti), 망간(Mn), 알루미늄(Al), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be) 및 토륨(Th)로부터 선택되는 하나 이상의 재료가 바람직하다. 본 실시 형태에서는 티타늄막을 사용한다.
산화물 반도체층과 산소 친화성이 높은 도전막을 서로 접촉시켜 형성하면, 계면 부근의 캐리어 밀도가 증가하고, 저저항의 영역이 형성되어, 산화물 반도체층과, 도전막 간의 컨택트 저항을 저감시킬 수 있다. 이는 산소 친화성이 높은 도전막이 산화물 반도체층으로부터 산소를 뽑아냄으로써, 산화물 반도체층과 도전막의 계면에, 산화물 반도체층 내의 금속을 과잉 포함하는 층(이러한 층은 복합층이라고 부른다) 또는 산화된 도전막 중 어느 하나, 혹은 그 양방이 형성되기 때문이다. 예를 들면, In-Ga-Zn-O계의 산화물 반도체층과 티타늄막이 접촉하는 구성에서는, 어떤 경우에는 산화물 반도체층과 티타늄막이 접촉하는 계면 부근에 인듐이 과잉인 층과 산화 티타늄층이 생성된다. 다른 경우에는, 산화물 반도체층과 티타늄막이 접촉하는 계면 부근에 인듐이 과잉인 층 및 산화 티타늄층 중 하나가 생성된다. 산소가 결손된 In-Ga-Zn-O계의 산화물 반도체층인 인듐이 과잉인 층은 전기 전도도가 높아, 산화물 반도체층과 도전막 간의 접촉 저항을 저감할 수 있다.
산화물 반도체층과 접촉하는 도전막으로서 도전성을 갖는 산화 티타늄막을 사용할 수도 있다. 그러한 경우에, In-Ga-Zn-O계의 산화물 반도체층과 산화 티타늄막이 접촉하는 구성에서, 산화물 반도체층과 산화 티타늄막이 접촉하는 계면 부근에 인듐이 과잉인 층이 형성될 수도 있다.
전술한 In-Ga-Zn-O계 산화물 반도체막을 박막 트랜지스터의 활성층으로서 사용한 채널 에치 박막 트랜지스터에서, 소스 전극 및 드레인 전극으로 사용하는 금속막과 In-Ga-Zn-O계 산화물 반도체막 간의 계면 근방에, 다른 영역보다 높은 농도의 인듐을 포함하는 층(In이 풍부한 층) 및 산화 티타늄막(TiOx)이 형성되는 현상에 대해서는 실시 형태 14에서 자세하게 설명한다.
도전막은 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 형성한다. 도전막의 성막 방법으로서, 스퍼터법, 진공 증착법(전자빔 증착법 등), 아크 방전 이온 플래팅법, 또는 스프레이법을 이용한다. 이와 달리, 도전막은 스크린 인쇄법, 잉크젯법 등에 의해 은, 금, 구리 등의 도전성 나노페이스트를 토출시키고, 나노페이스트를 소성하여 형성할 수도 있다.
다음에, 도전막 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 마스크를 사용하여 도전막을 에칭하여, 소스 전극으로서 기능하는 전극(207a) 및 드레인 전극으로서 기능하는 전극(207b)을 형성할 수 있다. 본 실시 형태에서는, 도전막으로서 스퍼터링법에 의해 두께 200nm의 Ti막을 형성하고, 그 다음에 제5 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서, 드라이 에칭법에 의해 도전막을 선택적으로 에칭하여, 전극(207a 및 207b)을 형성한다.
제5 포토리소그래피 공정에 의해 산화물 반도체층 위에서 산화물 반도체층과 접촉하는 도전막의 부분만을 선택적으로 제거한다. 산화물 반도체층 위에서 산화물 반도체층과 접촉하는 도전막의 부분만을 제거하도록 알칼리성의 에천트로서 암모니아 과산화혼합물(중량비로 과산화수소:암모니아:물=5:2:2) 등을 사용하면, 금속 도전막을 선택적으로 제거하고, In-Ga-Zn-O계 산화물 반도체를 포함하는 산화물 반도체층을 잔존시킬 수 있다.
또한, 에칭 조건에 따라, 어떤 경우에는 제5 포토리소그래피 공정에 의해 산화물 반도체층의 노출 영역이 에칭된다. 그러한 경우, 소스 전극층과 드레인 전극층 사이의 영역(참조 부호 207a와 207b 사이의 영역)의 산화물 반도체층의 두께는, 게이트 배선(203) 위에 소스 전극층과 겹치는 영역의 산화물 반도체층의 두께, 또는 게이트 배선(203) 위에 드레인 전극층과 겹치는 영역의 산화물 반도체층의 두께보다 얇다(도 4d 참조).
다음에, 절연층(208)을 게이트 절연층(204) 및 산화물 반도체층(205) 위에 형성한다. 절연층(208)은 수분, 수소 이온, 또는 OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 방지하는 무기절연막을 사용하여 형성한다. 또한, 절연층(208)은 이후의 공정에서 형성하는 소스 배선으로부터, Cu를 포함하는 층의 마이그레이션을 억제하는 무기절연막을 사용하여 형성한다. 본 실시 형태에서는, 절연층(208a) 및 절연층(208b)을 이 순서대로 적층하여 절연층(208)을 형성한다.
산화물 반도체층(205)과 접촉하는 절연층(208a)으로 산화물 절연막을 사용한다. 절연층(208a)은 스퍼터링법과 같이 산화물 절연막에 물 또는 수소 등의 불순물을 혼입시키지 않는 방법에 의해 적어도 1nm의 두께로 적절하게 형성할 수 있다. 대표적으로는 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 산화 질화 알루미늄막 등 중 임의의 것을 이용하여 단일층 또는 적층하여 형성한다.
성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있으며, 본 실시 형태에서는 100℃이다. 산화 규소막은 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 스퍼터링법에 의해 성막될 수 있다. 스퍼터법에 의해 형성한 산화물 절연막은 특히 치밀하며, 산화물 절연막의 단일층이 불순물이 접촉하는 층으로 확산되는 현상을 억제하는 보호막으로서 이용될 수 있다. 또한, 인(P)이나 붕소(B)를 도프한 타깃을 사용하여, 산화물 절연막에 인(P)이나 붕소(B)를 첨가할 수도 있다.
타깃으로서 산화 규소 타깃 또는 규소 타깃을 사용할 수 있고, 특히 규소 타깃이 바람직하다. 규소 타깃을 사용하여 산소 및 희가스 분위기에서 스퍼터링법에 의해 성막한 산화 규소막은 규소 원자 또는 산소 원자의 많은 수의 댕글링 본드(dangling bond)를 포함하고 있다.
절연층(208a)은 많은 댕글링 본드를 포함하므로, 산화물 반도체층(205)에 포함되는 불순물은, 산화물 반도체층(205)과 절연층(208a)이 접촉하는 계면을 통하여 절연층(208a)으로 확산되기 쉬워진다. 구체적으로는, 산화물 반도체층(205) 내의 수소 원자, H2O 등 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 절연층(208a)으로 확산 이동되기 쉬워져 절연층(208a)에 고정된다.
본 실시 형태에서는, 순도가 6N이고 붕소로 도프된 주상 다결정 규소 타깃(저항값 0.01Ωcm)을 사용하여, 기판과 타깃의 사이와의 거리(T-S 거리)를 89mm, 압력 0.4Pa, 직류(DC) 전원 6kW, 산소(산소 유량 비율 100%) 분위기의 조건에서 펄스 DC 스퍼터법에 의해 성막한다. 막 두께는 300nm이다.
이 단계에서, 산화물 반도체층(205)과 산화물 절연층(208a)이 접촉하는 영역이 형성된다. 게이트 전극에 중첩하고, 게이트 절연층(204)과 절연층(208a) 사이에 접촉하여 개재된 산화물 반도체층(205)의 영역이 채널 형성 영역의 기능을 한다. 또한, 절연층(208a)은 채널 보호층으로서 기능한다.
절연층(208a) 위에 형성하는 절연층(208b)에는 질소를 포함하는 절연막을 사용한다. 절연층(208b)은 스퍼터링법과 같이 절연막에 물 또는 수소 등의 불순물을 혼입시키지 않는 방법에 의해 적어도 1nm의 두께로 적절하게 형성한다. 대표적으로, 질화 규소막, 질화 산화 규소막, 질화 알루미늄막 등을 사용한다. 본 실시 형태에서는 RF 스퍼터법에 의해 질화 규소막을 절연층(208b)으로서 형성한다.
본 실시 형태에서는, 절연층(208b)으로서 두께 400nm의 질화 규소막을 형성한다.
다음에, 전극(207a)과 소스 배선(209)을 접속하기 위한 개구부(216)(컨택트 홀이라고도 한다)를 절연층(208)에 형성한다. 절연층(208) 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 마스크를 사용하여 절연층(208)을 선택적으로 에칭해서 컨택트 홀을 형성한다. 본 실시 형태에서는 제6 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 절연층(208)을 선택적으로 에칭하여 컨택트 홀을 형성한다.
다음에, 스퍼터링법, 진공 증착법 등에 의해 W, Ta, Mo, Ti 또는 Cr 등의 Cu보다도 융점이 높은 원소 또는 이들 원소 중 임의의 것의 조합을 포함하는 합금 등 을 이용하여 5nm 이상 200nm 이하, 바람직하게는 10nm 이상 100nm 이하의 두께로 소스 배선(209)의 형성을 위한 도전막을 형성한다. 이와 달리, 반응성 스퍼터링법에 의해 질화 탄탈(TaN), 질화 티타늄(TiN) 등의 막을 형성할 수도 있다.
다음에, 스퍼터링법, 진공 증착법 또는 도금법에 의해 Cu를 포함하는 도전막을 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 형성한다. 도전막 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 마스크를 사용해서 Cu를 포함하는 도전막 및 소스 배선(209)을 형성하기 위한 도전막을 에칭하여 소스 배선(209) 및 소스 배선(210)을 형성할 수 있다.
본 실시 형태에서는, 소스 배선(209)을 형성하기 위한 도전막으로서 두께 50nm의 질화 티타늄막을 사용하고, 소스 배선(210)을 형성하기 위한 도전막으로서 두께 250nm의 Cu막을 사용하고, 제7 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 도전막을 선택적으로 에칭하여, 소스 배선(209) 및 소스 배선(210)을 형성한다(도 5a 참조).
Cu를 포함하는 층과, Cu보다 융점이 높은 원소를 포함하는 층을 가지는 적층구조로 소스 배선을 형성함으로써, Cu를 포함하는 층의 마이그레이션을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 소스 배선(210) 위에 Cu보다 융점이 높은 원소를 포함하는 다른 층을 형성해서 Cu를 포함하는 층을 Cu보다 융점이 높은 원소를 포함하는 층 사이에 개재시키는 구조도 허용가능하다. 반도체 장치의 사용 환경이나 사용 조건에 따라, Cu를 포함하는 층만을 사용하여 소스 배선을 형성할 수도 있다.
다음에, 절연층(211)을 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하의 두께로 형성한다. 절연층(211)은 절연층(201)을 형성하는 방법과 유사한 방법에 의해 형성할 수 있다. 본 실시 형태에서는 절연층(211)으로서 두께 10nm의 질화 규소막을 형성한다. 절연층(211)은 보호층으로도 기능한다. Cu를 포함하는 도전층의 위와 아래에 절연층으로서 질화 규소를 포함하는 절연층을 제공해서 Cu를 포함하는 도전층을 절연층에 사이에 개재시키거나, 절연층에 의해 둘러싸이게 함으로써, Cu 확산을 방지할 수 있다(도 5b 참조).
다음에, 전극(207b)과 화소 전극으로서 기능하는 전극(212)을 접속하기 위한 컨택트 홀을 절연층(211) 및 절연층(208)에 형성한다. 절연층(211) 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 마스크를 사용해서 절연층(211) 및 절연층(208)을 선택적으로 에칭하여 컨택트 홀을 형성한다. 본 실시 형태에서는, 제8 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 절연층(211 및 208)을 선택적으로 에칭하여, 컨택트 홀(개구부(217))을 형성한다.
다음에, 스퍼터링법, 진공 증착법 등에 의해 투광성 도전막을 30nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 두께로 형성한다. 도전막 위에 포토리소그래피법, 잉크젯법 등에 의해 마스크를 형성하고, 그 후에 마스크를 사용해서 도전막을 에칭하여 화소 전극으로서 기능하는 전극(212)을 형성한다.
투광성 도전막으로는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타낸다), 인듐 아연 산화물(이하, IZO로 나타낸다), 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 사용할 수 있다.
이와 달리, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 투광성 도전막을 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하이고, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
본 실시 형태에서는, 투광성 도전막으로서 두께 80nm의 ITO를 형성하고, 그 후에 제9 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 투광성 도전막을 선택적으로 에칭하여, 화소 전극으로서 기능하는 전극(212)을 형성한다(도 5c 참조).
본 실시 형태에서는 게이트 절연층(204)과 산화물 반도체층(205)을 연속 성막하지만, 성막한 게이트 절연층(204)을 대기에 노출시키고, 그 후에 산화물 반도체층(205)을 형성할 수도 있다. 그러한 경우에는, 게이트 절연층(204)을 불활성 가스 분위기(질소, 헬륨, 네온 또는 아르곤 등)에서 가열 처리(400℃ 이상이며 기판의 변형점 미만)하는 것이 바람직하다. 이러한 가열 처리에 의해, 산화물 반도체막의 성막 전에 게이트 절연층(204) 내에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다.
산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층은, 스퍼터링법 대신에 플라즈마 CVD법에 의해 형성할 수도 있다. 예를 들면, 성막 가스로서, SiH4, 산소 및 질소를 사용하는 플라즈마 CVD법에 의해 산화 질화 규소층을 형성할 수도 있다. 게이트 절연층(204)의 두께는 100nm 이상 500nm 이하이다. 적층 구조의 경우에는, 두께 50nm 이상 200nm 이하의 제1 게이트 절연층과, 두께 5nm 이상 300nm 이하의 제2 게이트 절연층을 이 순서대로 적층한다. 또한, 플라즈마 CVD법 등에 의해 형성한 막이 수소 및 물 등의 불순물을 포함하는 경우, 상기 가열 처리를 실시하여 불순물을 제거하고, 그 후에 산화물 반도체막을 성막하는 것이 바람직하다.
본 실시 형태에서는 제4 포토리소그래피 공정을 통해 게이트 절연층을 선택적으로 에칭하여 (도시되지 않은) 게이트 배선층에 도달하는 컨택트 홀을 형성하지만, 본 발명의 실시 형태는 이러한 방법에 한정되지 않는다. 예를 들면, 게이트 절연층(204)을 형성한 후, 게이트 절연층 위에 레지스트 마스크를 형성하고, 게이트 배선층에 도달하는 컨택트 홀을 형성할 수도 있다.
산화물 반도체층(205)을 형성한 후, 산화물 반도체층(205)의 탈수화 또는 탈수소화를 행할 수도 있다.
탈수화 또는 탈수소화를 위한 제1 가열 처리는 400℃ 이상 750℃ 미만, 바람직하게는 425℃ 이상의 온도에서 수행된다. 425℃ 이상의 온도에서는 열처리 시간이 1시간 이하일 수 있지만, 온도가 425℃ 미만이면 가열 처리 시간은 1시간보다 길어진다. 제1 가열 처리에서, 가열 처리 장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하에서 가열 처리를 행한다. 그런 다음, 산화물 반도체층을 대기에 노출시키지 않아 물이나 수소가 산화물 반도체층에 재혼입하는 것을 방지하여, 산화물 반도체층을 얻는다. 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도(T)부터, 물이 재혼입하는 것을 막기에 충분한 온도까지 동일한 전기로를 사용하는데, 구체적으로는 가열 온도(T)로부터 100℃ 이상 온도가 내려갈 때까지 질소 분위기하에서 서냉한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온 또는 아르곤 등의 희가스 분위기하에서 탈수화 또는 탈수소화를 행한다.
가열 처리 장치는 전기로에 한정되지 않는데, 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 방출된 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는, 상기의 램프로부터 방출된 광의 열복사에 의해, 그리고 램프로부터 방출된 광에 의해 가열된 기체로부터의 열전도에 의해, 피처리물을 가열하는 장치이다. 기체로는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. LRTA 장치 또는 GRTA 장치에는, 램프뿐만 아니라, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치가 제공될 수도 있다.
제1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상으로(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로) 하는 것이 바람직하다.
제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 결정화되어 미세결정막 또는 다결정막이 될 수도 있다. 예를 들면, 산화물 반도체층은 결정화율이 90% 이상, 또는 80% 이상의 미세결정 산화물 반도체막이 되도록 결정화될 수도 있다. 또한, 제1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층은 결정 성분을 포함하지 않는 비정질의 산화물 반도체막일 수도 있다.
산화물 반도체층은 제1 가열 처리 후에 산소 결핍형으로 되어 저저항 산화물 반도체층이 된다. 제1 가열 처리 후의 산화물 반도체막의 캐리어 농도는, 성막 직후의 산화물 반도체막보다 높은데, 바람직하게는 산화물 반도체층이 1×1018/cm3 이상의 캐리어 농도를 갖는다.
산화물 반도체층의 제1 가열 처리는 산화물 반도체막이 섬 형상의 산화물 반도체층으로 가공되기 전에 행할 수도 있다. 그러한 경우에는, 제1 가열 처리 후에 가열 장치로부터 기판을 취출하여 제3 포토리소그래피 공정을 행한다.
또한, 절연층(208)의 형성 후에, 제2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 불활성 가스 분위기, 또는 질소 가스 분위기하에서 행할 수도 있다.
예를 들면, 질소 분위기하에서 250℃로 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리에서, 산화물 반도체층(205)의 일부가 산화물 절연층(208a)과 접촉하고, 산화물 반도체층(205)의 다른 일부가 전극(207a) 및 전극(207b)과 접촉한 상태에서 가열된다.
제1 가열 처리를 통해 저저항화된 산화물 반도체층(205)이 산화물 절연층(208a)과 접촉한 상태에서 제2 가열 처리가 실시되면, 산화물 절연층(208a)과 접촉하는 산화물 반도체층(205)의 영역이 산소 과잉 상태가 된다. 그 결과, 산화물 반도체층(205)은 산화물 절연층(208a)과 접촉하는 영역부터 깊이 방향으로 고저항(i형) 산화물 반도체층으로 변한다.
구체적으로는, 산화물 반도체층(205)과 산화물 절연층(208a)이 접촉하는 계면으로부터 게이트 절연층(204)까지 고저항(i형) 영역이 갖는 산화물 반도체층(205)에 형성된다.
본 실시 형태에서 제작된 박막 트랜지스터의 채널 형성 영역에 고저항(i형) 산화물 반도체층이 형성되어 있으므로, 임계값 전압이 양의 값을 나타내고, 박막 트랜지스터는 증강형 박막 트랜지스터로 동작한다.
또한, 산소 친화성이 강한 금속 도전막을 사용하여 형성되는 전극(207a) 및 전극(207b)과 산화물 반도체층(205)이 접촉하는 영역에 제2 가열 처리를 행하면, 금속 도전막측에 산소가 이동하기 쉬워지고, 산소 친화성이 강한 금속 도전막과 접촉하는 영역의 상기 산화물 반도체층은 n형화한다. 산소 친화성이 강한 금속의 예는 Ti를 들 수 있다.
제2 가열 처리의 타이밍은, 제6 포토리소그래피 공정 이후라면 제6 포토리소그래피 공정 직후로 한정되지 않는다.
다계조 마스크를 사용한 포토리소그래피 공정을 본 실시 형태에 적용할 수도 있다. 다계조 마스크를 사용한 포토리소그래피 공정은 도 6a 내지 도 6d, 및 도 7a 내지 도 7e를 참조하여 설명할 것이다.
다계조 마스크는 3개의 노광 레벨로 실시하여 노광 부분, 중간 노광 부분 및 미노광 부분을 얻는 포토 마스크이다. 광은 다계조 마스크를 통과한 후에 복수의 세기를 갖는다. 다계조 마스크를 이용한 한 번의 노광 및 현상 공정은 복수의 두께(대표적으로는 2종류의 두께)의 영역을 갖는 레지스트 마스크를 형성하는 것이 가능하다. 따라서, 다계조 마스크를 사용함으로써, 포토 마스크의 수를 줄일 수 있다.
다계조 마스크의 대표적인 예로서, 도 6a에 도시하는 바와 같은 그레이톤 마스크(801a)와, 도 6c에 도시하는 바와 같은 하프톤 마스크(801b)가 있다.
도 6a에 도시한 바와 같이, 그레이톤 마스크(801a)는 투광성 기판(802) 및 투광성 기판(802) 위에 형성되는 차광부(803) 및 회절 격자(804)를 포함한다. 차광부(803)의 광 투과율은 0%이다. 한편, 회절 격자(804)는 노광에 사용하는 광의 해상도 한계 이하의 간격을 가지는 슬릿 형태, 도트 형태, 메쉬 형태 등의 광 투과부를 가져서, 광 투과율을 제어할 수 있다. 회절 격자(804)는 주기적으로 배열된 슬릿, 도트 또는 메쉬, 또는 비주기적으로 배열된 슬릿, 도트 또는 메쉬를 가질 수 있다.
투광성 기판(802)으로는 석영 등의 투광성 기판을 사용할 수 있다. 차광부(803) 및 회절 격자(804)는 크롬이나 산화 크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
그레이톤 마스크(801a)에 노광 광을 조사한 경우, 도 6b에 도시한 바와 같이, 차광부(803)의 광 투과율(805)은 0%이며, 차광부(803) 및 회절 격자(804)가 설치되어 있지 않은 영역에서의 광 투과율(805)은 100%이다. 회절 격자(804)가 설치된 영역의 광 투과율(805)은 10% 내지 70%의 범위에서 조정 가능하다. 회절 격자(804)의 광 투과율은 회절 격자의 슬릿, 도트 또는 메쉬의 간격 및 피치를 조정함으로써 제어될 수 있다.
도 6c에 도시한 바와 같이, 하프톤 마스크(801b)는 투광성 기판(802)과, 투광성 기판(802) 위에 형성되는 반투과부(807) 및 차광부(806)를 포함한다. 반투과부(807)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용하여 형성할 수 있다. 차광부(806)는, 크롬이나 산화 크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
하프톤 마스크(801b)에 노광 광을 조사한 경우, 도 6d에 도시한 바와 같이, 차광부(806)의 광 투과율(808)은 0%이며, 차광부(806) 및 반투과부(807)가 설치되어 있지 않은 영역의 광 투과율(808)은 100%이다. 반투과부(807)가 설치된 영역의 광 투과율(808)은 10% 내지 70%의 범위에서 제어가능하다. 반투과부(807)의 광 투과율은 반투과부(807)의 재료에 의해 제어가능하다.
다음으로, 도 7a 내지 도 7e를 참조하여, 제3 포토리소그래피 공정과 제5 포토리소그래피 공정을 다계조 마스크를 사용한 1회의 포토리소그래피 공정으로 치환하는 예에 대해서 설명한다.
본 실시 형태의 제3 포토리소그래피 공정에서는 절연층(204) 위에 반도체층(205)을 형성하고, 그 후에 섬 형상의 반도체 층으로 처리한다. 그러나, 본 예에서는 반도체층(205)이 섬 형상의 반도체층으로 처리되지 않고, 그 형성에 계속해서 반도체층(205) 위에 전극층(207)을 형성한다. 다음에, 전극층(207) 위에 다계조 마스크를 사용하여 오목부 또는 볼록부를 갖는 레지스트 마스크(231)를 형성한다(도 7a 참조).
레지스트 마스크(231)는 두께가 상이한 복수의 영역(여기서는, 2개의 영역)을 포함하는 레지스트 마스크라고도 할 수 있다. 레지스트 마스크(231)에서, 두꺼운 영역을 레지스트 마스크(231)의 볼록부라고 부르고, 얇은 영역을 레지스트 마스크(231)의 오목부라고 부른다.
레지스트 마스크(231)에서, 소스 전극으로서 기능하는 전극(207a) 및 드레인 전극으로서 기능하는 전극(207b)이 형성되는 영역에는 볼록부가 형성되고, 전극(207a)과 전극(207b) 사이의 영역에는 오목부가 형성된다.
다음에, 레지스트 마스크(231)를 사용하여 전극층(207) 및 반도체층(205)을 동시에 선택적으로 에칭하여 섬 형상의 반도체층(205)을 형성한다(도 7b 참조).
다음에, 레지스트 마스크(231)를 축소(다운사이즈)시켜 레지스트 마스크(231a 및 231b)를 형성한다. 레지스트 마스크를 축소(다운사이즈)시키기 위해서, 산소 플라즈마 애싱 등을 행할 수도 있다. 레지스트 마스크를 축소(다운사이즈)시키는 경우, 레지스트 마스크(231a 및 231b) 사이에 개재된 전극층(207)의 부분이 노출된다(도 7c 참조).
다음에, 레지스트 마스크(231a 및 231b) 사이에 개재된 전극층(207)의 부분을 레지스트 마스크(231a 및 231b)를 사용하여 선택적으로 에칭하여, 전극(207a) 및 전극(207b)을 제공한다. 이때, 반도체층(205)은 일부만이 에칭되어, 홈부(오목부)를 갖는 반도체층으로 된다. 또한, 반도체층(205)의 단부가 전극(207a) 및 전극(207b)의 단부 넘어 돌출한다(도 7d 참조). 다음에, 레지스트 마스크(231a 및 231b)를 제거한다(도 7e 참조).
다계조 마스크를 사용함으로써, 복수의 포토리소그래피 공정을 1회의 포토리소그래피 공정으로 치환할 수 있다. 따라서, 반도체 장치의 생산성을 향상시킬 수 있다.
본 실시 형태에서, 박막 트랜지스터(253)는 아래의 구조를 가지도록 형성할 수도 있다. 제6 포토리소그래피 공정에 의해 전극(207a)과 소스 배선(209) 간의 접속을 위한 컨택트 홀을 형성할 때에, 박막 트랜지스터를 둘러싸도록 절연층(204b), 절연층(208a) 및 절연층(208b)에 개구를 형성하고, 절연층(211)이 상기 개구를 통하여 절연층(204a)과 접촉한다. 박막 트랜지스터(253)의 단면도의 일 예를 도 38에 도시한다.
도 38에 예시한 박막 트랜지스터(253)는 박막 트랜지스터(250)와 마찬가지로 채널 에치형의 박막 트랜지스터이며, 기판(200) 위에 설치된 절연층(201)과, 절연층(201) 위에 설치된 게이트 배선(202)과, 게이트 배선(202) 위에 설치된 게이트 배선(203)과, 게이트 배선(203) 위에 설치된 절연층(204a)과, 절연층(204a) 위에 설치된 절연층(204b)과, 절연층(204b) 위에 설치된 반도체층(205)과, 반도체층(205) 위에 설치된 한 쌍의 전극(207a 및 (207b)과, 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208a)과, 절연층(208a) 위에 설치된 절연층(208b)과, 절연층(208a) 및 절연층(208b)에 설치된 개구부를 통하여 전극(207a)에 접촉하는 소스 배선(209)과, 소스 배선(209) 위에 설치된 소스 배선(210)과, 소스 배선(210) 위에 설치된 절연층(211)과, 절연층(211), 절연층(208a) 및 절연층(208b)에 설치된 개구부를 통하여 전극(207b)에 접촉하는 전극(212)을 포함한다.
여기서, 절연층(204b), 절연층(208a) 및 절연층(208b)에는 제6 포토리소그래피 공정에 의해 선택적으로 개구를 형성하여 절연층(204a)이 노출되고, 절연층(211)은 절연층(208b)의 상면 및 측면, 절연층(208a) 및 절연층(204b)의 측면을 덮고, 개구를 통하여 절연층(204a)과 접촉한다.
여기서, 절연층(211)과 절연층(204a)은 질소를 포함하는 절연막을 사용하여 이루어지며, 수분, 수소 이온 또는 OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막이다.
따라서, 도 38에 도시하는 구조로 하면, 질소를 포함하는 절연막을 사용하여 형성되는 절연층(211)과 절연층(204a)에 의해 박막 트랜지스터(253)를 밀봉할 수 있으며, 결과적으로 절연층(211)의 형성 후의 제조 프로세스에서 외부로부터의 수분의 침입을 방지할 수 있다. 또한, 액정 표시 장치 등의 표시 장치로서 디바이스가 완성된 후에도 장기적으로 외부로부터의 수분의 침입을 방지할 수 있고, 따라서 디바이스의 장기간 신뢰성을 향상시킬 수 있다.
본 실시 형태에서, 하나의 박막 트랜지스터를 질소를 포함하는 절연막에 의해 둘러싸는 구성을 설명하였지만, 본 발명의 실시 형태는 특별히 이에 한정되지 않는다. 복수의 박막 트랜지스터를 질소를 포함하는 절연막으로 둘러쌀 수도 있도, 또는 화소부의 복수의 박막 트랜지스터를 일괄하여 질소를 포함하는 절연막으로 둘러쌀 수도 있다. 적어도 액티브 매트릭스 기판의 화소부의 주변을 둘러싸도록 절연층(211)과 절연층(204a)이 접촉하는 영역을 설치할 수도 있다.
또한, 전기 저항이 낮은 배선 재료로서 Al을 주성분으로서 포함하는 도전막을 게이트 배선(203) 및 소스 배선(209)에 사용할 수도 있다. 도 1a 및 도 1b에 도시한 표시 장치의 화소 구성의 일 예를 도 39a 내지 도 39 c를 참조하여 설명한다. 도 39a는 화소의 평면 구성을 도시하는 평면도이며, 도 39b 및 도 39c는 각각 화소의 적층 구성을 도시하는 단면도이다. 도 39a의 A1-A2, B1-B2 및 C1-C2의 쇄선은 도 39b에서의 단면 A1-A2, B1-B2 및 C1-C2에 각각 대응한다. 도 39a에서의 D1-D2 쇄선은 도 39c에서의 단면 D1-D2에 대응한다.
단면 A1-A2 및 단면 D1-D2에서는 화소부에 사용되는 박막 트랜지스터(252)의 적층 구조를 나타내고 있다. 박막 트랜지스터(252)는 보텀 게이트 구조를 가지는 박막 트랜지스터의 일 양태이다.
단면 A1-A2 및 단면 D1-D2에, 기판(200) 위에 설치된 절연층(201)과, 절연층(201) 위에 설치된 게이트 배선(203)과, 게이트 배선(203) 위에 설치된 절연층(204)과, 절연층(204) 위에 설치된 반도체층(205)과, 반도체층(205) 위에 설치된 한 쌍의 전극(207a 및 207b)과, 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208)과, 절연층(208)에 설치된 개구부를 통하여 전극(207a)에 접촉하는 소스 배선(209)과, 소스 배선(209) 위에 설치된 절연층(211)과, 절연층(211) 및 절연층(208)에 설치된 개구부를 통하여 전극(207b)에 접촉하는 전극(212)이 도시되어 있다.
또한, 단면 B1-B2에는 축적 용량(Cs 용량이라고도 한다)의 적층 구조를 나타내고 있다. 단면 B1-B2에, 기판(200) 위에 절연층(201)과, 절연층(201) 위에 축적 용량 배선(213)과, 축적 용량 배선(213) 위에 절연층(204)과, 절연층(204) 위에 전극(207b)과, 전극(207b) 위에 절연층(208)과, 절연층(208) 위에 절연층(211)과, 절연층(211) 위에 전극(212)이 도시되어 있다.
또한, 단면 C1-C2에는, 게이트 배선과 소스 배선의 배선 교차부의 적층 구조를 나타내고 있다. 단면 C1-C2에서, 기판(200) 위에 절연층(201)과, 절연층(201) 위에 게이트 배선(203)과, 게이트 배선(203) 위에 절연층(204)과, 절연층(204) 위에 절연층(208)과, 절연층(208) 위에 소스 배선(209)과, 소스 배선(209) 위에 절연층(211)이 도시되어 있다. 반도체층을 배선 교차부의 절연층(204)과 절연층(208) 사이에 형성할 수도 있다.
전기 저항이 낮은 배선 재료로서 Al을 주성분으로 포함하는 도전막으로는 순알루미늄을 사용할 수도 있지만, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 탄소(C), 또는 실리콘(Si) 등의 내열성 향상 원소 혹은 힐록 방지 원소, 또는 이들 원소를 주성분으로 포함하는 합금 재료 혹은 화합물을 포함하는 알루미늄 합금을 사용하는 것이 바람직하다. 이와 달리, Al을 주성분으로 포함하는 도전막과, W, Ta, Mo, Ti 또는 Cr 등의 Al보다도 융점이 높은 원소를 포함하는 도전막의 적층을 사용할 수도 있다.
도 39a 내지 도 39c에 예시한 표시 장치의 화소 구성의 일 예에서는, 몰리브덴막과, Al을 주성분으로 포함하는 도전막과, 몰리브덴막을 이 순서로 적층한 3층 구조를 갖는 도전막, 또는 티타늄과 알루미늄을 적층한 도전막을 사용할 수도 있다.
게이트 전극은 보텀 게이트형 트랜지스터의 공정의 초기 단계에 형성된다. 따라서, 게이트 전극을 형성한 후에 계속되는 공정에서의 가열 처리에 대한 내성을 고려하여 게이트 전극에 적용되는 재료를 선택할 필요가 있다. 그러나, 본 실시 형태에서 설명한 공정에서의 가열 처리는 온화한 조건에서 수행되므로, 게이트 전극에 적용할 수 있는 재료의 폭이 넓어, 표시 장치에 요구되는 성능에 따라 재료를 선택할 수 있다. 예를 들면, Al을 주성분으로 포함하는 도전막은 전기 저항이 비교적 낮고, 저렴하며, 가공성이 우수하므로 유용하지만, 비교적 내열성이 낮다. 따라서, 본 실시 형태의 공정을 따르면, Al을 주성분으로 포함하는 도전막이라도 게이트 전극으로 사용할 수 있다.
또한, 투광성을 갖는 박막 트랜지스터를 제공할 수 있다. 여기에서는, 실시 형태 1 및 2에서 설명한 표시 장치의 화소부에 설치하는 박막 트랜지스터에, 투광성을 갖는 산화물 반도체층(205)을 사용하고, 투광성을 갖는 도전막을 게이트 배선(203), 전극(207a) 및 전극(207b)을 적용하는 경우에 대해서 설명한다.
도 2b에 도시하는 화소 구성에 포함되는 박막 트랜지스터가 투광성을 갖는 박막 트랜지스터인 경우, 기판(200) 위에 설치된 절연층(201)과, 절연층(201) 위에 설치된 게이트 배선(202)과, 게이트 배선(202) 위에 설치된 투광성을 갖는 게이트 배선(203)과, 게이트 배선(203) 위에 설치된 절연층(204)과, 절연층(204) 위에 설치된 반도체층(205)과, 반도체층(205) 위에 설치된 한 쌍의 투광성을 갖는 전극(207a 및 207b)과, 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208)과, 절연층(208)에 설치된 개구부를 통하여 전극(207a)에 접촉하는 소스 배선(209)과, 소스 배선(209) 위에 설치된 소스 배선(210)과, 소스 배선(210) 위에 설치된 절연층(211)과, 절연층(211) 및 절연층(208)에 설치된 개구부를 통하여 전극(207b)에 접촉하는 전극(212)을 포함하는 투광성을 갖는 박막 트랜지스터를 제공할 수 있다.
이와 달리, 도 3에 예로서 도시한 채널 보호층을 포함하는 보텀 게이트 구조의 박막 트랜지스터가 투광성을 갖는 박막 트랜지스터일 수도 있다. 구체적으로는, 기판(200) 위에 설치된 절연층(201)과, 절연층(201) 위에 설치된 게이트 배선(202)과, 게이트 배선(202) 위에 설치된 투광성을 갖는 게이트 배선(203)과, 투광성을 갖는 게이트 배선(203) 위에 설치된 절연층(204)과, 절연층(204) 위에 설치된 반도체층(205)과, 반도체층(205) 위에 설치된 채널 보호층(225)과, 채널 보호층(225) 위에 설치된 투광성을 갖는 한 쌍의 전극(207a 및 207b)과, 전극(207a), 전극(207b) 및 반도체층(205) 위에 설치된 절연층(208)과, 절연층(208)에 설치된 개구부를 통하여 전극(207a)에 접촉하는 소스 배선(209)과, 소스 배선(209) 위에 설치된 소스 배선(210)과, 소스 배선(210) 위에 설치된 절연층(211)과, 절연층(211) 및 절연층(208)에 설치된 개구부를 통하여 전극(207b)에 접촉하는 전극(212)을 포함하는 투광성을 갖는 박막 트랜지스터를 제공할 수 있다.
실시 형태 2에서 설명한 산화물 반도체층(205)에 적용할 수 있는 산화물 반도체의 대부분은 가시광을 투과한다. 투광성을 갖는 도전성 재료를 포함하는 막, 예를 들면, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물 (이하, ITO로 나타낸다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을, 스퍼터링법 등을 이용하여 성막하여, 게이트 배선(203), 전극(207a), 및 전극(207b)에 적용할 수 있다.
투광성을 갖는 산화물 반도체층(205)이 사용되고, 투광성을 갖는 도전막을 게이트 배선(203), 전극(207a) 및 전극(207b)에 적용한 박막 트랜지스터는 투광성을 가지므로, 화소부의 개구율을 감소시키지 않는다.
투광성을 갖는 도전성 산화물은 산화물 반도체층과 접촉하는 영역에서 n+층으로 기능하므로, 박막 트랜지스터는 낮은 컨택트 저항 및 기생 저항을 가질 수 있다.
이상의 공정에 의해, 배선 저항의 증대를 억제하고, 표시 품질이 좋은 표시 장치를 대표로 하는 반도체 장치를 제공할 수 있다. 또한，Cu를 포함하는 도전층의 위와 아래에 위치하는 절연층으로서 질화 규소를 포함하는 절연층이 형성되고, 이 절연층에 의해 Cu를 포함하는 도전층을 개재하거나, 둘러쌈으로써, Cu의 확산을 방지하여, 신뢰성이 좋은 반도체 장치를 제공할 수 있다.
본 실시 형태에서 예시하는 방법에 의해 형성되고 불순물의 농도가 억제된 산화물 반도체층을 이용함으로써, 신뢰성이 높은 반도체 소자를 제공할 수 있다. 구체적으로는, 임계값 전압이 제어된 산화물 반도체를 포함하는 박막 트랜지스터를 제공할 수 있다. 또한, 동작 속도가 빠르고, 충분한 신뢰성을 가지며, 비교적 간단한 공정을 통해 제조될 수 있는 산화물 반도체를 포함하는 박막 트랜지스터를 제공할 수 있다.
또한, 본 실시 형태에 따르면, 임계값 전압이 제어되고, 동작 속도가 빠르고, 충분한 신뢰성을 가지며, 비교적 간단한 공정을 통해 제조될 수 있는 산화물 반도체를 포함하는 박막 트랜지스터의 제작 방법을 제공할 수 있다.
본 실시 형태는 본 명세서의 임의의 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 도 1 a 및 도 1b를 참조하여 실시 형태 1에서 설명한 표시 장치(30)의 게이트 구동 회로(91) 또는 소스 구동 회로(92)에 사용되는 박막 트랜지스터의 구성의 일 예를 설명할 것이다.
화소부를 구동시키기 위한 구동 회로는, 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 본 실시 형태에서는, 구동 회로에서 사용되는 박막 트랜지스터로서, 2개의 박막 트랜지스터를 포함하는 인버터 회로의 구성에 대해서 설명한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 2개의 증강형 TFT를 가지는 인버터 회로(이하, EEMOS 회로라고 한다)와, 증강형 트랜지스터와 공핍형 트랜지스터의 조합을 구비하는 인버터 회로(이하, EDMOS 회로라고 한다)가 있다. 본 명세서 전반에 걸쳐, n채널형 TFT의 임계값 전압이 양인 경우에는 증강형 트랜지스터라고 하고, n채널형 TFT의 임계값 전압이 음인 경우에는 공핍형 트랜지스터라고 한다.
구동 회로의 인버터 회로의 단면 구조를 도 8a에 도시한다. 또한, 구동 회로의 인버터 회로의 평면도를 도 8c에 도시한다. 도 8c에서 쇄선 Z1-Z2로 절단한 단면이 도 8a에 상응한다. 도 8a 내지 도 8c에 도시하는 제1 박막 트랜지스터(430a) 및 제2 박막 트랜지스터(430b)는 보텀 게이트 구조의 역스태거형 박막 트랜지스터이다.
도 8a에 도시하는 제1 박막 트랜지스터(430a)에서, 절연층(410)이 형성된 기판(400) 위에 제1 게이트 배선(401a)이 설치되고, 제1 게이트 배선(401a) 위에 절연층(411) 및 절연층(412)이 설치되고, 절연층(412) 위에 제1 반도체층(403a)이 설치되고, 제1 반도체층(403a) 위에 전극(405a) 및 전극(405b)이 설치되어 있다. 마찬가지로, 제2 박막 트랜지스터(430b)에서, 절연층(410)이 형성된 기판(400) 위에 제2 게이트 배선(401b)이 설치되고, 제2 게이트 배선(401b) 위에 절연층(411) 및 절연층(412)이 설치되고, 절연층(412) 위에 제2 반도체층(403b)이 설치되고, 제2 반도체층(403b) 위에 전극(405b) 및 전극(405c)이 설치되어 있다. 여기서, 전극(405c)은 절연층(411) 및 절연층(412)에 형성된 컨택트 홀(404)을 통하여 제2 게이트 배선(401b)과 직접 접속한다. 또한, 전극(405a), 전극(405b) 및 전극(405c) 위에 절연층(413), 절연층(414) 및 절연층(415)이 형성되어 있다. 전극(405a 내지 405c)은 도 8c에 도시한 바와 같이 연신되어 있고, 구동 회로에서 박막 트랜지스터를 전기적으로 접속하는 배선으로서도 기능한다.
여기서, 제1 게이트 배선(401a) 및 제2 게이트 배선(401b)은, 실시 형태 1 또는 2에 나타낸 게이트 배선(203)과 마찬가지의 재료 및 방법을 이용하여 형성할 수 있다. 제1 반도체층(403a) 및 제2 반도체층(403b)은 실시 형태 1 또는 2에 나타낸 반도체층(205)과 마찬가지의 재료 및 방법을 이용하여 형성할 수 있다. 전극(405a), 전극(405b) 및 전극(405c)은 실시 형태 1 또는 2에 나타낸 한 쌍의 전극(207a 및 207b)과 마찬가지의 재료 및 방법을 이용하여 형성할 수 있다. 절연층(410 내지 415)은 실시 형태 1 또는 2에 나타낸, 절연층(201), 절연층(204a 및 204b), 절연층(208a 및 208b) 및 절연층(211)과 마찬가지의 재료 및 방법을 이용하여 각각 형성할 수 있다.
또한, 실시 형태 2에 나타내는 제4 포토리소그래피 공정에 의해, 마스크가 절연층(412) 위에 형성되어, 절연층(412) 및 절연층(411)의 선택적인 에칭에 사용되는 방식으로 컨택트 홀(404)이 형성된다. 컨택트 홀(404)을 통하여 전극(405c)과 제2 게이트 배선(401b)을 직접 접속시킴으로써 양호한 컨택트를 얻을 수 있어, 접촉 저항을 저감시킬 수 있다. 또한, 전극(405c)과 제2 게이트 배선(401b)을 다른 도전막, 예를 들면 투명 도전막을 통하여 접속하는 경우와 비교하여, 컨택트 홀의 수룰 저감시킬 수 있고, 결과적으로 박막 트랜지스터의 점유 면적을 축소하여, 구동 회로에서의 박막 트랜지스터 사이의 거리를 짧게 할 수 있다.
상술한 바와 같이, 구동 회로에서의 박막 트랜지스터 사이의 거리를 짧게 할 수 있어, 배선 저항을 충분히 저감시킬 수 있으므로, 박막 트랜지스터를 전기적으로 접속하는 배선으로서 Cu를 포함하는 도전층을 반드시 사용할 필요는 없다. 따라서, 구동 회로 내의 박막 트랜지스터와 Cu를 포함하는 도전층 간의 거리는 충분히 길 수 있어, 산화물 반도체층에 Cu가 확산되는 것을 방지할 수 있다. 그러나, 각 박막 트랜지스터에 전원 전위를 공급하는 전원선이나, 공통 배선 등의 비교적 긴 배선은, 배선 저항의 영향을 비교적 받기 쉽다. 따라서, Cu를 포함하는 도전층을 사용하여 형성되는 배선을 그러한 배선용으로 사용하는 것이 바람직하다.
또한, 실시 형태 2에서 설명한 바와 같이, 실시 형태 3에서 설명한 공정에서의 가열 처리는 온화한 조건하에서 수행되므로, 게이트 전극에 적용할 수 있는 재료의 폭이 넓어, 표시 장치에 요구되는 성능에 따라서 재료를 선택할 수 있다. 예를 들면, Al을 주성분으로서 포함하는 도전막은 전기 저항이 비교적 낮고, 저렴하며, 가공성이 우수하므로 유용하지만, 비교적 내열성이 낮다. 그러나, 본 실시 형태의 공정에 따르면, Al을 주성분으로서 포함하는 도전막이라도 게이트 전극에 사용할 수 있다.
실시 형태 1에서 나타낸 바와 같이, 게이트 구동 회로(91)는 게이트 배선(20_1 내지 20_n(단, n은 자연수))에 접속되고, 소스 구동 회로(92)는 소스 배선(60_1 내지 60_m(단, m은 자연수))과 접속되며, 게이트 배선(20_1 내지 20_n(단, n은 자연수)) 및 소스 배선(60_1 내지 60_m(단, m은 자연수))은 Cu를 포함하는 도전층으로 형성되어 있다. 따라서, 배선에 의한 주회 거리가 긴 표시부라도 배선 저항을 충분히 저감시킬 수 있다.
전극(405a)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 음의 전압(VDL)이 인가되는 전원선(음의 전원선)일 수도 있다. 전극(405c)은 양의 전압(VDD)이 인가되는 전원선(양의 전원선)에 전기적으로 접속되어 있다.
EEMOS 회로의 등가 회로를 도 8b)에 도시한다. 도 8a 및 도 ８c에 도시하는 회로 접속은 도 8b에 도시하는 등가 회로에 대응하고, 일 예로서 제1 박막 트랜지스터(430a) 및 제2 박막 트랜지스터(430b)는 증강형의 n채널형 트랜지스터로 한다.
산화물 반도체층의 위와 아래에 게이트 전극을 설치하여 임계 전압 제어를 행하여, 제1 박막 트랜지스터(430a) 및 제2 박막 트랜지스터(430b)를 증강형의 n채널형 트랜지스터로 동작하게 할 수도 있다.
또한，EEMOS 회로뿐만 아니라, 제1 박막 트랜지스터(430a)를 증강형의 n채널형 트랜지스터로 하고, 제2 박막 트랜지스터(430b)를 공핍형의 n채널형 트랜지스터로 함으로써, EDMOS 회로를 제작할 수도 있다. 그 경우, 전극(405c) 대신에, 전극(405b)과 제2 게이트 배선(401b)을 접속한다.
하나의 기판 위에 증강형의 n채널형 트랜지스터와 공핍형의 n채널형 트랜지스터를 제작하기 위해, 예를 들면, 제1 반도체층(403a)과 제2 반도체층(403b)을 다른 재료를 이용하거나 다른 조건하에서 제작한다. 산화물 반도체층의 위에 임계값 제어용의 게이트 전극을 설치하여 임계값 제어를 행하고, 하나의 TFT가 통상적으로 온으로 되고, 다른쪽의 TFT가 통상적으로 오프가 되도록 임계값 제어용의 게이트 전극에 전압을 인가하는 방식으로 EDMOS 회로를 구성할 수도 있다.
본 실시 형태에 나타내는 구성은 다른 실시 형태에 나타낸 구성을 적절히 조합하여 이용할 수 있다.
(실시 형태 4)
본 실시 형태에서는 반도체 소자를 사용한 보호 회로에 대해서 도 9a, 도 9b 및 도 10을 참조하여 설명한다. 또한, 절연막을 개재하여 형성된 상이한 공통 배선을 접속하는 접속부의 구성에 대해서 도 11a 및 도 11b를 참조하여 설명한다.
보호 회로(97)에 적용가능한 회로의 일 예를 도 9a에 도시한다. 이 보호 회로는 비선형 소자(170a 및 170b)를 포함한다. 비선형 소자(170a 및 170b)는 각각 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자를 포함한다. 예를 들면, 비선형 소자는 화소부 내의 트랜지스터와 같은 공정으로 형성할 수 있다. 예를 들면, 비선형 소자의 게이트 단자와 드레인 단자를 접속함으로써 다이오드와 마찬가지의 특성을 얻을 수 있다.
비선형 소자(170a)의 제1 단자(게이트)와 제3 단자(드레인)는 공통 배선(45)에 접속되고, 제2 단자(소스)는 소스 배선(60_1)에 접속되어 있다. 비선형 소자(170b)의 제1 단자(게이트)와 제3 단자(드레인)는 소스 배선(60_1)에 접속되고, 제2 단자(소스)는 공통 배선(45)에 접속되어 있다. 즉, 도 9a에 도시하는 보호 회로는, 반대의 정류 방향을 가지도록 2개의 트랜지스터를 각각 공통 배선(45) 및 소스 배선(60_1)에 접속하는 구성을 가진다. 다시 말하면, 정류 방향이 공통 배선(45)으로부터 소스 배선(60_1)으로 향하는 트랜지스터와, 정류 방향이 소스 배선(60_1)으로부터 공통 배선(45)으로 향하는 트랜지스터를 공통 배선(45)과 소스 배선(60_1) 사이에 접속한다.
상기 보호 회로에서는, 소스 배선(60_1)이 정전기 등에 의해 양 또는 음으로 대전된 경우, 그 전하를 없애는 방향으로 전류가 흐른다. 예를 들면, 소스 배선(60_1)이 양으로 대전된 경우에는, 그 양의 전하를 공통 배선(45)에 놓아주는 방향으로 전류가 흐른다. 상기 동작에 의해, 대전된 소스 배선(60_1)에 접속하고 있는 화소 트랜지스터의 정전 파괴 또는 임계값 전압의 시프트를 방지할 수 있다. 또한, 대전되어 있는 소스 배선(60_1)과, 절연층을 개재하여 서로 교차하는 다른 배선 사이에서, 절연층의 절연 파괴를 방지할 수 있다.
보호 회로는 상기 구성에 한정되지 않는다. 예를 들면, 정류 방향이 공통 배선(45)으로부터 소스 배선(60_1)을 향하는 복수의 트랜지스터와, 정류 방향이 소스 배선(60_1)으로부터 공통 배선(45)을 향하는 복수의 트랜지스터를 접속하는 구성이 이용될 수도 있다. 공통 배선(45)과 소스 배선(60_1)을 복수의 비선형 소자로 접속하여, 소스 배선(60_1)에 서지 전압이 인가된 경우뿐만 아니라, 공통 배선(45)이 정전기 등에 의해 대전된 경우라도, 전하가 직접 소스 배선(60_1)에 유입되는 것을 방지할 수 있다. 또한, 홀수개의 비선형 소자를 사용하여 보호 회로를 구성할 수도 있다.
도 9a는 보호 회로가 소스 배선(60_1)과 공통 배선(45)에 설치되는 일 예를 도시하지만, 마찬가지 구성이 다른 부위의 보호 회로에도 적용될 수 있다. 도 9a의 보호 회로는 본 발명의 일 양태의 반도체 소자를 비선형 소자(170a) 및 비선형 소자(170b)에 적용하여 제작할 수 있다.
다음에, 본 발명의 일 양태의 반도체 소자를 사용하여 기판 위에 보호 회로를 제작하는 예를 도 9b 및 도 10을 참조하여 설명한다. 도 9b는 배선, 및 배선 간의 접속 부위의 평면도의 일 예이며, 도 10은 도 9b에서 Q1-Q2 선, Q3-Q4 선, 및 Q5-Q6 선을 따라 절단한 단면도이다.
도 9b는 공통 배선(45)과 소스 배선(60_1)을 비선형 소자(170a) 및 비선형 소자(170b)로 접속하는 부위의 평면도이며, 보호 회로(97)의 구서의 일 예를 도시한다.
비선형 소자(170a)는 게이트 배선(111a)을 포함하고, 게이트 배선(111a)은 공통 배선(45)과 접속하고 있다. 비선형 소자(170a)의 소스 전극 및 드레인 전극 중 한쪽은 소스 배선(60_1)과 접속되고, 다른 한쪽은 제1 전극(115a)으로 이루어진다. 또한, 제1 전극(115a)은 공통 배선(45)과 접속하고 있다.
비선형 소자(170b)는 게이트 배선(111b)을 포함하고, 게이트 배선(111b)은 컨택트 홀(126), 제2 전극(115b), 및 컨택트 홀(125)을 통하여 소스 배선(60_1)과 접속하고 있다. 비선형 소자(170b)의 소스 전극 및 드레인 전극은 제1 전극(115a) 및 제2 전극(115b)으로 이루어진다. 또한, 비선형 소자(170b)는, 반도체층(113)을 포함한다.
다음에, 공통 배선(45), 소스 배선(60_1), 및 비선형 소자(170b)의 구성을 도 10을 참조하여 설명한다.
공통 배선(45)은 게이트 배선과 같은 배선층으로 형성한다. 공통 배선(45)은, 기판(100)에 설치된 절연막(101) 위에 게이트 배선(45a)과 게이트 배선(45b)을 적층하여 형성한다. 게이트 배선(45b) 위에는 절연층(102)이 형성되고, 절연층(102) 위에 절연층(117)이 설치되고, 절연층(117) 위에 절연층(118)이 형성되어 있다.
소스 배선(60_1)은 절연층(102) 위에 형성되어 있다. 소스 배선(60_1)은 소스 배선(60_1a) 및 소스 배선(60_1b)을 이 순서대로 적층하여 형성한다. 소스 배선(60_1) 위에는 절연막(119)이 형성되어 있다.
비선형 소자(170b)는 기판(100) 위에 설치한 절연막(101) 위의 게이트 배선(111b)과, 게이트 배선(111b) 위의 절연층(102)을 포함한다. 또한, 비선형 소자(170b)는, 절연층(102)을 개재한 게이트 배선(111b) 위의 반도체층(113)과, 게이트 배선(111b)에 단부를 중첩하여 반도체층(113)에 접촉하는 전극(115a) 및 전극(115b)을 포함한다. 게이트 배선(111b)에 중첩하고, 전극(115a)과 전극(115b)의 단부 사이에 개재된 반도체층(113)에 접촉하여 절연층(117)이 형성되고, 절연층(117) 위에 절연층(118)이 형성되어 있다. 절연층(102)은 절연층(102a)과 절연층(102b)을 적층하여 구성한다.
전극(115b)은 절연층(102)에 설치한 컨택트 홀(125)을 통하여 게이트 배선(111b)과 직접 접속하고 있다. 전극(115b)은 컨택트 홀(126)을 통하여 소스 배선(60_1)과 접속하고 있다. 절연층(118) 및 소스 배선(60_1) 위에 절연막(119)이 형성되어 있다.
전극(115a) 및 전극(115b)으로 기능하는 도전막으로서는, Ti, Mo, W, Al, Cr, Cu 및 Ta로부터 선택된 원소, 이들 원소를 성분으로 하는 합금, 이들 원소의 임의의 조합을 포함하는 합금 등을 사용한다. 도전막은, 상술한 원소를 포함하는 단일층으로 한정되지 않고, 2층 이상의 적층일 수도 있다.
특히, 반도체층(113)에 접촉하는 도전막은 산소 친화성의 금속이 바람직하고, 산소 친화성의 금속과 산화물 반도체의 접합이 형성된다. 산소 친화성의 금속 중에서도 특히 티타늄이 바람직하다. 본 실시 형태에서는, 티타늄막(막 두께 100nm)과 알루미늄막(막 두께 200nm)과 티타늄막(막 두께 100nm)이 적층된 3층의 도전막을 형성한다. 티타늄막 대신에 질화 티타늄막을 사용할 수도 있다.
이러한 접합 구조를 반도체층(113)과 전극(115a) 사이와, 반도체층(113)과 전극(115b) 사이에 설치함으로써, 비선형 소자(170a) 및 비선형 소자(170b)의 동작이 안정된다. 즉, 열적 안정성이 증가하여, 안정한 동작이 가능해진다. 따라서, 보호 회로의 기능을 강화하여 동작이 안정화될 수 있다. 또한, 접합 리크 양이 저감되고, 비선형 소자(170a) 및 비선형 소자(170b)의 기생 저항, 및 기생 저항의 변동을 저감시킬 수 있다.
비선형 소자(170a) 및 비선형 소자(170b)는 주요부에서 같은 구성을 갖고 있다. 비선형 소자(170b)는 실시 형태 1에서 설명한 화소부의 박막 트랜지스터와 같은 구성을 가질 수 있다. 따라서, 본 실시 형태에서는 비선형 소자(170a) 및 비선형 소자(170b)의 상세한 설명을 생략한다. 또한, 비선형 소자(170a 및 170b) 및 상기 박막 트랜지스터는 하나의 기판 위에서 같은 공정으로 제작할 수 있다.
공통 배선간의 접속의 일 예를 도 11a 및 도 11b를 참조하여 설명한다. 도 11a는 배선, 및 배선 간의 접속 부위의 평면도의 일 예이며, 도 11b는 도 11a 중의 R1-R2 절단선 및 R3-R4 절단선에 대응한 단면도이다.
이미 설명한 대로, 공통 배선(45)은 게이트 배선(45a) 및 게이트 배선(45b)을 이 순서로 적층한 구성을 갖는다. 공통 배선(65)은 소스 배선(60_1)과 같은 구성을 갖는다. 즉, 공통 배선(65)은 소스 배선(65a) 및 소스 배선(65b)을 이 순서대로 적층한 구성을 가진다. 소스 배선(65a)은 소스 배선(60_1a)과 같은 도전막을 이용하여 형성되고, 소스 배선(65b)은 소스 배선(60_1b)과 같은 도전막으로 형성되어 있다.
접속부(95)에서, 공통 배선(45)과 공통 배선(65)이 서로 전기적으로 접속하고 있다. 접속부(95)를 도 11b를 참조하여 설명한다. 공통 배선(45)과 공통 배선(65)은 절연층(102), 절연층(117), 및 절연층(118)에 형성한 컨택트 홀(127)을 통하여 접속하고 있다.
접속부(95)에서는, Cu보다 융점이 높은 원소를 포함하는 도전 재료를 포함하는 게이트 배선(45b)과 소스 배선(65a)이 서로 접속되어, 신뢰성이 높은 접속을 실현하고 있다. 또한，Cu를 포함하는 도전 재료를 사용하여 형성된 게이트 배선(45a) 및 소스 배선(65b)이 배선 저항을 억제하고 있다.
공통 접속부(96)는 화소부의 외측 영역에 설치되고, 도전성 입자(금으로 도금된 플라스틱 입자 등)를 통하여 공통 접속부(96)에 대향해서 배치한 접속부를 갖는 기판과 전기적으로 접속하는 접속부이다. 공통 접속부(96)가 게이트 배선(45a) 및 게이트 배선(45b)을 이 순서대로 적층한 도전층 위에 형성되는 구성에 대해서 도 11b를 참조하여 설명한다.
공통 접속부(96)는 공통 배선(45)과 전기적으로 접속되어 있다. 게이트 배선(45a) 및 게이트 배선(45b)을 이 순서대로 적층한 도전층 위에, 절연층(102), 절연층(117) 및 절연층(118)을 개재하여 전극(115c)이 형성되어 있다. 전극(115c)이 절연층(102), 절연층(117) 및 절연층(118)에 형성된 컨택트 홀(128)을 통하여 도전층에 전기적으로 접속된다. 공통 배선(65)과 동일한 구성을 가지는 도전층(66)이 전극(115c) 위에 적층되고, 도전층(129)은 화소 전극으로서 기능하는 전극(212)과 동일한 투명 도전막을 사용하여 형성된다.
본 실시 형태에서 예시한 보호 회로와 접속하고 있는 게이트 배선(45a) 및 소스 배선(60_1b)은 Cu를 포함하는 도전 재료를 이용하여 형성되고 있어, 배선 저항이 낮다.
게이트 배선(45b)을, W, Ta, Mo, Ti 또는 Cr 등의 Cu보다도 융점이 높은 원소를 포함하는 도전 재료를 사용하여, 게이트 배선(45a)에 접촉하면서 피복하도록 형성함으로써, 게이트 배선(45a)의 마이그레이션을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한，Cu를 포함하는 게이트 배선(45a)의 위와 아래에 위치하는 절연층으로서 질화 규소를 포함하는 절연층을 제공함으로써, Cu를 포함하는 게이트 배선(45a)을 절연층 사이에 개재하거나, 혹은 절연층에 의해 둘러싸이도록 하여, Cu 확산을 방지할 수 있다.
본 실시 형태에서 예시한 보호 회로는 비선형 소자의 제1 단자(게이트)가 하나의 컨택트 홀을 통하여 제2 단자(소스) 또는 제3 단자(드레인)에 직접 접속되는 구성을 갖는다. 그 결과, 하나의 접속에 대해서는 단지 하나의 계면과 하나의 컨택트 홀만이 형성되며, 이것은 다른 배선층을 통하여 접속을 형성하는 경우의 계면 및 홀의 수보다 더 작다.
접속에 필요로 하는 계면의 수가 적으면 전기 저항을 억제할 수 있다. 덧붙여, 접속에 필요로 하는 컨택트 홀의 수가 적으면, 접속 부분이 전유하는 면적을 억제할 수 있다.
따라서, 본 실시 형태에서 예시한 보호 회로에서 접속 저항이 억제될 수 있으며, 그 결과 보호 회로가 안정적으로 동작한다. 또한, 단지 하나의 컨택트 홀만을 이용하여 접속이 이루어지므로, 보호 회로의 점유 면적을 작게 할 수 있어, 표시 장치가 소형화될 수 있다.
본 실시 형태는 본 명세서의 임의의 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 도 1a 및 도 1b를 참조하여 실시 형태 1에서 설명한 표시 장치에 대해서, 게이트 단자부(7)의 게이트 신호선 단자 및 소스 단자부(8)의 소스 신호선 단자의 구성의 일 예를 설명할 것이다.
도 12a의 (1) 및 도 12a의 (2)는 각각 게이트 신호선 단자의 단면도 및 평면도이다. 도 12a의 (1)은 도 12a의 (2) 중의 C1-C2 선에 따른 단면도이다. 게이트 신호선 단자에서, 도 12a의 (1)에 도시한 바와 같이, 기판(300) 위에 절연층(360)이 형성되고, 절연층(360) 위에 게이트 배선(351a)이 형성되고, 게이트 배선(351a)의 단부를 피복하도록 게이트 배선(351b)이 형성되고, 게이트 배선(351b) 위에 절연층(361), 절연층(362), 절연층(363), 절연층(364), 절연층(365)이 형성되고, 절연층(365) 및 게이트 배선(351b) 위에 투명 도전층(355)이 형성되어 있다. 여기서, 게이트 배선(351a)과 게이트 배선(351b)을 합쳐서 게이트 배선(351)이라고 부르고, 게이트 배선(351b)은 게이트 신호선 단자의 제1 단자로서 기능한다. 또한, 절연층(361 내지 365)의 단부는 패터닝되어, 게이트 배선(351b)의 단부가 노출되며, 투명 도전층(355)과 직접 접촉하고 있다. 제1 단자인 게이트 배선(351b)의 단부와 직접 접촉하는 투명 도전층(355)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 여기서, 게이트 배선(351a), 게이트 배선(351b) 및 투명 도전층(355)은, 실시 형태 1 및 2에 나타낸 게이트 배선(202), 게이트 배선(203) 및 전극(212)과 마찬가지의 재료 및 방법을 이용하여 형성할 수 있다. 또한, 절연층(360 내지 365)은, 실시 형태 1 및 2에 나타낸 절연층(201), 절연층(204a 및 204b), 절연층(208a 및 208b) 및 절연층(211)과 마찬가지의 재료 및 방법을 이용하여 형성할 수 있다.
게이트 배선(351a)을 Cu를 포함하는 도전 재료로 형성함으로써, 게이트 신호선 단자 및 게이트 신호선 단자로부터의 인입 배선에서의 배선 저항을 저감시킬 수 있다. 또한, 게이트 배선(351b)을, W, Ta, Mo, Ti 또는 Cr 등의 Cu보다 융점이 높은 원소를 포함하는 도전 재료를 사용하여, 게이트 배선(351a)에 접촉하면서 피복하도록 형성함으로써, 게이트 배선(351a)의 마이그레이션을 억제할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한，Cu를 포함하는 게이트 배선(351a)을, 질화 규소를 포함하는 절연층(360 및 361) 사이에 개재시키는 구성으로 함으로써, 게이트 배선(351a)으로부터의 Cu 확산을 방지할 수 있다.
또한, 도 12b의 (1) 및 도 12b의 (2)는 각각 소스 신호선 단자의 단면도 및 평면도이다. 도 12b의 (1)은 도 12b의 (2)의 D1-D2 선에 따른 단면도이다. 소스 신호선 단자에서, 도 12b의 (1)에 도시한 바와 같이, 기판(300) 위에 절연층(360), 절연층(361) 및 절연층(362)이 형성되고, 절연층(362) 위에 전극(352)이 형성되고, 전극(352) 위에 절연층(363) 및 절연층(364)이 형성되고, 절연층(364) 위에 소스 배선(354a)이 형성되고, 소스 배선(354a) 위에 소스 배선(354b)이 형성되고, 소스 배선(354b) 위에 절연층(365)이 형성되고, 절연층(365) 및 전극(352) 위에 투명 도전층(355)이 형성되어 있다. 여기서, 소스 배선(354a)과 소스 배선(354b)을 합쳐서 소스 배선(354)이라고 부른다. 또한, 절연층(363 내지 365)의 단부는 패터닝되어, 전극(352)의 단부가 노출되고, 투명 도전층(355)과 직접 접촉하고 있다. 절연층(363) 및 절연층(364)에는 컨택트 홀이 형성되고, 그를 통해 소스 신호선 단자의 제2 단자로서 기능하는 전극(352)과 소스 배선(354)을 서로 접속시키고 있다. 제2 단자인 전극(352)의 단부와 직접 접촉하는 투명 도전층(355)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 여기서, 전극(352), 소스 배선(354a), 소스 배선(354b) 및 투명 도전층(355)은, 실시 형태 1 및 2에 나타낸 한 쌍의 전극(207a 및 207b), 소스 배선(209), 소스 배선(210) 및 전극(212)과 마찬가지의 재료 및 마찬가지의 방법을 이용하여 각각 형성할 수 있다. 또한, 절연층(360 내지 365)은, 실시 형태 1 및 실시 형태 2에 나타낸 절연층(201), 절연층(204a 및 204b), 절연층(208a 및 208b) 및 절연층(211)과 마찬가지의 재료 및 방법을 이용하여 각각 형성할 수 있다.
소스 배선(354b)을 Cu를 포함하는 도전 재료를 사용하여 형성함으로써, 소스 신호선 단자 및 소스 신호선 단자로부터의 인입 배선에서의 배선 저항을 저감시킬 수 있다. 또한, 소스 배선(354a)을, W, Ta, Mo, Ti 또는 Cr 등의 Cu보다 융점이 높은 원소를 포함하는 도전 재료, 이들 원소의 임의의 조합을 포함하는 합금, 질화 탄탈(TaN), 질화 티타늄(TiN), 질화 몰리브덴(MoN) 등을 사용하여, 소스 배선(354b)과 접촉하도록 형성함으로써, 소스 배선(354b)의 마이그레이션을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한，Cu를 포함하는 소스 배선(354b)을, 질화 규소를 포함하는 절연층(364 및 365) 사이에 개재시켜 소스 배선(354b)으로부터의 Cu 확산을 방지할 수 있다.
본 실시 형태에서는, 적층 구조의 게이트 배선(351)에 포함되는 제1 단자인 게이트 배선(351b)이 입력 단자로서 기능하는 투명 도전층(355)에 접속되는 예를 나타냈지만, 본 실시 형태는 이것에 한정되는 것은 아니다. 도 13a의 (1) 및 도 13a의 (2)에 도시한 바와 같이, 제1 단자가 게이트 배선(351a)만으로 구성되고, 게이트 배선(351a)이 투명 도전층(355)과 직접 접촉하는 구성이 이용될 수도 있다. 여기서, 도 13a의 (1)은 도 13a의 (2)에서 C1-C2 선에 따른 단면도이다.
또한, 본 실시 형태에서는, 소스 배선(354)이 제2 단자인 전극(352)을 통하여 입력 단자로서 기능하는 투명 도전층(355)과 접속하는 예를 나타냈지만, 본 실시 형태는 이것에 한정되는 것은 아니다. 도 13b의 (1) 및 도 13b의 (2)에 도시한 바와 같이, 제2 단자로서 기능하는 소스 배선(354)에서, 소스 배선(354b)이 투명 도전층(355)과 직접 접촉할 수도 있다. 여기서, 도 13b의 (1)은 도 13b의 (2)에서 D1-D2 선에 따른 단면도이다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수 개 설치된다. 단자부에서는, 게이트 배선과 같은 전위의 복수의 제1 단자, 소스 배선과 같은 전위의 복수의 제2 단자, 용량 배선과 같은 전위인 복수의 제3 단자 등이 배치된다. 각각의 단자의 수는 임의의 수일 수 있으며, 단자의 수는 실시자가 적절히 결정할 수 있다.
본 실시 형태에 나타내는 구성은 다른 실시 형태에 나타내는 구성을 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는 하나의 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시 형태 1 내지 4에 따라서 형성한다. 또한, 실시 형태 1 내지 4 중 어느 것에 나타내는 박막 트랜지스터는 n채널형 TFT이다. 따라서, 구동 회로 중 n채널형 TFT를 이용하여 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일 예를 도 18a에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304)가 제공된다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연신되어 배치되고, 복수의 주사선이 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연신되어 배치되어 있다. 주사선과 신호선이 서로 교차하는 각각의 영역에는 표시 소자를 포함하는 화소가 매트릭스 형상으로 배치되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(flexible printed circuit) 등의 접속부를 통하여 타이밍 제어 회로(5305)(컨트롤러 또는 컨트롤러 IC라고도 한다)에 접속되어 있다.
도 18a에서는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 설치하는 구동 회로 등의 부품의 수가 감소하므로, 비용의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 설치한 경우, 배선을 연신시킬 필요가 있어, 배선의 접속수가 증가할 것이지만, 기판(5300) 위에 구동 회로를 설치함으로써, 배선의 접속수를 줄일 수 있다. 따라서, 신뢰성 및 수율의 향상을 획득할 수 있다.
타이밍 제어 회로(5305)는, 예를 들면 제1 주사선 구동 회로(5302)에 제1 주사선 구동 회로용 스타트 신호(GSP1) 및 주사선 구동 회로용 클럭 신호(GCLK1)를 공급한다. 타이밍 제어 회로(5305)는, 예를 들면 제2 주사선 구동 회로(5303)에 제2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 한다) 및 주사선 구동 회로용 클럭 신호(GCLK2)를 공급한다. 타이밍 제어 회로(5305)는 신호선 구동 회로(5304)에 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클럭 신호(SCLK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 한다), 래치 신호(LAT)를 공급한다. 각 클럭 신호는, 주기가 상이한 복수의 클럭 신호일 수도 있고, 반전된 클럭 신호(CKB)와 함께 공급될 수도 있다. 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 한쪽을 생략하는 것이 가능하다.
도 18b는 구동 주파수가 낮은 회로(예를 들면, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))를 화소부(5301)와 같은 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)가 형성된 기판(5300)과는 다른 기판 위에 형성하는 구성을 도시하고 있다. 이러한 구성으로, 기판(5300) 위에 형성되는 구동 회로가 단결정 반도체를 사용하여 형성한 트랜지스터와 비교하여 전계 효과 이동도가 작은 박막 트랜지스터를 사용함으로써 구성될 수 있다. 따라서, 표시 장치의 대형화, 공정수의 삭감, 비용의 저감, 수율의 향상 등을 도모할 수 있다.
실시 형태 1 내지 4에 나타내는 박막 트랜지스터는 n채널형 TFT이다. 도 19a 및 도 19b)에서, n채널형 TFT를 사용하여 구성하는 신호선 구동 회로의 구성 및 동작의 일 예를 예로서 설명한다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N)는 각각 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널형 TFT인 일 예를 설명한다.
신호선 구동 회로의 접속 관계를 스위칭 회로(5602_1)를 예로 들어 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는 각각 배선(5604_1 내지 5604_k)과 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는 각각 신호선(S1 내지 Sk)과 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)에 접속된다.
시프트 레지스터(5601)는, 배선(5605_1 내지 5605_N)에 순서대로 H 레벨의 신호(H 신호 또는 고 전원 전위 레벨의 신호라고도 한다)를 출력하여, 스위칭 회로(5602_1 내지 5602_N)를 순서대로 선택하는 기능을 갖는다.
예를 들면, 스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 도통 상태(제1 단자와 제2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는지의 여부를 제어하는 기능을 갖는다. 이러한 방식으로, 스위칭 회로(5602_1)는 셀렉터로서 기능한다. 박막 트랜지스터(5603_1 내지 5603_k)는 각각 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 도통 상태를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는 기능을 갖는다. 이러한 방식으로, 박막 트랜지스터(5603_1 내지 5603_k)는 각각 스위치로서 기능한다.
배선(5604_1 내지 5604_k)에는 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 많은 경우에 화상 정보 또는 화상 신호에 대응하는 아날로그 신호이다.
다음에, 도 19a의 신호선 구동 회로의 동작에 대해서 도 19b의 타이밍 차트를 참조하여 설명한다. 도 19b는 신호(Sout_1 내지 Sout_N) 및 신호(Vdata_1 내지 Vdata_k)의 예를 나타낸다. 신호(Sout_1 내지 Sout_N)는 시프트 레지스터(5601)의 출력 신호의 예이며, 신호(Vdata_1 내지 Vdata_k)는 배선(5604_1 내지 5604_k)에 입력되는 신호의 예이다. 신호선 구동 회로의 1 동작 기간은 표시 장치의 1 게이트 선택 기간에 대응한다. 예를 들면, 1 게이트 선택 기간은 기간 T1 내지 TN으로 분할된다. 기간 T1 내지 TN은 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
본 실시 형태의 도면 등에 나타내는 각 구성의, 신호 파형 왜곡 등은 명료화를 위해서 과장되는 경우가 있다. 따라서, 본 실시 형태는 도면 등에 도시된 스케일에 반드시 한정되지는 않는다.
기간 T1 내지 TN에서, 시프트 레지스터(5601)는 H레벨의 신호를 배선(5605_1 내지 5605_N)에 순서대로 출력한다. 예를 들면, 기간 T1에서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1 내지 5603_k)는 온이 되어, 배선(5604_1 내지 5604_k)과, 신호선(S1 내지 Sk)이 도통 상태로 된다. 이 경우, 배선(5604_1 내지 5604_k)에는 Data(S1) 내지 Data(Sk)가 각각 입력된다. Data(S1) 내지 Data(Sk)는 각각 박막 트랜지스터(5603_1 내지 5603_k)를 통하여 선택되는 행에서 1열째 내지 k열째의 화소에 기입된다. 이리하여, 기간 T1 내지 TN에서, 선택된 행의 화소에, k열마다 순서대로 비디오 신호용 데이터(DATA)가 기입된다.
비디오 신호용 데이터(DATA)를 복수의 열마다 화소에 기입함으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속을 줄일 수 있다. 비디오 신호를 복수의 열마다 화소에 기입됨으로써, 기입 시간을 길게 할 수가 있어, 비디오 신호의 기입 부족을 방지할 수 있다.
시프트 레지스터(5601) 및 스위칭 회로(5602)로서, 실시 형태 3에 나타내는 박막 트랜지스터를 포함하는 회로를 사용하는 것이 가능하다. 이 경우, 시프트 레지스터(5601)가 n채널형 트랜지스터, 또는 p채널형 트랜지스터에 의해서만 구성될 수 있다.
주사선 구동 회로 및／또는 신호선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 실시 형태에 대해서 도 20a 내지 도 20c, 및 도 21a 및 도 21b를 참조하여 설명한다.
주사선 구동 회로는 시프트 레지스터를 포함한다. 경우에 따라, 주사선 구동 회로는 레벨 시프터, 버퍼 등을 포함할 수도 있다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클럭 신호(CK) 및 스타트 펄스 신호(SP)가 입력되는 경우, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 완충 증폭되어, 그 결과적인 신호가 대응하는 주사선에 공급된다. 주사선에는 1 라인의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 1 라인의 화소의 트랜지스터를 동시에 온으로 하여야 하므로, 큰 전류를 공급할 수 있는 버퍼가 이용된다.
시프트 레지스터는 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)(N은 3 이상의 자연수)를 포함한다(도 20a 참조). 도 20a에 도시하는 시프트 레지스터의 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)에는, 제1 배선(11)으로부터의 제1 클럭 신호(CK1), 제2 배선(12)으로부터의 제2 클럭 신호(CK2), 제3 배선(13)으로부터의 제3 클럭 신호(CK3), 및 제4 배선(14)으로부터 제4 클럭 신호(CK4)가 공급된다. 제1 펄스 출력 회로(10_1)에는 제5 배선(15)으로부터의 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 2단째 이후의 제n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에는, 1단 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)이라고 한다)(n은 2이상의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는, 제1 펄스 출력 회로(10_1)의 2단 후단의 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제n 펄스 출력 회로(10_n)에는, 다음 단 뒤의 단의 제(n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)이라고 한다)가 입력된다. 따라서, 각 단의 펄스 출력 회로는, 각 후단의 펄스 출력 회로 및/또는 2개 전단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR))와, 다른 배선 등에 전기적으로 접속되는 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. 도 20a에 도시한 바와 같이, 시프트 레지스터의 최종 2개의 단에는 후단 신호 OUT(n+2)가 입력되지 않는데, 일 예로서, 제6 배선(16) 및 제7 배선(17)으로부터의 시크트 레지스터의 최종 2개의 단에는 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)를 각각 추가적으로 입력할 수도 있다. 이와 달리, 시프트 레지스터의 내부에서 추가적으로 생성된 신호가 이용될 수도 있다. 예를 들면, 화소부로의 펄스 출력에 기여하지 않는 제(N+1) 펄스 출력 회로(10_(N+1)) 및 제(N+2) 펄스 출력 회로(10_(N+2))(이러한 회로는 더미 단이라고도 한다)를 설치하여, 상기 더미 단에 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)에 대응하는 신호를 생성할 수도 있다.
클럭 신호(CK)는 일정한 간격으로 H 레벨과 L 레벨(L 신호 또는 저 전원 전위 레벨이라고도 한다)을 교번하는 신호이다. 제1 내지 제4 클럭 신호(CK1 내지 CK4)는 순차적으로 1/4주기만큼 지연되고 있다. 본 실시 형태에서는, 제1 내지 제4 클럭 신호(CK1 내지 CK4)를 이용하여, 펄스 출력 회로의 구동의 제어 등을 행한다. 클럭 신호는, 클럭 신호가 입력되는 구동 회로에 따라, GCLK 또는 SCLK라고도 하지만, CK를 클럭 신호로 하여 설명한다.
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는, 제1 내지 제4 배선(11 내지 14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들면, 도 20a에서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)가 제1 배선(11)과 전기적으로 접속되고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)가 제2 배선(12)과 전기적으로 접속되고, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)가 제3 배선(13)과 전기적으로 접속되어 있다. 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)가 제2 배선(12)과 전기적으로 접속되고, 제2 펄스 출력 회로(10_2)의 제2 입력 단자(22)가 제3 배선(13)과 전기적으로 접속되고, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)가 제4 배선(14)과 전기적으로 접속되어 있다.
제1 내지 제N 펄스 출력 회로(10_1 내지 10_N) 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26) 및 제2 출력 단자(27)를 포함한다(도 20b 참조). 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)에 제1 클럭 신호(CK1)가 입력되고, 제2 입력 단자(22)에 제2 클럭 신호(CK2)가 입력되고, 제3 입력 단자(23)에 제3 클럭 신호(CK3)가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)이 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)이 출력된다.
다음에, 펄스 출력 회로의 구체적인 회로 구성의 일 예를 도 20c를 참조하여 설명한다.
제1 펄스 출력 회로(10_1)는 제1 내지 제11 트랜지스터(31 내지 41)를 포함한다(도 20c 참조). 상술한 제1 내지 제5 입력 단자(21 내지 25), 및 제1 및 제2 출력 단자(26 및 27) 외에, 제1 고 전원 전위(VDD)가 공급되는 전원선(51), 제2 고 전원 전위(VCC)가 공급되는 전원선(52) 및 저 전원 전위(VSS)가 공급되는 전원선(53)으로부터 제1 내지 제11 트랜지스터(31 내지 41)로 신호 또는 전원 전위가 공급된다. 여기서, 도 20c의 전원선의 전원 전위의 크기 관계는, 제1 전원 전위(VDD)가 제2 전원 전위(VCC) 이상이고, 제2 전원 전위(VCC)가 제3 전원 전위(VSS)보다 크다. 제1 내지 제4 클럭 신호(CK1 내지 CK4)는 각각 일정한 간격으로 H 레벨과 L 레벨 사이를 교번하는 신호이지만, H 레벨에서의 클럭 신호는 VDD이고, L 레벨에서의 클럭 신호는 VSS이다. 전원선(51)의 전위(VDD)가 전원선(52)의 전위(VCC)보다 높게 설정된 경우, 동작에 영향을 주지 않고 트랜지스터의 게이트 전극에 인가되는 전위를 감소시킬 수 있어, 트랜지스터의 임계값의 시프트를 저감시켜, 열화를 억제할 수 있다.
도 20c에서, 제1 트랜지스터(31)의 제1 단자가 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제1 트랜지스터(31)의 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자가 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제2 트랜지스터(32)의 게이트 전극이 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)의 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자가 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자가 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제5 트랜지스터(35)의 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)의 제1 단자가 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제6 트랜지스터(36)의 게이트 전극이 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)의 제1 단자가 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자가 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되고, 제7 트랜지스터(37)의 게이트 전극이 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)의 제1 단자가 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극이 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)의 제1 단자가 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자가 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 제9 트랜지스터(39)의 게이트 전극이 전원선(52)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)의 제1 단자가 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고, 제10 트랜지스터(40)의 게이트 전극이 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)의 제1 단자가 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자가 제2 출력 단자(27)에 전기적으로 접속되고, 제11 트랜지스터(41)의 게이트 전극이 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다.
도 20c에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속 개소를 노드 A로 한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B로 한다(도 21a 참조).
도 21a에서, 도 20c에서 설명한 펄스 출력 회로를 제1 펄스 출력 회로(10_1)에 적용한 경우, 제1 내지 제5 입력 단자(21 내지 25), 제1 출력 단자(26) 및 제2 출력 단자(27)에 입력 또는 출력되는 신호를 도시하고 있다.
구체적으로는, 제1 입력 단자(21)에 제1 클럭 신호(CK1)가 입력되고, 제2 입력 단자(22)에 제2 클럭 신호(CK2)가 입력되고, 제3 입력 단자(23)에 제3 클럭 신호(CK3)가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)이 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)이 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)이 출력된다.
박막 트랜지스터는 적어도 게이트와, 드레인과, 소스의 3개의 단자를 갖는 소자이다. 박막 트랜지스터는 게이트와 중첩한 영역에 채널 영역이 형성되는 반도체를 가지고, 게이트의 전위를 제어함으로써 채널 영역을 통하여 드레인과 소스 사이를 흐르는 전류를 제어할 수 있다. 여기서, 박막 트랜지스터의 소스와 드레인은 박막 트랜지스터의 구조, 동작 조건 등에 따라 교체될 수 있으므로, 어느 것이 소스이고 어느 것이 드레인인지를 한정하는 것은 곤란하다. 따라서, 소스 또는 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 예를 들어 그러한 영역을 제1 단자 및 제2 단자라고 할 수 있다.
여기서, 도 21b는 도 21a에 도시한 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍 차트이다. 시프트 레지스터가 주사선 구동 회로에 포함되는 경우, 도 21b의 기간(61) 및 기간(62)은 각각 수직 귀선 기간 및 게이트 선택 기간에 해당한다.
도 21a에 도시한 바와 같이, 게이트에 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)를 설치해 둠으로써, 부트스트랩 동작의 전후에 이하와 같은 이점이 얻어진다.
게이트에 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 제1 전원 전위(VDD)보다 높은 값으로 증가한다. 그리고, 제1 트랜지스터(31)의 소스가 제1 단자, 즉 전원선(51) 측의 단자로 전환된다. 따라서, 제1 트랜지스터(31)에서, 게이트와 소스 사이에, 그리고 게이트와 드레인 사이에 큰 바이어스 전압이 인가되어 큰 스트레스가 걸리게 되어, 트랜지스터의 열화를 야기할 수 있다. 게이트 전극에 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)를 설치해 둠으로써, 부트스트랩 동작에 의해 노드 A의 전위는 상승되지만, 제1 트랜지스터(31)의 제2 단자의 전위의 상승을 방지할 수 있다. 즉, 제9 트랜지스터(39)를 설치함으로써, 제1 트랜지스터(31)의 게이트와 소스의 사이에 인가되는 음의 바이어스 전압을 작게 할 수 있다. 따라서, 본 실시 형태의 회로 구성으로, 제1 트랜지스터(31)의 게이트와 소스의 사이에 인가되는 음의 바이어스 전압을 작게 하여, 스트레스로 인한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
제9 트랜지스터(39)는, 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 제1 단자와 제2 단자를 개재하여 접속되도록 설치한다. 본 실시 형태에서 설명한 복수의 펄스 출력 회로를 포함하는 시프트 레지스터를 사용하는 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는 제9 트랜지스터(39)를 생략할 수 있어, 트랜지스터의 수를 감소시킬 수 있는 이점이 있다.
제1 내지 제11 트랜지스터(31 내지 41)의 반도체층으로 산화물 반도체를 사용하는 경우, 박막 트랜지스터의 오프 전류를 저감시킬 수 있고, 온 전류 및 전계 효과 이동도를 증가시킬 수 있으며, 열화의 정도를 저감시킬 수 있어, 회로 내의 오동작을 저감시킬 수 있다. 산화물 반도체를 사용하여 형성한 트랜지스터는, 아몰퍼스 실리콘을 사용하여 형성한 트랜지스터에 비해, 게이트 전극에 고전위가 인가됨으로 인해 야기되는 트랜지스터의 열화의 정도가 작다. 따라서, 제2 전원 전위(VCC)가 공급되는 전원선에 제1 전원 전위(VDD)가 공급되는 경우에도 마찬가지의 동작이 수행될 수 있고, 회로에 설치되는 전원선의 수를 저감시킬 수 있어, 회로가 소형화될 수 있다.
제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)로부터 공급되는 클럭 신호 및 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)로부터 공급되는 클럭 신호가, 각각 제7 트랜지스터(37)의 게이트 전극에 제2 입력 단자(22)로부터 공급되는 클럭 신호 및 제8 트랜지스터(38)의 게이트 전극에 제3 입력 단자(23)로부터 공급되는 클럭 신호가 되도록 결선 관계를 변경하더라도 마찬가지의 효과를 얻을 수 있다. 이때, 도 21a에 도시하는 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온으로 된 후에, 제7 트랜지스터(37)가 오프되고, 제8 트랜지스터(38)가 여전히 온이며, 그 후에 제7 트랜지스터(37)가 여전히 오프이고, 제8 트랜지스터(38)가 오프로 된다. 따라서, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하됨으로써 생기는, 노드 B의 전위의 저하가, 제7 트랜지스터(37)의 게이트 전극의 전위의 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 발생한다. 한편, 도 21a에 도시하는 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온이고, 그 후에 제7 트랜지스터(37)가 온이고, 제8 트랜지스터(38)가 오프로 되고, 그 후에 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 오프로 되어, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하됨으로써 생기는 노드 B의 전위의 저하를, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의해 야기되는 1회로 저감시킬 수 있다. 따라서, 제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)로부터 클럭 신호(CK3)가 공급되고, 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)로부터 클럭 신호(CK2)가 공급되는 결선 관계로 하는 것이 바람직하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 저감되어, 노이즈를 저감시킬 수 있기 때문이다.
이와 같이, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 L 레벨로 유지하는 기간에, 노드 B에 정기적으로 H 레벨의 신호가 공급되어, 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 7)
박막 트랜지스터를 제작하여, 화소부, 또한 구동 회로에 사용하는 경우, 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하는 경우, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서, 액정 소자(액정 표시 소자라고도 한다), 또는 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(electroluminescence) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체를 사용할 수도 있다.
표시 장치는, 표시 소자가 밀봉된 패널과, 패널에 컨트롤러를 포함하는 IC 등을 실장한 모듈을 포함한다. 표시 장치는, 포시 장치의 제조 공정에서 표시 소자가 완성되기 전의 소자 기판의 일 실시 형태에 관한 것으로, 소자 기판에는 복수의 화소 각각의 표시 소자에 전류를 공급하는 수단이 제공된다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극(화소 전극층이라고도 한다)만이 형성된 상태, 화소 전극이 되는 도전막을 성막한 후이며, 도전막을 에칭하여 화소 전극을 형성하기 전의 상태, 또는 임의의 다른 상태일 수도 있다.
본 명세서에서의 표시 장치는, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치를 포함한다)을 의미한다. 또한, 표시 장치는, FPC(flexible printed circuit), TAB(tape automated bonding) 테이프 혹은 TCP(tape carrier package) 등의 커넥터를 부착하는 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 및 표시 소자에 COG(chip on glass) 방식에 의해 집적 회로(IC)가 직접 실장된 모듈의 모듈을 그 범주 내에 포함한다.
반도체 장치의 일 실시 형태인 액정 표시 패널의 외관 및 단면에 대해서 도 14a의 (1), 도 14a의 (2) 및 도 14b를 참조하여 설명한다. 도 14a의 (1) 및 도 14a의 (2)는 박막 트랜지스터(4010 및 4011), 및 액정 소자(4013)를, 제1 기판(4001)과 제2 기판(4006) 사이에 시일재(4005)로 밀봉한 패널의 평면도이다. 도 14b는, 도 14a의 (1) 및 도 14a의 (2)의 M-N선을 따른 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 시일재(4005)가 설치되어 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제1 기판(4001)과, 시일재(4005)와, 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 신호선 구동 회로(4003)가 실장되어 있다.
별도 형성한 구동 회로의 접속 방법은 특별히 한정되지 않으며, COG법, 와이어 본딩법, TAB법 등을 이용할 수 있다. 도 14a의 (1)은 COG법에 의해 신호선 구동 회로(4003)를 실장하는 일 예이며, 도 14a의 (2)는 TAB법에 의해 신호선 구동 회로(4003)를 실장하는 일 예이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 포함한다. 도 14b는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010 및 4011) 위에는 절연층(4041, 4020, 4042 및 4021)이 설치되어 있다. 또한, 제1 기판(4001) 위에는 절연층(4043)이 설치되고, 박막 트랜지스터의 게이트 전극층 위에는 절연층(4044) 및 절연층(4045)이 설치되어 있다. 절연층(4020) 위에는 소스 배선(4046)이 설치되어 있고, 절연층(4020) 및 절연층(4041)에 형성된 컨택트 홀을 통하여 박막 트랜지스터(4010)의 소스 전극 또는 드레인 전극에 접속되어 있다.
박막 트랜지스터(4010 및 4011)로서, 실시 형태 1 내지 4에서 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 이용할 수 있다. 본 실시 형태에서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다.
도전층(4040)이 절연층(4021) 위에 설치되어 있는데, 이것은 구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹친다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 설치함으로써, BT 시험 전후의 박막 트랜지스터(4011)의 임계값 전압의 변화량을 저감시킬 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층과 같아도 되고, 상이해도 된다. 도전층(4040)은 제2 게이트 전극층으로서 기능할 수도 있다. 이와 달리, 도전층(4040)의 전위가 GND 또는 0V일 수 있으며, 혹은 도전층(4040)이 플로팅 상태일 수도 있다.
실시 형태 2에서 설명한 공정에 따라 제작한 박막 트랜지스터는, 고순도화된 산화물 반도체층을 포함한다. 구체적으로, 산화물 반도체층의 성막시에 불순물(예를 들면, 수소 원자, H2O 등 수소 원자를 포함하는 화합물, 또는 탄소 원자를 포함하는 화합물)이 혼입되지 않도록, 크라이오 펌프 등에 의한 배기가 수행된다. 또한, 탈수화 또는 탈수소화를 위해서, 성막 후에 산화물 반도체층은 가열 처리된다. 또한, 소위 박막 트랜지스터의 백 채널이 형성되는 영역에 산화물 절연막을 형성하여, 불순물을 산화물 반도체층에서 산화물 절연막으로 이동시킨다.
또한, 채널 형성 영역과 겹치는 위치에 도전층(4040)을 설치함으로써, 박막 트랜지스터는 정전기로부터 차폐된다. 정전기로부터 박막 트랜지스터를 차폐하는 경우, 정전기로 인한 캐리어의 양을 저감시킬 수 있다.
산화물 반도체층이 고순도화되고 정전기로부터 차폐됨으로써, 산화물 반도체층의 캐리어 밀도는 저감된다. 예를 들면, 산화물 반도체층의 캐리어 밀도는 1×1014/cm3이하로 억제할 수 있다. 이와 같이 캐리어 밀도가 억제된 산화물 반도체층을 박막 트랜지스터에 사용함으로써, 트랜지스터는 오프 전류(Ioff)가 작게 될 수 있다. 또한, 오프 전류(Ioff)가 억제된 박막 트랜지스터를 표시 장치에 적용함으로써, 표시 장치는 적은 소비 전력을 가질 수 있다.
액정 소자(4013)에 포함되는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 서로 겹치는 부분이 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 설치되어 있다. 화소 전극층(4030)과 대향 전극층(4031) 사이에 절연층(4032 및 4033)을 개재하여 액정층(4008)을 협지하고 있다.
제1 기판(4001) 및 제2 기판(4006)으로서, 투광성 기판을 사용할 수 있으며, 글래스, 세라믹 또는 플라스틱을 사용할 수 있다. 플라스틱으로서, FRP(fiberglass-reinforced plastics)판, PVF(polyvinyl fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다.
스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상의 스페이서이고, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서 설치되어 있다. 스페이서(4035)로서 구형의 스페이서를 사용할 수도 있다. 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 도전성 입자는 시일재(4005)에 포함된다.
이와 달리, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용할 수도 있다. 블루상은 액정상의 하나이며, 콜레스테릭 액정의 온도를 상승시키면서, 콜레스테릭상에서 등방상으로 전이되기 직전에 발현된다. 블루상은 좁은 온도 범위에서 발현되므로, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 포함하는 액정 조성물을 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 1ｍsec이하의 짧은 응답 속도를 가지고, 광학적 등방성을 가져서, 배향 처리가 불필요하고, 시야각 의존성이 작다.
투과형 액정 표시 장치 이외에, 반투과형 액정 표시 장치에서도 적용할 수 있다.
액정 표시 장치의 예에서는, 기판의 외측 표면(관측자 측)에 편광판을 설치하고, 기판의 내측 표면에 착색층(컬러 필터) 및 표시 소자에 사용하는 전극층을 이 순서로 설치하였지만, 편광판은 기판의 내측 표면에 설치할 수도 있다. 편광판과 착색층의 적층 구조도 본 실시 형태에 한정되지 않고, 편광판 및 착색층의 재료 또는 제작 공정 조건에 따라 적절히 설정할 수도 있다.
박막 트랜지스터(4010 및 4011) 위에는, 보호 절연막으로서 채널 형성 영역을 포함하는 반도체층에 접촉하여 절연층(4041)이 형성되어 있다. 절연층(4041)은, 예를 들면 실시 형태 1 및 2에서 나타낸 절연층(208)과 마찬가지인 재료 및 방법을 사용하여 형성하면 된다. 여기에서는, 절연층(4041)으로서, 실시 형태 1 및 2와 마찬가지로 스퍼터링법에 의해 산화 규소막을 형성한다.
박막 트랜지스터의 표면 요철을 저감시키기 위해서, 절연층(4020) 위에 평탄화 절연막으로서 기능하는 절연층(4021)을 형성한다. 절연층(4021)으로서, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 이러한 유기 재료의 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 이들의 재료로 형성되는 복수의 절연막을 적층시킴으로써, 절연층(4021)을 형성할 수도 있다.
실록산계 수지는 출발 재료로서 실록산계 재료로부터 형성된 Si-O-Si 결합을 가지는 수지이다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기나 아릴기) 또는 플루오로기를 포함할 수도 있다. 유기기는 플루오로기를 포함할 수도 있다.
절연층(4021)의 형성법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터법, SOG법, 스핀 코트, 디프, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구를 이용하여 절연층(4021)을 형성할 수 있다. 절연층(4021)의 소성 공정이 반도체층의 어닐링 단계로서도 기능할 때, 반도체 장치가 효율적으로 제조될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타낸다), 인듐 아연 산화물, 또는 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 화소 전극층(4030) 및 대향 전극층(4031)을 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이것들의 2종 이상의 공중합체 등을 사용하는 것이 가능하다.
각종 신호 및 전위가 FPC(4018)로부터 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급된다
접속 단자 전극(4015)은 액정 소자(4013)에 포함되는 화소 전극층(4030)과 같은 도전막으로부터 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010 및 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로부터 형성되어 있다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통하여 FPC(4018)에 포함되는 단자에 전기적으로 접속되어 있다.
도 14a의 (1), 도 14a의 (2) 및 도 14b는 신호선 구동 회로(4003)를 별도 형성하여 제1 기판(4001) 위에 실장하고 있는 예를 도시하고 있지만, 본 실시 형태가 상기 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장할 수도 있고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장할 수도 있다.
도 23은 본 명세서에 개시하는 제작 방법에 따라 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 형성되는 액정 표시 모듈의 일 예를 도시하고 있다.
도 23은 액정 표시 모듈의 일 예이며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 서로 접합되고, 기판 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 및 착색층(2605)이 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 데에 필요하다. RGB 방식의 경우에는, 빨강, 초록, 및 파랑의 각 색에 대응한 착색층이 각 화소에 설치되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606 및 2607), 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)을 포함한다. 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층은 그 사이에 위상차 판을 개재시켜 적층될 수도 있다.
액정 표시 모듈에는, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric　liquid crystal) 모드 등을 사용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
실시 형태 1 내지 5에 나타내는 표시 장치를 사용하여 상기 액정 표시 장치를 제작함으로써, 게이트 배선이나 소스 배선을, Cu를 포함하는 도전 재료를 사용하여 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 결과적으로, 상기 액정 표시 장치의 고속 동작 및 전력 절약화를 달성할 수 있으므로, 액정 표시 장치는 대형 화면 및 고정밀도 화면을 가질 수 있다.
본 실시 형태는 다른 실시 형태에서 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는, 반도체 장치의 일 실시 형태로서 전자 페이퍼의 일 예를 나타낸다.
실시 형태 1의 박막 트랜지스터는 스위칭 소자와 전기적으로 접속하는 소자에 의해 전자 잉크가 구동되는 전자 페이퍼에 사용할 수도 있다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 동일한 수준의 가독성을 가지며, 다른 표시 장치보다 낮은 소비 전력을 가지며, 얇고 경량으로 제조될 수 있다는 점에서 이점을 가진다.
전기 영동 디스플레이는 다양한 형태를 가질 수 있다. 전기 영동 디스플레이는 용매 또는 용질에 분산된 복수의 마이크로 캡슐을 포함하고, 각각의 마이크로 캡슐은 양으로 대전된 제1 입자와 음으로 대전된 제2 입자를 포함한다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜서, 일방 측에 집합한 입자의 색만을 표시하는 것이다. 제1 입자 및 제2 입자는 각각 염료를 포함하고, 전계없이 이동하지는 않는다. 또한, 제1 입자 및 제2 입자는 상이한 색(무색을 포함한다)을 가진다.
이와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
전술한 마이크로 캡슐을 용매 내에 분산시킨 용액을 전자 잉크라고 부른다. 이러한 전자 잉크는 글래스, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터 또는 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 복수의 전술한 마이크로 캡슐을 2개의 전극 사이에 개재되도록 액티브 매트릭스 기판 위에 적절하게 배치하면, 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가함으로써 표시를 행할 수 있다. 예를 들면, 실시 형태 1에 기술한 박막 트랜지스터를 사용하여 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
마이크로 캡슐 내의 제1 입자 및 제2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센스 재료, 일렉트로크로믹 재료 및 자기 영동 재료로부터 선택된 1종의 재료, 또는 이들 재료의 복합 재료를 사용하여 형성한다.
도 22는 반도체 장치의 일 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치에 사용되는 박막 트랜지스터(581)는 실시 형태 1 및 2에서 나타내는 박막 트랜지스터와 마찬가지로 제작할 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다.
도 22의 전자 페이퍼는 트위스트 볼 표시 방식(twisting ball display system)을 이용한 표시 장치의 일 예이다. 트위스트 볼 표시 방식이란, 각각 백색과 흑색을 가지는 구형 입자를 표시 소자에 사용하는 전극층인 제1 전극층 및 제2 전극층의 사이에 배치하고, 제1 전극층과 제2 전극층 사이에 전위차를 발생시켜, 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 보텀 게이트 구조를 가지는 박막 트랜지스터이며, 반도체층과 접촉하는 절연층(583)으로 덮여 있다. 기판(580) 위에는 절연층(591)이 형성되고, 박막 트랜지스터의 게이트 전극층 위에는 절연층(592) 및 절연층(582)이 형성되고, 절연층(583) 위에는 절연층(597) 및 절연층(598)이 형성된다. 또한, 절연층(583) 위에는 소스 배선(599a) 및 소스 배선(599b)이 형성되어 있고, 절연층(583) 및 절연층(597)에 형성된 컨택트 홀을 통하여 박막 트랜지스터(581)의 소스 전극 또는 드레인 전극에 접속되어 있다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은 절연층(585)에 형성된 개구부를 통해 의해 제1 전극층(587)과 접촉하고, 이에 의해 박막 트랜지스터(581)는 제1 전극층(587)과 전기적으로 접속하고 있다. 제1 전극층(587)과 기판(596) 위에 형성된 제2 전극층(588) 사이에는 구형 입자(589)가 설치되어 있다. 각각의 구형 입자(589)는 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a) 및 백색 영역(590b) 주위에 액체로 채워져 있는 캐비티(594)를 포함한다. 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 22 참조). 제1 전극층(587)이 화소 전극에 상당하고, 제2 전극층(588)이 공통 전극에 상당한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 제2 전극층(588)은 공통 전위선에 전기적으로 접속될 수 있다.
트위스트 볼 대신에, 전기 영동 소자를 사용하는 것도 가능하다. 투명한 액체와, 양으로 대전된 흰 미립자와, 음으로 대전된 검은 미립자를 봉입한 직경 10μm 내지 200μｍ 정도의 마이크로 캡슐을 사용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로 캡슐은, 제1 전극층과 제2 전극층 사이에 전계가 공급되면, 흰 미립자와 검은 미립자가 서로 역방향으로 이동하여, 백색 또는 흑색을 표시할 수 있다. 상기 원리를 이용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는 액정 표시 소자보다 반사율이 높으므로, 보조 라이트가 불필요하고, 소비 전력이 작고, 어둑어둑한 황경에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우라도, 일단 표시한 상을 유지하는 것이 가능하다. 따라서, 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(간단히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 한다)가 떨어져 있는 경우라도, 표시된 상을 저장해 두는 것이 가능하다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
실시 형태 1 내지 3에 나타내는 박막 트랜지스터의 제작 방법을 이용하여 상기 전자 페이퍼의 화소부의 박막 트랜지스터를 제작하는 경우, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
실시 형태 1 내지 5에 나타내는 표시 장치를 사용하여 상기 전자 페이퍼를 제작함으로써, 게이트 배선이나 소스 배선을 Cu를 포함하는 도전 재료로 형성할 수 있으므로, 배선 저항의 증대를 방지할 수 있다. 결과적으로, 상기 전자 페이퍼의 고속화 및 전력 절약화를 도모할 수 있으므로, 전자 페이퍼는 대형 화면 또는 고행상도 화면을 가질 수 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합할 수 있다.
(실시 형태 9)
반도체 장치로서 발광 표시 장치의 일 예를 설명한다. 표시 장치에 포함되는 표시 소자로서, 여기에서는 일렉트로루미네센스를 이용하는 발광 소자를 설명한다. 일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 분류된다. 통상적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합하여, 발광성의 유기 화합물이 여기된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아가고, 이로 인해 발광한다. 이러한 메카니즘에 기인하여, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자 및 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 내에 분산시킨 발광층을 가지며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층 사이에 개재시키고, 또한 그것을 전극으로 사이에 개재시킨 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국지형 발광이다. 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 16은 반도체 장치의 예로서 디지털 시간 계조 방식에 의해 구동될 수 있는 화소 구성의 일 예를 나타낸다.
디지털 시간 계조 방식에 의해 구동될 수 있는 화소의 구성 및 동작에 대해서 설명한다. 여기에서는 하나의 화소가, 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 2개 포함하는 일 예를 설명한다.
화소(6400)는 스위칭용 트랜지스터(6401), 발광 소자 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트가 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 발광 소자 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 발광 소자 구동용 트랜지스터(6402)의 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 발광 소자 구동용 트랜지스터(6402)의 제1 전극이 전원선(6407)에 접속되고, 발광 소자 구동용 트랜지스터(6402)의 제2 전극이 발광 소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))에는 저 전원 전위가 설정되어 있다. 저 전원 전위는, 전원선(6407)에 공급되는 고 전원 전위를 기준으로 하여 고 전원 전위보다 낮다. 예를 들면, GND 및 0V가 저 전원 전위로 설정될 수 있다. 고 전원 전위와 저 전원 전위 간의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려서, 발광 소자(6404)를 발광시킨다. 따라서, 고 전원 전위와 저 전원 전위 간의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
발광 소자 구동용 트랜지스터(6402)의 게이트 용량이 용량 소자(6403)로 사용되는 경우에는 용량 소자(6403)를 생략하는 것도 가능하다. 발광 소자 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성될 수도 있다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 발광 소자 구동용 트랜지스터(6402)의 게이트에는, 발광 소자 구동용 트랜지스터(6402)가 충분히 온 또는 오프되도록 비디오 신호를 입력한다. 즉, 발광 소자 구동용 트랜지스터(6402)는 선형 영역에서 동작하여, 발광 소자 구동용 트랜지스터(6402)의 게이트 전극에는 전원선(6407)의 전압보다도 높은 전압이 인가된다. 신호선(6405)에는, (전원선 전압+발광 소자 구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
디지털 시간 계조 방식 대신 아날로그 계조 방식을 이용할 경우, 신호를 다른 방식으로 입력함으로써, 도 16과 같은 화소 구성을 이용할 수 있다.
아날로그 계조 방식을 이용할 경우, 발광 소자 구동용 트랜지스터(6402)의 게이트에 (발광 소자(6404)의 순방향 전압 + 발광 소자 구동용 트랜지스터(6402)의 Vth)이상의 전압을 인가한다. 발광 소자(6404)의 순방향 전압은, 원하는 휘도가 얻어지는 전압을 말하고, 적어도 순방향 임계값 전압을 포함한다. 발광 소자 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 공급할 수 있다. 발광 소자 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 발광 소자 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 설정한다. 비디오 신호는 아날로그로 신호이므로, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
도 16에 도시되는 화소 구성은, 이에 한정되지 않는다. 예를 들면, 도 16에 도시되는 화소는 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 더 포함할 수 있다.
다음으로, 발광 소자의 구성에 대해서, 도 17a 내지 도 17c를 참조하여 설명한다. 여기에서는, n채널 구동 TFT를 예로 들어, 화소의 단면 구조에 대해서 설명한다. 도 17a 내지 도 17c의 반도체 장치에 사용되는 발광 소자 구동용 TFT(7001, 7011, 7021)는, 실시 형태 1 및 실시 형태 2에서 설명된 박막 트랜지스터와 유사한 방식으로 제조될 수 있고, 각각 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광 소자로부터 방출되는 광을 취출하기 위해서, 양극 및 음극 중 적어도 하나는 광을 투과시킬 필요가 있다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고 있다. 기판과는 역측의 면으로부터 광을 취출하는 상면 사출이나, 기판측의 면으로부터 광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 광을 취출하는 양면 사출 구조의 발광 소자가 있다. 화소 구성은 이들 사출 구조의 발광 소자에 적용할 수 있다.
하면 사출 구조의 발광 소자에 대해서 도 17a를 참조하여 설명한다.
도 17a는, 발광 소자 구동용 TFT(7011)가 n채널 TFT로, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측으로 사출되는 경우의, 화소의 단면도를 도시한다. 도 17a에서는, 발광 소자 구동용 TFT(7011)에 전기적으로 접속된 투광성 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되어 있고, 음극(7013) 위에 EL층(7014), 양극(7015)이 순서대로 적층되어 있다. 또한, 기판 위에는 절연층(7031)이 형성되어 있고, 발광 소자 구동용 TFT(7011)의 게이트 전극층 위에는 절연층(7032) 및 절연층(7036)이 형성되어 있고, 발광 소자 구동용 TFT(7011)의 소스 전극층 및 드레인 전극층 위에는 절연층(7037, 7038, 7039)이 형성되어 있다. 절연층(7038) 위에는 소스 배선(7018a) 및 소스 배선(7018b)이 형성되어 있고, 절연층(7037) 및 절연층(7038)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7011)의 소스 전극층에 접속되어 있다. 투광성 도전막(7017)은, 절연층(7037, 7038, 7039)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7011)의 드레인 전극층에 전기적으로 접속되어 있다.
투광성 도전막(7017)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 함), 인듐 아연 산화물 또는 산화 규소를 첨가한 인듐 주석 산화물의 막과 같은 투광성 도전막을 사용할 수 있다.
음극(7013)은 다양한 재료를 사용하여 형성될 수 있지만, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등), Yb나 Er 등의 희토류 금속 등이 바람직하다. 도 17a에서는, 음극(7013)의 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm정도)로 한다. 예를 들면, 20nm의 막 두께를 갖는 알루미늄막을, 음극(7013)으로서 사용한다.
투광성 도전막과 알루미늄막을 적층하고, 선택적으로 에칭하여 투광성 도전막(7017)과 음극(7013)을 형성해도 되고, 이 경우에, 동일한 마스크를 사용하여 에칭할 수 있어, 바람직하다.
음극(7013)의 주연부를 격벽(7019)으로 덮는다. 격벽(7019)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7019)은 특히 감광성 수지 재료를 사용하여, 음극(7013) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖게 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7019)으로서 감광성 수지 재료를 사용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
음극(7013) 및 격벽(7019) 위에 형성하는 EL층(7014)은, 단수의 층으로 형성되거나, 복수의 층이 적층되도록 형성될 수도 있다. EL층(7014)이 복수의 층으로 형성되어 있는 경우, 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 이들 층 모두를 설치할 필요는 없다.
상기 적층 순서에 한정되지 않고, 음극(7013) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층해도 된다. 그러나, 소비 전력을 비교할 경우, 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순서로 적층하는 편이 소비 전력이 적으므로 바람직하다.
EL층(7014) 위에 형성하는 양극(7015)으로서는, 다양한 재료를 사용할 수 있지만, 일함수가 큰 재료, 예를 들면, 질화 티타늄, ZrN, Ti, W, Ni, Pt 또는 Cr 또는, ITO, IZO(산화 인듐 산화 아연), 또는 ZnO 등의 투광성 도전성 재료가 바람직하다. 또한, 양극(7015) 위에 차폐막(7016)으로서는, 예를 들면 광을 차광하는 금속, 광을 반사하는 금속 등을 사용한다. 본 실시 형태에서는, 양극(7015)으로서 ITO막을 사용하고, 차폐막(7016)으로서 Ti막을 사용한다.
음극(7013) 및 양극(7015)으로, EL층(7014)을 사이에 끼고 있는 영역이 발광 소자(7012)에 대응한다. 도 17a에 도시된 소자 구조의 경우, 발광 소자(7012)로부터 방출되는 광은, 화살표로 도시한 바와 같이 음극(7013) 측으로 사출된다.
도 17a에서는 게이트 전극층으로서 투광성 도전막을 사용하는 예를 도시하고 있고, 발광 소자(7012)로부터 방출되는 광은, 컬러 필터층(7033)을 통해서 사출된다.
컬러 필터층(7033)은 잉크젯법 등의 액적 토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 형성된다.
컬러 필터층(7033)은 오버코트층(7034)으로 덮여지고, 보호 절연층(7035)으로도 덮여진다. 또한, 도 17a에서는 오버코트층(7034)이 얇은 두께로 도시되지만, 오버코트층(7034)은, 컬러 필터층(7033)에 기인하는 요철을 평탄화하는 기능을 갖고 있다.
또한, 보호 절연층(7035), 오버코트층(7034) 및 절연층(7037, 7038, 7039)에 형성되고, 드레인 전극층에 도달하는 컨택트 홀은, 격벽(7019)과 겹치는 위치에 배치된다. 도 17a에서는, 드레인 전극층(7030)에 도달하는 컨택트 홀과, 격벽(7019)을 서로 겹쳐서, 개구율의 향상을 도모할 수 있다.
다음에, 양면 사출 구조의 발광 소자에 대해서, 도 17b를 참조하여 설명한다.
도 17b에서는, 발광 소자 구동용 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고 있고, 음극(7023) 위에 EL층(7024) 및 양극(7025)이 순서대로 적층되어 있다. 또한, 기판 위에는 절연층(7041)이 형성되어 있고, 발광 소자 구동용 TFT(7021)의 게이트 전극층 위에는 절연층(7042) 및 절연층(7046)이 형성되어 있고, 발광 소자 구동용 TFT(7021)의 소스 전극층 및 드레인 전극층 위에는 절연층(7047, 7048, 7049)이 형성된다. 절연층(7048) 위에는 소스 배선(7028a) 및 소스 배선(7028b)이 형성되어 있고, 절연층(7047) 및 절연층(7048)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7021)의 소스 전극층에 접속되어 있다. 투광성 도전막(7027)은 절연층(7047, 7048, 7049)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7021)의 드레인 전극층에 전기적으로 접속되어 있다.
투광성 도전막(7027)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전막을 사용할 수 있다.
음극(7023)은 다양한 재료를 사용하여 형성될 수 있지만, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, Mg, Ca 또는 Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등)，Yb나 Er 등의 희토류 금속 등이 바람직하다. 본 실시 형태에서는, 음극(7023)의 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들면 20nm의 막 두께를 갖는 알루미늄막을, 음극(7023)으로서 사용한다.
또한, 투광성 도전막과 알루미늄막을 적층 성막한 후, 선택적으로 에칭하여 투광성 도전막(7027)과 음극(7023)을 형성해도 되고, 이 경우에, 동일한 마스크를 사용하여 에칭할 수 있어, 바람직하다.
음극(7023)의 주연부를 격벽(7029)으로 덮는다. 격벽(7029)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7029)은, 특히 감광성 수지 재료를 사용하여, 음극(7023) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7029)으로서 감광성 수지 재료를 사용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
음극(7023) 및 격벽(7029) 위에 형성하는 EL층(7024)은, 단수의 층으로 형성되거나 복수의 층이 적층되도록 형성될 수도 있다. EL층(7024)이 복수의 층으로 구성되어 있는 경우, 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순서로 적층한다. 이들 층 모두를 설치할 필요는 없다.
상기 적층 순서에 한정되지 않고, 음극(7023) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층 및 전자 주입층의 순서로 적층해도 된다. 그러나, 소비 전력을 비교할 경우, 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순서로 적층하는 편이 소비 전력이 적으므로 바람직하다.
또한，EL층(7024) 위에 형성하는 양극(7025)으로서는, 다양한 재료를 사용할 수 있지만, 일함수가 큰 재료, 예를 들면, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 본 실시 형태에서는, 양극(7025)으로서 산화 규소를 포함하는 ITO막을 사용한다.
음극(7023) 및 양극(7025)으로, EL층(7024)을 사이에 끼고 있는 영역이 발광 소자(7022)에 대응한다. 도 17b에 도시된 소자 구조의 경우, 발광 소자(7022)로부터 발출되는 광은, 화살표로 도시한 바와 같이 양극(7025) 측과 음극(7023) 측의 양방으로 사출된다.
도 17b에서는 게이트 전극층으로서 투광성 도전막을 사용하는 예를 도시하고 있고, 발광 소자(7022)로부터 음극(7023) 측으로 방출되는 광은, 컬러 필터층(7043)을 통해서 사출된다.
컬러 필터층(7043)은 잉크젯법 등의 액적 토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 형성된다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮여지고, 보호 절연층(7045)으로도 덮여진다.
보호 절연층(7045), 오버코트층(7044) 및 절연층(7047, 7048, 7049)에 형성되고, 드레인 전극층에 도달하는 컨택트 홀은, 격벽(7029)과 겹치는 위치에 배치된다. 드레인 전극층에 도달하는 컨택트 홀과, 격벽(7029)을 서로 겹쳐서, 양극(7025) 측의 개구율과 음극(7023) 측의 개구율을 거의 동일하게 할 수 있다.
보호 절연층(7045) 및 절연층(7042)에 형성되고, 투광성 도전막(7027)에 도달하는 컨택트 홀은, 격벽(7029)과 겹치는 위치에 배치된다.
양면 사출 구조의 발광 소자를 사용하여, 양 표시면에 풀 컬러 표시를 행하는 경우, 양극(7025) 측으로부터의 광은 컬러 필터층(7043)을 통과하지 않으므로, 별도 컬러 필터층을 구비한 밀봉 기판을 양극(7025) 위에 설치하는 것이 바람직하다.
다음에, 상면 사출 구조의 발광 소자에 대해서, 도 17c를 참조하여 설명한다.
도 17c는, 발광 소자 구동용 TFT(7001)가 n채널 TFT로, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 사출되는 경우의, 화소의 단면도를 도시한다. 도 17c에서는, 발광 소자 구동용 TFT(7001)에 전기적으로 접속된 발광 소자(7002)의 음극(7003)이 형성되고 있고, 음극(7003) 위에 EL층(7004), 양극(7005)이 순서대로 적층되어 있다. 또한, 기판 위에는 절연층(7051)이 형성되어 발광 소자 구동용 TFT(7001)의 게이트 전극층 위에는 절연층(7052) 및 절연층(7056)이 형성되어 있고, 발광 소자 구동용 TFT(7001)의 소스 전극층 및 드레인 전극층 위에는 절연층(7057, 7058, 7059)이 형성되어 있다. 절연층(7058) 위에는 소스 배선(7008a) 및 소스 배선(7008b)이 형성되어 있고, 절연층(7057) 및 절연층(7058)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7001)의 소스 전극층에 접속되어 있다. 음극(7003)은, 절연층(7057, 7058, 7059)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7001)의 드레인 전극층에 전기적으로 접속되어 있다.
음극(7003)은 다양한 재료를 사용하여 형성될 수 있지만, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, Mg, Ca 또는 Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등), Yb나 Er 등의 희토류 금속 등이 바람직하다.
음극(7003)의 주연부를 격벽(7009)으로 덮는다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7009)은 특히 감광성 수지 재료를 사용하여, 음극(7003) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖게 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성 수지 재료를 사용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
음극(7003) 및 격벽(7009) 위에 형성하는 EL층(7004)은, 단수의 층으로 형성되거나, 복수의 층이 적층되도록 형성될 수도 있다. EL층(7004)이 복수의 층으로 형성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순서로 적층한다. 이들 층 모두를 설치할 필요는 없다.
상기 적층 순서에 한정되지 않고, 음극(7003) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층 및 전자 주입층의 순서로 적층해도 된다. 상기 순서로 적층 하는 경우에, 음극(7003)은 양극으로서 기능하게 된다.
도 17c에서는 Ti막, 알루미늄막, Ti막의 순서로 적층한 적층막 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하고, 그 위에 Mg:Ag 합금 박막과 ITO막의 적층을 형성한다.
그러나, 소비 전력을 비교할 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순서로 적층하는 편이 소비 전력이 적으므로 바람직하다.
양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들면 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전막을 사용해도 된다.
음극(7003) 및 양극(7005)으로 EL층(7004)을 사이에 끼고 있는 영역이 발광 소자(7002)에 대응한다. 도 17c에 도시된 화소의 경우, 발광 소자(7002)로부터 방출되는 광은, 화살표로 도시한 바와 같이 양극(7005) 측으로 사출된다.
도 17c에 있어서, 발광 소자 구동용 TFT(7001)의 드레인 전극층은, 절연층(7057, 7058, 7059)에 형성된 컨택트 홀을 통해서 음극(7003)에 전기적으로 접속한다. 평탄화 절연층(7053)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 수지 재료를 사용할 수 있다. 이러한 수지 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(포스포실리게이트글라스), BPSG(보로포스포실리게이트글라스) 등을 사용할 수 있다. 이들 재료를 사용하여 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층(7053)을 형성해도 된다. 평탄화 절연층(7053)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터법, SOG법, 스핀 코트, 디프, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터 또는 나이프 코터 등을 이용할 수 있다.
음극(7003)과, 인접하는 화소의 음극을 절연시키기 위해서 격벽(7009)을 설치한다. 격벽(7009)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7009)은, 특히 감광성 수지 재료를 사용하여, 음극(7003) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖게 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성 수지 재료를 사용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
도 17c의 구조에서, 풀 컬러 표시를 행할 경우, 예를 들면 발광 소자(7002)로서 녹색 발광 소자로 하고, 인접하는 한쪽의 발광 소자를 적색 발광 소자로 하고, 다른 한쪽의 발광 소자를 청색 발광 소자로 한다. 다르게는, 3종류의 발광 소자뿐만 아니라 백색 소자를 더한 4종류의 발광 소자로 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조해도 된다.
도 17c의 구조에서, 배치하는 복수의 발광 소자를 모두 백색 발광 소자로서, 발광 소자(7002) 위에 컬러 필터 등을 갖는 밀봉 기판을 배치하는 구성으로 하여, 풀 컬러 표시를 행할 수 있는 발광 표시 장치를 제조해도 된다. 백색 등의 단색의 발광을 나타내는 재료를 형성하여, 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 행할 수 있다.
물론 단색 발광의 표시를 행해도 된다. 예를 들면, 백색 발광을 사용하여 조명 장치를 형성하거나, 단색 발광을 사용하여 에리어 컬러 발광 장치를 형성해도 된다.
필요하면, 원형 편광판을 포함하는 편광 필름 등의 광학 필름을 설치해도 된다.
여기서는, 발광 소자로서 유기 EL 소자에 대해서 설명했지만, 발광 소자로서 무기 EL 소자를 설치하는 것도 가능하다.
발광 소자의 구동을 제어하는 박막 트랜지스터(발광 소자 구동용 TFT)가 발광 소자에 전기적으로 접속되어 있는 예를 설명하였지만, 발광 소자 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성이 채용될 수도 있다.
또한, 발광 소자, 및 격벽을 설치하지 않는 구성이면 액정 표시 장치에도 적용할 수 있다. 액정 표시 장치의 경우에 대해서 도 37에 도시한다.
발광 소자 구동용 TFT(7061)가 n채널 TFT인 경우에 대해서 설명한다. 도 37에서는, 발광 소자 구동용 TFT(7061)에 전기적으로 접속된 투광성 도전막(7067)이 설치된다. 또한, 기판 위에는 절연층(7071)이 형성되어 있고, 발광 소자 구동용 TFT(7061)의 게이트 전극층 위에는 절연층(7072) 및 절연층(7076)이 형성되어 있고, 발광 소자 구동용 TFT(7061)의 소스 전극층 및 드레인 전극층 위에는 절연층(7077, 7078, 7079)이 형성되어 있다. 절연층(7077 및 7078) 위에는 소스 배선(7068a) 및 소스 배선(7068b)이 형성되어 있고, 절연층(7077) 및 절연층(7078)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7061)의 소스 전극층에 접속되어 있다. 투광성 도전막(7067)은 절연층(7077, 7078, 7079)에 형성된 컨택트 홀을 통해서 발광 소자 구동용 TFT(7061)의 드레인 전극층에 전기적으로 접속되어 있다.
투광성 도전막(7067)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전막을 사용할 수 있다.
도 37에서, 백라이트 등으로부터 방출되는 광은, 컬러 필터층(7063)을 통해 사출된다. 컬러 필터층(7063)은 잉크젯법 등의 액적 토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 형성된다.
컬러 필터층(7063)은 오버코트층(7064)으로 덮여지고, 보호 절연층(7065)으로도 덮여진다. 도 37에서는 오버코트층(7064)이 얇은 두께로 도시되지만, 오버코트층(7064)은 컬러 필터층(7063)에 기인하는 요철을 평탄화하는 기능을 갖고 있다.
투광성 도전막(7067) 위에 액정층을 설치하는 구조를, 액정 표시 장치에 적용할 수 있다.
다음에, 반도체 장치의 일 실시 형태인, 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 15a 및 도15b를 참조하여 설명한다. 도 15a는 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제1 기판과 제2 기판 사이에 시일재로 밀봉한, 패널의 평면도이다. 도 15b는, 도 15a의 선 H-I를 따라 취해진 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a) 및 주사선 구동 회로(4504b)를 둘러싸도록, 시일재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에는 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제1 기판(4501), 시일재(4505) 및 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 표시 장치가 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 각각 복수의 박막 트랜지스터를 갖고 있고, 도 15b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다. 박막 트랜지스터(4509, 4510) 위에는 절연층(4541, 4542, 4543)이 설치되어 있다. 박막 트랜지스터(4510) 위에는 절연층(4544)이 설치되어 있다. 또한, 제1 기판(4501) 위에는 절연층(4545)이 설치되어 있고, 박막 트랜지스터의 게이트 전극층 위에는 절연층(4546), 절연층(4547)이 설치되어 있다. 절연층(4542) 위에는 소스 배선(4548)이 설치되어 있고, 절연층(4541) 및 절연층(4542)에 형성된 컨택트 홀을 통해서, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 접속되어 있다.
박막 트랜지스터(4509, 4510)로서는, 실시 형태 1 내지 실시 형태 3 중 어느 하나에서 설명된 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 채용할 수 있다. 본 실시 형태에서는, 박막 트랜지스터(4509, 4510)가 n채널 박막 트랜지스터이다.
절연층(4543) 위에는, 구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치도록 도전층(4540)이 설치되어 있다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 설치하는 경우, BT시험 전후에 있어서의 박막 트랜지스터(4509)의 임계 전압의 변화량을 저감시킬 수 있다. 도전층(4540)은, 전위가 박막 트랜지스터(4509)의 게이트 전극층의 전위와 동일하거나 또는 상이해도 되며, 제2 게이트 전극층으로서 기능할 수도 있다. 도전층(4540)의 전위가 GND 또는 0V, 혹은 플로팅 상태이어도 된다.
박막 트랜지스터(4509)는, 보호 절연막으로서 채널 형성 영역을 포함하는 반도체층과 접촉하여 절연층(4541)이 형성되어 있다. 절연층(4541)은 실시 형태 1에서 설명된 절연층(208)과 마찬가지인 재료 및 방법으로 형성하면 된다. 또한, 박막 트랜지스터의 표면 거칠기를 저감시키기 위해, 박막 트랜지스터(4510)는 평탄화 절연막으로서 기능하는 절연층(4544)으로 덮여진다. 여기에서는, 절연층(4541)으로서, 실시 형태 1에서 설명된 절연층(208)과 유사한 방식으로 스퍼터법에 의해 산화 규소막을 형성한다.
또한, 평탄화 절연막으로서 절연층(4544)을 형성한다. 절연층(4544)으로서는, 실시 형태 7에서 설명된 절연층(4021)과 마찬가지인 재료 및 방법으로 형성하면 된다. 여기에서는, 평탄화 절연층의 역할을 하는 절연층(4544)으로서 아크릴을 사용한다.
도면부호 4511은 발광 소자를 나타내고, 발광 소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되어 있다. 발광 소자(4511)의 구성은, 제1 전극층(4517), 전계 발광층(4512) 및 제2 전극층(4513)의 적층 구조인 구성에 한정되지 않는다. 발광 소자(4511)로부터 취출하는 광의 방향 등에 따라서, 발광 소자(4511)의 구성은 적절히 변경될 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성된다. 특히 격벽(4520)은 감광성 재료를 사용하여, 제1 전극층(4517) 위에 개구부를 가지도록 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면으로 형성되도록 하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 형성되거나 또는 복수의 층이 적층되도록 형성될 수도 있다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등을 형성할 수 있다.
신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 공급되는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되고 있다.
접속 단자 전극(4515)이, 발광 소자(4511)에 포함되는 제1 전극층(4517)과 동일한 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)에 포함되는 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
접속 단자 전극(4515)은 이방성 도전막(4519)을 통하여 FPC(4518a)의 단자에 전기적으로 접속된다.
광이 발광 소자(4511)로부터의 취출되는 방향에 위치하는 제2 기판은 투광성일 필요가 있다. 그 경우에는, 글래스판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성 재료를 사용한다.
충전재(4507)로서는 질소나 아르곤과 같은 불활성 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있다. 예를 들어, 폴리비닐 클로라이드(PVC), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, 폴리비닐 브티랄(PVB) 또는 에틸렌비닐 아세테이트(EVA)를 사용할 수 있다. 예를 들면, 충전재로서 질소를 사용할 수 있다.
필요하면, 발광 소자의 사출면에 편광판, 원 편광판(타원 편광판 포함), 위상차판(λ/4판, λ/2판) 또는 컬러 필터와 같은 광학 필름을 적절히 설치할 수 있다. 또한, 편광판 또는 원 편광판에 반사 방지막을 설치할 수 있다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 사물의 반사를 저감시킬 수 있는 안티-글레어 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로로서 장착될 수 있다. 대안적으로, 신호선 구동 회로만, 혹은 그 일부만, 또는 주사선 구동 회로만, 혹은 그 일부만을 별도로 형성하여 장착할 수 있다. 본 실시 형태는 도 15a 및 도 15b에 예시된 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
실시 형태 1 내지 실시 형태 5에 개시된 표시 장치를 사용하여 상기 발광 표시 장치를 제작함으로써, 게이트 배선이나 소스 배선이, Cu를 포함하는 도전 재료를 사용하여 형성될 수 있고, 이에 따라 배선 저항의 증대를 방지할 수 있다. 이에 따라, 상기 발광 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 발광 표시 장치는 대화면 또는 고정밀 화면을 가질 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 임의의 구성과 적절히 조합할 수 있다.
(실시 형태 10)
본 명세서에 개시하는 반도체 장치는 전자 페이퍼에 적용할 수 있다. 전자 페이퍼는 이들 페이퍼가 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용하는 것이 가능하다. 예를 들면, 전자 페이퍼는, 전자 서적 리더(전자북 리더), 포스터, 전철과 같은 교통기관의 차내 광고 또는 신용카드와 같은 각종 카드에 있어서의 표시에 적용할 수 있다. 이러한 전자 기기의 일 예를 도 24a, 도 24b 및 도 25에 나타낸다.
도 24a는, 전자 페이퍼를 사용하는 포스터(2631)를 도시하고 있다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 수작업으로 행해지지만, 전자 페이퍼를 사용하면, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고 안정된 화상을 얻을 수 있다. 포스터는 무선으로 정보를 송수신할 수 있는 구성을 가질 수 있음을 인식해야 한다.
실시 형태 1 내지 실시 형태 5에 개시된 표시 장치를 사용하여 포스터(2631)를 제작함으로써, 게이트 배선이나 소스 배선이, Cu를 포함하는 도전 재료를 사용하여 형성될 수 있고, 이에 따라 배선 저항의 증대를 방지할 수 있다. 이에 따라, 상기 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 포스터(2631)는 대화면 또는 고정밀 화면을 가질 수 있다.
또한, 도 24b는, 전철과 같은 교통기관의 차내 광고(2632)를 도시하고 있다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 수작업으로 행해지지만, 전자 페이퍼를 사용하면 수작업을 많이 들이지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고 안정된 화상을 얻을 수 있다. 차내 광고는 무선으로 정보를 송수신할 수 있는 구성을 가질 수 있음을 인식해야 한다.
실시 형태 1 내지 실시 형태 5에 개시된 표시 장치를 사용하여 차내 광고(2632)를 제작함으로써, 게이트 배선이나 소스 배선이, Cu를 포함하는 도전 재료를 사용하여 형성될 수 있고, 이에 따라 배선 저항의 증대를 방지할 수 있다. 이에 따라, 상기 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 차내 광고(2632)는 대화면 또는 고정밀 화면을 가질 수 있다.
도 25는, 전자 서적 리더의 일 예를 도시하고 있다. 예를 들면, 전자 서적 리더(2700)는, 하우징(2701) 및 하우징(2703)의 2개의 하우징을 포함한다. 하우징(2701) 및 하우징(2703)이 축부(2711)와 일체로 되어, 전자 서적 리더(2700)가 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 전자 서적 리더(2700)는 종이 서적과 같이 동작할 수 있다.
표시부(2705) 및 표시부(2707)는 각각, 하우징(2701) 및 하우징(2703)에 조립된다. 표시부(2705) 및 표시부(2707)는 하나의 화상을 표시할 수도 다른 화상을 표시할 수도 있다. 표시부(2705) 및 표시부(2707)가 다른 화면을 표시하는 경우, 예를 들면 우측의 표시부(도 25에서는 표시부(2705))에 문장을 표시할 수 있고, 좌측의 표시부(도 25에서는 표시부(2707))에 도표를 표시할 수 있다.
도 25는, 하우징(2701)에 조작부 등이 제공되는 예를 도시하고 있다. 예를 들면, 하우징(2701)에는, 전원(2721), 조작 키(2723), 스피커(2725) 등이 제공된다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 표시부가 제공되는 하우징의 표면에 키보드, 포인팅 디바이스 등이 제공될 수 있음을 인식해야 한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공될 수 있다. 또한, 전자 서적 리더(2700)는 전자 사전으로서의 기능을 가질 수도 있다.
전자 서적 리더(2700)는 무선으로 정보를 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해서, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드 받을 수 있다.
(실시 형태 11)
본 명세서에 개시하는 반도체 장치는 다양한 전자 기기(오락 기기도 포함)에 적용할 수 있다. 전자 기기의 예에는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 및 디지털 비디오 카메라와 같은 카메라, 디지털 포토프레임, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치, 파친코와 같은 대형 게임기 등이 포함된다.
도 26a는, 텔레비전 장치의 일 예를 도시하고 있다. 텔레비전 장치(9600)에서는, 하우징(9601)에 표시부(9603)가 조립되어 있다. 영상이 표시부(9603) 위에 표시될 수 있다. 여기서는, 스탠드(9605)에 의해 하우징(9601)이 지지된다.
텔레비전 장치(9600)는, 하우징(9601)의 조작 스위치나 별개의 리모콘 조작기(9610)로 작동될 수 있다. 리모콘 조작기(9610)의 조작 키(9609)에 의해, 채널 및 음량이 제어되어, 표시부(9603)에 표시되는 영상을 제어할 수 있다. 또한, 리모콘 조작기(9610)에는 상기 리모콘 조작기(9610)로부터 출력되는 정보를 표시하는 표시부(9607)가 제공될 수 있다.
텔레비전 장치(9600)에는 수신기, 모뎀 등이 제공됨을 인식해야 한다. 수신기에 의해, 일반 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전 장치(9600)가 모뎀을 개재하여 유선 또는 무선에 의한 통신 네트워크에 접속되는 경우, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자 끼리 등)의 정보 통신을 행할 수 있다.
실시 형태 1 내지 실시 형태 5에 개시된 표시 장치를 사용하여 텔레비전 장치(9600)를 제작함으로써, 게이트 배선이나 소스 배선이, Cu를 포함하는 도전 재료를 사용하여 형성될 수 있고, 이에 따라 배선 저항의 증대를 방지할 수 있다. 이에 따라, 상기 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 텔레비전 장치(9600)는 대화면 또는 고정밀 화면을 가질 수 있다.
도 26b는, 디지털 포토프레임의 일 예를 도시하고 있다. 예를 들면, 디지털 포토프레임(9700)에 있어서, 하우징(9701)에 표시부(9703)가 조립된다. 표시부(9703) 위에는 각종 화상이 표시될 수 있다. 예를 들면, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시켜, 디지털 포토프레임이 통상적인 사진 액자와 같은 기능을 할 수 있다.
디지털 포토프레임(9700)에는, 조작부, 외부 접속부(USB 단자 또는 USB 케이블과 같은 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공됨을 인식해야 한다. 이들 구성요소가 표시부와 동일면에 제공될 수도 있지만, 디지털 포토프레임(9700)의 설계의 관점에서, 이들을 측면이나 이면에 제공하는 것이 바람직하다. 예를 들면, 디지털 포토프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하고, 이에 따라 화상 데이터를 다운로드하여, 표시부(9703)에 표시할 수 있다.
디지털 포토프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해서, 원하는 화상 데이터를 다운로드하여 표시할 수 있다.
도 27a는 하우징(9881)과 하우징(9891)의 2개의 하우징을 포함하는 휴대용 오락 기기를 나타낸다. 하우징(9881)과 하우징(9891)은 연결부(9893)에 의해 개폐 가능하게 연결되어 있다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 조립된다. 또한, 도 27a에 도시하는 휴대용 오락 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단[조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 구비함), 및 마이크로폰(9889)] 등을 포함한다. 물론, 휴대용 오락 기기의 구성은 상술한 것에 한정되지 않으며, 적어도 본 명세서에 개시하는 반도체 장치가 제공된 다른 구성도 채용될 수 있다. 휴대용 오락 기기는 적절하게 다른 부속 설비를 포함할 수 있다. 도 27a에 도시하는 휴대용 오락 기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 읽어들여 이를 표시부에 표시하는 기능, 및 다른 휴대용 오락 기기와 무선 통신에 의해 정보를 공유하는 기능을 갖는다. 도 27a에 도시하는 휴대용 오락 기기는 전술한 것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 27b는 대형 오락 기기인 슬롯 머신의 일 예를 도시하고 있다. 슬롯 머신(9900)은, 하우징(9901)에 표시부(9903)가 조립되어 있다. 또한, 슬롯 머신(9900)은, 시작 레버 또는 정지 스위치와 같은 조작 수단, 코인 투입구, 스피커 등을 포함한다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않으며, 적어도 본 명세서에 개시하는 반도체 장치가 제공되는 다른 구성이 채용될 수도 있다. 슬롯 머신(9900)은 부속 설비를 적절히 포함할 수 있다.
도 28a는 휴대용 컴퓨터의 일 예를 도시하는 사시도이다.
도 28a의 휴대용 컴퓨터에서는, 상부 하우징(9301)과 하부 하우징(9302)을 접속시키는 힌지 유닛을 폐쇄함으로써, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)을 서로 겹친 상태로 할 수 있다. 도 28a의 휴대용 컴퓨터는 운반이 용이할 수 있고, 키보드를 사용하여 입력하는 경우에는, 힌지 유닛을 개방 상태로 하여, 사용자가 표시부(9303)를 보고 입력할 수 있다.
하부 하우징(9302)은 키보드(9304) 이외에, 입력이 행해질 수 있는 포인팅 디바이스(9306)를 포함한다. 또한, 표시부(9303)가 터치 입력 패널인 경우에, 표시부의 일부를 접촉함으로써 입력이 행해질 수 있다. 하부 하우징(9302)은 CPU나 하드 디스크와 같은 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 USB의 통신 규격에 준거한 통신 케이블과 같은 다른 기기가 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은 상부 하우징(9301) 내부에 슬라이드 시켜서 수납 가능한 표시부(9307)를 더 포함한다. 따라서, 넓은 표시 화면을 실현할 수 있다. 또한, 사용자가 수납 가능한 표시부(9307)의 화면의 방향을 조절할 수 있다. 수납 가능한 표시부(9307)가 터치 입력 패널인 경우에, 수납 가능한 표시부의 일부에 접촉함으로써 입력을 행할 수 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자와 같은 발광 표시 패널 등의 영상 표시 장치를 사용하여 형성된다.
또한, 수신기 등이 제공될 수 있는 도 28a의 휴대용 컴퓨터는 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유닛을 폐쇄 상태로 유지하면서, 표시부(9307)를 슬라이드 시켜서 표시부(9307)의 화면 전체를 노출시키고, 화면 각도를 조절하여, 사용자가 텔레비전 방송을 시청할 수도 있다. 이 경우에는, 힌지 유닛은 개방되지 않고, 표시부(9303)에 표시가 행해지지 않는다. 또한, 텔레비전 방송을 표시하는 회로만의 기동이 행해진다. 따라서, 소비 전력을 최소화할 수 있어, 배터리 용량이 한정되어 있는 휴대용 컴퓨터에 있어서 유용하다.
도 28b는, 손목 시계와 같이 사용자의 팔에 장착 가능한 휴대 전화의 일 예를 도시하는 사시도이다.
상기 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체, 본체를 팔에 장착하기 위한 밴드부(9204), 팔에 대한 밴드부의 고정 상태를 조절하는 조절부(9205), 표시부(9201), 스피커(9207) 및 마이크(9208)로 형성된다.
또한, 본체는 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 전원 입력 스위치, 표시 전환 스위치, 촬상 개시 지시 스위치 등으로의 작용 외에, 예를 들면 스위치를 누르면 인터넷용 프로그램이 기동되는 스위치로서 작용하며, 각각의 기능에 대응하도록 사용될 수 있다.
상기 휴대 전화의 입력은, 표시부(9201)에 손가락이나 입력 펜으로의 접촉, 조작 스위치(9203)의 조작, 또는 마이크(9208)로의 음성 입력에 의해 행해진다. 도 28b에는, 표시부(9201)에 표시된 표시 버튼(9202)이 도시되어 있음을 인식해야 한다. 표시 버튼(9202)에 손가락 등을 접촉함으로써 입력을 행할 수 있다.
또한, 본체는 카메라 렌즈를 통과하여 형성되는 피사체상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 설치하지 않아도 된다는 점을 인식해야 한다.
도 28b에 도시하는 휴대 전화는, 텔레비전 방송의 수신기 등을 구비하여, 텔레비전 방송을 수신함으로써 영상을 표시부(9201)에 표시할 수 있다. 또한, 도 28b에 도시하는 휴대 전화는, 메모리와 같은 기억 장치 등을 구비하여, 텔레비전 방송을 메모리에 녹화할 수 있다. 도 28b에 도시하는 휴대 전화는, GPS와 같은 위치 정보를 수집하는 기능을 가질 수도 있다.
액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자와 같은 발광 표시 패널 등의 영상 표시 장치가 표시부(9201)로서 사용된다. 도 28b에 도시하는 휴대 전화는, 소형, 경량이고, 그 배터리 용량이 한정되어 있다. 따라서, 표시부(9201)에 사용하는 표시 장치로서는, 저소비 전력으로 구동할 수 있는 패널을 사용하는 것이 바람직하다.
도 28b는 팔에 장착하는 전자 기기를 도시하고 있지만, 본 실시 형태는 휴대할 수 있는 형상을 갖고 있는 한 이에 한정되지 않음을 인식해야 한다.
(실시 형태 12)
본 실시 형태에서는, 반도체 장치의 일 형태로서 실시 형태 1에서 개시된 박막 트랜지스터를 포함하는 표시 장치의 예를 도 29, 도 30, 도 31 및 도 32를 참조하여 설명한다. 본 실시 형태에서, 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도 29, 도 30, 도 31 및 도 32를 참조하여 설명한다. 도 29, 도 30, 도 31 및 도 32에 도시된 액정 표시 장치에 사용되는 TFT(628) 및 TFT(629)에, 실시 형태 1 및 실시 형태 2에서 개시된 박막 트랜지스터를 적용할 수 있고, TFT(628) 및 TFT(629)는, 실시 형태 2에 개시된 공정과 유사한 공정을 통해서 제작할 수 있고, 높은 전기 특성 및 높은 신뢰성을 가질 수 있다. TFT(628) 및 TFT(629)는 각각, 산화물 반도체층을 채널 형성 영역으로서 포함하는 박막 트랜지스터이다. 박막 트랜지스터의 일 예로서 도 1a 및 도 1b에 도시하는 박막 트랜지스터를 사용하는 경우에 대해서 도 29, 도 30, 도 31 및 도 32를 참조하여 설명하지만, 본 발명의 실시 형태는 이에 한정되는 것은 아니다.
수직 배열(Vertical Alignment)(VA)형 액정 표시 장치에 대해서 설명한다. VA형 액정 표시 장치는 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형 액정 표시 장치는, 전압이 인가되고 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 본 실시 형태에서는, 특히 화소를 몇개의 영역(서브 픽셀)으로 나누고, 분자가 각각의 영역에서 다른 방향으로 배열된다. 이것을 멀티 도메인화 혹은 멀티 도메인 설계라고 한다. 이하의 설명에서는, 멀티 도메인 설계가 고려된 액정 표시 장치에 대해서 설명한다.
도 30 및 도 31은 각각, 화소 전극 및 대향 전극을 도시하고 있다. 도 30은 화소 전극이 제공되는 기판측의 평면도이다. 도 30의 절단선(E-F)에 대응하는 단면 구조를 도 29에 도시하고 있다. 도 31은 대향 전극이 제공되는 기판측의 평면도이다. 이하의 설명에서는 이들의 도면을 참조하여 설명한다.
도 29는, TFT(628), 이에 전기적으로 접속하는 화소 전극층(624) 및 축적 용량부(630)가 제공되는 기판(600)이, 대향 전극층(640) 등이 제공되는 대향 기판(601)과 서로 중첩되고, 이 사이로 액정이 주입되어 있다.
대향 기판(601)에 스페이서(도시 생략)가 제공되는 위치에는, 착색막(636)(제1 착색막, 제2 착색막, 제3 착색막(도시 생략)) 및 대향 전극층(640)이 형성되고, 대향 전극층(640) 위에 돌기(644)가 형성되어 있다. 상기 구조에 의해, 액정의 배열을 제어하기 위한 돌기(644)의 높이는 스페이서의 높이와 다르게 된다. 화소 전극층(624) 위에는 배향막(648)이 형성된다. 마찬가지로, 대향 전극층(640) 및 돌기(644)에는 배향막(646)이 형성되어 있다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성되어 있다.
스페이서로서 주상 스페이서를 사용할 수도 있고, 비즈 스페이서를 살포할 수도 있다. 또한, 스페이서를 기판(600) 위에 제공되는 화소 전극층(624) 위에 형성할 수도 있다.
절연층(661)이 제공된 기판(600) 위에는, TFT(628), 이에 전기적으로 접속되는 화소 전극층(624) 및 축적 용량부(630)가 형성된다. 화소 전극층(624)은, TFT(628), 소스 배선(616) 및 축적 용량부(630)를 덮는 절연층(664), 절연층(664) 위의 절연층(665), 절연층(665) 위의 절연층(666) 및 절연층(666) 위의 절연층(622)을 관통하는 컨택트 홀(623)을 통해서 배선(618)과 접속한다. 또한, 소스 배선(616a) 및 소스 배선(616b)의 적층을 포함하는 소스 배선(616)은, 절연층(665) 위에는 형성되어 있고, 절연층(665) 및 절연층(664)에 형성된 컨택트 홀을 통해서 TFT(628)의 소스 전극층 또는 드레인 전극층에 접속되어 있다. 여기서, TFT(628)로서 실시 형태 1에서 개시된 박막 트랜지스터가 적절히 사용될 수 있다.
축적 용량부(630)는, TFT(628)의 게이트 배선(602)과 동시에 형성된 제1 용량 배선(604)과, 게이트 배선(602) 위의 절연층(662, 663)과, 배선(618)과 동시에 형성된 제2 용량 배선(617)을 포함한다. 여기서, 게이트 배선(602)은 게이트 배선(602a, 602b)의 적층이며, 게이트 배선(602b)은 TFT(628)의 게이트 전극층으로서 기능한다. 용량 배선(604)도 용량 배선(604a, 604b)의 적층이다.
화소 전극층(624), 액정층(650) 및 대향 전극층(640)의 중첩에 의해, 액정 소자가 형성된다.
도 30은 기판(600) 위의 평면 구조를 도시한다. 화소 전극층(624)은 실시 형태 1에서 개시된 재료를 사용하여 형성한다. 화소 전극층(624)에는 슬릿(625)이 제공된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
도 30에 개시되는 TFT(629), 이에 전기적으로 접속하는 화소 전극층(626) 및 축적 용량부(631)는 각각, TFT(628), 화소 전극층(624) 및 축적 용량부(630)와 유사한 방식으로 형성할 수 있다. 축적 용량부(631)에 포함되는 용량 배선(605)도, 용량 배선(604)의 경우와 유사하게 용량 배선(605a, 605b)의 적층이다. 여기서, TFT(628)와 TFT(629)는 함께 소스 배선(616) 및 게이트 배선(602)과 접속하고 있다. 상기 액정 표시 패널의 화소는 화소 전극층(624, 626)을 포함한다. 화소 전극층(624, 626) 각각은 서브 픽셀이다.
도 31은 대향 기판측의 평면 구조를 도시한다. 대향 전극층(640)은 화소 전극층(624)의 재료와 유사한 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극층(640)에는 액정의 배향을 제어하는 돌기(644)가 제공된다. 도 31에서, 기판(600) 위에 형성되는 화소 전극층(624, 626)을 파선으로 나타내고, 대향 전극층(640)은 화소 전극층(624, 626)과 중첩된다.
도 32는 상기 화소 구조의 등가 회로를 도시한다. TFT(628)와 TFT(629)는 모두 게이트 배선(602) 및 소스 배선(616)과 접속하고 있다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위를 서로 다르게 함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 상이하게 할 수 있다. 즉, 용량 배선(604, 605)의 전위를 개별적으로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 넓히고 있다.
슬릿(625)이 제공된 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 왜곡(경사 전계)이 발생한다. 상기 슬릿(625)과, 대향 기판(601)측의 돌기(644)를 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜서 액정의 배향을 제어하고, 이로써 액정이 배향하는 방향을 장소에 따라 서로 다르게 하고 있다. 즉, 멀티 도메인화하여 액정 표시 패널의 시야각을 넓히고 있다.
다음으로, 상기와는 다른 VA형 액정 표시 장치에 대해서, 도 33, 도 34, 도 35 및 도 36을 참조하여 설명한다. 이하에 설명하는 발명의 구성에서, 상술한 VA형 액정 표시 장치와 동일 부분 또는 유사 기능을 갖는 부분에는 각각의 도면에 동일한 부호를 사용하고, 그 반복 설명은 생략한다.
도 33과 도 34는 각각, VA형 액정 표시 패널의 화소 구조를 도시하고 있다. 도 34는 기판(600)의 평면도이다. 도 34의 절단선(Y-Z)에 대응하는 단면 구조를 도 33에 도시하고 있다.
상기 화소 구조에서, 하나의 화소에 복수의 화소 전극이 포함되고, 각각의 화소 전극은 각각의 TFT에 접속되어 있다. 각 TFT는 다른 게이트 신호로 구동된다. 즉, 이는 멀티 도메인 화소에 있어서, 개개의 화소 전극에 인가하는 신호를 개별적으로 제어하는 구성이다.
화소 전극층(624)은, 절연층(664), 절연층(665) 및 절연층(666)을 관통하는 컨택트 홀(623)을 통해서, 배선(618)을 개재하여 TFT(628)와 접속하고 있다. 화소 전극층(626)은, 절연층(664), 절연층(665) 및 절연층(666)을 관통하는 컨택트 홀(627)을 통해서, 배선(619)을 개재하여 TFT(629)와 접속하고 있다. TFT(628)의 게이트 배선(602)과, TFT(629)의 게이트 배선(603)은 다른 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 배선(616)은, 절연층(664) 및 절연층(665)에 형성된 컨택트 홀을 통해서 TFT(628)와 TFT(629)의 소스 전극층과 접속되고, TFT(628)와 TFT(629) 사이에서 공통으로 사용되고 있다. TFT(628, 629)의 각각으로서, 실시 형태 1에서 개시된 박막 트랜지스터가 적절히 사용될 수 있다. 용량 배선(690)도 제공된다. 상술한 VA형 액정 표시 패널의 화소 구조와 마찬가지로, 게이트 배선(602)은 게이트 배선(602a, 602b)의 적층이고, 게이트 배선(603)은 게이트 배선(603a, 603b)의 적층이며, 소스 배선(616)은 소스 배선(616a, 616b)의 적층이고, 용량 배선(690)은 용량 배선(690a, 690b)의 적층임을 인식해야 한다. 또한, 절연층(661 내지 666)도 상술한 VA형 액정 표시 패널의 화소 구조와 마찬가지로 형성된다.
화소 전극층(624, 626)은, 서로 다른 형상을 갖고, 슬릿(625)에 의해 분리되어 있다. V자 형상을 갖는 화소 전극층(624)을 둘러싸도록 화소 전극층(626)이 형성되어 있다. 화소 전극층(624, 626) 사이에 인가하는 전압을, TFT(628, 629)에 의해 서로 다르게 함으로써 액정의 배향을 제어하고 있다. 도 36은 상기 화소 구조의 등가 회로를 도시한다. TFT(628)는 게이트 배선(602)에 접속된다. TFT(629)는 게이트 배선(603)에 접속된다. TFT(628, 629)는, 모두 소스 배선(616)에 접속된다. 게이트 배선(602, 603)에 서로 다른 게이트 신호를 부여함으로써, 액정 소자(651, 652)의 동작을 상이하게 할 수 있다. 즉, TFT(628, 629)의 동작을 개별적으로 제어함으로써, 액정 소자(651, 652)의 액정의 배향을 정밀하게 제어하여 시야각을 넓힐 수 있다.
대향 기판(601)에는, 착색막(636) 및 대향 전극층(640)이 형성되어 있다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 도 35는 대향 기판측의 평면 구조를 도시한다. 다른 화소 사이에 공통으로 사용되는 대향 전극층(640)에 슬릿(641)이 형성되어 있다. 화소 전극층(624, 626)측의 슬릿(641, 625)을 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜서 액정의 배향을 제어할 수 있다. 이에 의해, 액정이 배향하는 방향을 장소에 따라 상이하게 할 수 있어, 시야각을 넓히고 있다. 도 32에서는, 기판(600) 위에 형성되는 화소 전극층(624, 626)을 파선으로 나타내고, 대향 전극층(640)은 화소 전극층(624, 626)과 중첩한다.
화소 전극층(624) 및 화소 전극층(626) 위에는 배향막(648)이 형성된다. 마찬가지로, 대향 전극층(640)에는 배향막(646)이 제공된다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성되어 있다. 또한, 화소 전극층(624), 액정층(650) 및 대향 전극층(640)이 서로 중첩함으로써, 액정 소자(651)가 형성되어 있다. 화소 전극층(626), 액정층(650) 및 대향 전극층(640)이 서로 중첩함으로써, 액정 소자(652)가 형성된다. 도 33 내지 도 36에서 개시된 표시 패널의 화소 구조는 하나의 화소에 액정 소자(651)와 액정 소자(652)가 제공된 멀티 도메인 구조이다.
실시 형태 1 내지 실시 형태 5에 개시된 표시 장치를 사용함으로써, 이상과 같은 액정 표시 장치를 제작할 수 있다. 수직 배열(VA)형 액정 표시 장치에 대해서 설명했지만, 본 실시 형태는 이에 한정되는 것은 아니다. 예를 들면, 셀 내의 액정 분자에 대하여 수평 방향으로 전계를 가함으로써 액정을 구동하여 계조 표현하는 횡전계 방식의 액정 표시 장치(예를 들면, IPS형의 액정 표시 장치) 또는 TN형의 액정 표시 장치가 채용될 수 있다.
실시 형태 1 내지 실시 형태 5에 개시된 표시 장치를 사용하여 상기 액정 표시 장치를 제작함으로써, 게이트 배선이나 소스 배선이, Cu를 포함하는 도전 재료를 사용하여 형성될 수 있고, 이에 따라 배선 저항의 증대를 방지할 수 있다. 이에 따라, 표시 장치의 고속화 및 전력 절약화를 도모할 수 있으므로, 액정 표시 장치는 대화면 또는 고정밀 화면을 가질 수 있다.
(실시 형태 13)
본 실시 형태에서는, 박막 트랜지스터를 갖는 제1 기판과, 대향 기판으로서 기능하는 제2 기판을 접합시키는 표시 패널의 제작예에 대해서 이하에 설명할 것이다.
액정 표시 패널이나 EL 표시 패널의 생산 공정에서는, 정전기가 전자 회로에 악영향을 주어, 전기적인 특성의 변동이나, 회로의 파괴를 초래한다. 또한, 정전기로 인해 제품에 먼지가 부착되기 쉬워지는 문제점도 있다.
특히 절연성 기판은 정전기를 대전하기 쉽다. 절연성 기판은, 정전기를 대전하기 쉬운, 예를 들면 글래스 또는 수지와 같은 재질을 사용하여 형성된다.
정전기란, 2개의 물체가 서로 마찰되거나, 서로 접촉되거나, 박리될 때, 한쪽이 플러스로 대전되고, 다른 한쪽이 마이너스로 대전되는 상태에 있는 전하를 가리킨다. 마찰 등으로 인해 2개의 물체의 사이에서 전자의 이동에 의해, 전하가 발생하며, 이러한 현상을 대전이라 지칭한다. 대전이 발생하면, 물체의 재료가 절연체인 경우에는 발생한 전하가 흐르지 않고, 정전기로서 축적된다.
또한, 산화물 반도체층을 포함하는 박막 트랜지스터는, 정전기의 영향으로 인해 박막 트랜지스터의 전기적인 특성이 변동하고 설계 범위로부터 일탈할 수도 있는 가능성이 있다.
따라서, 박막 트랜지스터를 갖는 제1 기판과, 대향 기판으로서 기능하는 제2 기판을 서로 접합시킨 후에, 박막 트랜지스터에 축적된 정전기가 접지측으로 도피하고, 정전기의 대전량을 서서히 감소시켜서 보다 제거되기 쉬워지도록 한 상태로 가열 처리한다. 또한, 이러한 가열 처리가 표시 패널을 제작할 때에 행해지는 가열 처리 중 적어도 하나로서 기능하는 경우에, 공정 개수를 증가시키지 않고, 정전기의 대전량이 저감될 수 있다.
이하에 액정 표시 패널을 제작하는 경우에 대해서 도 40a 내지 도 40c를 참조하여 설명한다.
우선, 실시 형태 2에 따라서, 산화물 반도체층을 포함하는 박막 트랜지스터(710) 및 화소 전극(730)을 그 위에 형성한 제1 기판(701)을 준비한다. 또한, 제1 기판(701) 위에 구동 회로가 설치되고, 구동 회로의 박막 트랜지스터(711)는 박막 트랜지스터(710)와 동일 공정을 통하여 제작된다. 박막 트랜지스터(711)는 층간 절연막(742)으로 덮여지고, 층간 절연막(742) 위에 화소 전극(730)이 형성된다. 또한, 구동 회로의 박막 트랜지스터(711)에는 상방에 도전층(740)이 형성되어 정전기를 차폐한다. 도전층(740)은 화소 전극(730)과 동일 재료를 사용하여 형성된다.
화소 전극이 형성된 후, 세정을 행하고, 150℃, 2분의 건조를 행한다. 다음에, 배향막을 형성한다. 배향막은, 오프셋 인쇄법, 스크린 인쇄법 등에 의해 폴리이미드와 같은 수평배향막을 형성하기 위한 액상의 재료(또는 수직배향막을 형성하기 위한 액상의 재료)를 선택적으로 도포하여, 소성시키는 방법으로 형성된다. 핫플레이트를 사용하여 80℃, 2분 동안 프리베이크를 행한 후, 클린 오븐으로 230℃, 40분 동안 소성을 행한다. 소성 후에 러빙 처리를 행한다. 그 후 세정을 행하고, 150℃, 2분 동안 건조를 행한다.
대향 기판으로서 기능하는 제2 기판(706) 위에 컬러 필터, 배향막, 시일재 등을 형성하는 공정을 이하에 설명한다.
우선, 제2 기판(706) 위에 블랙 매트릭스로서 기능하는 흑색 수지층 패턴을 형성한다. 다음에, 녹색의 수지층 패턴, 청색의 수지층 패턴 및 적색의 수지층 패턴을 형성한다. 녹색의 수지층 패턴, 청색의 수지층 패턴, 및 적색의 수지층 패턴이 컬러 필터를 형성한다. 그 후 이들 수지층 패턴을 덮는 오버코트층을 형성한다.
다음에, 오버코트층 위에 스퍼터법에 의해 산화 규소를 첨가한 인듐 주석 산화물을 포함하는 대향 전극(731)을 형성한다. 대향 전극(731)의 저항을 저감시키기 위해서, 250℃, 1시간 동안 가열을 행한다.
다음에, 대향 전극(731) 위에 주상의 스페이서(735)를 형성한다. 주상의 스페이서(735)는, 아크릴 수지막과 같은 유기 수지막을 선택적으로 에칭함으로써 얻어진다.
다음에, 세정을 행하고, 150℃, 2분 동안 건조를 행한다. 다음에, 스페이서(735) 위에 배향막을 형성한다. 배향막은, 오프셋 인쇄법 또는 스크린 인쇄법 등에 의해 폴리이미드와 같은 수평배향막을 형성하기 위한 액상의 재료(또는 수직배향막을 형성하기 위한 액상의 재료)를 선택적으로 도포하여, 소성시키는 방법으로 형성된다. 핫플레이트를 사용하여 80℃, 2분 동안 프리베이크를 행한 후, 클린 오븐으로 230℃, 40분 동안 소성을 행한다. 소성 후에 러빙 처리를 행한다. 그 후 세정을 행하고, 150℃, 2분 동안 건조를 행한다.
다음에, 스크린 인쇄법 또는 잉크젯 장치 또는 디스펜스 장치를 이용하여 시일재를 형성한다. 시일재에 대해서는, 아크릴계 광 경화 수지 등이 사용될 수도 있다. 시일재로서는 필러(직경 6μm 내지 24μm)를 포함하고, 점도 40 Pa·s 내지 400Pa·s를 갖는 시일재를 사용한다. 이후에 시일재가 접촉하는 액정에 용해되지 않는 시일재를 선택하는 것이 바람직하다. 이러한 시일재는 폐 루프로 형성되어 표시 영역을 둘러싸고 있다.
대향 전극(731)과 제1 기판에 설치되는 공통 접속부(702)를 전기적으로 접속하기 위하여, 도전성 입자를 포함하는 시일재(704)도 잉크젯 장치, 또는 디스펜스 장치를 이용하여 형성한다. 공통 접속부(702)는, 제1 기판과 제2 기판을 접착하기 위한 시일재와 겹치는 위치에 설치되고, 시일재에서 도전성 입자를 통하여 대향 전극과 전기적으로 접속된다. 다르게는, 시일재와 겹치지 않는 위치(화소부를 제외함)에 공통 접속부를 설치하고, 공통 접속부에 중첩되도록 도전성 입자를 포함하는 페이스트를 시일재와 별도 설치하여, 공통 접속부가 대향 전극과 전기적으로 접속된다. 공통 접속부(702)는, 화소 전극(730) 및 도전층(740)과 동일 재료 및 동일 공정을 이용하여 형성된다.
시일재를 형성할 때까지 제2 기판(706)은 정전기가 대전되어도 박막 트랜지스터와 같은 소자가 형성되어 있지 않으므로 문제가 없지만, 제2 기판(706)은 이후의 공정에서 제1 기판과 접합되기 때문에, 접합 전에 제2 기판(706)의 대전량을 저감해 두는 것이 바람직하다. 이러한 경우에, 이오나이저(ionizer) 등을 이용하여 제2 기판(706)의 대전량을 저감시킬 수도 있고, 또는 대향 전극(731)을 고정 전위, 예를 들면 접지 전위에 전기적으로 접속한 상태로 상기 소성과 같은 가열 처리를 행할 수도 있다.
다음에, 제2 기판(706)의 배향막 위에 액정이 적하된다. 대기압 하에서 잉크젯 장치, 또는 디스펜스 장치를 이용하여 액정 재료의 적하를 행한다. 액정 재료에 대해서는, 특별히 한정되지 않고, TN 액정, OCB 액정, STN 액정, VA 액정, ECB 액정, GH 액정, 고분자 분산형 액정, 디스코틱 액정 등을 사용할 수 있다.
다음에, 감압하에서 한 쌍의 기판이 서로 접합된다. 액정이 적하된 제2 기판(706)과, 박막 트랜지스터(710)를 갖는 제1 기판(701)을 접합시킨다. 기판의 접합 직후에 시일재(705)에 자외선을 조사한다.
다음에, 시일재(705)를 더욱 경화시키기 위해서, 80℃ 이상 200℃ 이하, 0.5시간 이상 10시간 이하의 가열 처리를 행한다. 이러한 가열 처리에서, 도 40a에 도시된 바와 같이 가열 장치의 화로(780) 내에 서로 접합시킨 한 쌍의 기판을 넣는다. 화로(780)는 접지 전위에 전기적으로 접속된 스테인레스제의 마루와 접촉하여 설치되어서, 화로(780)는 접지 전위와 전기적으로 접속된다. 그 후, 공통 접속부(702)와 전기적으로 접속되는 공통 접속 단자(715)에 접지 전위가 접속된 외부 단자(716)를 접속한 상태에서 가열을 행한다. 다르게는, 화로(780) 및 공통 접속부(702)를 접지 전위(GND로도 지칭됨)에 한정하지 않고, 고정 전위에 전기적으로 접속할 수도 있다. 이러한 가열 처리에 의해, 시일재(705)가 경화되는 것과, 축전된 정전기를 적절히 제거하는 것을 동시에 행할 수 있다.
본 실시 형태에서는 120℃, 1시간 동안 가열을 행한다.
접지 전위에 접속한 상태에서의 가열 처리되는 표시 영역의 단면 확대도를 도 40b에 도시한다. 도 40b에 도시된 바와 같이 접지 전위에 전기적으로 접속된 대향 전극(731)과, 박막 트랜지스터(710)와 전기적으로 접속된 화소 전극(730) 사이에, 액정층(708)이 설치된다. 액정층(708)을 가열함으로써, 박막 트랜지스터(710)에 축전된 정전기(790)가 액정층(708)을 통하여 접지측으로 도피한다. 상기 상태를 간략하게 나타낸 모식도를 도 40c에 도시한다. 등가 회로를 사용한 모식도인 도 40c에는, 박막 트랜지스터(710)에 축전된 정전기(790)가 액정층을 통하여 접지측으로 도피하는 경로(791)를 도시한다. 가열 처리에 의해 축전된 정전기는, 경로(791)를 통하여 접지측으로 도피하고 서서히 감소되어 제거되기 쉬워진다.
대향 전극을 접지 전위로 설정하여 가열 처리를 행함으로써, 노멀리 오프(normally-off)의 박막 트랜지스터를 안정되게 제작할 수 있으므로, 액정 표시 패널의 수율을 향상시킬 수 있다.
1개의 기판으로부터 복수의 패널을 제작하는 경우에는, 한 쌍의 기판을 접합시킨 후, 스크라이버 장치, 브레이커 장치 또는 롤 커터와 같은 절단 장치를 이용하여 제1 기판 또는 양쪽의 기판을 절단한다. 따라서, 1개의 기판으로부터 복수의 패널을 제작할 수 있다.
다음에, 액정의 배향을 정렬시키는 가열 처리, 즉 재배향 처리(예를 들면 80℃ 내지 200℃, 10분 내지 1시간 동안, 바람직하게는 100℃ 내지 170℃, 10분간 내지 1시간 동안)를 행한다.
본 실시 형태에서는 재배향 처리로서 120℃, 1시간 동안 가열을 행한다. 이러한 가열 처리는 도 40a에 도시된 바와 같이 대향 전극을 접지 전위로 하여 가열 처리를 행할 수도 있다. 또한, 본 실시 형태의 일례로서, 시일재의 경화 및 액정의 배향이 개별적인 가열 처리에 의해 행해졌지만, 1개의 가열 처리에 의해 행해질 수도 있다.
상기 공정을 통하여 액정 표시 패널이 형성될 수 있다.
또한, 액정 표시 장치에 한정되지 않고, 실시 형태 8에 나타낸 전자 잉크를 구동시키는 전자 페이퍼와 같은 표시 패널 위에 축적된 정전기를 저감시키는 가열 처리를 행할 수 있다. 예를 들면, 전자 잉크를 밀봉하는데 사용되는 제2 기판에 설치하는 전극을 접지 전위에 전기적으로 접속한 상태에서, 제2 기판을 박막 트랜지스터가 설치되어 있는 제1 기판에 고정하는 시일재를 경화하는 가열 처리를 행할 수도 있다. 제2 기판에 설치하는 전극을 접지 전위로 설정하여 가열 처리를 행하는 경우에, 노멀리 오프의 박막 트랜지스터를 안정되게 제작할 수 있으므로, 액티브 매트릭스형의 전자 페이퍼의 수율을 향상시킬 수 있다.
또한, 액정 표시 장치에 한정되지 않고, 실시 형태 9에 나타낸 EL 표시 패널에도 축적된 정전기를 저감시키는 가열 처리를 행할 수 있다.
EL 표시 패널을 제작하는 경우에는, 실시 형태 2에 따라 제1 기판 위에 산화물 반도체층을 포함하는 박막 트랜지스터와 전기적으로 접속하는 제1 전극과, 제1 전극의 주연을 덮는 격벽을 형성한 후에 가열을 행한다. 이러한 가열은 이하의 방법으로 수행된다: 질소 분위기에서의 200℃, 1시간 동안 그리고, 또한 진공에서 150℃ 1시간 동안 가열 처리를 행하고, 그 후 제1 기판의 제1 전극 위에 유기 화합물을 포함하는 층을 증착한다.
다음에, 유기 화합물을 포함하는 층 위에 제2 전극을 증착법 또는 스퍼터법에 의해 형성한다. 제2 전극은, 표시 영역의 박막 트랜지스터의 위에 겹치도록 설치된다. 또한, 구동 회로의 박막 트랜지스터의 위에도 제2 전극을 겹치도록 설치할 수 있다. 제2 전극을 공통 전위로 하는 경우, 이후에 행하는 가열 처리 동안 제2 전극과 접지 전위를 전기적으로 접속하는 것이 바람직하다.
다음에, 건조제가 설정된 오목부를 갖는 제2 기판이 시일재를 사용하여 제1 기판과 고정되고, 시일재를 경화하기 위해서 가열 처리를 행한다. EL 표시 패널의 경우, 80℃보다도 높은 가열 온도에서 발광 소자가 열화될 수도 있으므로, 80℃로 0.5시간 이상 10시간 이하의 가열 처리를 행한다.
제2 전극을 접지 전위로 설정하여 가열 처리를 행함으로써, 노멀리 오프의 박막 트랜지스터를 안정되게 제작할 수 있으므로, EL 표시 패널의 수율을 향상시킬 수 있다.
두께가 얇은 스테인레스 스틸 기판을 제2 기판으로서 사용하여 발광 소자의 밀봉을 행할 경우에는, 스테인레스 스틸 기판을 고정하기 위한 (에폭시 수지와 같은) 접착재의 경화 시에 스테인레스 스틸 기판이 접지 전위에 전기적으로 접속한 상태에서 가열 처리를 행한다. 스테인레스 스틸 기판을 사용할 경우에, 표시 영역에 박막 트랜지스터와, 1개의 기판 위에 형성된 구동 회로의 박막 트랜지스터를 포함하는 모든 박막 트랜지스터와 도전 재료를 포함하는 스테인레스 스틸 기판이 겹친다. 박막 트랜지스터와 겹치는 스테인레스 스틸 기판을 접지 전위와 같은 고정 전위로 설정한 상태에서 가열 처리를 행함으로써, 노멀리 오프의 박막 트랜지스터를 안정되게 제작할 수 있으므로, 플렉시블 EL 표시 패널의 수율을 향상시킬 수 있다.
박막 트랜지스터와 겹치는 전극을 접지 전위와 같은 고정 전위로 설정한 상태에서 가열 처리를 행함으로써, 반도체 장치의 제조 공정에 있어서 기판에 축전된 정전기를 적절히 제거할 수 있다.
(실시 형태 14)
본 실시 형태에서는, 실시 형태 2에서 설명한, In-Ga-Zn-O계 산화물 반도체막을 활성층으로서 사용한 채널 에치 박막 트랜지스터에 있어서, 이하의 현상이 계산 과학에 의해 검증되었다: 소스 전극 또는 드레인 전극에 사용되는 금속막과, In-Ga-Zn-O계 산화물 반도체막 사이의 계면 근방에서, 다른 영역보다도 높은 농도의 인듐을 포함하는 층(In 풍부한 층)과, 산화 티타늄막(TiOx)이 형성된다.
우선，In-Ga-Zn-O계 산화물 반도체에 포함되는 인듐, 갈륨, 아연 각각의 산화물이 산소 결손 상태를 형성하기 위해서 필요한 에너지(결손 형성 에너지 Edef)를 계산하여, 어느 쪽의 금속 산화물이 산소 결손 상태를 형성하기 쉬운지에 대해서 연구되었다.
또한, 결손 형성 에너지 Edef는 이하의 수식 1에 의해 나타낸다. A는 인듐, 갈륨, 아연, 인듐과 갈륨과 아연의 화합물 중 어느 하나를 나타낸다. E(O)는, 산소 원자의 에너지의 절반을 나타내고, E(AmOn - 1)은, 산소 결손이 있는 산화물(AmOn - 1)의 에너지를 나타낸다.
(수학식 1)
Edef = (E(AmOn-1)+E(O))-E(AmOn)
결손의 농도 n과 결손 형성 에너지 Edef 간의 근사적인 관계는, 이하의 수식 2로 표현된다. N은, 결손이 형성되어 있지 않은 상태에서의 산소 위치의 개수, kB는 볼츠만 상수를 나타내고, T는 온도를 나타낸다.
(수학식 2)
n = N×exp(-Edef/kBT)
계산은 밀도 범함수 이론을 이용한 프로그램인 CASTEP을 사용하여 행했다. 밀도범함수 이론으로서 평면파 기저 유사 퍼텐셜법을 이용하고, 범함수는 GGA-PBE를 이용했다. 컷오프 에너지는 500eV를 사용했다. k점의 그리드 개수는 IGZO에 대해서는 3×3×1, In2O3에 대해서는 2×2×2, Ga2O3에 대해서는 2×3×2, ZnO에 대해서는 4×4×1로 했다.
IGZO 결정의 결정 구조에 대해서는 대칭성 R-3(국제 번호:148)의 구조에 대해서 a축, b축으로 2배하여 얻어진 84개 원자가, Ga, Zn의 에너지가 최소가 되도록 배치되는 구조를 사용했다. In2O3에 대해서는 80개 원자의 빅스비아이트(bixbyite) 구조를 사용하고, Ga2O3에 대해서는 80개 원자의 베타 갈리아(β-Gallia) 구조를 사용하고, ZnO에 대해서는 80개 원자의 울츠(wurtzite) 구조를 사용했다.
수식 2로부터, 결손 형성 에너지 Edef가 증가되면, 산소 결손의 농도 n, 즉 산소의 결손량은 감소되는 것을 알 수 있다. 이하의 표 1에, A가 인듐인 경우, A가 갈륨인 경우, A가 아연인 경우, A가 인듐과 갈륨과 아연의 화합물인 경우에, 결손 형성 에너지 Edef의 값을 나타낸다.
IGZO(Model 1)는, 결정에서 인듐 원자 3개와 아연 원자 1개에 인접하는 산소의 결손 형성 에너지 Edef의 값을 나타낸다. 도 41a에 이러한 구조를 도시한다.
IGZO(Model 2)는, 결정에서 인듐 원자 3개와 갈륨 원자 1개에 인접하는 산소의 결손 형성 에너지 Edef의 값을 나타낸다. 도 41b에 이러한 구조를 도시한다.
IGZO(Model 3)는, 결정에서 아연 원자 2개와 갈륨 원자 2개에 인접하는 산소의 결손 형성 에너지 Edef의 값을 나타낸다. 도 41c에 이러한 구조를 도시한다.
화합물 Edef (eV)
In2O3 3.06
ZnO 3.75
IGZO (Model 1) 3.73
IGZO (Model 2) 3.98
IGZO (Model 3) 4.08
Ga2O3 4.18
결손 형성 에너지 Edef의 값이 크면 클수록, 산소 결손 상태를 형성하는데에 더 많은 에너지가 필요하다; 즉, 이는 산소와의 결합이 강한 경향이 있는 것을 나타낸다. 따라서, 표 1에 나타내는 결손 형성 에너지 Edef의 값이 인듐이 가장 산소와의 결합이 약하고, 인듐의 부근에 있어서 산소가 추출되기 쉽다는 것을 나타낸다.
In-Ga-Zn-O계 산화물 반도체에 있어서의 산소 결손 상태는 소스 전극 또는 드레인 전극으로서 사용되는 금속에 의해, 산화물 반도체로부터 산소를 추출함으로써 형성된다고 생각된다. 산화물 반도체의 전기 전도도가 산소 결손 상태가 형성됨으로써 증가되므로, 산소의 추출에 의해, 금속막과의 계면 근방에 있어서 산화물 반도체막의 전기 전도도가 상승될 것으로 예상된다.
다음에, 금속에 의한 산화물 반도체로부터의 산소가 추출되고 있는지 여부를 확인하기 위해서, In-Ga-Zn-O계 산화물 반도체막과 금속막의 적층 구조에 대하여 양자 분자동력학(QMD) 시뮬레이션이 행해졌다.
시뮬레이션에 사용된 구조는 이하의 방법으로 형성되었다. 우선, 고전 분자동력학(CMD)법으로 형성된 아몰퍼스 구조의 In-Ga-Zn-O계 산화물 반도체(In:Ga:Zn:O=1:1:1:4 전체 84개 원자)에 대하여 제1 원리 계산을 사용하여 구조 최적화를 행하였다. 구조 최적화된 단위 격자를 절단함으로써 얻어지는 a-IGZO층 위에, 금속원자(W, Mo, Ti)의 결정을 적층하고, 구조 최적화를 행하였다. 이러한 구조를 623.0K에서 초기 구조로서 사용하여, 양자 분자동력학(QMD) 시뮬레이션을 행하였다. 또한, 계면의 상호 작용만을 예측할 수 있도록, a-IGZO층의 하단과 금속층의 상단은 고정되었다.
고전 분자동력학 시뮬레이션의 조건을 이하에 나타낸다. 계산 프로그램으로서 머리티얼스 익스플로러(Materials Explorer)를 사용했다. a-IGZO를 이하의 조건 하에 형성했다. 1변 1nm의 시뮬레이션 셀에 In:Ga:Zn:O=1:1:1:4의 비율로 전체 84개 원자를 랜덤하게 배치하여 밀도를 5.9g/cm3으로 설정했다. NVT 앙상블을 이용하여 온도를 5500K에서 1K로 서서히 내린 후, 1K에서 10ns 동안 구조 완화를 행하였다. 시간 눈금 폭은 0.1fs, 총계산 시간은 10ns로 하였다. 포텐셜로서 금속-산소 간, 산소-산소 간에는 본 메이어 허진스(Born-Mayer-Huggins) 포텐셜을 적용하고, 금속-금속간에는 레너드 존스(Lennard Jones) 포텐셜을 적용했다. 전하는 In에 +3, Ga에 +3, Zn에 +2, O에 -2로 설정되었다.
QMD 시뮬레이션의 조건을 이하에 나타낸다. 계산 프로그램으로서 제1 원리 계산 소프트웨어 CASTEP을 사용했다. 범함수로 GGA-PBE를 사용했고, 유사 퍼텐셜로 Ultrasoft를 사용했다. 컷오프 에너지는 260eV, k점은 1×1×1로 설정됐다. MD 시뮬레이션은 NVT 앙상블을 이용하여 623K의 온도로 행해졌다. 총 시뮬레이션 시간은 2.0ps이고 시간 간격은 1.0fs이다.
도 42a 및 도 42b, 도 43a 및 도 43b, 도 44a 및 도 44b는 상기 시뮬레이션의 결과를 나타낸다. 도 42a 및 도 42b, 도 43a 및 도 43b, 도 44a 및 도 44b에 있어서, 흰 구는 금속 원자를 나타내고, 검은 구는 산소 원자를 나타낸다. 도 42a 및 도 42b는, W를 포함하는 금속층을 사용한 경우의 구조를 나타낸다. 도 42a는 QMD 시뮬레이션 전의 구조를 나타내고, 도 42b는 QMD 시뮬레이션 후의 구조를 나타낸다. 도 43a 및 도 43b는 Mo를 포함하는 금속층을 이용한 경우의 구조를 나타낸다. 도 43a는 QMD 시뮬레이션 전의 구조를 나타내고, 도 43b는 QMD 시뮬레이션 후의 구조를 나타낸다. 도 44a 및 도 44b는, Ti를 포함하는 금속층을 이용한 경우의 구조를 나타내다. 도 44a는 QMD 시뮬레이션 전의 구조를 나타내고, 도 44b는 QMD 시뮬레이션 후의 구조를 나타낸다.
도 43a와 도 44a로부터, Mo와 Ti의 경우에는 구조 최적화 시, 이미 금속층으로 이동한 산소가 관찰된다. 도 42b, 도 43b, 도 44b를 비교함으로써, Ti의 경우에, 가장 빈번하게 산소가 이동하는 것을 알았다. 따라서, a-IGZO에 산소 결손을 가져오는 전극으로서 최적인 것은 Ti라고 생각된다.
티타늄에 의해 추출된 산소가 티타늄과 반응해서, 산화 티타늄이 형성된다고 가정한다. 따라서, 산화물 반도체막과 티타늄막 사이에 형성되는 산화 티타늄막이, 도전성을 갖는지 여부가 조사되었다.
이산화티탄은, 루틸 구조(고온형의 정방정), 아나타제 구조(저온형의 정방정), 브루카이트 구조(사방정)과 같은 다수의 결정 구조를 갖는다. 아나타제 구조도 브루카이트 구조 모두 가열함으로써 가장 안정된 구조인 루틸 구조로 변화되기 때문에, 상기 이산화티탄이 루틸 구조를 갖는 것으로 가정했다. 루틸 구조를 갖는 이산화티탄의 결정 구조를, 도 45에 도시한다. 루틸 구조는 정방정 결정이며, 결정의 대칭성을 나타내는 공간군은 P42/mnm이다.
상기 이산화티탄의 구조에 대하여, GGA-PBE 범함수를 이용한 밀도범함수 이론에 의해, 상태 밀도를 구하는 시뮬레이션을 행하였다. 대칭성은 유지한 채 셀 구조를 포함한 이산화티탄의 구조는 최적화시키고, 상태 밀도를 계산했다. 밀도범함수 시뮬레이션에는, CASTEP 코드에 도입된 평면파 유사 퍼텐셜법이 사용되었다. 컷오프 에너지는 380eV로 했다.
도 46은 루틸 구조를 갖는 이산화티탄의 상태 밀도를 도시한다. 도 46에 도시된 바와 같이, 루틸 구조를 갖는 이산화티탄은 밴드갭을 갖기 때문에, 절연체 또는 반도체의 상태 밀도와 같은 상태 밀도를 갖는다. 밀도범함수 이론에 의해 밴드갭이 더 좁게 예측되는 경향이 있어서, 실제의 이산화티탄의 밴드갭은 대략 3.0eV이고, 상태 밀도에 도시하는 도 46의 밴드갭보다도 넓다.
도 47은 산소 결손을 포함하는 경우에, 루틸 구조를 갖는 이산화티탄의 상태 밀도를 도시한다. 구체적으로, 시뮬레이션에는, Ti 24개 원자, O 48개 원자를 포함하는 산화 티타늄으로부터, O 원자를 1개 뺀 Ti 24개 원자, O 47개 원자를 갖는 산화 티타늄을, 모델로서 사용했다. 도 47에 도시되는 상태 밀도는, 페르미 준위가 전도대 내부로 이동하고, 금속의 상태 밀도와 갖고, 산소 결손을 포함하는 경우에, 이산화티탄이 n형의 도전성을 갖는 것을 나타낸다.
도 48은 일산화티타늄(TiO)의 상태 밀도를 도시한다. 도 48로부터, 일산화티타늄은 금속의 상태 밀도와 같은 상태 밀도를 갖는 것을 알 수 있다.
따라서, 도 46에 도시된 이산화티탄의 상태 밀도와, 도 47에 도시된 산소 결손을 포함하는 이산화티탄의 상태 밀도와, 도 48에 도시된 일산화티타늄의 상태 밀도로부터, 이하의 가정이 만들어질 수 있다: 산소 결손을 포함하는 이산화티탄(TiO2-δ)이, 0＜δ＜1의 범위에서 n형의 도전성을 갖는다. 따라서, 티타늄 산화막의 조성이, 일산화티타늄 또는 산소 결손을 포함하는 이산화티탄이 포함되는 경우에, 티타늄 산화막이, In-Ga-Zn-O계의 산화물 반도체막과 티타늄막 사이의 전류의 흐름을 덜 저해하는 경향이 있는 것으로 생각된다.
도 49는, 박막 트랜지스터의 소스 전극과 드레인 전극의 사이에 에너지 밴드를 나타내는 도면이다. 도 49는 산화물 반도체막으로서 In-Ga-Zn-O계 막(IGZO)을 사용하고, 산화물 반도체막과 소스 전극과의 사이, 및 산화물 반도체막과 드레인 전극의 사이에 TiOx막을 갖는 박막 트랜지스터의 경우의 도면이다. 각각의 TiOx막의 두께는, 0.1nm 이상 10nm 이하이다. 또한, 상기 산화물 반도체막은, (In, Ga, Zn과 같은) 금속을 더 포함하고, 한 쌍의 TiOx막에 접촉하는 한 쌍의 복합층이 설치된다. 복합층 이외의 영역에 있어서의 In-Ga-Zn-O계 막(IGZO)의 전자 친화력은 4.3eV, TiOx막의 전자 친화력은 4.3eV, 소스 전극 또는 드레인 전극으로서의 Ti의 전자 친화력은 4.1eV, 복합층의 전자 친화력은 4.5eV이다. 도 49에서는 페르미 준위의 위치가 일반적이 되도록 각각의 물질의 밴드의 위치가 변화하고 있다. 게이트 전압이 인가되지 않을 경우에, IGZO는 작은 개수의 캐리어를 갖기 때문에 IGZO의 페르미 준위는 밴드갭 중앙 부근에 있고, TiOx막 및 복합층은 많은 개수의 캐리어를 갖기 때문에 TiOx막 및 복합층의 페르미 준위가 전도대의 근처에 위치된다. 따라서, 도 49에서, 각각의 물질의 전도대의 위치에서의 값은 상기의 전자친화력의 상대값과 상이하다. 도 49에 도시된 바와 같이 복합층은 전자 친화력에 변동이 거의 없으므로, 산화물 반도체막과 소스 전극 사이, 그리고 산화물 반도체막과 드레인 전극 사이에, 양호한 접속 구조를 실현할 수 있다.
본 출원은 2009년 10월 9일자로 일본 특허청에 출원된 일본 특허 출원 시리얼 번호 제2009-235792호에 기초하고, 그 전체 내용이 본 명세서에 참조로서 인용된다.
7 : 게이트 단자부
8 : 소스 단자부
10 : 펄스 출력 회로
11 : 배선
12 : 배선
13 : 배선
14 : 배선
15 : 배선
16 : 배선
17 : 배선
20 : 게이트 배선
21 : 입력 단자
22 : 입력 단자
23 : 입력 단자
24 : 입력 단자
25 : 입력 단자
26 : 출력 단자
27 : 출력 단자
30 : 표시 장치
31 : 트랜지스터
32 : 트랜지스터
33 : 트랜지스터
34 : 트랜지스터
35 : 트랜지스터
36 : 트랜지스터
37 : 트랜지스터
38 : 트랜지스터
39 : 트랜지스터
40 : 트랜지스터
41 : 트랜지스터
44 : 공통 배선
45 : 공통 배선
46 : 공통 배선
51 : 전원선
52 : 전원선
53 : 전원선
60 : 소스 배선
61 : 기간
62 : 기간
65 : 공통 배선
65a : 소스 배선
65b : 소스 배선
66 : 도전층
71 : 단자
74 : 단자
75 : 단자
81 : 단자
84 : 단자
85 : 단자
91 : 게이트 구동 회로
92 : 소스 구동 회로
93 : 화소
94 : 화소 영역
95 : 접속부
96 : 공통 접속부
97 : 보호 회로
100 : 기판
101 : 절연막
102 : 절연층
102a : 절연층
102b : 절연층
111a : 게이트 배선
111b : 게이트 배선
113 : 반도체층
115a : 전극
115b : 전극
115c : 전극
117 : 절연층
118 : 절연층
119 : 절연막
125 : 컨택트 홀
126 : 컨택트 홀
127 : 컨택트 홀
128 : 컨택트 홀
129 : 도전층
170a : 비선형 소자
170b : 비선형 소자
200 : 기판
201 : 절연층
202 : 게이트 배선
203 : 게이트 배선
204 : 절연층
204a : 절연층
204b : 절연층
205 : 반도체층
207 : 전극층
207a : 전극
207b : 전극
208 : 절연층
208a : 절연층
208b : 절연층
209 : 소스 배선
210 : 소스 배선
211 : 절연층
212 : 전극
213 : 축적 용량 배선
214 : 축적 용량 배선
216 : 개구부
217 : 개구부
225 : 채널 보호층
231 : 레지스트 마스크
231a : 레지스트 마스크
231b : 레지스트 마스크
250 : 박막 트랜지스터
251 : 박막 트랜지스터
252 : 박막 트랜지스터
253 : 박막 트랜지스터
300 : 기판
351 : 게이트 배선
351a : 게이트 배선
351b : 게이트 배선
352 : 전극
354 : 소스 배선
354a : 소스 배선
354b : 소스 배선
355 : 투명 도전층
360 : 절연층
361 : 절연층
362 : 절연층
363 : 절연층
364 : 절연층
365 : 절연층
400 : 기판
401a : 게이트 배선
401b : 게이트 배선
403a : 반도체층
403b : 반도체층
404 : 컨택트 홀
405a : 전극
405b : 전극
405c : 전극
410 : 절연층
411 : 절연층
412 : 절연층
413 : 절연층
414 : 절연층
415 : 절연층
430a : 박막 트랜지스터
430b : 박막 트랜지스터
580 : 기판
581 : 박막 트랜지스터
582 : 절연층
583 : 절연층
585 : 절연층
587 : 전극층
588 : 전극층
589 : 구형 입자
590a : 흑색 영역
590b : 백색 영역
591 : 절연층
592 : 절연층
594 : 캐비티
595 : 충전재
596 : 기판
597 : 절연층
598 : 절연층
599a : 소스 배선
599b : 소스 배선
600 : 기판
601 : 대향 기판
602 : 게이트 배선
602a : 게이트 배선
602b : 게이트 배선
603 : 게이트 배선
603a : 게이트 배선
604 : 용량 배선
604a : 용량 배선
604b : 용량 배선
605 : 용량 배선
605a : 용량 배선
605b : 용량 배선
616 : 소스 배선
616a : 소스 배선
616b : 소스 배선
617 : 용량 배선
618 : 배선
619 : 배선
622 : 절연층
623 : 컨택트 홀
624 : 화소 전극층
625 : 슬릿
626 : 화소 전극층
627 : 컨택트 홀
628 : TFT
629 : TFT
630 : 축적 용량부
631 : 축적 용량부
636 : 착색막
637 : 평탄화막
640 : 대향 전극층
641 : 슬릿
644 : 돌기
646 : 배향막
648 : 배향막
650 : 액정층
651 : 액정 소자
652 : 액정 소자
661 : 절연층
662 : 절연층
663 : 절연층
664 : 절연층
665 : 절연층
666 : 절연층
690 : 용량 배선
690a : 용량 배선
690b : 용량 배선
701 : 기판
702 : 공통 접속부
704 : 시일재
705 : 시일재
706 : 기판
708 : 액정층
710 : 박막 트랜지스터
711 : 박막 트랜지스터
715 : 공통 접속 단자
716 : 외부 단자
730 : 화소 전극
731 : 대향 전극
735 : 스페이서
740 : 도전층
742 : 층간 절연막
780 : 화로
790 : 정전기
791 : 경로
801a : 그레이톤 마스크
801b : 하프톤 마스크
802 : 투광성 기판
803 : 차광부
804 : 회절 격자
805 : 광 투과율
806 : 차광부
807 : 반투과부
808 : 광 투과율
2600 : TFT 기판
2601 : 대향 기판
2602 : 시일재
2603 : 화소부
2604 : 표시 소자
2605 : 착색층
2606 : 편광판
2607 : 편광판
2608 : 배선 회로부
2609 : 플렉시블 배선 기판
2610 : 냉음극관
2611 : 반사판
2612 : 회로 기판
2613 : 확산판
2631 : 포스터
2632 : 차내 광고
2700 : 전자 서적 리더
2701 : 하우징
2703 : 하우징
2705 : 표시부
2707 : 표시부
2711 : 축부
2721 : 전원
2723 : 조작 키
2725 : 스피커
4001 : 기판
4002 : 화소부
4003 : 신호선 구동 회로
4004 : 주사선 구동 회로
4005 : 시일재
4006 : 기판
4008 : 액정층
4010 : 박막 트랜지스터
4011 : 박막 트랜지스터
4013 : 액정 소자
4015 : 접속 단자 전극
4016 : 단자 전극
4018 : FPC
4019 : 이방성 도전막
4020 : 절연층
4021 : 절연층
4030 : 화소 전극층
4031 : 대향 전극층
4032 : 절연층
4035 : 스페이서
4040 : 도전층
4041 : 절연층
4043 : 절연층
4044 : 절연층
4045 : 절연층
4046 : 소스 배선
4047 : 절연층
4341 : 트랜지스터
4501 : 기판
4502 : 화소부
4503a : 신호선 구동 회로
4503b : 신호선 구동 회로
4504a : 주사선 구동 회로
4504b : 주사선 구동 회로
4505 : 시일재
4506 : 기판
4507 : 충전재
4509 : 박막 트랜지스터
4510 : 박막 트랜지스터
4511 : 발광 소자
4512 : 전계 발광층
4513 : 전극층
4515 : 접속 단자 전극
4516 : 단자 전극
4517 : 전극층
4518a : FPC
4519 : 이방성 도전막
4520 : 격벽
4540 : 도전층
4541 : 절연층
4542 : 절연층
4543 : 절연층
4544 : 절연층
4545 : 절연층
4546 : 절연층
4547 : 절연층
4548 : 소스 배선
5300 : 기판
5301 : 화소부
5302 : 주사선 구동 회로
5303 : 주사선 구동 회로
5304 : 신호선 구동 회로
5305 : 타이밍 제어회로
5601 : 시프트 레지스터
5602 : 스위칭 회로
5603 : 박막 트랜지스터
5604 : 배선
5605 : 배선
6400 : 화소
6401 : 스위칭용 트랜지스터
6402 : 발광 소자 구동용 트랜지스터
6403 : 용량 소자
6404 : 발광 소자
6405 : 신호선
6406 : 주사선
6407 : 전원선
6408 : 공통 전극
7001 : 발광 소자 구동용 TFT
7002 : 발광 소자
7003 : 음극
7004 : EL층
7005 : 양극
7008a : 소스 배선
7008b : 소스 배선
7009 : 격벽
7011 : 발광소자 구동용 TFT
7012 : 발광 소자
7013 : 음극
7014 : EL층
7015 : 양극
7016 : 차폐막
7017 : 도전막
7018a : 소스 배선
7018b : 소스 배선
7019 : 격벽
7021 : 발광 소자 구동용 TFT
7022 : 발광 소자
7023 : 음극
7024 : EL층
7025 : 양극
7027 : 도전막
7028a : 소스 배선
7028b : 소스 배선
7029 : 격벽
7030 : 드레인 전극층
7031 : 절연층
7032 : 절연층
7033 : 컬러 필터층
7034 : 오버코트층
7035 : 보호 절연층
7036 : 절연층
7037 : 절연층
7038 : 절연층
7039 : 절연층
7041 : 절연층
7042 : 절연층
7043 : 컬러 필터층
7044 : 오버코트층
7045 : 보호 절연층
7046 : 절연층
7047 : 절연층
7048 : 절연층
7049 : 절연층
7051 : 절연층
7052 : 절연층
7053 : 평탄화 절연층
7056 : 절연층
7057 : 절연층
7058 : 절연층
7059 : 절연층
7061 : 발광 소자 구동용 TFT
7063 : 컬러 필터층
7064 : 오버코트층
7065 : 보호 절연층
7067 : 도전막
7068a : 소스 배선
7068b : 소스 배선
7071 : 절연층
7072 : 절연층
7076 : 절연층
7077 : 절연층
7078 : 절연층
7079 : 절연층
9201 : 표시부
9202 : 표시 버튼
9203 : 조작 스위치
9204 : 밴드부
9205 : 조절부
9206 : 카메라부
9207 : 스피커
9208 : 마이크로폰
9301 : 상부 하우징
9302 : 하부 하우징
9303 : 표시부
9304 : 키보드
9305 : 외부 접속 포트
9306 : 포인팅 디바이스
9307 : 표시부
9600 : 텔레비전 장치
9601 : 하우징
9603 : 표시부
9605 : 스탠드
9607 : 표시부
9609 : 조작 키
9610 : 리모콘 조작기
9700 : 디지털 포토프레임
9701 : 하우징
9703 : 표시부
9881 : 하우징
9882 : 표시부
9883 : 표시부
9884 : 스피커부
9885 : 조작 키
9886 : 기록 매체 삽입부
9887 : 접속 단자
9888 : 센서
9889 : 마이크로폰
9890 : LED 램프
9891 : 하우징
9893 : 연결부
9900 : 슬롯 머신
9901 : 하우징
9903 : 표시부

Claims (12)

  1. 반도체 장치로서,
    제1 게이트 배선;
    상기 제1 게이트 배선 위의 제2 게이트 배선;
    상기 제2 게이트 배선 위의 제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층; 및
    상기 산화물 반도체층 위에 있고 각각 상기 산화물 반도체층과 전기적으로 접속되는 제1 전극 및 제2 전극을 포함하고,
    상기 제1 게이트 배선은 구리를 포함하고 상기 산화물 반도체층과 중첩하지 않는, 반도체 장치.
  2. 반도체 장치로서,
    제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에 있고 각각 상기 산화물 반도체층과 전기적으로 접속되는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 위의 제2 절연층;
    상기 제2 절연층 위에 있고 상기 제2 절연층의 제1 개구를 통하여 상기 제1 전극과 전기적으로 접속되는 제1 소스 배선; 및
    상기 제1 소스 배선 위에 있고 상기 제1 소스 배선과 접촉하는 제2 소스 배선을 포함하고,
    상기 제2 소스 배선은 구리를 포함하고 상기 산화물 반도체층과 중첩하지 않는, 반도체 장치.
  3. 반도체 장치로서,
    제1 게이트 배선;
    상기 제1 게이트 배선 위의 제2 게이트 배선;
    상기 제2 게이트 배선 위의 제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에 있고 각각 상기 산화물 반도체층과 전기적으로 접속되는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 위의 제2 절연층;
    상기 제2 절연층 위에 있고 상기 제2 절연층의 제1 개구를 통하여 상기 제1 전극과 전기적으로 접속되는 제1 소스 배선; 및
    상기 제1 소스 배선 위에 있고 상기 제1 소스 배선과 접촉하는 제2 소스 배선을 포함하고,
    상기 제1 게이트 배선 및 상기 제2 소스 배선은 각각 구리를 포함하고 상기 산화물 반도체층과 중첩하지 않는, 반도체 장치.
  4. 반도체 장치로서,
    제1 게이트 배선;
    상기 제1 게이트 배선 위의 제2 게이트 배선;
    상기 제2 게이트 배선 위의 제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에 있고 상기 산화물 반도체층과 접촉하는 채널 보호층; 및
    상기 채널 보호층 위에 있고 각각 상기 산화물 반도체층과 전기적으로 접속되는 제1 전극 및 제2 전극을 포함하고,
    상기 제1 게이트 배선은 구리를 포함하고 상기 산화물 반도체층과 중첩하지 않는, 반도체 장치.
  5. 반도체 장치로서,
    제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에 있고 상기 산화물 반도체층과 접촉하는 채널 보호층;
    상기 채널 보호층 위에 있고 각각 상기 산화물 반도체층과 전기적으로 접속되는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 위의 제2 절연층;
    상기 제2 절연층 위에 있고 상기 제2 절연층의 제1 개구를 통하여 상기 제1 전극과 전기적으로 접속되는 제1 소스 배선; 및
    상기 제1 소스 배선 위에 있고 상기 제1 소스 배선과 접촉하는 제2 소스 배선을 포함하고,
    상기 제2 소스 배선은 구리를 포함하고 상기 산화물 반도체층과 중첩하지 않는, 반도체 장치.
  6. 반도체 장치로서,
    제1 게이트 배선;
    상기 제1 게이트 배선 위의 제2 게이트 배선;
    상기 제2 게이트 배선 위의 제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에 있고 상기 산화물 반도체층과 접촉하는 채널 보호층;
    상기 채널 보호층 위에 있고 각각 상기 산화물 반도체층과 전기적으로 접속되는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 위의 제2 절연층;
    상기 제2 절연층 위에 있고 상기 제2 절연층의 제1 개구를 통하여 상기 제1 전극과 전기적으로 접속되는 제1 소스 배선; 및
    상기 제1 소스 배선 위에 있고 상기 제1 소스 배선과 접촉하는 제2 소스 배선을 포함하고,
    상기 제1 게이트 배선 및 상기 제2 소스 배선은 각각 구리를 포함하고 상기 산화물 반도체층과 중첩하지 않는, 반도체 장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 채널 보호층을 개재하여 서로 대향하는, 반도체 장치.
  8. 제1항, 제3항, 제4항, 및 제6항 중 어느 한 항에 있어서,
    상기 제2 게이트 배선은 상기 제1 게이트 배선을 덮는, 반도체 장치.
  9. 제1항, 제3항, 제4항, 및 제6항 중 어느 한 항에 있어서,
    상기 제2 게이트 배선은 구리보다 융점이 높은 원소를 포함하는 도전 재료를 포함하는, 반도체 장치.
  10. 제2항, 제3항, 제5항, 및 제6항 중 어느 한 항에 있어서,
    상기 제1 소스 배선은 구리보다 융점이 높은 원소를 포함하는 도전 재료를 포함하는, 반도체 장치.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 절연층은 질화 규소를 포함하는, 반도체 장치.
  12. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
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