JPH05129760A - 導体パターンの形成方法 - Google Patents
導体パターンの形成方法Info
- Publication number
- JPH05129760A JPH05129760A JP28957691A JP28957691A JPH05129760A JP H05129760 A JPH05129760 A JP H05129760A JP 28957691 A JP28957691 A JP 28957691A JP 28957691 A JP28957691 A JP 28957691A JP H05129760 A JPH05129760 A JP H05129760A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thin film
- resist
- laminated
- chrome
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 11
- 239000010410 layer Substances 0.000 claims abstract description 135
- 239000010409 thin film Substances 0.000 claims abstract description 61
- 239000010949 copper Substances 0.000 claims abstract description 37
- 239000011241 protective layer Substances 0.000 claims abstract description 26
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052802 copper Inorganic materials 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 18
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 52
- 239000012212 insulator Substances 0.000 claims description 16
- 239000011651 chromium Substances 0.000 claims description 14
- 239000010936 titanium Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000004642 Polyimide Substances 0.000 claims description 11
- 229920001721 polyimide Polymers 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- YMWUJEATGCHHMB-UHFFFAOYSA-N Dichloromethane Chemical compound ClCCl YMWUJEATGCHHMB-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- -1 potassium ferricyanide sodium hydroxide Chemical compound 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- XWROUVVQGRRRMF-UHFFFAOYSA-N F.O[N+]([O-])=O Chemical compound F.O[N+]([O-])=O XWROUVVQGRRRMF-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0154—Polyimide
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0302—Properties and characteristics in general
- H05K2201/0317—Thin film conductor layer; Thin film passive component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0502—Patterning and lithography
- H05K2203/054—Continuous temporary metal layer over resist, e.g. for selective electroplating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0597—Resist applied over the edges or sides of conductors, e.g. for protection during etching or plating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S428/00—Stock material or miscellaneous articles
- Y10S428/901—Printed circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 導体のパターンニングに際して、サイドエッ
チングを防ぐ。 【構成】 第１の薄膜３と、第２の薄膜４の上層に積層
された銅Cuより成る導電層５とによって形成される導体
パターンの形成方法であって、前記導電層５のパターン
ニングを行うレジスト１０の側壁面１０Ａとの間に所定
のギャップを形成し、該第２の薄膜４を露出させ、該導
電層５と該レジスト１０、および、該第２の薄膜４の露
出部に保護層７とを積層し、リフトオフによって該レジ
スト１０および該保護層７とを除去し、更に、エッチン
グによって第１と第２の薄膜を除去し、最後に、該保護
層７を除去する。
チングを防ぐ。 【構成】 第１の薄膜３と、第２の薄膜４の上層に積層
された銅Cuより成る導電層５とによって形成される導体
パターンの形成方法であって、前記導電層５のパターン
ニングを行うレジスト１０の側壁面１０Ａとの間に所定
のギャップを形成し、該第２の薄膜４を露出させ、該導
電層５と該レジスト１０、および、該第２の薄膜４の露
出部に保護層７とを積層し、リフトオフによって該レジ
スト１０および該保護層７とを除去し、更に、エッチン
グによって第１と第２の薄膜を除去し、最後に、該保護
層７を除去する。
Description
【０００１】
【産業上の利用分野】本発明は、ポリイミド材より成る
絶縁体の所定面に積層された第１の薄膜の上層に第２の
薄膜と、導電層とを積層することで導体パターンの形成
が行われる導体パターンの形成方法に関する。
絶縁体の所定面に積層された第１の薄膜の上層に第２の
薄膜と、導電層とを積層することで導体パターンの形成
が行われる導体パターンの形成方法に関する。
【０００２】電子機器に用いられる多層基板は、銅Cuよ
りなる導電層による導体パターンと、ポリイミドより成
る絶縁層とを積層することで形成されている。近年、こ
のような導体パターンは微細化が図られるようになり、
特に、導体パターンを覆うポリイミドによって銅Cuが拡
散されることで、導体パターンの周囲に生じる高誘電体
により導体パターンに伝播される信号の伝播速度に悪影
響を及ぼすこと、または、導電層と絶縁層との間に生じ
る空洞により絶縁耐圧が劣化することが問題となるよう
になった。
りなる導電層による導体パターンと、ポリイミドより成
る絶縁層とを積層することで形成されている。近年、こ
のような導体パターンは微細化が図られるようになり、
特に、導体パターンを覆うポリイミドによって銅Cuが拡
散されることで、導体パターンの周囲に生じる高誘電体
により導体パターンに伝播される信号の伝播速度に悪影
響を及ぼすこと、または、導電層と絶縁層との間に生じ
る空洞により絶縁耐圧が劣化することが問題となるよう
になった。
【０００３】そこで、多層基板の製造に際して、導体パ
ターンを覆うポリイミドによって銅Cuが拡散されること
のないよう形成されることが望まれている。
ターンを覆うポリイミドによって銅Cuが拡散されること
のないよう形成されることが望まれている。
【０００４】
【従来の技術】従来は、図４の従来の説明図に示すよう
に構成されていた。図４の(a) は側面断面図,(b1) 〜(b
5)は製造工程図である。
に構成されていた。図４の(a) は側面断面図,(b1) 〜(b
5)は製造工程図である。
【０００５】図４の(a) に示すように、ポリイミドより
成る絶縁体1の所定面1Aに積層された第１と第２の薄膜
3,4 の上層に銅Cuより成る導電層5 を形成し、更に、導
電層5 の上面5Bにはクローム層13を積層することで導体
パターン12の形成が行われていた。
成る絶縁体1の所定面1Aに積層された第１と第２の薄膜
3,4 の上層に銅Cuより成る導電層5 を形成し、更に、導
電層5 の上面5Bにはクローム層13を積層することで導体
パターン12の形成が行われていた。
【０００６】このような導体パターン12の形成は、(b1)
に示すように、先づ、絶縁体1 の所定面1Aにスパッタに
よって1000〜2000Åの膜厚のクロームCrによる第１の薄
膜3と、0.2 〜0.5 μm の膜厚の銅Cuによる第２の薄膜4
とを積層し、第２の薄膜4が第１の薄膜3 を介して絶縁
体1 に強固に固着されるようにし、更に、第２の薄膜4
の上層にはレジスト10を積層し、レジスト10を現像する
ことで形成されたパターンによって露出された第２の薄
膜4 に銅メッキによって厚み4 〜6 μm の厚さの導電層
5 の形成を行い。導電層5 の形成後は、(b2)に示すよう
に、導電層5とレジスト10との上面にスパッタによって1
000〜2000Åの膜厚のクローム層13の積層を行う。
に示すように、先づ、絶縁体1 の所定面1Aにスパッタに
よって1000〜2000Åの膜厚のクロームCrによる第１の薄
膜3と、0.2 〜0.5 μm の膜厚の銅Cuによる第２の薄膜4
とを積層し、第２の薄膜4が第１の薄膜3 を介して絶縁
体1 に強固に固着されるようにし、更に、第２の薄膜4
の上層にはレジスト10を積層し、レジスト10を現像する
ことで形成されたパターンによって露出された第２の薄
膜4 に銅メッキによって厚み4 〜6 μm の厚さの導電層
5 の形成を行い。導電層5 の形成後は、(b2)に示すよう
に、導電層5とレジスト10との上面にスパッタによって1
000〜2000Åの膜厚のクローム層13の積層を行う。
【０００７】次に、リフトオフによってレジスト10およ
びレジスト10の上面に積層されたクローム層13を除去
し、(b3)に示すように導電層5 の上面5Bにクローム層13
が形成される状態にし、更に、クローム層13の上層には
(b4)に示すように、レジスト層14を形成し、(b5)に示す
ように、レジスト層14をマスクとして第１と第２の薄膜
3,4 をウエットエッチングによって除去して、第１と第
２の薄膜3,4 のパターンニングを行う。最後に、レジス
ト層14を除去することで導体パターン12の形成が行われ
ていた。
びレジスト10の上面に積層されたクローム層13を除去
し、(b3)に示すように導電層5 の上面5Bにクローム層13
が形成される状態にし、更に、クローム層13の上層には
(b4)に示すように、レジスト層14を形成し、(b5)に示す
ように、レジスト層14をマスクとして第１と第２の薄膜
3,4 をウエットエッチングによって除去して、第１と第
２の薄膜3,4 のパターンニングを行う。最後に、レジス
ト層14を除去することで導体パターン12の形成が行われ
ていた。
【０００８】したがって、このような導電層5 の上面5B
にクローム層13を積層することで導体パターン12を覆う
ようにポリイミドによる絶縁層が積層されても、クロー
ム層13を介して絶縁層の積層が行われることになり、導
電層5 の銅Cuがポリイミドに拡散されることのないよう
配慮されていた。
にクローム層13を積層することで導体パターン12を覆う
ようにポリイミドによる絶縁層が積層されても、クロー
ム層13を介して絶縁層の積層が行われることになり、導
電層5 の銅Cuがポリイミドに拡散されることのないよう
配慮されていた。
【０００９】
【発明が解決しようとする課題】しかし、このような導
電層5 の上面5Bにクローム層13を積層することで導体パ
ターン12を形成することでは、第１と第２の薄膜3,4 を
ウエットエッチングによって除去する際、図４の(a) に
示す点線A の如く、サイドエッチングによって導電層5
の側壁面5A、および、第１と第２の薄膜3,4 の側壁面が
所定の幅B より狭くなり、更に、導電層5 の上面5Bはク
ローム層13によって覆われていても、側壁面5Aは露出さ
れることになるため、絶縁層の積層に際しては側壁面5A
に於ける銅Cuが拡散されることになる。
電層5 の上面5Bにクローム層13を積層することで導体パ
ターン12を形成することでは、第１と第２の薄膜3,4 を
ウエットエッチングによって除去する際、図４の(a) に
示す点線A の如く、サイドエッチングによって導電層5
の側壁面5A、および、第１と第２の薄膜3,4 の側壁面が
所定の幅B より狭くなり、更に、導電層5 の上面5Bはク
ローム層13によって覆われていても、側壁面5Aは露出さ
れることになるため、絶縁層の積層に際しては側壁面5A
に於ける銅Cuが拡散されることになる。
【００１０】したがって、前述のような信号伝播速度、
および、絶縁耐圧の低下が生じる問題を有していた。そ
こで、本発明では、導電層5 の上面5Bおよび側壁面5Aを
クローム層によって完全に覆うことで、パターンニング
に際してのサイドエッチング、および、側壁面に於ける
拡散を防止することを目的とする。
および、絶縁耐圧の低下が生じる問題を有していた。そ
こで、本発明では、導電層5 の上面5Bおよび側壁面5Aを
クローム層によって完全に覆うことで、パターンニング
に際してのサイドエッチング、および、側壁面に於ける
拡散を防止することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図１の(a) 〜(e) に示すように、ポリイミド
材より成る絶縁体1 の所定面1Aに形成される導体パター
ン2 が該所定面1Aに積層されたクロームCrより成る第１
の薄膜3 と、該第１の薄膜3 の上層に積層された銅Cuよ
り成る第２の薄膜4 と、該第２の薄膜4 の上層に積層さ
れた銅Cuより成る導電層5 とによって形成される導体パ
ターンの形成方法であって、前記第２の薄膜4 の上層に
積層され、前記導電層5 のパターンニングを行うレジス
ト10の側壁面10A と、該導電層5 の側壁面5Aとの間に所
定のギャップS を形成し、該ギャップS によって該第２
の薄膜4 を露出させ、該導電層5 と該レジスト10、およ
び、該第２の薄膜4 の露出部にクローム層6 と該クロー
ム層6 を保護する保護層7とを積層し、リフトオフによ
って該レジスト10および該レジスト10に積層された該ク
ローム層6 と該保護層7 とを除去し、更に、エッチング
によって第１と第２の薄膜3,4 を除去し、最後に、該保
護層7 を除去することで前記導電層5 の両側壁面5Aと上
面5Bとがクローム層6 によって覆われるように形成さ
れ、また、前記ギャップS の形成が、前記絶縁体1 の全
体を所定温度に冷却し、所定温度の冷却後、プラズマの
放射によって前記レジスト10を部分的に除去することで
形成されるように、更に、前記第１と第２の薄膜3,4 を
除去するエッチングが前記導電層5 の上層に形成された
前記保護層7 をマスクとして行われるように、または、
前記保護層7 が前記クローム層6 の上層に積層された二
酸化ケイ素SiO2による第１の層8 と、該第１の層8 の上
層に積層されたチタンTi、または、クロームCrによる第
２の層9 とによって形成されるように構成する。
図であり、図１の(a) 〜(e) に示すように、ポリイミド
材より成る絶縁体1 の所定面1Aに形成される導体パター
ン2 が該所定面1Aに積層されたクロームCrより成る第１
の薄膜3 と、該第１の薄膜3 の上層に積層された銅Cuよ
り成る第２の薄膜4 と、該第２の薄膜4 の上層に積層さ
れた銅Cuより成る導電層5 とによって形成される導体パ
ターンの形成方法であって、前記第２の薄膜4 の上層に
積層され、前記導電層5 のパターンニングを行うレジス
ト10の側壁面10A と、該導電層5 の側壁面5Aとの間に所
定のギャップS を形成し、該ギャップS によって該第２
の薄膜4 を露出させ、該導電層5 と該レジスト10、およ
び、該第２の薄膜4 の露出部にクローム層6 と該クロー
ム層6 を保護する保護層7とを積層し、リフトオフによ
って該レジスト10および該レジスト10に積層された該ク
ローム層6 と該保護層7 とを除去し、更に、エッチング
によって第１と第２の薄膜3,4 を除去し、最後に、該保
護層7 を除去することで前記導電層5 の両側壁面5Aと上
面5Bとがクローム層6 によって覆われるように形成さ
れ、また、前記ギャップS の形成が、前記絶縁体1 の全
体を所定温度に冷却し、所定温度の冷却後、プラズマの
放射によって前記レジスト10を部分的に除去することで
形成されるように、更に、前記第１と第２の薄膜3,4 を
除去するエッチングが前記導電層5 の上層に形成された
前記保護層7 をマスクとして行われるように、または、
前記保護層7 が前記クローム層6 の上層に積層された二
酸化ケイ素SiO2による第１の層8 と、該第１の層8 の上
層に積層されたチタンTi、または、クロームCrによる第
２の層9 とによって形成されるように構成する。
【００１２】このように構成することによって前述の課
題は解決される。
題は解決される。
【００１３】
【作用】即ち、第１と第２の薄膜3,4 が積層された絶縁
体1 に形成されたレジスト10と、レジスト10のパターン
ニングによって形成された導電層5 との互いの側壁面10
A と5Aとの間に、所定のギャップS を形成するようレジ
スト10を部分的に除去し、側壁面10A と5Aとの間に形成
されたギャップによって第２の薄膜4 を露出させ、導電
層5 とレジスト10、および、第２の薄膜4 の露出部に対
してクローム層6と、クローム層6 を保護する保護層7
とを積層し、リフトオフによってレジスト10と、レジス
ト10に積層されたクローム層6 と保護層7 とを除去し、
更に、導電層5 の上層に形成された保護層7 をマスクと
してエッチングを行うことで第１と第２の薄膜3,4 のパ
ターンニングを行い、最後に、保護層7 を除去し、導電
層5の両側壁面5Aと、上面5Bとがクローム層6 によって
覆われるようにしたものである。
体1 に形成されたレジスト10と、レジスト10のパターン
ニングによって形成された導電層5 との互いの側壁面10
A と5Aとの間に、所定のギャップS を形成するようレジ
スト10を部分的に除去し、側壁面10A と5Aとの間に形成
されたギャップによって第２の薄膜4 を露出させ、導電
層5 とレジスト10、および、第２の薄膜4 の露出部に対
してクローム層6と、クローム層6 を保護する保護層7
とを積層し、リフトオフによってレジスト10と、レジス
ト10に積層されたクローム層6 と保護層7 とを除去し、
更に、導電層5 の上層に形成された保護層7 をマスクと
してエッチングを行うことで第１と第２の薄膜3,4 のパ
ターンニングを行い、最後に、保護層7 を除去し、導電
層5の両側壁面5Aと、上面5Bとがクローム層6 によって
覆われるようにしたものである。
【００１４】したがって、第１と第２の薄膜3,4 のパタ
ーンニングを行うウエットエッチングに際しては、導電
層5 がクローム層6 によって覆われているため、前述の
ようなサイドエッチングを避けることができ、更に、導
電層5 がポリイミドによる絶縁層によって覆われる場合
は、クローム層6 を介して行われることになり、拡散を
防ぐことができ、導体パターンに於ける信号の伝播速度
および絶縁耐圧の低下を防ぐことができ、品質の向上が
図れる。
ーンニングを行うウエットエッチングに際しては、導電
層5 がクローム層6 によって覆われているため、前述の
ようなサイドエッチングを避けることができ、更に、導
電層5 がポリイミドによる絶縁層によって覆われる場合
は、クローム層6 を介して行われることになり、拡散を
防ぐことができ、導体パターンに於ける信号の伝播速度
および絶縁耐圧の低下を防ぐことができ、品質の向上が
図れる。
【００１５】
【実施例】以下本発明を図２および図３を参考に詳細に
説明する。図２は本発明による方法によって形成された
導体パターンの斜視図, 図３の(a) 〜(g) は本発明の製
造工程図である。全図を通じて、同一符号は同一対象物
を示す。
説明する。図２は本発明による方法によって形成された
導体パターンの斜視図, 図３の(a) 〜(g) は本発明の製
造工程図である。全図を通じて、同一符号は同一対象物
を示す。
【００１６】図２に示すように、絶縁体1 の所定面1Aに
パターンニングされる導体パターン2 は、絶縁体1 に積
層されたクロームCrより成る第１の薄膜3 と、第１の薄
膜3の上層に、更に積層された銅Cuより成る第２の薄膜4
とを介して積層された導電層4 とによって形成され、
また、導電層4 の両側壁面5Aと上面5Bとがクローム層6
によって覆われるように構成したものである。
パターンニングされる導体パターン2 は、絶縁体1 に積
層されたクロームCrより成る第１の薄膜3 と、第１の薄
膜3の上層に、更に積層された銅Cuより成る第２の薄膜4
とを介して積層された導電層4 とによって形成され、
また、導電層4 の両側壁面5Aと上面5Bとがクローム層6
によって覆われるように構成したものである。
【００１７】このように導電層4 の両側壁面5Aと上面5B
とがクローム層6 によって覆われるように形成すること
は図３に示す製造工程によって製造することが行える。
図３の(a) に示すように、絶縁体1の所定面1Aにスパッ
タによって積層されたクロームCrによる第１の薄膜3
と、銅Cuによる第２の薄膜4 との上層にレジスト10を形
成し、レジスト10の除去された箇所に銅メッキによって
導電層4 の形成が行われた状態の時、先づ、絶縁体1 の
全体を−10〜−60℃の温度で、30〜90分間冷却すること
で、レジスト10に収縮が生じ、(b) に示すように、導電
層5 の側壁面5Aと、レジスト10の側壁面10A との間にC
部に示す亀裂が発生する。
とがクローム層6 によって覆われるように形成すること
は図３に示す製造工程によって製造することが行える。
図３の(a) に示すように、絶縁体1の所定面1Aにスパッ
タによって積層されたクロームCrによる第１の薄膜3
と、銅Cuによる第２の薄膜4 との上層にレジスト10を形
成し、レジスト10の除去された箇所に銅メッキによって
導電層4 の形成が行われた状態の時、先づ、絶縁体1 の
全体を−10〜−60℃の温度で、30〜90分間冷却すること
で、レジスト10に収縮が生じ、(b) に示すように、導電
層5 の側壁面5Aと、レジスト10の側壁面10A との間にC
部に示す亀裂が発生する。
【００１８】そこで、(c) に示すように、C 部に示す亀
裂部に対して矢印のようにプラズマ20を放射させること
でレジスト10を部分的に除去し、導電層5 の側壁面5Aと
レジスト10の側壁面10A との間にギャップS を形成し、
第２の薄膜4 を露出させるようにする。
裂部に対して矢印のようにプラズマ20を放射させること
でレジスト10を部分的に除去し、導電層5 の側壁面5Aと
レジスト10の側壁面10A との間にギャップS を形成し、
第２の薄膜4 を露出させるようにする。
【００１９】次に、(d) に示すように、レジスト10の上
面、第２の薄膜4 の露出部、および導電層5 の上面5Bの
全体を覆うようスパッタによって厚みが1000〜2000Åの
クローム層6 の積層を行い、更に、クローム層6 の上層
には第１の層8 と第２の層9とより成る保護層7 の積層
を行う。
面、第２の薄膜4 の露出部、および導電層5 の上面5Bの
全体を覆うようスパッタによって厚みが1000〜2000Åの
クローム層6 の積層を行い、更に、クローム層6 の上層
には第１の層8 と第２の層9とより成る保護層7 の積層
を行う。
【００２０】この場合の第１の層8 は、二酸化ケイ素Si
O2をスパッタによって1000〜2000Åの厚みに形成したも
のであり、また、第２の層は、チタンTi、または、クロ
ームCrを同様にスパッタによって1000〜2000Åの厚みに
形成したものである。
O2をスパッタによって1000〜2000Åの厚みに形成したも
のであり、また、第２の層は、チタンTi、または、クロ
ームCrを同様にスパッタによって1000〜2000Åの厚みに
形成したものである。
【００２１】このようにクローム層6 および保護層7 の
積層が行われたレジスト10をリフトオフによって除去
し、(e) に示すように、導電層5 の上面5B、および、第
２の薄膜4 の露出部に積層されたクローム層6 と保護層
7 とが残る状態に形成することができる。
積層が行われたレジスト10をリフトオフによって除去
し、(e) に示すように、導電層5 の上面5B、および、第
２の薄膜4 の露出部に積層されたクローム層6 と保護層
7 とが残る状態に形成することができる。
【００２２】そこで、保護層7 をマスクとしてウエット
エッチングを行い、第２の薄膜4 のパターンニングを行
い、更に、第１の薄膜3 のパターンニングを行うことで
(f)示すように、保護層7 によって覆われない箇所の第
１と第２の薄膜3,4 の除去が行われる。
エッチングを行い、第２の薄膜4 のパターンニングを行
い、更に、第１の薄膜3 のパターンニングを行うことで
(f)示すように、保護層7 によって覆われない箇所の第
１と第２の薄膜3,4 の除去が行われる。
【００２３】したがって、このようなウエットエッチン
グに際しては、導電層5 の両側壁面5Aおよび上面5Bがク
ローム層6 と保護層7 とによって覆われているため、導
電層5 にサイドエッチングが生じることがないようにす
ることが行える。
グに際しては、導電層5 の両側壁面5Aおよび上面5Bがク
ローム層6 と保護層7 とによって覆われているため、導
電層5 にサイドエッチングが生じることがないようにす
ることが行える。
【００２４】最後に、ウエットエッチングによって第１
と第２の薄膜3,4 の除去を行った後は、保護層7 の除去
を行うことで(g) に示すように、導電層5 の両側壁面5A
と、上面5Bとがクローム層6 によって覆われた導体パタ
ーン2 の形成を行うことができる。
と第２の薄膜3,4 の除去を行った後は、保護層7 の除去
を行うことで(g) に示すように、導電層5 の両側壁面5A
と、上面5Bとがクローム層6 によって覆われた導体パタ
ーン2 の形成を行うことができる。
【００２５】また、保護層7 の除去は、第２の層9 がチ
タンTiの場合は、エッチング液としてフッ化水素酸硝酸
HF＋HNO3を用い、クロームCrの場合はフェリシアン化カ
リウム水酸化ナトリウムK3Fe(CN)6 ＋NaOHを用いること
で容易に除去を行うことができ、更に、第２の層8 の二
酸化ケイ素SiO2は、エッチング液としてはチタンTiの場
合と同じ液を用いることで容易に除去することが行え
る。
タンTiの場合は、エッチング液としてフッ化水素酸硝酸
HF＋HNO3を用い、クロームCrの場合はフェリシアン化カ
リウム水酸化ナトリウムK3Fe(CN)6 ＋NaOHを用いること
で容易に除去を行うことができ、更に、第２の層8 の二
酸化ケイ素SiO2は、エッチング液としてはチタンTiの場
合と同じ液を用いることで容易に除去することが行え
る。
【００２６】このように導電層5 の両側壁面5Aと、上面
5Bとがクローム層6 によって覆われた導体パターン2 を
形成することで、多層化によって導体パターン2 がポリ
イミドによる絶縁層によって覆われることが行われて
も、銅Cuの拡散が生じることのないようにすることがで
きる。
5Bとがクローム層6 によって覆われた導体パターン2 を
形成することで、多層化によって導体パターン2 がポリ
イミドによる絶縁層によって覆われることが行われて
も、銅Cuの拡散が生じることのないようにすることがで
きる。
【００２７】実際には、(a) に示す製造工程では、絶縁
体1 にはDC4KW の電位により、200℃の温度で約10分間
のスパッタによって1000Åの膜厚のクロームCrによる第
１の薄膜3 の積層を行い、次に、同様の条件で、5000Å
の膜厚の銅Cuによる第２の薄膜4 の積層を行い、更に、
アクリル系ネガ型のレジストを塗布し、80℃の温度で30
分間乾燥することで硬化させ、300mj のPLA 露光により
露光し、露光後、現像することでレジスト10に所定のパ
ターンを形成し、そのパターンによって第２の薄膜4 が
露出された箇所には硫酸銅メッキ槽によって約20分間の
メッキ処理を行い、0.4 μm の厚みの導電層5 の形成を
行う。
体1 にはDC4KW の電位により、200℃の温度で約10分間
のスパッタによって1000Åの膜厚のクロームCrによる第
１の薄膜3 の積層を行い、次に、同様の条件で、5000Å
の膜厚の銅Cuによる第２の薄膜4 の積層を行い、更に、
アクリル系ネガ型のレジストを塗布し、80℃の温度で30
分間乾燥することで硬化させ、300mj のPLA 露光により
露光し、露光後、現像することでレジスト10に所定のパ
ターンを形成し、そのパターンによって第２の薄膜4 が
露出された箇所には硫酸銅メッキ槽によって約20分間の
メッキ処理を行い、0.4 μm の厚みの導電層5 の形成を
行う。
【００２８】(b)に示す製造工程では、温度−10℃で約3
0分間冷却し、導電層5 と、レジスト10との間にC 部に
示す亀裂が発生するよう塑性変形を行う。 (c)に示す製造工程では、温度30〜50℃で、約30分間の
プラズマアッシャーによって部分的にレジスト10の除去
を行う。
0分間冷却し、導電層5 と、レジスト10との間にC 部に
示す亀裂が発生するよう塑性変形を行う。 (c)に示す製造工程では、温度30〜50℃で、約30分間の
プラズマアッシャーによって部分的にレジスト10の除去
を行う。
【００２９】(d)に示す製造工程では、DC4KW の電位に
より、50℃の温度で約15分間のスパッタによって1500Å
の膜厚のクロームCrによるクローム層6 を、RF1KW の電
位により、50℃の温度で約40分間のスパッタによって30
00Åの膜厚の二酸化ケイ素SiO2による第１の層8 を、DC
3KW の電位により、50℃の温度で約10分間のスパッタに
よって1000Åの膜厚のチタンTiによる第２の層9 をそれ
ぞれ積層する。
より、50℃の温度で約15分間のスパッタによって1500Å
の膜厚のクロームCrによるクローム層6 を、RF1KW の電
位により、50℃の温度で約40分間のスパッタによって30
00Åの膜厚の二酸化ケイ素SiO2による第１の層8 を、DC
3KW の電位により、50℃の温度で約10分間のスパッタに
よって1000Åの膜厚のチタンTiによる第２の層9 をそれ
ぞれ積層する。
【００３０】(e)に示す製造工程では、常温で約20分
間、塩化メチレンCH2CI2を用いることでリフトオフを行
う。 (f)に示す製造工程では、温度40℃で、約40秒間、過硫
酸アンモニウム塩化ナトリウムNH4SO4＋NaCI液によって
エッチングすることで5000Åの厚みの銅Cuによる第２の
薄膜4 のエンチングを行い、更に、温度32℃で、約2 分
間、フェリシアン化カリウム水酸化ナトリウムK3Fe(CN)
6 ＋NaOH液によってエッチングすることで1000Åの厚み
のクロームCrによる第１の薄膜3 のエンチングを行う。
間、塩化メチレンCH2CI2を用いることでリフトオフを行
う。 (f)に示す製造工程では、温度40℃で、約40秒間、過硫
酸アンモニウム塩化ナトリウムNH4SO4＋NaCI液によって
エッチングすることで5000Åの厚みの銅Cuによる第２の
薄膜4 のエンチングを行い、更に、温度32℃で、約2 分
間、フェリシアン化カリウム水酸化ナトリウムK3Fe(CN)
6 ＋NaOH液によってエッチングすることで1000Åの厚み
のクロームCrによる第１の薄膜3 のエンチングを行う。
【００３１】(g)に示す製造工程では、先づ、常温で約3
0秒間、フッ化水素酸硝酸HF＋HNO3液によるエッチング
によって1000Åの厚みのチタンTiによる第２の層9 の除
去を行い、次に、同様の条件のエッチングによって3000
Åの厚みの二酸化ケイ素SiO2による第１の層8 の除去を
行うことで、クローム層6 が導電層5 を覆うように形成
することを行った。
0秒間、フッ化水素酸硝酸HF＋HNO3液によるエッチング
によって1000Åの厚みのチタンTiによる第２の層9 の除
去を行い、次に、同様の条件のエッチングによって3000
Åの厚みの二酸化ケイ素SiO2による第１の層8 の除去を
行うことで、クローム層6 が導電層5 を覆うように形成
することを行った。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
絶縁体に積層されたレジストによって形成された導電層
の両側壁面にギャップを形成し、導電層を覆うクローム
層と保護層とを積層することで、導体パターンを形成す
る導電層の両側壁面と上面とがクローム層によって覆わ
れるようにすることができる。
絶縁体に積層されたレジストによって形成された導電層
の両側壁面にギャップを形成し、導電層を覆うクローム
層と保護層とを積層することで、導体パターンを形成す
る導電層の両側壁面と上面とがクローム層によって覆わ
れるようにすることができる。
【００３３】したがって、第１と第２の薄膜のパターン
ニングに際してのウエットエッチングによるサイドエッ
チングを防止すること、および、絶縁層のポリイミドに
よる拡散を確実に防ぐことができ、従来のような信号伝
播速度および絶縁耐圧の低下を防ぐことが行え、品質の
向上が図れ、実用的効果は大である。
ニングに際してのウエットエッチングによるサイドエッ
チングを防止すること、および、絶縁層のポリイミドに
よる拡散を確実に防ぐことができ、従来のような信号伝
播速度および絶縁耐圧の低下を防ぐことが行え、品質の
向上が図れ、実用的効果は大である。
【図１】 本発明の原理説明図
【図２】 本発明による方法によって形成された導体パ
ターンの斜視図
ターンの斜視図
【図３】 本発明の製造工程図
【図４】 従来の説明図
１ 絶縁体 ２ 導体パターン ３ 第１の薄膜 ４ 第２の薄膜 ５ 導電層 ６ クローム層 ７ 保護層 ８ 第１の層 ９ 第２の層 10 レジスト 1A 面 5A,10A側壁面 5B 上面
Claims (4)
- 【請求項１】 ポリイミド材より成る絶縁体(1) の所定
面(1A)に形成される導体パターン(2) が該所定面(1A)に
積層されたクロームCrより成る第１の薄膜(3) と、該第
１の薄膜(3)の上層に積層された銅Cuより成る第２の薄
膜(4) と、該第２の薄膜(4) の上層に積層された銅Cuよ
り成る導電層(5) とによって形成される導体パターンの
形成方法であって、 前記第２の薄膜(4) の上層に積層され、前記導電層(5)
のパターンニングを行うレジスト(10)の側壁面(10A)
と、該導電層(5) の側壁面(5A)との間に所定のギャップ
(S) を形成し、該ギャップ(S) によって該第２の薄膜
(4) を露出させ、該導電層(5) と該レジスト(10)、およ
び、該第２の薄膜(4) の露出部にクローム層(6) と該ク
ローム層(6) を保護する保護層(7) とを積層し、リフト
オフによって該レジスト(10)および該レジスト(10)に積
層された該クローム層(6) と該保護層(7) とを除去し、
更に、エッチングによって第１と第２の薄膜(3,4) を除
去し、最後に、該保護層(7) を除去することで前記導電
層(5) の両側壁面(5A)と上面(5B)とがクローム層(6) に
よって覆われるように形成されることを特徴とする導体
パターンの形成方法。 - 【請求項２】 請求項１記載の前記ギャップ(S) の形成
が、前記絶縁体(1)の全体を所定温度に冷却し、所定温
度の冷却後、プラズマの放射によって前記レジスト(10)
を部分的に除去することで形成されることを特徴とする
導体パターンの形成方法。 - 【請求項３】 請求項１記載の前記第１と第２の薄膜
(3,4) を除去するエッチングが前記導電層(5) の上層に
形成された前記保護層(7) をマスクとして行われること
を特徴とする導体パターンの形成方法。 - 【請求項４】 請求項１記載の前記保護層(7) が前記ク
ローム層(6) の上層に積層された二酸化ケイ素SiO2によ
る第１の層(8) と、該第１の層(8) の上層に積層された
チタンTi、または、クロームCrによる第２の層(9) とに
よって形成されることを特徴とする導体パターンの形成
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28957691A JPH05129760A (ja) | 1991-11-06 | 1991-11-06 | 導体パターンの形成方法 |
| EP19920402978 EP0541436B1 (en) | 1991-11-06 | 1992-11-04 | Conductive pattern layer structure and method of producing the conductive pattern layer structure |
| DE1992624423 DE69224423T2 (de) | 1991-11-06 | 1992-11-04 | Leitfähige Muster-Schichtstruktur und Verfahren zur Herstellung der leitfähigen Muster-Schichtstruktur |
| US08/143,642 US5378310A (en) | 1991-11-06 | 1993-11-01 | Method of producing conductive pattern layer structure |
| US08/168,221 US5415920A (en) | 1991-11-06 | 1993-12-17 | Patterned chromium barrier layer with flange-like structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28957691A JPH05129760A (ja) | 1991-11-06 | 1991-11-06 | 導体パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129760A true JPH05129760A (ja) | 1993-05-25 |
Family
ID=17745026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28957691A Pending JPH05129760A (ja) | 1991-11-06 | 1991-11-06 | 導体パターンの形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5378310A (ja) |
| EP (1) | EP0541436B1 (ja) |
| JP (1) | JPH05129760A (ja) |
| DE (1) | DE69224423T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717262B1 (en) | 2000-02-08 | 2004-04-06 | Fujitsu Limited | Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times |
| WO2005067354A1 (ja) * | 2003-12-26 | 2005-07-21 | Mitsui Mining & Smelting Co., Ltd. | プリント配線基板、その製造方法および回路装置 |
| JP2005317566A (ja) * | 2004-04-26 | 2005-11-10 | Kyocera Corp | 配線基板及びその製造方法 |
| JP2007201216A (ja) * | 2006-01-27 | 2007-08-09 | Sumitomo Metal Mining Co Ltd | フレキシブル配線基板およびその製造方法 |
| JP2008066748A (ja) * | 2003-12-05 | 2008-03-21 | Mitsui Mining & Smelting Co Ltd | プリント配線基板および半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314880A (ja) * | 1993-04-28 | 1994-11-08 | Fujitsu Ltd | ポリイミド多層回路基板の製造方法 |
| US5662788A (en) * | 1996-06-03 | 1997-09-02 | Micron Technology, Inc. | Method for forming a metallization layer |
| US7126195B1 (en) | 1996-06-03 | 2006-10-24 | Micron Technology, Inc. | Method for forming a metallization layer |
| US5976974A (en) * | 1997-04-22 | 1999-11-02 | W. L. Gore & Associates, Inc. | Method of forming redundant signal traces and corresponding electronic components |
| DE102004023752B4 (de) * | 2004-05-11 | 2006-08-24 | Infineon Technologies Ag | Verfahren zur Vermeidung der Verringerung der Dicke der Umverdrahtung |
| JP4652179B2 (ja) * | 2005-09-05 | 2011-03-16 | 日東電工株式会社 | 配線回路基板 |
| WO2011043194A1 (en) | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR20120093864A (ko) | 2009-10-09 | 2012-08-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101802406B1 (ko) | 2009-11-27 | 2017-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
| JP6513551B2 (ja) | 2015-10-20 | 2019-05-15 | リンナイ株式会社 | 暖房システム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4411972A (en) * | 1981-12-30 | 1983-10-25 | International Business Machines Corporation | Integrated circuit photomask |
| JPS61272746A (ja) * | 1985-05-28 | 1986-12-03 | Asahi Glass Co Ltd | フオトマスクブランクおよびフオトマスク |
| MY101308A (en) * | 1986-06-09 | 1991-09-05 | Minnesota Mining & Mfg | Presensitized circuit material. |
| US4770897A (en) * | 1987-05-05 | 1988-09-13 | Digital Equipment Corporation | Multilayer interconnection system for multichip high performance semiconductor packaging |
| US4805683A (en) * | 1988-03-04 | 1989-02-21 | International Business Machines Corporation | Method for producing a plurality of layers of metallurgy |
| US4810332A (en) * | 1988-07-21 | 1989-03-07 | Microelectronics And Computer Technology Corporation | Method of making an electrical multilayer copper interconnect |
| US4964945A (en) * | 1988-12-09 | 1990-10-23 | Minnesota Mining And Manufacturing Company | Lift off patterning process on a flexible substrate |
| JPH03108797A (ja) * | 1989-09-22 | 1991-05-08 | Ngk Spark Plug Co Ltd | 多層配線基板およびその製造方法 |
| EP0453785A1 (de) * | 1990-04-24 | 1991-10-30 | Oerlikon Contraves AG | Verfahren zur Herstellung von mehrlagigen Dünnschichtschaltungen mit integrierten Dünnschichtwiderständen |
-
1991
- 1991-11-06 JP JP28957691A patent/JPH05129760A/ja active Pending
-
1992
- 1992-11-04 EP EP19920402978 patent/EP0541436B1/en not_active Expired - Lifetime
- 1992-11-04 DE DE1992624423 patent/DE69224423T2/de not_active Expired - Fee Related
-
1993
- 1993-11-01 US US08/143,642 patent/US5378310A/en not_active Expired - Fee Related
- 1993-12-17 US US08/168,221 patent/US5415920A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717262B1 (en) | 2000-02-08 | 2004-04-06 | Fujitsu Limited | Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times |
| US7005318B2 (en) | 2000-02-08 | 2006-02-28 | Fujistu Limited | Mounted circuit substrate and method for fabricating the same for surface layer pads that can withstand pad erosion by molten solder applied over a plurality of times |
| JP2008066748A (ja) * | 2003-12-05 | 2008-03-21 | Mitsui Mining & Smelting Co Ltd | プリント配線基板および半導体装置 |
| WO2005067354A1 (ja) * | 2003-12-26 | 2005-07-21 | Mitsui Mining & Smelting Co., Ltd. | プリント配線基板、その製造方法および回路装置 |
| KR100864562B1 (ko) * | 2003-12-26 | 2008-10-20 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 프린트 배선 기판, 그 제조 방법 및 회로 장치 |
| JP2005317566A (ja) * | 2004-04-26 | 2005-11-10 | Kyocera Corp | 配線基板及びその製造方法 |
| JP2007201216A (ja) * | 2006-01-27 | 2007-08-09 | Sumitomo Metal Mining Co Ltd | フレキシブル配線基板およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5415920A (en) | 1995-05-16 |
| EP0541436B1 (en) | 1998-02-11 |
| EP0541436A2 (en) | 1993-05-12 |
| US5378310A (en) | 1995-01-03 |
| DE69224423D1 (de) | 1998-03-19 |
| DE69224423T2 (de) | 1998-07-23 |
| EP0541436A3 (ja) | 1994-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05129760A (ja) | 導体パターンの形成方法 | |
| JP3088175B2 (ja) | 可撓性回路配線基板の製造法 | |
| JPS61171131A (ja) | 半導体上にパタ−ン化された導電層を形成する方法 | |
| US4698125A (en) | Method of producing a layered structure | |
| JPH0715113A (ja) | プリント配線パターン形成方法 | |
| JPH0681173A (ja) | 金属膜パターン形成方法 | |
| JPH118305A (ja) | 半導体装置およびその製造方法 | |
| JPH06120659A (ja) | 多層配線構成体 | |
| JPH05251864A (ja) | 多層配線基板のパターン形成方法 | |
| JP2004266230A (ja) | 回路基板及びその製造方法 | |
| JPH05152750A (ja) | 多層配線基板の製造方法 | |
| JPH0629662A (ja) | 多層配線構成体およびポリイミド系絶縁膜のパターン加工方法 | |
| JPS60105254A (ja) | プレ−ナ−素子形成方法 | |
| JP2022103601A (ja) | 電子部品及びその製造方法 | |
| JPS61210508A (ja) | 薄膜磁気ヘツドの製造方法 | |
| JPS60187912A (ja) | 薄膜磁気ヘツドのパタ−ン形成法 | |
| JPH09198624A (ja) | 複合型磁気ヘッドおよびその製造方法 | |
| JPS5966125A (ja) | 半導体装置の製造方法 | |
| JPH05308182A (ja) | 膜回路基板の製造方法 | |
| JP2774487B2 (ja) | 薄膜磁気ヘッド | |
| JPS59114824A (ja) | 半導体装置の平坦化方法 | |
| JP2004031762A (ja) | 電子部品の製造方法 | |
| JP2000353748A (ja) | 半導体装置の製造方法 | |
| JPS6387608A (ja) | 薄膜コイルの製造方法 | |
| JPH0320809B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020723 |