WO2020027402A1 - 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

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WO2020027402A1
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WO
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metal
metal oxide
metal layer
oxide layer
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PCT/KR2019/003692
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신현억
박홍식
손상우
김상갑
백경민
신상원
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삼성디스플레이 주식회사
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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Definitions

  • the present invention relates to a display device. More specifically, the present invention relates to a display substrate including wiring, a manufacturing method of the display substrate, and an organic light emitting display device including the display substrate.
  • a thin film transistor is used to independently drive each pixel in a flat panel display device such as a liquid crystal display (LCD) and an organic light emitting display (OLED). It can be used as a switching element.
  • the display substrate including the thin film transistor may include various wirings such as a gate line for transmitting a gate signal to the thin film transistor and a data line for transmitting a data voltage.
  • the length of the wiring may become longer and longer. Accordingly, it is necessary to form the wiring using a material having a low resistance.
  • copper (Cu) or the like having a relatively low resistance may be used as the material of the wiring.
  • the adhesion between the copper film and the substrate is not good and the copper film is likely to be peeled off, thereby resulting in defective gate lines.
  • a titanium (Ti) film is formed between the copper film and the substrate in order to increase the adhesion between the copper film and the substrate, copper is diffused into the titanium film during the high temperature process during the manufacturing process of the display substrate, The resistance may increase.
  • One object of the present invention is to provide a display substrate including a relatively low resistance wiring.
  • Another object of the present invention is to prevent an increase in the resistance of the wiring in the manufacturing process of the display substrate.
  • the object of the present invention is not limited to these objects, and may be variously expanded within a range without departing from the spirit and scope of the present invention.
  • the display substrate may include a substrate and a wiring disposed on the substrate.
  • the wiring may include a metal oxide layer including at least one oxide of tantalum (Ta), niobium (Nb), and titanium (Ti), and a metal layer disposed on the metal oxide layer and including copper (Cu).
  • the metal oxide layer may have a thickness of about 30 Angstroms to about 50 Pa.
  • the side of the metal oxide layer may be continuously connected from the side of the metal layer.
  • the metal layer may be directly disposed on the metal oxide layer.
  • the interconnection may further include an intermetallic compound layer disposed between the metal oxide layer and the metal layer.
  • the thickness of the intermetallic compound layer may be about 30 GPa or less.
  • the intermetallic compound layer may include an intermetallic compound of at least one of tantalum, niobium and titanium and copper.
  • the side of the metal oxide layer, the side of the intermetallic compound layer and the side of the metal layer may be continuously connected.
  • the metal layer may have a thickness of about 500 kPa to about 5000 kPa.
  • the substrate may include silicon oxide (SiOx).
  • a method of manufacturing a display substrate includes a first including at least one of tantalum (Ta), niobium (Nb), and titanium (Ti) on the substrate. Sequentially stacking a second metal layer including a metal layer and copper (Cu), partially etching the first metal layer and the second metal layer to form a wiring, and oxidizing the first metal layer to a metal oxide layer It may include the step of being converted.
  • the first metal layer may be naturally oxidized and converted into the metal oxide layer.
  • the metal oxide layer may have a thickness of about 30 Angstroms to about 50 Pa.
  • all of the first metal layer may be oxidized and converted into the metal oxide layer.
  • a portion of the first metal layer may be oxidized and converted into the metal oxide layer.
  • the method of manufacturing the display substrate may further include converting another non-oxidized portion of the first metal layer into an intermetallic compound layer by reacting with the second metal layer.
  • the thickness of the intermetallic compound layer may be about 30 GPa or less.
  • converting the other part of the first metal layer into the intermetallic compound layer may be performed after converting the part of the first metal layer into the metal oxide layer.
  • the display device overlaps a substrate, a gate line disposed on the substrate, an active pattern, and the active pattern, and a gate electrode protruding from the gate line. It may include a thin film transistor, and a light emitting device connected to the thin film transistor.
  • the gate line includes a metal oxide layer including at least one oxide of tantalum (Ta), niobium (Nb), and titanium (Ti), and a metal layer disposed on the metal oxide layer and including copper (Cu). can do.
  • the metal oxide layer may have a thickness of about 30 Angstroms to about 50 Pa.
  • the side of the metal oxide layer may be continuously connected from the side of the metal layer.
  • the metal layer may be directly disposed on the metal oxide layer.
  • the wiring of the display substrate according to the exemplary embodiments of the present invention includes a metal oxide layer including at least one oxide of tantalum, niobium, and titanium, and a metal layer disposed on the metal oxide layer and including copper. Since the layer has a thickness of about 30 kPa to about 50 kPa, the wiring of the display substrate may have a relatively low resistance.
  • a first metal layer including at least one of tantalum, niobium, and titanium and a second metal layer including copper are sequentially stacked on the substrate, and Since the first metal layer is naturally oxidized and converted into the metal oxide layer, an additional process for converting the first metal layer to the metal oxide layer may not be necessary in the process of forming the wiring.
  • FIG. 1 is a layout view illustrating a display substrate according to an exemplary embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a display substrate according to an exemplary embodiment of the present invention.
  • FIG 3 is a cross-sectional view illustrating wirings of a display substrate according to an exemplary embodiment of the present invention.
  • 4, 5, 6, 7 and 8 are cross-sectional views illustrating a method of manufacturing a display substrate according to an exemplary embodiment of the present invention.
  • FIG. 9 is a cross-sectional view illustrating a display substrate according to another exemplary embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating wirings of a display substrate according to another exemplary embodiment of the present invention.
  • 11, 12, 13, and 14 are cross-sectional views illustrating a method of manufacturing a display substrate according to another exemplary embodiment of the present invention.
  • 15 is a cross-sectional view illustrating a display device according to an exemplary embodiment.
  • FIGS. 1 and 2 a configuration of a display substrate according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 and 2.
  • FIG. 1 is a layout view illustrating a display substrate according to an exemplary embodiment of the present invention.
  • 2 is a cross-sectional view illustrating a display substrate according to an exemplary embodiment of the present invention.
  • FIG. 2 may be a cross-sectional view of the display substrate of FIG. 1 taken along line II-II '.
  • a display substrate may include a substrate 110, wirings such as a gate line GW, a data line DW, and the like disposed on the substrate 110.
  • the transistor TFT may include a pixel electrode 180 connected to the thin film transistor TFT.
  • FIGS. 1 and 2 only one thin film transistor is illustrated in FIGS. 1 and 2, at least two thin film transistors may be disposed in each pixel.
  • a switching thin film transistor and a driving thin film transistor may be disposed in each pixel.
  • a capacitor may be electrically connected between the switching thin film transistor and the driving thin film transistor.
  • the substrate 110 a transparent insulating substrate can be used.
  • the substrate 110 may include glass including silicon oxide (SiOx).
  • the active pattern 120 may be disposed on the substrate 110. Although not shown in FIG. 2, in an embodiment, a buffer film or the like may be disposed between the substrate 110 and the active pattern 120 to block diffusion of impurities through the substrate 110.
  • the active pattern 120 may include a silicon compound, such as polycrystalline silicon. Source and drain regions containing p-type or n-type impurities may be formed at both ends of the active pattern 120, respectively.
  • the active pattern 120 may be formed of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), indium tin zinc oxide (ITZO), or the like. It may also include an oxide semiconductor.
  • the gate insulating layer 130 covering the active pattern 120 may be disposed on the substrate 110.
  • the gate insulating layer 130 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), or the like.
  • the gate line GW may be disposed on the gate insulating layer 130.
  • the gate line GW transmits a gate signal and may extend in the row direction.
  • the gate line GW may include a gate electrode 140 protruding from the gate line GW.
  • the gate line GW may include metal oxide layers 141a and 141b and metal layers 142a and 142b disposed on the metal oxide layers 141a and 141b.
  • the metal oxide layers 141a and 141b may include at least one oxide of tantalum (Ta), niobium (Nb), and titanium (Ti).
  • the metal oxide layers 141a and 141b may include tantalum pentoxide (Ta 2 O 5), niobium pentoxide (Nb 2 O 5), or titanium dioxide (TiO 2).
  • the metal layers 142a and 142b may include a metal having a low resistance such as copper (Cu).
  • An interlayer insulating layer 150 covering the gate line GW may be disposed on the gate insulating layer 130.
  • the interlayer insulating layer 150 may include silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the data line DW and the drain electrode 162 may be disposed on the interlayer insulating layer 150.
  • the data line DW transmits a data voltage and extends in the column direction to intersect the gate line GW.
  • the data line DW may include a source electrode 161 having a shape protruding from the data line DW.
  • the drain electrode 162 may be separated from the data line DW and may face the source electrode 161 with respect to the gate electrode 140.
  • the source electrode 161 and the drain electrode 162 may contact the active pattern 120 through the interlayer insulating layer 150 and the gate insulating layer 130.
  • the data line DW and the drain electrode 162 include aluminum (Al), silver (Ag), tungsten (W), copper (Cu), nickel (Ni), chromium (Cr), molybdenum (Mo), and titanium. (Ti), platinum (Pt), tantalum (Ta), niobium (Nd), scandium (Sc), and the like metal, alloys of the metal or nitride of the metal may be included.
  • the data line DW and the drain electrode 162 may have a structure in which two or more different metal layers, such as an Al layer and a Ti layer, are stacked.
  • the thin film transistor TFT may be defined by the active pattern 120, the gate insulating layer 130, the gate electrode 140, the source electrode 161, and the drain electrode 162.
  • FIG. 2 a thin film transistor having a top gate structure in which the gate electrode 140 is disposed on the active pattern 120 is illustrated.
  • the gate electrode 140 is the active pattern 120. It may have a bottom gate structure disposed under the ().
  • a passivation layer 170 may be disposed on the interlayer insulating layer 150 to cover the data line DW and the drain electrode 162.
  • the passivation layer 170 may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, or the like, or an organic insulating material such as polyimide, epoxy resin, acrylic resin, or polyester.
  • the pixel electrode 180 may be disposed on the passivation layer 170.
  • the pixel electrode 180 may contact the drain electrode 162 through the passivation layer 170.
  • the pixel electrode 180 may be disposed independently of each pixel.
  • the pixel electrode 180 may be provided as a reflective electrode.
  • the pixel electrode 180 may include a metal such as Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc, or an alloy of the metal.
  • the pixel electrode 180 may include a transparent conductive material having a high work function.
  • the pixel electrode 180 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide, or indium oxide.
  • the pixel electrode 180 may have a multilayer structure including the metal and the transparent conductive material.
  • the pixel defining layer 190 covering the peripheral portion of the pixel electrode 180 may be disposed on the passivation layer 170.
  • the pixel defining layer 190 may include a transparent organic material such as polyimide resin or acrylic resin.
  • FIG. 3 is a cross-sectional view illustrating wirings of a display substrate according to an exemplary embodiment of the present invention.
  • the wiring of FIG. 3 represents the gate line GW of the display substrate according to the exemplary embodiment of the present invention illustrated in FIGS. 1 and 2.
  • the gate line GW of the display substrate is a metal oxide layer 321 and a metal layer 322 sequentially stacked on the base layer 310. It may include.
  • the base layer 310 may be the substrate 110 or the gate insulating layer 130 of FIG. 2.
  • the metal layer 322 may be directly disposed on the metal oxide layer 321. In other words, the bottom surface of the metal layer 322 may contact the top surface of the metal oxide layer 321.
  • the side surface S1 of the metal oxide layer 321 may be continuously connected to the side surface S2 of the metal layer 322.
  • the side surface S1 of the metal oxide layer 321 and the side surface S2 of the metal layer 322 may extend in the direction of the base layer 310 without a step therebetween.
  • the metal layer 322 may have a low resistance of the gate line GW, and the metal oxide layer 321 may improve adhesion between the metal layer 322 and the base layer 310. In addition, the metal oxide layer 321 may prevent the material of the metal layer 322 from diffusing down and reacting with the base layer 310 to prevent corrosion and defects of the gate line GW.
  • the thickness T1 of the metal oxide layer 321 may be about 30 Angstroms to about 50 Pa. When the thickness T1 of the metal oxide layer 321 is smaller than about 30 GPa, the metal oxide layer 321 may not sufficiently prevent the material of the metal layer 322 from diffusing downward. Meanwhile, the thickness T2 of the metal layer 322 may be about 500 kPa to about 5000 kPa. When the thickness T2 of the metal layer 322 is less than about 500 GPa, the resistance of the metal layer 322 is increased, whereby the gate line GW may have a relatively high resistance. In addition, when the thickness T2 of the metal layer 322 is greater than about 5000 GPa, the step coverage of the insulating layer covering the gate line GW may not be good.
  • 4, 5, 6, 7 and 8 are cross-sectional views illustrating a method of manufacturing a display substrate according to an exemplary embodiment of the present invention.
  • an active pattern 120 may be formed on the substrate 110.
  • the active layer 120 may be formed by depositing a semiconductor layer on the substrate 110 by sputtering or the like, and partially etching the semiconductor layer by photolithography or the like.
  • the first metal layer 143 and the second metal layer 142 may be sequentially stacked on the substrate 110.
  • a gate insulating layer 130 covering the active pattern 120 may be formed on the substrate 110.
  • the gate insulating layer 130 may be deposited on the substrate 110 by chemical vapor deposition (CVD).
  • the first metal layer 143 may be formed on the gate insulating layer 130, and the second metal layer 142 may be formed on the first metal layer 143.
  • a first metal layer 143 including at least one of tantalum, niobium, and titanium is deposited on the gate insulating layer 130 by sputtering, and copper is deposited on the first metal layer 143 by sputtering.
  • the second metal layer 142 may be deposited.
  • the first metal layer 143 may have a thickness of about 30 kPa to about 50 kPa. As described above, by forming the thickness of the first metal layer 143 to about 30 GPa or more, it is possible to sufficiently prevent the material of the second metal layer 142 from diffusing downward. In addition, the thickness of the second metal layer 142 may be about 500 kPa to about 5000 kPa. As described above, by forming the thickness of the second metal layer 142 to about 500 GPa or more, the resistance of the second metal layer 142 may be relatively low. On the other hand, by forming the thickness of the second metal layer 142 to about 5000 GPa or less, it is possible to prevent the step coverage of the insulating film formed on the second metal layer 142 from deteriorating in a subsequent step.
  • the gate line GW may be formed by partially etching the first metal layer 143 and the second metal layer 142 together.
  • the first metal layer 143 and the second metal layer 142 may be partially etched by a photo process using wet etching.
  • the gate line GW may include lower metal layers 143a and 143b in which the first metal layer 143 is partially etched and upper metal layers 142a and 142b in which the second metal layer 142 is partially etched.
  • the side surfaces of the lower metal layers 143a and 143b and the side surfaces of the upper metal layers 142a and 142b may be continuously connected.
  • lower metal layers 143a and 143b may be oxidized and converted into metal oxide layers 141a and 141b.
  • the lower metal layers 143a and 143b may be naturally oxidized and converted into the metal oxide layers 141a and 141b.
  • the lower metal layers 143a and 143b are made of metal by the oxygen and moisture. It may be converted into the oxide layers 141a and 141b. Accordingly, an additional process for oxidizing the lower metal layers 143a and 143b may not be necessary.
  • all of the lower metal layers 143a and 143b may be oxidized and converted into the metal oxide layers 141a and 141b.
  • the lower metal layers 143a and 143b may be oxidized by oxygen and moisture included in the substrate 110 and / or the gate insulating layer 130 positioned below, and the thickness of the lower metal layers 143a and 143b may be lowered.
  • the bottom surface of the metal layers 143a and 143b may be about 50 GPa or less. As described above, by forming the thickness of the first metal layer 143 to about 50 GPa or less, all of the lower metal layers 143a and 143b may be oxidized and converted into the metal oxide layers 141a and 141b.
  • the active pattern 120 may be heat treated.
  • an interlayer insulating layer 150 may be formed on the gate insulating layer 130 to cover the gate line GW.
  • the interlayer insulating layer 150 may be deposited on the gate insulating layer 130 by chemical vapor deposition.
  • a contact hole for exposing a part of the active pattern 120 may be formed through the interlayer insulating layer 150 and the gate insulating layer 130 by a photo process or the like.
  • the active pattern 120 may be heat treated. For example, heat of about 450 ° C. may be provided to the active pattern 120 through a heat source disposed outside the display substrate. In this case, impurities may be discharged from the heat treated active pattern 120 through the contact hole, and the driving range of the thin film transistor may be adjusted to improve characteristics of the thin film transistor.
  • the material forming the upper metal layers 142a and 142b is oriented downward in the heat treatment process of the active pattern 120.
  • the intermetallic compound layer may be formed by being diffused to react with the lower metal layer.
  • the lower metal layer includes titanium
  • copper may be diffused into the lower metal layer to form a copper-titanium alloy (Cu 3 Ti).
  • Cu 3 Ti copper-titanium alloy
  • Such an intermetallic compound layer is easily formed in a high temperature environment such as a heat treatment process.
  • the resistance of the gate line GW may increase. In this case, the transmission of the gate signal transmitted through the gate line GW may be delayed.
  • the gate line GW since the gate line GW includes the metal oxide layers 141a and 141b, the intermetallic compound layer may not be formed in the heat treatment process of the active pattern 120, and the gate line Increase in resistance of (GW) can be prevented.
  • the pixel electrode 180 connected to the drain electrode 162 may be formed.
  • the data line DW and the drain electrode 162 may be formed on the interlayer insulating layer 150.
  • a conductive layer may be deposited on the interlayer insulating layer 150 by sputtering or the like, and the data layer DW and the drain electrode 162 may be formed by partially etching the conductive layer by a photo process or the like.
  • the passivation layer 170 may be formed on the interlayer insulating layer 150 to cover the data line DW and the drain electrode 162.
  • the pixel electrode 180 may be formed on the passivation layer 170.
  • the conductive layer may be deposited on the passivation layer 170 by sputtering or the like, and the pixel may be formed by partially etching the conductive layer by a photo process or the like.
  • the pixel defining layer 190 may be formed on the passivation layer 170 to cover the periphery of the pixel electrode 180.
  • FIGS. 1 and 9 a configuration of a display substrate according to another exemplary embodiment of the present invention will be described with reference to FIGS. 1 and 9.
  • FIG. 9 is a cross-sectional view illustrating a display substrate according to another exemplary embodiment of the present invention.
  • FIG. 9 may be a cross-sectional view of the display substrate of FIG. 1 taken along line II-II '.
  • a display substrate may include a substrate 110, wirings such as a gate line GW, a data line DW, and the like disposed on the substrate 110.
  • the transistor TFT may include a pixel electrode 180 connected to the thin film transistor TFT.
  • FIG. 9 detailed descriptions of components substantially the same as or similar to those of the display substrate according to the exemplary embodiment described with reference to FIG. 2 will be omitted. do.
  • the gate line GW includes the metal oxide layers 146a and 146b, the metal layers 147a and 147b disposed on the metal oxide layers 146a and 146b, and the metal oxide layers 146a and 146b and the metal layers 147a and 147b. Intermetallic compound layers 148a and 148b disposed therebetween may be included.
  • the metal oxide layers 146a and 146b may include at least one oxide of tantalum, niobium, and titanium.
  • the metal oxide layers 146a and 146b may include tantalum pentoxide, niobium pentoxide, or titanium dioxide.
  • the metal layers 147a and 147b may include a metal having a low resistance such as copper.
  • the intermetallic compound layers 148a and 148b may include an intermetallic compound of at least one of tantalum, niobium, and titanium and copper.
  • FIG. 10 is a cross-sectional view illustrating wirings of a display substrate according to another exemplary embodiment of the present invention.
  • the wiring of FIG. 10 illustrates a gate line GW of a display substrate according to another exemplary embodiment of the present invention illustrated in FIGS. 1 and 9.
  • the gate line GW of the display substrate may include the metal oxide layer 326 and the intermetallic compound layer sequentially stacked on the base layer 310. 328 and the metal layer 327.
  • the base layer 310 may be the substrate 110 or the gate insulating layer 130 of FIG. 9.
  • the intermetallic compound layer 328 may be interposed between the metal oxide layer 326 and the metal layer 327.
  • the bottom surface of the intermetallic compound layer 328 may contact the top surface of the metal oxide layer 326, and the top surface of the intermetallic compound layer 328 may contact the bottom surface of the metal layer 327.
  • the side surface S1 of the metal oxide layer 326, the side surface S3 of the intermetallic oxide layer 328, and the side surface S2 of the metal layer 327 may be continuously connected.
  • the side surface S1 of the metal oxide layer 326, the side surface S3 of the intermetallic oxide layer 328, and the side surface S2 of the metal layer 327 are directed toward the base layer 310 without a step therebetween. Can be extended.
  • the thickness T3 of the intermetallic compound layer 328 may be about 30 GPa or less. When the thickness T3 of the intermetallic compound layer 328 is greater than about 30 GPa, the resistance of the gate line GW may be increased by the intermetallic compound layer 328 having a relatively high resistance.
  • 11, 12, 13, and 14 are cross-sectional views illustrating a method of manufacturing a display substrate according to another exemplary embodiment of the present invention.
  • the method of manufacturing the display substrate according to another exemplary embodiment of the present invention described with reference to FIGS. 11 to 14 is substantially the same. Detailed description of the same or similar components will be omitted.
  • the first metal layer 145 and the second metal layer 147 may be sequentially stacked on the substrate 110.
  • the first metal layer 145 may be formed on the gate insulating layer 130, and the second metal layer 147 may be formed on the first metal layer 145.
  • a first metal layer 145 including at least one of tantalum, niobium, and titanium is deposited on the gate insulating layer 130 by sputtering, and copper is deposited on the first metal layer 145 by sputtering.
  • the second metal layer 147 may be deposited.
  • the first metal layer 145 may have a thickness of about 50 kPa to about 80 kPa. By forming the thickness of the first metal layer 145 to about 50 GPa or more, it is possible to sufficiently prevent the material of the second metal layer 147 from diffusing downward. In addition, the thickness of the second metal layer 147 may be about 500 kPa to about 5000 kPa. As described above, by forming the thickness of the second metal layer 147 to about 500 GPa or more, the resistance of the second metal layer 147 may be relatively low. On the other hand, by forming the thickness of the second metal layer 147 to about 5000 kPa or less, it is possible to prevent the step coverage of the insulating film formed on the second metal layer 147 from deteriorating in a subsequent step.
  • the first metal layer 145 and the second metal layer 147 may be partially etched together to form the gate line GW.
  • the first metal layer 145 and the second metal layer 147 may be partially etched by a photo process using wet etching.
  • the gate line GW may include lower metal layers 145a and 145b in which the first metal layer 145 is partially etched and upper metal layers 147a and 147b in which the second metal layer 147 is partially etched.
  • At least a portion of the lower metal layers 145a and 145b may be oxidized and converted into the metal oxide layers 146a and 146b.
  • the lower metal layers 145a and 145b may be naturally oxidized and converted into the metal oxide layers 146a and 146b.
  • the lower metal layers 145a and 145b may be absorbed by the oxygen and moisture. Some may be converted to metal oxide layers 146a and 146b. Accordingly, an additional process for oxidizing at least a portion of the lower metal layers 145a and 145b may not be necessary.
  • a portion of the lower metal layers 145a and 145b may be oxidized and converted into the metal oxide layers 146a and 146b.
  • the lower metal layers 145a and 145b may be oxidized by oxygen and moisture included in the substrate 110 and / or the gate insulating layer 130 disposed below, and the thickness of the lower metal layers 145a and 145b may be lowered. It may be about 50 GPa or less from the bottom surfaces of the metal layers 145a and 145b.
  • the lower metal layers 145a and 145b having a thickness of about 50 kPa or less from the bottom surfaces of the lower metal layers 145a and 145b.
  • the lower portion of can be oxidized and converted into metal oxide layers 146a and 146b.
  • portions of the lower metal layers 145a and 145b are not oxidized and may remain as intermediate metal layers 149a and 149b.
  • the upper portions of the lower metal layers 145a and 145b having a thickness of about 30 ⁇ m or less from the upper surfaces of the lower metal layers 145a and 145b may remain as the intermediate metal layers 149a and 149b without being oxidized.
  • the active pattern 120 may be heat treated.
  • the material forming the upper metal layers 147a and 147b diffuses down to react with the intermediate metal layers 149a and 149b to cause the intermediate metal layers 149a and 149b to form the intermetallic compound layers 148a and 148b.
  • the intermediate metal layers 149a and 149b include titanium
  • copper may be diffused into the intermediate metal layers 149a and 149b to form a copper-titanium alloy.
  • the thickness of the intermetallic compound layers 148a and 148b may be about 30 GPa or less. Although the resistance of the intermetallic compound layers 148a and 148b may be relatively higher than that of the intermediate metal layers 149a and 149b, the thickness of the intermetallic compound layers 148a and 148b is formed to be about 30 kPa or less, so that the gate is formed. The influence on the resistance of the line GW may not be large.
  • FIG. 15 is a cross-sectional view illustrating a display device according to an exemplary embodiment.
  • FIG. 15 illustrates an organic light emitting display device including the display substrate according to the exemplary embodiment described with reference to FIG. 2.
  • the present invention is not limited thereto, and the display device may include a display substrate according to another exemplary embodiment of the present invention described with reference to FIG. 9.
  • a display device may include an organic emission layer 210 and an opposite electrode 220 sequentially disposed on a display substrate according to an exemplary embodiment.
  • description of the structure of the display substrate demonstrated with reference to FIG. 2 is abbreviate
  • the organic emission layer 210 may be disposed on the pixel electrode 180 and the pixel defining layer 190.
  • the organic light emitting layer 210 may be independently patterned for each pixel to generate different color lights for each pixel.
  • the organic light emitting layer 210 may include a host material excited by holes and electrons, and a dopant material to increase luminous efficiency through absorption and emission of energy.
  • the organic emission layer 210 is formed on the sidewall of the pixel defining layer 190 and the upper surface of the pixel electrode 180 exposed by the pixel defining layer 190, as shown in FIG. 15. And may extend partially on an upper surface of the pixel defining layer 190. In another exemplary embodiment, the organic emission layer 210 may be defined by the sidewall of the pixel defining layer 190 and may be disposed independently for each pixel.
  • a hole transport layer may be disposed between the pixel electrode 180 and the organic emission layer 210.
  • an electron transport layer may be disposed between the organic emission layer 210 and the counter electrode 220.
  • the hole transport layer and / or the electron transport layer may be provided in common to a plurality of pixels in succession.
  • the hole transport layer is composed of 4,4'-bis [N- (1-naphthyl) -N-phenylamino] biphenyl (NPB), and 4,4'-bis [N- (3-methylphenyl) -N-phenylamino ] Biphenyl (TPD), N, N-di-1-naphthyl-N, N-diphenyl-1,1-biphenyl-4,4-diamine (NPD), N-phenylcarbazole, polyvinylcarba Hole transport materials such as sol.
  • the electron transport layer may be tris (8-quinolinolato) aluminum (Alq3), 2- (4-biphenylyl) -5- (4-tert-butylphenyl-1,3,4-oxydiazole ( PBD), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (BAlq), bassocuproin (BCP), triazole (TAZ), phenylquinozaline, etc. Electron transport material.
  • the opposite electrode 220 may be disposed on the organic emission layer 210 and the pixel defining layer 190.
  • the opposite electrode 220 may be disposed to face the pixel electrode 180 with the organic emission layer 210 therebetween.
  • the counter electrode 220 may include a metal having a low work function or an alloy of the metal, such as Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc, and the like. In an embodiment, the counter electrode 220 may be commonly disposed in the plurality of pixels.
  • the light emitting device OLED may be defined by the pixel electrode 180, the organic emission layer 210, and the opposite electrode 220.
  • the pixel electrode 180 and the counter electrode 220 may be provided as an anode and a cathode of the light emitting device OLED, respectively.
  • the display substrate according to exemplary embodiments of the present invention may be applied to a display device included in a computer, a notebook, a mobile phone, a smart phone, a smart pad, a PMP, a PDA, an MP3 player, and the like.
  • TFT thin film transistor
  • OLED light emitting element

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Abstract

표시 기판은 기판 및 기판 상에 배치되는 배선을 포함할 수 있다. 배선은 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나의 산화물을 포함하는 금속 산화물층 및 금속 산화물층 상에 배치되고 구리(Cu)를 포함하는 금속층을 포함할 수 있다. 금속 산화물층의 두께는 약 30 Å 내지 약 50 Å일 수 있다.

Description

표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 배선을 포함하는 표시 기판, 상기 표시 기판의 제조 방법 및 상기 표시 기판을 포함하는 유기 발광 표시 장치에 관한 것이다.
일반적으로, 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting display, OLED) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용될 수 있다. 박막 트랜지스터를 포함하는 표시 기판은 박막 트랜지스터와 이에 연결되는 화소 전극 외에도, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선, 데이터 전압을 전달하는 데이터선 등의 여러 배선들을 포함할 수 있다.
이러한 표시 기판을 포함하는 표시 장치의 면적이 점점 대형화되는 추세에 따라 배선의 길이가 점점 길어질 수 있고, 이에 따라, 낮은 저항을 가지는 재료로 배선을 형성할 필요가 있다. 배선의 전송 속도를 증가시키기 위하여 상대적으로 낮은 저항을 가지는 구리(Cu) 등이 배선의 재료로서 이용될 수 있다.
그러나, 배선의 재료로서 구리를 이용하는 경우, 구리막과 기판 사이의 접착성이 좋지 않아 구리막이 벗겨지기 쉽고, 이에 따라, 게이트선의 불량이 발생할 수 있다. 한편, 구리막과 기판 사이의 접착성을 높이기 위하여 구리막과 기판 사이에 타이타늄(Ti)막을 형성하는 경우에, 표시 기판의 제조 공정 중의 고온 공정에서 구리가 타이타늄막으로 확산(diffusion)되어 배선의 저항이 증가할 수 있다.
본 발명의 일 목적은 상대적으로 낮은 저항의 배선을 포함하는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 표시 기판의 제조 공정에서 배선의 저항 증가를 방지하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 기판은 기판 및 상기 기판 상에 배치되는 배선을 포함할 수 있다. 상기 배선은 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나의 산화물을 포함하는 금속 산화물층 및 상기 금속 산화물층 상에 배치되고 구리(Cu)를 포함하는 금속층을 포함할 수 있다. 상기 금속 산화물층의 두께는 약 30 옹스트롬(Å) 내지 약 50 Å일 수 있다.
일 실시예에 있어서, 상기 금속 산화물층의 측면은 상기 금속층의 측면으로부터 연속적으로 이어질 수 있다.
일 실시예에 있어서, 상기 금속층은 상기 금속 산화물층 상에 직접 배치될 수 있다.
일 실시예에 있어서, 상기 배선은 상기 금속 산화물층과 상기 금속층 사이에 배치되는 금속간 화합물층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 금속간 화합물층의 두께는 약 30 Å 이하일 수 있다.
일 실시예에 있어서, 상기 금속간 화합물층은 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나와 구리의 금속간 화합물을 포함할 수 있다.
일 실시예에 있어서, 상기 금속 산화물층의 측면, 상기 금속간 화합물층의 측면 및 상기 금속층의 측면은 연속적으로 이어질 수 있다.
일 실시예에 있어서, 상기 금속층의 두께는 약 500 Å 내지 약 5000 Å일 수 있다.
일 실시예에 있어서, 상기 기판은 실리콘 산화물(SiOx)을 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 실시예들에 따른 표시 기판의 제조 방법은 기판 상에 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나를 포함하는 제1 금속층 및 구리(Cu)를 포함하는 제2 금속층을 순차적으로 적층하는 단계, 상기 제1 금속층 및 상기 제2 금속층을 부분 식각하여 배선을 형성하는 단계, 그리고 상기 제1 금속층이 산화되어 금속 산화물층으로 변환되는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 금속층은 자연 산화되어 상기 금속 산화물층으로 변환될 수 있다.
일 실시예에 있어서, 상기 금속 산화물층의 두께는 약 30 옹스트롬(Å) 내지 약 50 Å일 수 있다.
일 실시예에 있어서, 상기 제1 금속층의 전부가 산화되어 상기 금속 산화물층으로 변환될 수 있다.
일 실시예에 있어서, 상기 제1 금속층의 일부가 산화되어 상기 금속 산화물층으로 변환될 수 있다.
일 실시예에 있어서, 상기 표시 기판의 제조 방법은 상기 제1 금속층의 산화되지 않은 다른 일부가 상기 제2 금속층과 반응하여 금속간 화합물층으로 변환되는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 금속간 화합물층의 두께는 약 30 Å 이하일 수 있다.
일 실시예에 있어서, 상기 제1 금속층의 상기 다른 일부가 상기 금속간 화합물층으로 변환되는 단계는 상기 제1 금속층의 상기 일부가 상기 금속 산화물층으로 변환되는 단계 이후에 수행될 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 게이트선, 액티브 패턴 및 상기 액티브 패턴과 중첩하고, 상기 게이트선으로부터 돌출된 게이트 전극을 포함하는 박막 트랜지스터, 그리고 상기 박막 트랜지스터와 연결되는 발광 소자를 포함할 수 있다. 상기 게이트선은 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나의 산화물을 포함하는 금속 산화물층 및 상기 금속 산화물층 상에 배치되고 구리(Cu)를 포함하는 금속층을 포함할 수 있다. 상기 금속 산화물층의 두께는 약 30 옹스트롬(Å) 내지 약 50 Å일 수 있다.
일 실시예에 있어서, 상기 금속 산화물층의 측면은 상기 금속층의 측면으로부터 연속적으로 이어질 수 있다.
일 실시예에 있어서, 상기 금속층은 상기 금속 산화물층 상에 직접 배치될 수 있다.
본 발명의 실시예들에 따른 표시 기판의 배선은 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나의 산화물을 포함하는 금속 산화물층 및 금속 산화물층 상에 배치되고 구리를 포함하는 금속층을 포함하고, 금속 산화물층의 두께가 약 30 Å 내지 약 50 Å으로 형성됨으로써, 표시 기판의 배선이 상대적으로 낮은 저항을 가질 수 있다.
본 발명의 실시예들에 따른 표시 기판의 제조 방법에 있어서, 기판 상에 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나를 포함하는 제1 금속층 및 구리를 포함하는 제2 금속층을 순차적으로 적층하고, 제1 금속층이 자연 산화되어 금속 산화물층으로 변환됨으로써, 배선을 형성하는 과정에서 제1 금속층을 금속 산화물층으로 변환하기 위한 추가적인 공정이 필요하지 않을 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 배치도이다.
도 2는 본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 기판의 배선을 나타내는 단면도이다.
도 4, 도 5, 도 6, 도 7 및 도 8은 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시 기판의 배선을 나타내는 단면도이다.
도 11, 도 12, 도 13 및 도 14는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 기판들, 표시 기판의 제조 방법들 및 표시 장치들을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 표시 기판의 구성을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 배치도이다. 도 2는 본 발명의 일 실시예에 따른 표시 기판을 나타내는 단면도이다. 예를 들면, 도 2는 도 1의 표시 기판을 II-II' 선을 따라 자른 단면도일 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 기판(110), 기판(110) 상에 배치되는 게이트선(GW), 데이터선(DW) 등과 같은 배선들 및 박막 트랜지스터(TFT), 그리고 박막 트랜지스터(TFT)에 연결되는 화소 전극(180)을 포함할 수 있다. 도 1 및 도 2에는 하나의 박막 트랜지스터만을 도시하였으나, 적어도 두 개의 박막 트랜지스터들이 각 화소마다 배치될 수 있다. 예를 들면, 각 화소마다 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터가 배치될 수 있다. 상기 스위칭 박막 트랜지스터 및 상기 구동 박막 트랜지스터 사이에는 커패시터가 전기적으로 연결될 수 있다.
기판(110)으로서 투명 절연 기판을 사용할 수 있다. 예를 들면, 기판(110)은 실리콘 산화물(SiOx) 등을 포함하는 유리를 포함할 수 있다.
기판(110) 상에는 액티브 패턴(120)이 배치될 수 있다. 도 2에는 도시되지 않았으나, 일 실시예에 있어서, 기판(110)과 액티브 패턴(120) 사이에는 기판(110)을 통한 불순물의 확산을 차단하는 버퍼막 등이 배치될 수 있다.
일 실시예에 있어서, 액티브 패턴(120)은 다결정질 실리콘과 같은 실리콘 화합물을 포함할 수 있다. 액티브 패턴(120)의 양 단부들에는 각각 p형 또는 n형 불순물을 포함하는 소스 영역 및 드레인 영역이 형성될 수 있다. 다른 실시예에 있어서, 액티브 패턴(120)은 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 아연 주석 산화물(Zinc Tin Oxide, ZTO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO) 등과 같은 산화물 반도체를 포함할 수도 있다.
기판(110) 상에는 액티브 패턴(120)을 덮는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다.
게이트 절연막(130) 상에는 게이트선(GW)이 배치될 수 있다. 게이트선(GW)은 게이트 신호를 전달하고, 행 방향으로 연장될 수 있다. 게이트선(GW)은 게이트선(GW)으로부터 돌출된 형태를 가지는 게이트 전극(140)을 포함할 수 있다.
게이트선(GW)은 금속 산화물층(141a, 141b) 및 금속 산화물층(141a, 141b) 상에 배치되는 금속층(142a, 142b)을 포함할 수 있다.
금속 산화물층(141a, 141b)은 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나의 산화물을 포함할 수 있다. 예를 들면, 금속 산화물층(141a, 141b)은 오산화 탄탈럼(Ta2O5), 오산화 나이오븀(Nb2O5) 또는 이산화 타이타늄(TiO2)을 포함할 수 있다. 금속층(142a, 142b)은 구리(Cu) 등의 낮은 저항을 가지는 금속을 포함할 수 있다.
게이트 절연막(130) 상에는 게이트선(GW)을 덮는 층간 절연막(150)이 배치될 수 있다. 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
층간 절연막(150) 상에는 데이터선(DW)과 드레인 전극(162)이 배치될 수 있다. 데이터선(DW)은 데이터 전압을 전달하고, 열 방향으로 연장되어 게이트선(GW)과 교차할 수 있다. 데이터선(DW)은 데이터선(DW)으로부터 돌출된 형태를 가지는 소스 전극(161)을 포함할 수 있다. 드레인 전극(162)은 데이터선(DW)과 분리되며, 게이트 전극(140)을 중심으로 소스 전극(161)과 대향할 수 있다. 소스 전극(161) 및 드레인 전극(162)은 층간 절연막(150) 및 게이트 절연막(130)을 관통하여 액티브 패턴(120)과 접촉할 수 있다.
데이터선(DW)과 드레인 전극(162)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크로뮴(Cr), 몰리브데넘(Mo), 타이타늄(Ti), 백금(Pt), 탄탈럼(Ta), 나이오븀(Nd), 스칸듐(Sc) 등과 같은 금속, 상기 금속의 합금 또는 상기 금속의 질화물을 포함할 수 있다. 예를 들면, 데이터선(DW)과 드레인 전극(162)은 Al 층과 Ti 층과 같은 서로 다른 2 개 이상의 금속층들이 적층된 구조를 가질 수 있다.
상술한 액티브 패턴(120), 게이트 절연막(130), 게이트 전극(140), 소스 전극(161) 및 드레인 전극(162)에 의해 박막 트랜지스터(TFT)가 정의될 수 있다. 도 2에는 게이트 전극(140)이 액티브 패턴(120)의 상부에 배치되는 탑 게이트(Top Gate) 구조의 박막 트랜지스터가 도시되어 있으나, 박막 트랜지스터(TFT)는 게이트 전극(140)이 액티브 패턴(120)의 하부에 배치되는 바텀 게이트(Bottom Gate) 구조를 가질 수도 있다.
층간 절연막(150) 상에는 데이터선(DW) 및 드레인 전극(162)을 덮는 보호막(170)이 배치될 수 있다. 보호막(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 또는 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 유기 절연 물질을 포함할 수 있다.
보호막(170) 상에는 화소 전극(180)이 배치될 수 있다. 화소 전극(180)은 보호막(170)을 관통하여 드레인 전극(162)과 접촉할 수 있다. 일 실시예에 있어서, 화소 전극(180)은 각 화소마다 독립적으로 배치될 수 있다.
일 실시예에 있어서, 화소 전극(180)은 반사 전극으로 제공될 수 있다. 이 경우, 화소 전극(180)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 또는 상기 금속의 합금을 포함할 수 있다. 또한, 화소 전극(180)은 일함수가 높은 투명 도전성 물질을 포함할 수도 있다. 예를 들면, 화소 전극(180)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물 또는 인듐 산화물을 포함할 수도 있다. 일 실시예에 있어서, 화소 전극(180)은 상기 금속 및 상기 투명 도전성 물질을 포함하는 복층 구조를 가질 수도 있다.
보호막(170) 상에는 화소 전극(180)의 주변부를 덮는 화소 정의막(190)이 배치될 수 있다. 화소 정의막(190)은 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질을 포함할 수 있다.
이하, 도 3을 참조하여 본 발명의 일 실시예에 따른 표시 기판의 배선의 구조를 설명한다.
도 3은 본 발명의 일 실시예에 따른 표시 기판의 배선을 나타내는 단면도이다. 예를 들면, 도 3의 배선은 도 1 및 도 2에 도시된 본 발명의 일 실시예에 따른 표시 기판의 게이트선(GW)을 나타낸다.
도 3을 참조하면, 전술한 바와 같이, 본 발명의 일 실시예에 따른 표시 기판의 게이트선(GW)은 베이스층(310) 상에 순차적으로 적층된 금속 산화물층(321) 및 금속층(322)을 포함할 수 있다. 베이스층(310)은 도 2의 기판(110) 또는 게이트 절연막(130)이 될 수 있다.
금속층(322)은 금속 산화물층(321) 상에 직접 배치될 수 있다. 다시 말해, 금속층(322)의 저면은 금속 산화물층(321)의 상면과 접촉할 수 있다.
금속 산화물층(321)의 측면(S1)은 금속층(322)의 측면(S2)으로부터 연속적으로 이어질 수 있다. 다시 말해, 금속 산화물층(321)의 측면(S1)과 금속층(322)의 측면(S2)은 이들 사이에 단차 없이 베이스층(310) 방향으로 연장될 수 있다.
금속층(322)은 게이트선(GW)이 낮은 저항을 가지도록 하고, 금속 산화물층(321)은 금속층(322)과 베이스층(310) 사이의 접착성을 향상시킬 수 있다. 또한, 금속 산화물층(321)은 금속층(322)의 물질이 아래로 확산(diffusion)되어 베이스층(310)과 반응하는 것을 방지하여 게이트선(GW)의 부식 및 불량을 방지할 수 있다.
금속 산화물층(321)의 두께(T1)는 약 30 옹스트롬(Å) 내지 약 50 Å일 수 있다. 금속 산화물층(321)의 두께(T1)가 약 30 Å 보다 작은 경우, 금속 산화물층(321)이 금속층(322)의 물질이 아래로 확산되는 것을 충분히 차단하지 못할 수 있다. 한편, 금속층(322)의 두께(T2)는 약 500 Å 내지 약 5000 Å일 수 있다. 금속층(322)의 두께(T2)가 약 500 Å 보다 작은 경우, 금속층(322)의 저항이 증가하고, 이에 따라, 게이트선(GW)이 상대적으로 높은 저항을 가질 수 있다. 또한, 금속층(322)의 두께(T2)가 약 5000 Å 보다 큰 경우, 게이트선(GW)을 덮는 절연막의 스텝 커버리지(step coverage)가 좋지 않을 수 있다.
이하, 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 도 4 내지 도 8, 그리고 앞에서 설명한 도 1 및 도 2를 참조하여 설명한다.
도 4, 도 5, 도 6, 도 7 및 도 8은 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 4를 참조하면, 기판(110) 상에 액티브 패턴(120)을 형성할 수 있다. 예를 들면, 기판(110) 상에 스퍼터링(sputtering) 등으로 반도체층을 증착하고, 상기 반도체층을 포토 공정(photolithography) 등으로 부분 식각하여 액티브 패턴(120)을 형성할 수 있다.
도 5를 참조하면, 기판(110) 상에 제1 금속층(143) 및 제2 금속층(142)을 순차적으로 적층할 수 있다.
먼저, 기판(110) 상에 액티브 패턴(120)을 덮는 게이트 절연막(130)을 형성할 수 있다. 예를 들면, 기판(110) 상에 화학 기상 증착(chemical vapor deposition, CVD) 등으로 게이트 절연막(130)을 증착할 수 있다.
그 다음, 게이트 절연막(130) 상에 제1 금속층(143)을 형성하고, 제1 금속층(143) 상에 제2 금속층(142)을 형성할 수 있다. 예를 들면, 게이트 절연막(130) 상에 스퍼터링 등으로 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나를 포함하는 제1 금속층(143)을 증착하고, 제1 금속층(143) 상에 스퍼터링 등으로 구리를 포함하는 제2 금속층(142)을 증착할 수 있다.
제1 금속층(143)의 두께는 약 30 Å 내지 약 50 Å으로 형성할 수 있다. 전술한 바와 같이, 제1 금속층(143)의 두께를 약 30 Å 이상으로 형성함으로써, 제2 금속층(142)의 물질이 아래로 확산되는 것을 충분히 차단할 수 있다. 또한, 제2 금속층(142)의 두께는 약 500 Å 내지 약 5000 Å으로 형성할 수 있다. 전술한 바와 같이, 제2 금속층(142)의 두께를 약 500 Å 이상으로 형성함으로써, 제2 금속층(142)의 저항이 상대적으로 낮아질 수 있다. 한편, 제2 금속층(142)의 두께를 약 5000 Å 이하로 형성함으로써, 이후 공정에서 제2 금속층(142) 상에 형성되는 절연막의 스텝 커버리지가 나빠지는 것을 방지할 수 있다.
도 1 및 도 6을 참조하면, 제1 금속층(143)과 제2 금속층(142)을 함께 부분 식각하여 게이트선(GW)을 형성할 수 있다. 예를 들면, 제1 금속층(143)과 제2 금속층(142)은 습식 식각을 이용하는 포토 공정 등으로 부분 식각될 수 있다. 게이트선(GW)은 제1 금속층(143)이 부분 식각된 하부 금속층(143a, 143b) 및 제2 금속층(142)이 부분 식각된 상부 금속층(142a, 142b)을 포함할 수 있다. 제1 금속층(143)과 제2 금속층(142)을 함께 부분 식각함으로써, 하부 금속층(143a, 143b)의 측면과 상부 금속층(142a, 142b)의 측면이 연속적으로 이어질 수 있다.
도 7을 참조하면, 하부 금속층(143a, 143b)이 산화되어 금속 산화물층(141a, 141b)으로 변환될 수 있다.
일 실시예에 있어서, 하부 금속층(143a, 143b)은 자연 산화되어 금속 산화물층(141a, 141b)으로 변환될 수 있다. 예를 들면, 기판(110) 및/또는 게이트 절연막(130)에 포함된 산소 및 수분이 하부 금속층(143a, 143b)에 유입되는 경우, 이러한 산소 및 수분에 의해 하부 금속층(143a, 143b)이 금속 산화물층(141a, 141b)으로 변환될 수 있다. 이에 따라, 하부 금속층(143a, 143b)을 산화시키기 위한 추가적인 공정이 필요하지 않을 수 있다.
일 실시예에 있어서, 하부 금속층(143a, 143b)의 전부가 산화되어 금속 산화물층(141a, 141b)으로 변환될 수 있다. 하부 금속층(143a, 143b)은 아래에 위치하는 기판(110) 및/또는 게이트 절연막(130)에 포함된 산소 및 수분에 의해 산화될 수 있고, 산화되는 하부 금속층(143a, 143b)의 두께는 하부 금속층(143a, 143b)의 저면으로부터 약 50 Å 이하일 수 있다. 전술한 바와 같이, 제1 금속층(143)의 두께를 약 50 Å 이하로 형성함으로써, 하부 금속층(143a, 143b)의 전부가 산화되어 금속 산화물층(141a, 141b)으로 변환될 수 있다.
도 8을 참조하면, 하부 금속층(143a, 143b)이 산화되어 금속 산화물층(141a, 141b)으로 변환된 이후에 액티브 패턴(120)을 열처리할 수 있다.
먼저, 게이트 절연막(130) 상에 게이트선(GW)을 덮는 층간 절연막(150)을 형성할 수 있다. 예를 들면, 게이트 절연막(130) 상에 화학 기상 증착 등으로 층간 절연막(150)을 증착할 수 있다. 그리고, 포토 공정 등으로 층간 절연막(150) 및 게이트 절연막(130)을 관통하여 액티브 패턴(120)의 일부를 노출시키는 접촉 구멍을 형성할 수 있다.
그 다음, 액티브 패턴(120)을 열처리할 수 있다. 예를 들면, 표시 기판의 외부에 배치되는 열원을 통해 액티브 패턴(120)에 약 450 °C 정도의 열(HEAT)을 제공할 수 있다. 이 경우, 열처리된 액티브 패턴(120)으로부터 상기 접촉 구멍을 통해 불순물이 배출되고, 박막 트랜지스터의 구동 범위(driving range)를 조절하여 박막 트랜지스터의 특성이 개선될 수 있다.
비교예에 있어서, 게이트선(GW)이 금속 산화물층(141a, 141b) 대신에 하부 금속층을 포함하는 경우에 액티브 패턴(120)의 열처리 공정에서 상부 금속층(142a, 142b)을 이루는 물질이 아래로 확산되어 상기 하부 금속층과 반응하여 금속간 화합물층(intermetallic compound layer)이 형성될 수 있다. 예를 들면, 상기 하부 금속층이 타이타늄을 포함하는 경우, 구리가 상기 하부 금속층으로 확산되어 구리-타이타늄 합금(Cu3Ti)이 형성될 수 있다. 이러한 금속간 화합물층은 열처리 공정과 같은 고온의 환경에서 형성되기 쉽다. 이와 같이 상기 하부 금속층이 상기 금속간 화합물층으로 변환되면 게이트선(GW)의 저항이 증가할 수 있다. 이 경우, 게이트선(GW)을 통해 전달되는 게이트 신호의 전송이 지연될 수 있다.
그러나, 본 발명의 일 실시예에 있어서, 게이트선(GW)이 금속 산화물층(141a, 141b)을 포함함으로써, 액티브 패턴(120)의 열처리 공정에서 금속간 화합물층이 형성되지 않을 수 있고, 게이트선(GW)의 저항 증가를 방지할 수 있다.
도 1 및 도 2를 참조하면, 데이터선(DW) 및 드레인 전극(162)을 형성한 후에, 드레인 전극(162)과 연결되는 화소 전극(180)을 형성할 수 있다.
먼저, 층간 절연막(150) 상에 데이터선(DW) 및 드레인 전극(162)을 형성할 수 있다. 예를 들면, 층간 절연막(150) 상에 스퍼터링 등으로 도전층을 증착하고, 상기 도전층을 포토 공정 등으로 부분 식각하여 데이터선(DW) 및 드레인 전극(162)을 형성할 수 있다. 그리고, 층간 절연막(150) 상에 데이터선(DW) 및 드레인 전극(162)을 덮는 보호막(170)을 형성할 수 있다.
그 다음, 보호막(170) 상에 화소 전극(180)을 형성할 수 있다. 예를 들면, 보호막(170) 상에 스퍼터링 등으로 도전층을 증착하고, 상기 도전층을 포토 공정 등으로 부분 식각하여 화소 전극(180)을 형성할 수 있다. 그리고, 보호막(170) 상에 화소 전극(180)의 주변부를 덮는 화소 정의막(190)을 형성할 수 있다.
이하, 도 1 및 도 9를 참조하여 본 발명의 다른 실시예에 따른 표시 기판의 구성을 설명한다.
도 9는 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 단면도이다. 예를 들면, 도 9는 도 1의 표시 기판을 II-II' 선을 따라 자른 단면도일 수 있다.
도 1 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 기판은 기판(110), 기판(110) 상에 배치되는 게이트선(GW), 데이터선(DW) 등과 같은 배선들 및 박막 트랜지스터(TFT), 그리고 박막 트랜지스터(TFT)에 연결되는 화소 전극(180)을 포함할 수 있다. 도 9를 참조하여 설명하는 본 발명의 다른 실시예에 따른 표시 기판에 있어서, 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 표시 기판과 실질적으로 동일하거나 유사한 구성들에 대한 상세한 설명은 생략한다.
게이트선(GW)은 금속 산화물층(146a, 146b), 금속 산화물층(146a, 146b) 상에 배치되는 금속층(147a, 147b), 그리고 금속 산화물층(146a, 146b)과 금속층(147a, 147b) 사이에 배치되는 금속간 화합물층(148a, 148b)을 포함할 수 있다.
금속 산화물층(146a, 146b)은 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나의 산화물을 포함할 수 있다. 예를 들면, 금속 산화물층(146a, 146b)은 오산화 탄탈럼, 오산화 나이오븀 또는 이산화 타이타늄을 포함할 수 있다. 금속층(147a, 147b)은 구리 등의 낮은 저항을 가지는 금속을 포함할 수 있다. 금속간 화합물층(148a, 148b)은 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나와 구리의 금속간 화합물을 포함할 수 있다.
이하, 도 10을 참조하여 본 발명의 다른 실시예에 따른 표시 기판의 배선의 구조를 설명한다.
도 10은 본 발명의 다른 실시예에 따른 표시 기판의 배선을 나타내는 단면도이다. 예를 들면, 도 10의 배선은 도 1 및 도 9에 도시된 본 발명의 다른 실시예에 따른 표시 기판의 게이트선(GW)을 나타낸다.
도 10을 참조하면, 전술한 바와 같이, 본 발명의 다른 실시예에 따른 표시 기판의 게이트선(GW)은 베이스층(310) 상에 순차적으로 적층된 금속 산화물층(326), 금속간 화합물층(328) 및 금속층(327)을 포함할 수 있다. 베이스층(310)은 도 9의 기판(110) 또는 게이트 절연막(130)이 될 수 있다.
금속간 화합물층(328)은 금속 산화물층(326)과 금속층(327) 사이에 개재될 수 있다. 다시 말해, 금속간 화합물층(328)의 저면은 금속 산화물층(326)의 상면과 접촉하고, 금속간 화합물층(328)의 상면은 금속층(327)의 저면과 접촉할 수 있다.
금속 산화물층(326)의 측면(S1), 금속간 산화물층(328)의 측면(S3) 및 금속층(327)의 측면(S2)은 연속적으로 이어질 수 있다. 다시 말해, 금속 산화물층(326)의 측면(S1), 금속간 산화물층(328)의 측면(S3) 및 금속층(327)의 측면(S2)은 이들 사이에 단차 없이 베이스층(310) 방향으로 연장될 수 있다.
금속간 화합물층(328)의 두께(T3)는 약 30 Å 이하일 수 있다. 금속간 화합물층(328)의 두께(T3)가 약 30 Å 보다 큰 경우, 상대적으로 높은 저항을 가지는 금속간 화합물층(328)에 의해 게이트선(GW)의 저항이 증가할 수 있다.
이하, 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 도 11 내지 도 14, 그리고 앞에서 설명한 도 1 및 도 9를 참조하여 설명한다.
도 11, 도 12, 도 13 및 도 14는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 11 내지 도 14를 참조하여 설명하는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법에 있어서, 도 4 내지 도 8을 참조하여 설명한 본 발명의 일 실시예에 따른 표시 기판의 제조 방법과 실질적으로 동일하거나 유사한 구성들에 대한 상세한 설명은 생략한다.
도 11을 참조하면, 기판(110) 상에 제1 금속층(145) 및 제2 금속층(147)을 순차적으로 적층할 수 있다.
게이트 절연막(130) 상에 제1 금속층(145)을 형성하고, 제1 금속층(145) 상에 제2 금속층(147)을 형성할 수 있다. 예를 들면, 게이트 절연막(130) 상에 스퍼터링 등으로 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나를 포함하는 제1 금속층(145)을 증착하고, 제1 금속층(145) 상에 스퍼터링 등으로 구리를 포함하는 제2 금속층(147)을 증착할 수 있다.
제1 금속층(145)의 두께는 약 50 Å 내지 약 80 Å으로 형성할 수 있다. 제1 금속층(145)의 두께를 약 50 Å 이상으로 형성함으로써, 제2 금속층(147)의 물질이 아래로 확산되는 것을 충분히 차단할 수 있다. 또한, 제2 금속층(147)의 두께는 약 500 Å 내지 약 5000 Å으로 형성할 수 있다. 전술한 바와 같이, 제2 금속층(147)의 두께를 약 500 Å 이상으로 형성함으로써, 제2 금속층(147)의 저항이 상대적으로 낮아질 수 있다. 한편, 제2 금속층(147)의 두께를 약 5000 Å 이하로 형성함으로써, 이후 공정에서 제2 금속층(147) 상에 형성되는 절연막의 스텝 커버리지가 나빠지는 것을 방지할 수 있다.
도 1 및 도 12를 참조하면, 제1 금속층(145)과 제2 금속층(147)을 함께 부분 식각하여 게이트선(GW)을 형성할 수 있다. 예를 들면, 제1 금속층(145)과 제2 금속층(147)은 습식 식각을 이용하는 포토 공정 등으로 부분 식각될 수 있다. 게이트선(GW)은 제1 금속층(145)이 부분 식각된 하부 금속층(145a, 145b) 및 제2 금속층(147)이 부분 식각된 상부 금속층(147a, 147b)을 포함할 수 있다. 제1 금속층(145)과 제2 금속층(147)을 함께 부분 식각함으로써, 하부 금속층(145a, 145b)의 측면과 상부 금속층(147a, 147b)의 측면이 연속적으로 이어질 수 있다.
도 13을 참조하면, 하부 금속층(145a, 145b)의 적어도 일부가 산화되어 금속 산화물층(146a, 146b)으로 변환될 수 있다.
일 실시예에 있어서, 하부 금속층(145a, 145b)의 적어도 일부는 자연 산화되어 금속 산화물층(146a, 146b)으로 변환될 수 있다. 예를 들면, 기판(110) 및/또는 게이트 절연막(130)에 포함된 산소 및 수분이 하부 금속층(145a, 145b)에 유입되는 경우, 이러한 산소 및 수분에 의해 하부 금속층(145a, 145b)의 적어도 일부가 금속 산화물층(146a, 146b)으로 변환될 수 있다. 이에 따라, 하부 금속층(145a, 145b)의 적어도 일부를 산화시키기 위한 추가적인 공정이 필요하지 않을 수 있다.
일 실시예에 있어서, 하부 금속층(145a, 145b)의 일부가 산화되어 금속 산화물층(146a, 146b)으로 변환될 수 있다. 하부 금속층(145a, 145b)은 아래에 위치하는 기판(110) 및/또는 게이트 절연막(130)에 포함된 산소 및 수분에 의해 산화될 수 있고, 산화되는 하부 금속층(145a, 145b)의 두께는 하부 금속층(145a, 145b)의 저면으로부터 약 50 Å 이하일 수 있다. 전술한 바와 같이, 제1 금속층(145)의 두께를 약 50 Å 내지 약 80 Å으로 형성함으로써, 하부 금속층(145a, 145b)의 저면으로부터 약 50 Å 이하의 두께를 가지는 하부 금속층(145a, 145b)의 하부가 산화되어 금속 산화물층(146a, 146b)으로 변환될 수 있다.
하부 금속층(145a, 145b)의 다른 일부는 산화되지 않고, 중간 금속층(149a, 149b)으로 남아있을 수 있다. 이 경우, 하부 금속층(145a, 145b)의 상면으로부터 약 30 Å 이하의 두께를 가지는 하부 금속층(145a, 145b)의 상부는 산화되지 않고 중간 금속층(149a, 149b)으로 남아있을 수 있다.
도 14를 참조하면, 하부 금속층(145a, 145b)의 일부가 산화되어 금속 산화물층(146a, 146b)으로 변환된 이후에 액티브 패턴(120)을 열처리할 수 있다.
액티브 패턴(120)의 열처리 공정에서 상부 금속층(147a, 147b)을 이루는 물질이 아래로 확산되어 중간 금속층(149a, 149b)과 반응하여 중간 금속층(149a, 149b)이 금속간 화합물층(148a, 148b)으로 변환될 수 있다. 예를 들면, 중간 금속층(149a, 149b)이 타이타늄을 포함하는 경우, 구리가 중간 금속층(149a, 149b)으로 확산되어 구리-타이타늄 합금이 형성될 수 있다.
일 실시예에 있어서, 금속간 화합물층(148a, 148b)의 두께는 약 30 Å 이하일 수 있다. 중간 금속층(149a, 149b)과 비교하여 금속간 화합물층(148a, 148b)의 저항이 상대적으로 클 수 있으나, 금속간 화합물층(148a, 148b)의 두께가 상대적으로 작은 약 30 Å 이하로 형성됨으로써, 게이트선(GW)의 저항에 미치는 영향이 크지 않을 수 있다.
이하, 도 15를 참조하여 본 발명의 일 실시예에 따른 표시 장치의 구성을 설명한다.
도 15는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다. 예를 들면, 도 15는 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 표시 기판을 포함하는 유기 발광 표시 장치를 나타낸다. 그러나, 본 발명은 이에 한정되지 아니하고, 표시 장치는 도 9를 참조하여 설명한 본 발명의 다른 실시예에 따른 표시 기판을 포함할 수도 있다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 본 발명의 일 실시예에 따른 표시 기판 상에 순차적으로 배치되는 유기 발광층(210) 및 대향 전극(220)을 포함할 수 있다. 한편, 도 2를 참조하여 설명한 표시 기판의 구성에 대한 설명은 생략한다.
유기 발광층(210)은 화소 전극(180) 및 화소 정의막(190) 상에 배치될 수 있다. 유기 발광층(210)은 각 화소 마다 독립적으로 패터닝되어 각 화소 별로 다른 색광들을 발생시킬 수 있다. 유기 발광층(210)은 정공 및 전자에 의해 여기되는 호스트(host) 물질, 그리고 에너지의 흡수 및 방출을 통해 발광효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.
일 실시예에 있어서, 유기 발광층(210)은, 도 15에 도시된 바와 같이, 화소 정의막(190)의 측벽 및 화소 정의막(190)에 의해 노출된 화소 전극(180)의 상면 상에 형성되며, 화소 정의막(190)의 상면 상에도 일부 연장될 수 있다. 다른 실시예에 있어서, 유기 발광층(210)은 화소 정의막(190)의 측벽에 의해 한정되어 각 화소 마다 독립적으로 배치될 수도 있다.
일 실시예에 있어서, 화소 전극(180)과 유기 발광층(210) 사이에는 정공 수송층(hole transport layer, HTL)이 배치될 수 있다. 또한, 유기 발광층(210)과 대향 전극(220) 사이에는 전자 수송층(electron transport layer, ETL)이 배치될 수 있다. 상기 정공 수송층 및/또는 상기 전자 수송층은 복수의 화소들에 공통적으로 연속적으로 제공될 수 있다.
상기 정공 수송층은 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등의 정공 수송 물질을 포함할 수 있다. 또한, 상기 전자 수송층은 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP), 트리아졸(TAZ), 페닐퀴노잘린(phenylquinozaline) 등의 전자 수송 물질을 포함할 수 있다.
유기 발광층(210) 및 화소 정의막(190) 상에는 대향 전극(220)이 배치될 수 있다. 대향 전극(220)은 유기 발광층(210)을 사이에 두고 화소 전극(180)과 서로 마주보도록 배치될 수 있다. 대향 전극(220)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 일 함수가 낮은 금속 또는 상기 금속의 합금을 포함할 수 있다. 일 실시예에 있어서, 대향 전극(220)은 복수의 화소들에 공통적으로 배치될 수 있다.
상술한 화소 전극(180), 유기 발광층(210) 및 대향 전극(220)에 의해 발광 소자(OLED)가 정의될 수 있다. 화소 전극(180) 및 대향 전극(220)은 각각 발광 소자(OLED)의 양극(anode) 및 음극(cathode)으로 제공될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 기판은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 기판들, 표시 기판의 제조 방법들 및 표시 기판을 포함하는 표시 장치들에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
<부호의 설명>
110: 기판
120: 액티브 패턴
140: 게이트 전극
141a, 141b, 146a, 146b: 금속 산화물층
142a, 142b, 147a, 147b: 금속층
148a, 148b: 금속간 화합물층
GW: 게이트선
TFT: 박막 트랜지스터
OLED: 발광 소자

Claims (20)

  1. 기판; 및
    상기 기판 상에 배치되는 배선을 포함하고,
    상기 배선은 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나의 산화물을 포함하는 금속 산화물층 및 상기 금속 산화물층 상에 배치되고 구리(Cu)를 포함하는 금속층을 포함하며,
    상기 금속 산화물층의 두께는 30 옹스트롬(Å) 내지 50 Å인, 표시 기판.
  2. 제1 항에 있어서,
    상기 금속 산화물층의 측면은 상기 금속층의 측면으로부터 연속적으로 이어지는, 표시 기판.
  3. 제1 항에 있어서,
    상기 금속층은 상기 금속 산화물층 상에 직접 배치되는, 표시 기판.
  4. 제1 항에 있어서,
    상기 배선은 상기 금속 산화물층과 상기 금속층 사이에 배치되는 금속간 화합물층을 더 포함하는, 표시 기판.
  5. 제4 항에 있어서,
    상기 금속간 화합물층의 두께는 30 Å 이하인, 표시 기판.
  6. 제4 항에 있어서,
    상기 금속간 화합물층은 탄탈럼, 나이오븀 및 타이타늄 중에서 적어도 하나와 구리의 금속간 화합물을 포함하는, 표시 기판.
  7. 제4 항에 있어서,
    상기 금속 산화물층의 측면, 상기 금속간 화합물층의 측면 및 상기 금속층의 측면은 연속적으로 이어지는, 표시 기판.
  8. 제1 항에 있어서,
    상기 금속층의 두께는 500 Å 내지 5000 Å인, 표시 기판.
  9. 제1 항에 있어서,
    상기 기판은 실리콘 산화물(SiOx)을 포함하는, 표시 기판.
  10. 기판 상에 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나를 포함하는 제1 금속층 및 구리(Cu)를 포함하는 제2 금속층을 순차적으로 적층하는 단계;
    상기 제1 금속층 및 상기 제2 금속층을 부분 식각하여 배선을 형성하는 단계; 및
    상기 제1 금속층이 산화되어 금속 산화물층으로 변환되는 단계를 포함하는, 표시 기판의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 금속층은 자연 산화되어 상기 금속 산화물층으로 변환되는, 표시 기판의 제조 방법.
  12. 제10 항에 있어서,
    상기 금속 산화물층의 두께는 30 옹스트롬(Å) 내지 50 Å인, 표시 기판의 제조 방법.
  13. 제10 항에 있어서,
    상기 제1 금속층의 전부가 산화되어 상기 금속 산화물층으로 변환되는, 표시 기판의 제조 방법.
  14. 제10 항에 있어서,
    상기 제1 금속층의 일부가 산화되어 상기 금속 산화물층으로 변환되는, 표시 기판의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 금속층의 산화되지 않은 다른 일부가 상기 제2 금속층과 반응하여 금속간 화합물층으로 변환되는 단계를 더 포함하는, 표시 기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 금속간 화합물층의 두께는 30 Å 이하인, 표시 기판의 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 금속층의 상기 다른 일부가 상기 금속간 화합물층으로 변환되는 단계는 상기 제1 금속층의 상기 일부가 상기 금속 산화물층으로 변환되는 단계 이후에 수행되는, 표시 기판의 제조 방법.
  18. 기판;
    상기 기판 상에 배치되는 게이트선;
    액티브 패턴 및 상기 액티브 패턴과 중첩하고, 상기 게이트선으로부터 돌출된 게이트 전극을 포함하는 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결되는 발광 소자를 포함하고,
    상기 게이트선은 탄탈럼(Ta), 나이오븀(Nb) 및 타이타늄(Ti) 중에서 적어도 하나의 산화물을 포함하는 금속 산화물층 및 상기 금속 산화물층 상에 배치되고 구리(Cu)를 포함하는 금속층을 포함하며,
    상기 금속 산화물층의 두께는 30 옹스트롬(Å) 내지 50 Å인, 표시 장치.
  19. 제18 항에 있어서,
    상기 금속 산화물층의 측면은 상기 금속층의 측면으로부터 연속적으로 이어지는, 표시 장치.
  20. 제18 항에 있어서,
    상기 금속층은 상기 금속 산화물층 상에 직접 배치되는, 표시 장치.
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